JP2007510254A - 弱保持期間のセルを有するダイナミックメモリ用リフレッシュ方法 - Google Patents

弱保持期間のセルを有するダイナミックメモリ用リフレッシュ方法 Download PDF

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Abstract

弱保持期間のメモリセルを利用する方法および回路構成に関する。ある実施形態では、弱保持セルを有すると判定された行が、「通常保持期間」セルよりも頻繁にリフレッシュされる。通常リフレッシュ期間をＴＲＥＦとすると、弱保持セルは。ＴＲＥＦ／２あるいはＴＲＥＦ／４ごとにリフレッシュされる（リフレッシュ期間は実際に計測した保持期間によって決定されてもよい）。

Description

発明の詳細な説明
［背景技術］
［技術分野］
本発明は、一般には半導体メモリ装置に関し、より詳細には、揮発性半導体メモリ装置に関する。
［従来技術］
サブミクロンＣＭＯＳ技術の発展に伴い、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置、疑似スタティックランダムアクセスメモリ（ＳＲＡＭ）装置などの、高速半導体メモリ装置の需要が高まっている。なお、本明細書では、以降、これらのメモリ装置をＤＲＡＭ装置と総称する。
このようなＤＲＡＭ装置は、一つのトランジスタと一つのキャパシタからなるメモリセルを複数有する。各メモリセルは、記憶しているデータのリークによる経時的な破損や経時的な劣化を防ぐため、定期的にリフレッシュされる必要がある。
メモリセルが記憶するデータは、アクセス時（読み出しあるいは書き込み動作時）には自動的にフルロジックで再記憶されるが、アクセスがないときは定期的にリフレッシュされなければならない。よって、ＤＲＡＭ装置は通常、メモリセルのリフレッシュ用にリフレッシュ回路構成を有している。
メモリセルがリフレッシュ無しでデータを保持できる時間を、セルの保持期間と通称する。製造プロセスにおけるバラツキにより、一つのＤＲＡＭ装置内のセル同士で、保持期間が大きく異なる場合がある。このため、セルの保持期間を測定するためのテスト工程が製造プロセスに含まれることが多いが、このテスト工程で、所定の最短保持期間に満たない保持期間のセル（弱保持セル）が特定される。
また、製造者は、各セルにおける、相違する各最長保持期間に基づいて決定された様々なレベルの各メモリ装置を製造することがある。例えば、標準レベルの部分用のセルはそれよりも高いレベルの部分用のセルよりも保持期間が短いというようにである。
レベルの高いものの方が、要求されるリフレッシュ動作の頻度が少なく、待機電力も低いことから一般的に望ましい。しかしながら、標準レベル用の最短保持期間が厳しくない場合でも、保持期間が上記最短保持期間より短く、不適格とみなされるセルが生じる場合もある。
このような不適格なセルを適格なセルと交換するための冗長機構を有するメモリ装置も知られている。図１は、不適格セルを有する通常行１０２と冗長行１０４とを入れ替えるために冗長回路構成を利用した、冗長機構の一例を示す。交換は、一例として、不適格セルを有する行、例えば行１０２ｆ（図中では行アドレスＸａ）の行アドレスに対応する、プログラム可能な読み取り専用メモリ（ＰＲＯＭ）レジスタ１０６をプログラムすることにより行われる。
不適格セルを有しない通常セルは、通常行デコーダ１１１により、（例えばリフレッシュ中、書き込み中、または読み出し中に）通常通りアクセスされる。
一方、通常行Ｘａに（リフレッシュ、読出し、あるいは書き込み動作で）アクセスした際には、冗長回路構成がＰＲＯＭレジスタ１０６との一致を検知し、通常行Ｘａへのアクセスに代えて、冗長行デコーダ１１２を介して、対応する冗長行１０４を有効にする。
しかし、上記従来の冗長機構は以下の欠点を有している。まず、冗長性を確保するための回路構成（冗長行自体、ＰＲＯＭレジスタ、冗長行デコーダ、比較回路構成など）が、チップ上で大きな面積を占めてしまう。また、冗長行が多くなるほど、必要な面積も増加する。これらにより、通常は限られた数の冗長行しか実装することができない。
携帯機器（携帯電話、ＰＤＡ等）の時代の到来により、電池の寿命を延ばすべく、少ない待機電力となる、より長い保持期間を備えるメモリへの需要が生まれてきた。上記需要の結果、弱保持セルの数を冗長性の限界を超えて増加させることになる。
これに関連して、種々な弱保持期間の各メモリセルを利用するための、改良された方法や改善された回路構成への要求が生じている。
［発明の要旨］
本発明の各実施形態は、種々な弱保持期間の各メモリセルを利用するための、改良された方法や改善された回路構成について主に記述する。
一つの実施形態は、弱保持期間の半導体メモリ装置中のメモリセルを利用する方法に関する。該方法は、一以上のメモリセル行の第一セットを、第一頻度でリフレッシュする工程と、一以上のメモリセル行の第二セットを、第一頻度より頻度の大きい第二頻度でリフレッシュする工程とを主に含む。実施形態によっては、第一セットの一つ以上の行は、第一最小保持期間未満の保持期間のセルを一つ以上有してもよい。
他の実施形態は、半導体メモリ装置の製造方法に関する。該方法は、メモリ装置のメモリセルの各行をテストして、第一最短保持期間を下回る保持期間のメモリセルを一つ以上有する一つ以上の行である、第一セットの行を特定する工程と、上記第一セットの行を示す指標を上記メモリ装置に記憶する工程と、第一最短保持期間と同じかそれより長い保持期間のメモリセルのみを有する行よりも、上記第一セットの行のリフレッシュの頻度を多くするように設定された、リフレッシュ回路を上記メモリ装置に設ける工程とを主に含む。
さらに他の実施形態である半導体メモリ装置は、複数のメモリセル行と、第一最短保持期間より短い保持期間のセルを複数有する一つ以上の行である第一セットの行を示すための、複数の各非揮発記憶素子と、リフレッシュ回路とを主に含む。上記リフレッシュ回路は、第一最短保持期間と同じかそれより長い保持期間のメモリセルのみを有する行よりも、上記第一セットの行のリフレッシュの頻度を多くするように、主に設定されている。
さらに他の実施形態の半導体メモリ装置は、Ｎ行（Ｎは整数）の各メモリセルと、上記Ｎ行の内、第一最短保持期間より短い保持期間のメモリセルを一つ以上有する行である、第一セットの行を示すための複数の各非揮発記憶素子と、リフレッシュアドレスバスと、行アドレスを生成するリフレッシュアドレスカウンタと、リフレッシュ回路とを主に含む。上記リフレッシュ回路は、主として、以下の各動作(ｉ），（ii）を行うように構成されている。
（ｉ）リフレッシュアドレスバス上で、リフレッシュアドレスカウンタが生成した行アドレスを発生しながら、各通常リフレッシュ信号を生成して、Ｎ行を連続的に順次リフレッシュする。
（ii）リフレッシュアドレスバス上で、第一セットの行の行アドレスを発生しながら、連続的な各通常リフレッシュ信号の間にて、第一セットの行を付加的にリフレッシュするための高速リフレッシュ信号を生成する。
本発明は、添付の各図面とともに下記の詳細な説明を参照することで、よりよく理解されるであろう。また、本明細書では、理解を助けるため、可能であれば図中において同じ部材には同じ参照番号を付している。添付の図面はあくまで本発明の一実施形態を図示するものであってその範囲を制限するものではなく、他の同様の効果を有する実施形態も本発明に含まれる。
［発明の実施形態］
本発明の実施形態では、弱保持期間のメモリセルを利用する方法および回路構成について説明する。実施形態によっては、弱保持セルを有すると判定された行が「通常保持」セルよりも頻繁にリフレッシュされる場合がある。一例として、通常のリフレッシュ期間をＴＲＥＦとしたとき、弱保持セルはＴＲＥＦ／２あるいはＴＲＥＦ／４の期間でリフレッシュされる（リフレッシュ期間は実際に計測した保持期間によって決定されてもよい）。これにより、冗長機構を設けて入れ替えを行わなくても、弱保持セルは短いリフレッシュサイクルで適切に動作することができる。セルによってはそれでも（つまり保持期間にかかわらず）不適格となるが、本発明は、弱保持セルの行を入れ替えるために従来は必要とされた冗長回路の数を減らすことで、チップ面積の制約を低減することができる。
本明細書で説明する弱保持セルをリフレッシュする方法と回路は、リフレッシュを要するダイナミックメモリセルを使用するいかなる機器（プロセッサ、デジタル信号プロセッサその他の、ＤＲＡＭを搭載した機器）に対しても好適に使用できる。しかし、理解を容易にするために、以下ではダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置や疑似スタティックＲＡＭ（ＰＳＲＡＭ）装置を、本発明の方法や回路を用いた装置の非限定的な例として挙げている。
メモリ装置の一例
図２は、本発明の実施形態における、弱保持セル１０２ｆを有する行をリフレッシュすることができるリフレッシュ回路２１０を用いたメモリ装置２００を、テストおよび設定するシステムを例示している。図にあるように、メモリ装置２００のメモリセル１０２の行をリフレッシュするために、リフレッシュ回路２１０は、行デコーダ１１１へのリフレッシュアドレスとリフレッシュ要求信号（ＲＥＦ＿ＲＥＱＵＥＳＴ）とを生成する。
図が示すように、信号ＲＥＦ＿ＲＥＱＵＥＳＴは、リフレッシュタイマ回路２１２が生成した通常リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｒ）であるか、または高速リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｆ）である。
通常リフレッシュ要求信号ＲＥＦ＿ＲＥＱ＿Ｒは、（図５を参照して後述する）リフレッシュタイマ回路２１２の周期的なオシレータに基づいて生成される、従来のリフレッシュ要求信号であってもよい。オシレータの周期は、全ての行１０２が所定の保持期間（例えばｔＲＥＦ＜ｔＲＥＴ）以内にリフレッシュされるように設定される。
通常リフレッシュサイクル（例えばＲＥＦ＿ＲＥＱＵＥＳＴがＲＥＦ＿ＲＥＱ＿Ｒによって生成される場合）において、リフレッシュアドレスカウンタ（ＲＡＣ）２１４が生成する行アドレスカウントは、リフレッシュバス２１１上で駆動される。一般的に、ＲＡＣ２１４は通常リフレッシュサイクルごとに行アドレスカウントを増加させ、最終行ＲＭＡＸにおいてゼロに戻る。
高速リフレッシュ要求信号ＲＥＦ＿ＲＥＱ＿Ｆは、弱保持セルを有する行へのリフレッシュ要求を通常リフレッシュサイクル（ｔＲＥＦ）よりも頻繁に生成すべく、リフレッシュ回路構成２１６によって生成される。
弱保持セルを有する行のアドレスは、プログラム可能な読み取り専用（ＰＲＯＭ）レジスタ２１７に記憶される（レジスタ２１７は、ヒューズなど適当な非揮発記憶素子を有していてもよい）。
このように、高速リフレッシュサイクル（例えばＲＥＦ＿ＲＥＱＵＥＳＴがＲＥＦ＿ＲＥＱ＿Ｆによって生成される場合）中に、ＰＲＯＭレジスタ２１７の一つに記憶されたアドレスが、リフレッシュバス２１１上で駆動される。ＲＡＣ２１４が生成した行アドレスと、ＰＲＯＭレジスタ２１２が記憶する行アドレスとの、どちらがリフレッシュアドレスバス２１１上で駆動されるかを、一つ以上のパスゲート２１８が制御する。
図３は、弱保持セルを有する行を特定するための各動作３００のフローチャートの一例である。各動作３００は、例えば、図２が示すテスト装置２２０が行う製造テスト中に実施される。テスト装置２２０は、例えば、一つ以上のメモリ装置２００を、一つずつあるいは同時にテストするのに好適な装置を備えた、テスト局である。一つ以上のメモリ装置２００は、集積回路（ＩＣ）として完全にパッケージ化されているか、あるいはまだウェハ上にあってもよい。
上記の何れの場合でも、ステップ３０２において、弱保持セルを有する行を特定するテストが行われる。例えば、テスト装置２２０は、既知のデータを行に書き込み、該データを読出しながらリフレッシュコマンド間の期間を変更する。下記のように、メモリセルは、既に測定された保持セルに応じて、それぞれ別のカテゴリーに入れられ、このカテゴリーを用いてリフレッシュ期間が設定されてもよい。
ステップ３０４にて、それぞれの行に対して行われる、テストの各動作のループ（繰り返し）に入る。ステップ３０６では、テストされた現時点の行が一つ以上の弱保持セルを有するか否かが判定される。
弱保持セルを有していれば、ステップ３０８において、ＰＲＯＭレジスタ２１７は行アドレスを用いてプログラムされ、これにより該行に対する高速リフレッシュ動作が可能になる。
例えば、テスト装置２２０は、プログラムインターフェイス２３２を通じてＰＲＯＭレジスタ２１７をプログラムするのに好適な、プログラムアルゴリズム２２２を含む。（例えば、電気的にプログラム可能なヒューズあるいはレーザーカッティングインターフェイス用のアドレスとコマンドラインを含む）。
高速リフレッシュサイクルでのリフレッシュ機構の例
弱保持セルを有する行のリフレッシュ頻度を増加させるためには、様々なリフレッシュ機構が利用可能である。例として、図４は、ある一つのリフレッシュ機構におけるリフレッシュ要求のタイミングチャート４４０を示している。
同図において、弱保持セルを有する行は、定期的な高速リフレッシュサイクル中に付加的にリフレッシュされる。実線の矢印４４２は、リフレッシュアドレスカウンタ２１４によって生成された行アドレスそれぞれに対する、通常リフレッシュ要求を表し、破線の矢印４４４は、高速リフレッシュサイクルの開始を示している。後で詳述するように、高速リフレッシュサイクルの間、弱保持セルを有する（例えばＰＲＯＭレジスタ２１７が特定される）行は、通常リフレッシュ動作の休止期間にリフレッシュされる。
表４５０が示すように、各セルは、自身の保持期間と、対応するリフレッシュ期間とに応じて分類される。表にあるように、所定の通常最小値を上回る保持期間を有する通常セルは、通常リフレッシュ期間ｔＲＥＦにてリフレッシュされる。
所定の通常最小値を下回るが、第二下限保持期間（例えば通常の場合の半分）を上回る保持期間を有するセルのリフレッシュ期間は、０．５＊ｔＲＥＦ（あるいは通常リフレッシュ頻度の２倍、以下では２Ｆリフレッシュ機構と呼ぶ）となる。
実施形態によっては、所定の通常最小値を下回るが、第三下限保持期間（例えば通常の場合の四分の一）を上回る保持期間を有するセルのリフレッシュ期間を、０．２５＊ｔＲＥＦ（あるいは通常リフレッシュ頻度の４倍、以下では４Ｆリフレッシュ機構と呼ぶ）とする。
よって、ここに記載されている技術が、セル保持期間に基づいて、別々の行を別々の速さでリフレッシュすることに利用できることが分かる。もちろん、実施形態によっては、第三最小値を下回る保持期間を有するセル（および他の理由で不適格とされるメモリセル）が、冗長機構を用いて入れ替えられてもよい。
図５は、周期的な高速リフレッシュサイクル中に弱保持セルをリフレッシュするために使われる、リフレッシュ回路５００を例示する。上記例示の一実施形態では、リフレッシュ回路５００は、図２に示すリフレッシュ回路２１０として使われる。リフレッシュ回路５００の動作については、図６中の対応するタイミングチャート６００を参照して説明する。
図６は、リフレッシュアドレスバス２１１上で駆動するリフレッシュ要求信号および対応するアドレスを図示するものである。タイミングチャート６００において、通常リフレッシュ要求信号６０２（例えばＲＥＦ＿ＲＥＱ＿Ｒによって生成されたリフレッシュ要求信号）は実線で示され、一方、高速リフレッシュ要求信号（例えばＲＥＦ＿ＲＥＱ＿Ｆによって生成されたリフレッシュ要求信号）は破線で示される。
図５と図６とでは二つの同じ高速リフレッシュサイクルが示されているが、アドレスリフレッシュカウンタ２１４（以後リフレッシュカウンタと称する）が生成するリフレッシュアドレスの開始がＲＭＡＸ／２とＲＭＡＸとで同じあることから、リフレッシュサイクルの（サイクルｔＲＥＦ中の）数と、該サイクルの開始時期とは、変更可能であることが分かる。
図５が示すように、周期的通常リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｒ）は、オシレータ回路２１５の周期的出力信号ＯＳＣ＿ＣＹＣの立ち上がりであって、リフレッシュアドレスバス２１１上でリフレッシュカウンタが動作する時点において、パルスジェネレータ２１７によって生成される。ＲＥＦ＿ＲＥＱ＿Ｒの立下りは、パルスジェネレータ５１８を通じてリフレッシュカウンタ２１４に伝達され、リフレッシュカウンタを増加させることを指示する。
比較回路５２０は、高速リフレッシュサイクルを挿入する時を決定するために、現時点のリフレッシュカウンタを参照する。図にあるように、リフレッシュサイクル（ｔＲＥＦ）一回につき二回の高速リフレッシュサイクルが挿入される場合、比較回路５２０はリフレッシュカウンタがＲＭＡＸあるいはＲＭＡＸ／２になるたびにパルスを生成し、ラッチ５２２に、高速リフレッシュサイクルの発生を示す信号（ＲＥＦＲＥＳＨ＿ＦＡＳＴ）をアサートさせる。
図６が示すように、ＲＥＦＲＥＳＨ＿ＦＡＳＴ信号がアサートされると、高速リフレッシュ信号６０４が、各通常リフレッシュ信号６０２の間にて生成される。その生成時は、各ＰＲＯＭレジスタ２１７の一つに記憶されたアドレス（ＰＲ０，ＰＲ１，．．．）がリフレッシュアドレスバス２１１上に読み出される。
図５が示すように、ＲＥＦＲＥＳＨ＿ＦＡＳＴ信号は、ＡＮＤゲート５２４とパルスジェネレータ５２６を通じて、高速リフレッシュ信号６０４がＯＳＣ＿ＣＹＣの立下りで生成されるようにすることができる。このように、弱保持セルを有する行のより頻繁なリフレッシュが、リフレッシュ期間ｔＲＥＦ全体の長さを延長することなく実現できる。
リフレッシュアドレスバス２１１上に、各ＰＲＯＭレジスタ２１７からと、リフレッシュアドレスカウンタ２１４からとの各アドレスを切り替えて読み出すことを実行するために、リフレッシュ回路２１０は、パスゲート回路２１８Ｆとパスゲート回路２１８Ｒとをそれぞれ有する。
図面にあるように、パルスジェネレータ５２８は、ラッチ５３０を、パスゲート回路２１８Ｒを有効にする高速リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｆ）それぞれの立下りでセットし、これにより、高速リフレッシュ要求それぞれの後に、リフレッシュアドレスバス２１１上でリフレッシュカウンタが駆動される。
同様に、パルスジェネレータ５１８は、ラッチ５３０を、通常リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｒ）それぞれの立下りでリセットして、パスゲート回路２１８Ｆを有効にするようにラッチ５３０をセットし、これにより、通常リフレッシュ要求それぞれの後で、ＰＲＯＭレジスタ２１７に記憶されたアドレスがリフレッシュアドレスバス２１１上に読み出される。
リフレッシュ回路５００は、ＰＲＯＭレジスタ２１７毎のパスゲート回路２１８Ｆを制御して、対応する記憶アドレスをリフレッシュアドレスバス２１１に送るように設定された、シフトレジスタ５４０を有する。シフトレジスタ５４０は、弱保持セルを有する行のアドレスを含む最後のＰＲＯＭレジスタ（ＰＲＬＡＳＴとする）に記憶されたアドレスを示す、信号ＬＡＳＴ＿ＰＧＲＭを生成する。
図にあるように、ＬＡＳＴ＿ＰＧＲＭ信号はラッチ５２２をリセットして、ＲＥＦＲＥＳＨ＿ＳＴＡＲＴ信号をネゲートし、高速リフレッシュサイクルの終了を合図する。これについては図６に示されており、行ＰＲＬＡＳＴに対する高速リフレッシュ要求後に、ＲＥＦＲＥＳＨ＿ＳＴＡＲＴ信号がネゲートされる。
図７はシフトレジスタ５４０の回路構成の一例を示している。図にあるように、シフトレジスタ５４０は、ＰＲＯＭレジスタ２１７ごとに一つづつの各段５５０（例えば５５００−５５０ＭＡＸ）を有する。図８は、シフトレジスタ５４０で使われる信号の、対応するタイミングチャート８００を示す。
各高速リフレッシュサイクルにおいて、各段は連続的に信号ＰＲ＿ｉｎをアサートしてパスゲート回路２１８Ｆを有効にし、これによって対応するＰＲＯＭレジスタ２１７からアドレスをリフレッシュアドレスバス２１１上に読み出す。
図にあるように、ＲＥＦＲＥＳＨ＿ＦＡＳＴの立ち上がりで第一ステージ５５００のラッチ５５２０が（パルスジェネレータ５５４０経由で）セットされ、最初に信号ＰＲ＿ｉｎ［０］がアサートされる。高速リフレッシュ要求信号の立下りでラッチ５５２０がリセットされ、次に次段のラッチ５５２１がセットされる。
図８が示すように、一段のみのＰＲ＿ｉｎ信号はいかなる時点でもアサートされ、これにより、ただ一つのＰＲＯＭレジスタの対応するパスゲート回路２１８Ｆが有効となる。この処理は、行アドレスでプログラムされた最後のＰＲＯＭレジスタに対応する段５５０に到達するまで、繰り返され、この後でＬＡＳＴ＿ＰＧＲＭパルスが（図５のラッチ５２２をリセットすべく）生成され、高速リフレッシュサイクルの終了が示される。
ＬＡＳＴ＿ＰＧＲＭは、各段５５０からＥＮＤ＿ＰＧＭ信号を受信するＯＲゲートによって、生成される。図にあるように、ＥＮＤ＿ＰＧＭ信号は、ある段用のマスターヒューズ５５６が未処理である（つまり、対応するＰＲＯＭレジスタがプログラムされていない）場合のみ、その段によって生成される。言い換えると、ＥＮＤ＿ＰＧＭ信号は、プログラム済の最後のＰＲＯＭレジスタ２１７の段５５０にアクセスした後にのみ、アサートされる。
調和アドレスを用いたリフレッシュ機構の一例
実施形態によっては、弱保持セルを有する全ての行を高速リフレッシュサイクル中にリフレッシュするのではなく、調和アドレスを有する行とともに弱保持セルを有する行をリフレッシュする構成がとられる。
以下で使われているように、調和アドレスとは、所定のアドレスの後で定期的に現れる行アドレスを意味する。例えば、任意の行アドレスｉの調和行アドレスは、行アドレスｉ＋ＲＭＡＸ／４、ｉ＋ＲＭＡＸ／２、ｉ＋３ＲＭＡＸ／４（もちろん係数ＲＭＡＸも）を含む。よって、ＲＭＡＸが数ビットで表される整数である場合、調和アドレス同士では一つ以上の最上位ビットのみが異なっている。
図９は、リフレッシュ機構の一例であって、調和アドレスを有する行に加えて、弱保持セルを有する行ｉも共にリフレッシュされるリフレッシュ機構を部材番号９４０にて示している。通常リフレッシュ要求は実線の矢印９４２で表され、調和アドレスと共に発生する付加的リフレッシュ要求は、破線の矢印９４４で表される。
部材番号９４０および表９５０が示すように、２Ｆリフレッシュ機構では、行ｉは、行ｉ＋ＲＭＡＸ／４、ｉ＋ＲＭＡＸ／２、ｉ＋３ＲＭＡＸ／４に加えて、それらと共にリフレッシュされる。
複数の行のリフレッシュ動作を同時に実行するためには、同じかあるいは隣り合うアレイの二つ以上の行が調和的にリフレッシュされないように、アレイへの行のマッピングを設計することが必要となる（共用ビット線センスアンプの場合）。
図１０は、調和アドレスリフレッシュに好適に用いられるアレイマッピング用の行の一例を示す。図にあるように、１１ビット行アドレスＸＡ［１０：０］とすると、行ｉ（１０２ｉ）は、高位アドレスＸＡ［１０：８］を割り当ててアレイを選択することでアレイ１０１０一つおきに位置する、行１０２Ｈ（例えばｉ＋ＲＭＡＸ／４、ｉ＋ＲＭＡＸ／２、ｉ＋３ＲＭＡＸ／４）を有する。
図１１は、弱保持セルを有する行を、調和アドレスを有する行と同時にリフレッシュするために用いられる、リフレッシュ回路１１００の例を示す。リフレッシュ回路１１００の動作は、２Ｆリフレッシュ機構用であって、リフレッシュ要求信号とリフレッシュアドレスバス２１１上で駆動される対応するアドレスとを図示する図１２のタイミングチャート１２００を参照することで、最も好適に説明できる。
周期的通常リフレッシュ要求信号（ＲＥＦ＿ＲＥＱ＿Ｒ）は、リフレッシュカウンタがリフレッシュアドレスバス２１１上で上記のように駆動される際に、リフレッシュタイマ２１４によって生成される。図にあるように、ＲＥＦ＿ＲＥＱ＿Ｒの立下りで、パルスジェネレータ１１０４が現時点での（行アドレス）リフレッシュカウンタを増加させるパルスを上記リフレッシュカウンタに出力する。
この時点でのリフレッシュカウンタは、比較回路１１１０に入力される。この比較回路１１１０は、現在の行アドレスが、ＰＲＯＭレジスタ２１７に記憶された行アドレスの調和アドレスと一致した場合に、一致信号をアサートするように構成されている。
図示されているように、一致信号の立ち上がりでパルスジェネレータ１１０６がラッチ１１３０をセットしてＰＲＯＭ＿ｉｎ信号をアサートし、アサートされたＰＲＯＭ＿ｉｎ信号に対応する、ＰＲＯＭレジスタ２１７に記憶された行アドレスがマルチプレクサ（ＭＵＸ）回路１１１２を介してリフレッシュアドレスバス２１１上に読み出される。
図にあるように、一致信号のアサートによって、さらに、ＡＮＤゲート５２４とパルスジェネレータ５２６とを介して、（図５のＲＥＦＲＥＳＨ＿ＦＡＳＴ信号と同様に）ＯＳＣ＿ＣＹＣの立下りでの高速リフレッシュ信号の生成が可能になる。
よって、図１２に示されているように、ＰＲＯＭレジスタ中のアドレスによって示される行（図中ではｉ）は、調和アドレス（図中ではｉ＋ＲＭＡＸ／２）のリフレッシュの前にリフレッシュされる。高速リフレッシュ信号の立下りで、パルスジェネレータ１１２８がラッチ１１３０をリセットし、これによって、後続する通常リフレッシュサイクルに備えるべく、ＭＵＸ回路１１２に対し、現時点の（調和）行アドレスをリフレッシュアドレスバス２１１上に読み出させるための信号が出力される。
図１３Ａと図１３Ｂとは、２Ｆリフレッシュ機構用、４Ｆリフレッシュ機構用にそれぞれ設けられた比較回路１１１０Ａおよび比較回路１１１０Ｂの各回路構成の例を示す。図１３Ａが示すように、２Ｆリフレッシュ機構では、行アドレスｉと調和アドレスｉ＋ＲＭＡＸ／２とは、最上位ビットのみが異なっている。
よって、比較回路１１１０Ａは、一致信号を生成するために、リフレッシュカウンタとＰＲＯＭレジスタ２１７に記憶されたアドレスとを、最上位ビット（図の例ではビット１０）の反転後に比較するための、回路構成１３０２Ａを含む。
ＰＲＯＭレジスタ２１７からの行アドレスは、単に、リフレッシュカウンタの最上位ビットを、ＰＲＯＭ＿ｉｎ信号がアサートされた際に、ＭＵＸ１３０４１０を介して（インバータ１３０６を用いて）反転することによってリフレッシュアドレスバス２１１上に読み出される。
図１３Ｂが示すように、４Ｆリフレッシュ機構では、行アドレスｉと調和アドレス（ｉ＋ＲＭＡＸ／４、ｉ＋ＲＭＡＸ／２、ｉ＋３ＲＭＡＸ／４）とは、最上位の二つのビットのみ相違する。よって、比較回路１１１０Ｂは、リフレッシュカウンタ中の下位ビット（図中ではビット８：０）とＰＲＯＭレジスタ２１７に記憶されたアドレスとを比較するための、回路１３０２Ｂを含んでいる。
下位ビットが一致した場合、上位ビット（図中ではビット１０：９）に一致がなければ、比較回路１１１０Ｂは一致信号をアサートする。言い換えると、上位ビットでの一致は、行ｉ（調和アドレスを有しない行）の通常リフレッシュサイクルを意味することになる。一致信号がアサートされると、それに対応するパスゲート２１８ｍがオンになる。
よって、ＰＲＯＭレジスタ２１７に記憶された行アドレスは、ＰＲＯＭ＿ｉｎ信号がアサートされた際に、ＭＵＸ回路１３０４１０を介して、リフレッシュアドレスバス２１１上に読み出される。
もちろん、図１３Ａおよび図１３Ｂに示された回路の各構成は、様々な状況に対応すべく変更されてもよい（あるいは図示しない回路をさらに利用してもよい）。例えば、４Ｆリフレッシュ機構において、調和アドレスを有する２つ以上の行が、弱保持セルを有していてもよい（例えば、行ｉと行ｉ＋ＲＭＡＸ／４）。この場合、調和アドレスそれぞれの通常リフレッシュサイクルごとにリフレッシュを行う（例えば両方とも行ｉ＋ＲＭＡＸ／２の通常リフレッシュサイクル中にリフレッシュされる）ための、より複雑な回路が必要となる場合がある。そのような場合の代替案として、行のうちの一つが冗長機構によって交換されることで、上記複雑化という問題を緩和するようにしてもよい。
結論
本発明では、弱保持期間のセルを有する行は、強保持期間のセルのみを有する行よりも、より頻繁にリフレッシュされる。この頻繁なリフレッシュによって、必要な冗長回路の数を削減できて、チップ面積を節約できるので、装置の全体的なコストを削減することが可能になる。
ここまでの記述は本発明の実施形態に関するものであるが、本発明は本発明の精神と前述した各特許請求の範囲との内で、種々変更して実施することができるものである。
不適格なメモリセルを有する行を冗長行と入れ替える従来技術の例を示すブロック図である。 本発明の実施形態におけるリフレッシュ回路を使用するメモリ装置をテストするシステムについて例示しているブロック図である。 本発明の実施形態における、弱保持セルを有するメモリセルを持つ行を利用する動作について例示しているフローチャートである。 本発明の実施形態における、弱保持セルを有するメモリセルを持つ行を頻繁にリフレッシュする機構について例示しているブロック図およびタイミングチャートである。 本発明の実施形態における、リフレッシュ回路について例示しているブロック図である。 図５が例示するリフレッシュ回路が使用する信号の一例のタイミングチャートである。 図５が例示するリフレッシュ回路のシフトレジスタの回路構成を例示しているブロック図である。 図７が例示するシフトレジスタが使用する信号の一例のタイミングチャートである。 本発明の実施形態における、弱保持セルを有するメモリセルを持つ行を頻繁にリフレッシュする別の方法について例示しているブロック図およびタイミングチャートである。 本発明の実施形態における、アレイマッピング用の行を例示するブロック図である。 本発明の実施形態における、別のリフレッシュ回路について例示しているブロック図である。 図１１が例示するリフレッシュ回路が使用する信号の一例のタイミングチャートである。 図１２が例示するリフレッシュ回路が使用する比較回路の一例を示しているブロック図である。 図１２が例示するリフレッシュ回路が使用する比較回路の他の例を示しているブロック図である。

Claims (28)

  1. 一以上のメモリセル行の第一セットを、第一頻度でリフレッシュする工程と、
    一以上のメモリセル行の第二セットを、上記第一頻度より頻度の大きい第二頻度でリフレッシュする工程とを含む弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  2. さらに、第一最小値未満の保持期間のセルを一つ以上有する、一つ以上の行を備えた上記第一セットを特定する工程を含む、請求項１記載の弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  3. 上記第二頻度は、上記第一頻度の少なくとも２倍である、請求項１記載の弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  4. 上記第二頻度は、上記第一頻度の少なくとも４倍である、請求項１記載の弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  5. さらに、一以上の各メモリセルの各行の第三セットを、第三頻度でリフレッシュする工程を含む、請求項１記載の弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  6. 一以上のメモリセル行の上記第一セットを、上記第一頻度でリフレッシュする工程は、各通常リフレッシュ要求信号のセットを生成し、上記第一および第二の各行の各セットの少なくとも一方を、各通常リフレッシュ要求信号の何れかによりリフレッシュすることを備え、
    一以上のメモリセル行の上記第二セットを、上記第一頻度より頻度の大きい上記第二頻度でリフレッシュする工程は、各補足リフレッシュ要求信号のセットを生成し、上記第二の各行の各セットの少なくとも一つを、各通常リフレッシュ要求信号の何れかによりリフレッシュすることを備える、請求項１記載の弱保持期間のセルを有する半導体メモリ装置のメモリセルの使用方法。
  7. 第一最短保持期間を下回る保持期間のメモリセルを一つ以上有する一つ以上の行である、第一セットの行を特定するためにメモリ装置のメモリセルの各行をテストする工程と、
    上記第一セットの行を示す指標を上記メモリ装置に記憶する工程と、
    第一最短保持期間と同じかそれより長い保持期間のメモリセルのみを有する行よりも、上記第一セットの行のリフレッシュの頻度を多くするように設定された、リフレッシュ回路を上記メモリ装置に設ける工程とを含む、半導体メモリ装置の製造方法。
  8. 上記第一セットの行を示す指標を上記メモリ装置に記憶する工程は、上記第一セットの行の行アドレスを有するように、１以上の各非揮発記憶素子をプログラムする工程を備える、請求項７記載の半導体メモリ装置の製造方法。
  9. 上記１以上の非揮発記憶素子へのプログラムは、上記１以上の非揮発記憶素子における各ヒューズの接続状態を変更することを含む、請求項８記載の半導体メモリ装置の製造方法。
  10. さらに、上記第一最小保持期間より小さい第二最小保持期間を下回る保持期間のメモリセルを一つ以上有する一つ以上の行の第二セットを特定するためにメモリ装置のメモリセルの各行をテストする工程を含む、請求項７記載の半導体メモリ装置の製造方法。
  11. 上記リフレッシュ回路を、上記第一セットの各行へのリフレッシュ頻度に対し、上記第二セットの各行へのリフレッシュ頻度をより大きくするように設定する、請求項１０記載の半導体メモリ装置の製造方法。
  12. さらに、上記第二セットの各行を、１以上の冗長行に置き換えるための冗長回路を設ける工程を含む、請求項１０記載の半導体メモリ装置の製造方法。
  13. 複数のメモリセル行と、
    第一最短保持期間より短い保持期間のセルを一つ以上有する一つ以上の行である第一セットの行を示すための、複数の各非揮発記憶素子と、
    上記第一セットの行へのリフレッシュの頻度を、上記第一最短保持期間と同じかそれより長い保持期間のメモリセルのみを有する他の行へのリフレッシュ頻度よりも、大きくなるように設定されているリフレッシュ回路とを含む半導体メモリ装置。
  14. 上記複数の各非揮発記憶素子は、上記第一最短保持期間より短い第二最小保持期間を下回る保持期間のセルを一つ以上有する一つ以上の行である第二セットの行も示すためのものであり、
    上記リフレッシュ回路は、上記第二セットの行へのリフレッシュの頻度を、上記第一セットの行へのリフレッシュ頻度よりも、大きくなるように設定されている請求項１３記載の半導体メモリ装置。
  15. 上記リフレッシュ回路は、
    リフレッシュ期間内にて上記複数の各メモリセルのそれぞれをリフレッシュするための、周期的な各通常リフレッシュ信号を生成し、
    上記各通常リフレッシュ信号の間にて、高速リフレッシュ信号を生成して、上記第一セットの各行のそれぞれを、追加的にリフレッシュするように設定されている請求項１４記載の半導体メモリ装置。
  16. 上記リフレッシュ回路は、
    周期的な高速リフレッシュサイクルの間にて上記高速リフレッシュ信号を生成するように設定されている請求項１５記載の半導体メモリ装置。
  17. 上記複数の各行は、Ｎ行を含み、
    高速リフレッシュサイクルは、（Ｎ／２）の周期的な各通常リフレッシュ信号間毎に生成される請求項１６記載の半導体メモリ装置。
  18. 上記複数の各行は、Ｎ行を含み、
    高速リフレッシュサイクルは、（Ｎ／４）の周期的な各通常リフレッシュ信号間毎に生成される請求項１６記載の半導体メモリ装置。
  19. 各高速リフレッシュサイクルの間にて、上記各非揮発性記憶素子に記憶されている各アドレスが、上記各高速リフレッシュ信号に一致するリフレッシュアドレスバスに読み出される請求項１５記載の半導体メモリ装置。
  20. さらに、上記各非揮発性記憶素子に記憶されている各アドレスを、リフレッシュアドレスバスに読み出すように順次制御するためのシフトレジスタを含み、
    上記シフトレジスタは、上記各高速リフレッシュ要求信号によりクロックされる請求項１６記載の半導体メモリ装置。
  21. 上記シフトレジスタは、非揮発性記憶素子においてプログラムされていない行アドレスを検出したとき、上記高速リフレッシュサイクルを停止する信号を生成するものである請求項２０記載の半導体メモリ装置。
  22. さらに、上記第一保持期間未満、かつ第二保持期間を下回る保持期間を有する１以上の行を、１以上の冗長行に置き換えるための各冗長メモリセルおよび冗長回路の複数の冗長行を含む、請求項１３記載の半導体メモリ装置。
  23. Ｎ行（Ｎは整数）の各メモリセルと、
    上記Ｎ行の内、第一最短保持期間より短い保持期間のメモリセルを一つ以上有する行である、第一セットの行を示すための複数の各非揮発記憶素子と、
    リフレッシュアドレスバスと、
    行アドレスを生成するリフレッシュアドレスカウンタと、
    リフレッシュ回路とを含み、
    上記リフレッシュ回路は、
    （ｉ）リフレッシュアドレスバス上で、リフレッシュアドレスカウンタが生成した行アドレスを発生しながら、各通常リフレッシュ信号を生成して、Ｎ行を連続的に順次リフレッシュすること、
    （ii）リフレッシュアドレスバス上で、第一セットの行の行アドレスを発生しながら、連続的な各通常リフレッシュ信号の間にて、第一セットの行を付加的にリフレッシュするための高速リフレッシュ信号を生成すること、を行うように構成されている半導体メモリ装置。
  24. 上記リフレッシュ回路は、
    行アドレスｉを有する行をリフレシュするための上記各高速リフレッシュ信号を生成するとと共に、行アドレス（ｉ＋Ｎ／Ｍ）（モジュラスＮ、Ｎ／Ｍは整数）を有する行をリフレシュするための上記各通常リフレッシュ信号を生成するように構成されている請求項２３記載の半導体メモリ装置。
  25. 上記リフレッシュ回路は、
    行アドレスｉを有する行をリフレシュするための上記各高速リフレッシュ信号を生成するとと共に、行アドレス（ｉ＋Ｎ／２）（モジュラスＮ）を有する行をリフレシュするための上記各通常リフレッシュ信号を生成するように構成されている請求項２３記載の半導体メモリ装置。
  26. 上記リフレッシュ回路は、
    行アドレス（ｉ＋Ｎ／２）（モジュラスＮ）を有する行をリフレシュするための上記通常リフレッシュ信号を備える、連続した上記各通常リフレッシュ信号の間にて、行アドレスｉを有する行をリフレシュするための上記各高速リフレッシュ信号を生成するように構成されている請求項２５記載の半導体メモリ装置。
  27. 上記リフレッシュ回路は、
    行アドレスｉを有する行をリフレシュするための上記各高速リフレッシュ信号と共に、行アドレス（ｉ＋Ｎ／４）（モジュラスＮ、（ｉ＋Ｎ／２）モジュラスＮ、（ｉ＋３＊Ｎ／４）モジュラスＮ）を有する行をリフレシュするために生成された上記各通常リフレッシュ信号を生成するように構成されている請求項２３記載の半導体メモリ装置。
  28. 上記リフレッシュ回路は、
    上記第一セットの各行の各行アドレスを、上記リフレシュアドレスカウンタによって生成された行アドレスの１以上の最上位ビットを反転することにより上記リフレシュアドレスとするように構成されている請求項２３記載の半導体メモリ装置。
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