DE602004007545T2 - Auffrischung für dynamische zellen durch intentifizieren derjenigen mit schwacher retention und häufigeres auffrischen dieser als derjenigen mit normaler retention - Google Patents

Auffrischung für dynamische zellen durch intentifizieren derjenigen mit schwacher retention und häufigeres auffrischen dieser als derjenigen mit normaler retention Download PDF

Info

Publication number
DE602004007545T2
DE602004007545T2 DE602004007545T DE602004007545T DE602004007545T2 DE 602004007545 T2 DE602004007545 T2 DE 602004007545T2 DE 602004007545 T DE602004007545 T DE 602004007545T DE 602004007545 T DE602004007545 T DE 602004007545T DE 602004007545 T2 DE602004007545 T2 DE 602004007545T2
Authority
DE
Germany
Prior art keywords
refresh
request
rows
ref
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE602004007545T
Other languages
English (en)
Other versions
DE602004007545D1 (de
Inventor
Jong-Hoon Chapel Hill OH
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Publication of DE602004007545D1 publication Critical patent/DE602004007545D1/de
Application granted granted Critical
Publication of DE602004007545T2 publication Critical patent/DE602004007545T2/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterspeichervorrichtungen und insbesondere auf flüchtige Halbleiterspeichervorrichtungen.
  • Beschreibung der verwandten Technik
  • Die Entwicklung der Submikrometer-CMOS-Technologie führte zu einer steigenden Nachfrage an Hochgeschwindigkeits-Halbleiterspeichervorrichtungen, z. B. dynamischen Direktzugriffsspeichervorrichtungen (DRAM-Vorrichtungen), pseudostatischen Direktzugriffsspeichervorrichtungen (PSRAM-Vorrichtungen) und dergleichen. Hierin werden derartige Speichervorrichtungen kollektiv als DRAN-Vorrichtungen bezeichnet. Derartige Vorrichtungen verwenden Speicherzellen, die aus einem Transistor und einem Kondensator bestehen. Aufgrund eines Leckens benötigen die Speicherzellen ein periodisches Wiederauffrischen, um Daten, die in der Speicherzelle gespeichert sind, vor einer über die Zeit erfolgenden Verfälschung oder einem über die Zeit erfolgenden Verfall zu schützen. Die in der Speicherzelle gespeicherten Daten werden automatisch zu einem vollständigen Logikpegel wiederhergestellt, wenn auf sie zugegriffen wird (z. B. über einen Lese- oder einen Schreibvorgang), müssen jedoch periodisch wieder aufgefrischt werden, wenn nicht auf dieselben zugegriffen wird. Somit umfassen DRAM-Vorrichtungen üblicherweise eine Wiederauffrischschaltungsanordnung, um eine Speicherzellenauffrischung zu ermöglichen.
  • Die Zeitdauer, über die eine Speicherzelle Daten aufbewahren kann, ohne eine Wiederauffrischung zu erfordern, wird üblicherweise als Retentionszeit der Zelle bezeichnet. Variablen bei dem Herstellungsprozess können zu einer breit gefächerten Verteilung von Retentionszeiten für Zellen in einer DRAM-Vorrichtung führen. Testprozeduren, die dahin gehend entworfen sind, die Retentionszeiten von Zellen zu bestimmen, werden oft als Teil des Herstellungsprozesses durchgeführt. Während dieser Prozeduren werden Zellen mit Retentionszeiten, die eine minimale festgelegte Retentionszeit unterschreiten (d. h. „Zellen einer schwacher Retention") identifiziert. In manchen Fällen kann ein Hersteller auf der Basis unterschiedlicher maximaler Retentionszeiten der Zellen Vorrichtungen mit unterschiedlichen Güteklassen liefern. Beispielsweise können Zellen eines Teils einer normalen Güteklasse eine geringere Retentionszeit aufweisen als ein fortschrittlicheres Teil. Das Teil mit einer fortschrittlicheren Güteklasse kann wünschenswerter sein, da es weniger häufige Wiederauffrischvorgänge erfordert und somit eventuell weniger Ruhezustandsleistung verbraucht. Jedoch können Zellen, die sogar die weniger strenge minimale Retentionszeit für normale Teile unterschritten haben, als gescheitert erachtet werden.
  • Bei manchen Vorrichtungen kann eine Redundanz dazu verwendet werden, derartige gescheiterte Zellen zu ersetzen. 1 veranschaulicht ein Beispiel eines Redundanzschemas, das eine redundante Schaltungsanordnung verwendet, um normale Zeilen 102, die gescheiterte Zellen aufweisen, durch redundante Zeilen 104 zu ersetzen. Die Ersetzung kann bewerkstelligt werden, indem Programmierbarer-Nur-Lese-Speicher-Register (PROM-Register) 106 mit der Zeilenadresse einer Zeile mit einer gescheiterten Zelle, beispielsweise 102F (die veranschaulichenderweise eine Zeilenadresse XA aufweist), programmiert werden. Auf normale Zeilen ohne gescheiterte Zellen wird auf normale Weise über normale Zeilendecodierer 111 zugegriffen. Wenn jedoch auf die normale Reihe XA zugegriffen wird (z. B. während eines Wiederauffrischungs-, Lese- oder Schreibvorgangs), erfasst die redundante Schaltungsanordnung eine Übereinstimmung mit einem PROM-Register 106 und aktiviert stattdessen eine entsprechende redundante Zeile 104 über einen Redundante-Zeile-Decodierer 112.
  • Jedoch besteht ein Nachteil dieses Redundanzschemas darin, dass die Schaltungsanordnung, die erforderlich ist, um eine Redundanz zu unterstützen (z. B. die redundanten Zeilen selbst, die PROM-Register, Redundante-Zeilen-Decodierer und Vergleichsschaltungsanordnung), einen beträchtliche Chipfläche einnimmt, die mit der Anzahl von redundanten Zeilen zunimmt. Folglich wird üblicherweise lediglich eine begrenzte Anzahl von redundanten Zeilen bereitgestellt. Das Aufkommen von tragbaren Vorrichtungen (z. B. Mobiltelefonen, persönlichen digitalen Assistenten und dergleichen) führte zu einem Bedarf an Speicher mit längeren Retentionszeiten, die weniger Ruhezustandsleistung verbrauchen, um die Lebensdauer der Batterie zu verlängern. Folglich kann die Anzahl von Zellen einer schwacher Retention über die Grenzen einer Redundanz hinaus zunehmen.
  • Die EP 0 790 620 A , auf der der Oberbegriff des Patentanspruchs 1 beruht, offenbart eine Speicherschaltung, die ein Array von Speicherelementen aufweist, die ein periodisches Wiederauffrischen erfordern, und eine programmierbare Adressbereitstellungsschaltung, die Informationen liefert, die schwache Speicherelemente in dem Array identifizieren. Die Schaltungsanordnung ist dahingehend verbunden, die Speicherelemente mit einer Rate, die je nach den Informationen, die schwache Elemente identifizieren, variiert wird, wieder aufzufrischen. Die Schaltungsanordnung weist einen Haupt- und einen zusätzlichen Wiederauffrischungszähler auf. Der Hauptauffrischungszähler ist mit dem zusätzlichen Wiederauffrischungszähler verbunden, um ihn bei einer vorbestimmten Anzahl von Zählwerten des Hauptwieder auffrischungszählers zu initiieren.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, verbesserte Verfahren und Schaltungskonfigurationen zum Verwenden von Speicherzellen, die schwache Retentionszeiten aufweisen, bereitzustellen.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und 6 und durch eine Speichervorrichtung gemäß Anspruch 12 gelöst.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsbeispiele der vorliegenden Erfindung liefern allgemein verbesserte Verfahren und Schaltungskonfigurationen zum Verwenden von Speicherzellen, die schwache Retentionszeiten aufweisen.
  • Ein Ausführungsbeispiel liefert ein Verfahren zum Verwenden von Speicherzellen in einer Halbleiterspeichervorrichtung, die eine schwache Retentionszeit aufweisen. Das Verfahren umfasst allgemein ein Wiederauffrischen eines ersten Satzes einer oder mehrerer Zeilen von Speicherzellen mit einer ersten Frequenz und ein Wiederauffrischen eines zweiten Satzes einer oder mehrerer Zeilen von Speicherzellen mit einer zweiten Frequenz, die größer ist als die erste Frequenz. Bei manchen Ausführungsbeispielen können die erste oder die ersten mehreren Reihen dahingehend identifiziert worden sein, dass sie eine oder mehrere Zellen mit Retentionszeiten, die unter einem ersten Mindestwert liegen, aufweisen.
  • Ein weiteres Ausführungsbeispiel liefert ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung. Das Verfahren umfasst allgemein ein Testen von Zeilen von Speicherzellen der Vorrichtung, um einen ersten Satz einer oder mehrerer Zeilen zu identifizieren, die eine oder mehrere Speicherzellen mit einer Retentionszeit aufweisen, die unter einer ersten Mindestretentionszeit liegt, ein Speichern einer Angabe des ersten Satzes von Zeilen an der Vorrichtung, und ein Bereitstellen einer Wiederauffrischungsschaltungsanordnung an der Vorrichtung, die dahingehend konfiguriert ist, den ersten Satz von Zeilen häufiger wieder aufzufrischen als andere Zeilen, die lediglich Speicherzellen mit Retentionszeiten aufweisen, die bei oder über der ersten Mindestretentionszeit liegen.
  • Ein weiteres Ausführungsbeispiel liefert eine Halbleiterspeichervorrichtung, die allgemein eine Mehrzahl von Zeilen von Speicherzellen, eine Mehrzahl von nicht-flüchtigen Speicherelementen, um einen ersten Satz einer oder mehrerer der Zeilen anzugeben, die eine oder mehrere Speicherzellen mit Retentionszeiten aufweisen, die unter einer ersten Mindestretention liegen, und eine Wiederauffrischungsschaltungsanordnung umfasst. Die Wiederauffrischungsschaltungsanordnung ist allgemein dahingehend konfiguriert, Wiederauffrischvorgänge für den ersten Satz von Zeilen häufiger durchzuführen als für andere Zeilen, die lediglich Speicherzellen mit Retentionszeiten bei oder oberhalb der ersten Mindestretentionszeit aufweisen.
  • Ein weiteres Ausführungsbeispiel liefert eine Halbleiterspeichervorrichtung, die allgemein N Zeilen von Speicherzellen, wobei N eine Ganzzahl ist, eine Mehrzahl von nichtflüchtigen Speicherelementen, um einen ersten Satz einer oder mehrerer der N Zeilen anzugeben, die eine oder mehrere Speicherzellen mit Retentionszeiten aufweist bzw. aufweisen, die unter einer ersten Mindestretention liegen, einen Wiederauffrischungsadressbus, einen Wiederauffrischungsadresszähler, um eine Zeilenadresse zu erzeugen, und eine Wiederauffrischungsschaltungsanordnung umfasst. Die Wiederauffrischungsschaltungsanordnung ist allgemein dahingehend konfiguriert, i) reguläre Wiederauffrischungssignale zu erzeugen, um die N Zeilen wieder aufzufrischen, während sie die durch den Wiederauffrischungsadresszähler erzeugte Zeilenadresse an dem Wiederauffrischungsadressbus treibt, und ii) schnelle Wiederauffrischungssignale zwischen aufeinander folgenden regulären Wiederauffrischungssignalen zu erzeugen, um den ersten Satz von Zeilen zusätzlich wieder aufzufrischen, während sie Zeilenadressen des ersten Satzes von Zeilen an dem Wiederauffrischungsadressbus treibt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Lehren der vorliegenden Erfindung sind ohne weiteres verständlich, wenn die folgende ausführliche Beschreibung in Verbindung mit den beiliegenden Zeichnungen betrachtet wird, von denen:
  • 1 ein exemplarisches bekanntes Schema zum Ersetzen von Zeilen mit gescheiterten Speicherzellen durch redundante Zeilen veranschaulicht;
  • 2 ein exemplarisches System zum Testen einer Speichervorrichtung unter Verwendung einer Wiederauffrischungsschaltung gemäß Ausführungsbeispielen der vorliegenden Erfindung, veranschaulicht;
  • 3 exemplarische Vorgänge zum Verwenden von Zeilen, die Speicherzellen mit Zellen einer schwachen Retention aufweisen, gemäß Ausführungsbeispielen der vorliegenden Erfindung, veranschaulicht;
  • 4 ein exemplarisches Schema für eine häufige Wiederauffrischung von Zeilen, die Speicherzellen mit Zellen einer schwachen Retention aufweisen, gemäß Ausführungsbeispielen der vorliegenden Erfindung, veranschaulicht;
  • 5 eine beispielhafte Wiederauffrischungsschaltung gemäß Ausführungsbeispielen der vorliegenden Erfindung veranschaulicht;
  • 6 ein exemplarisches Zeitgebungsdiagramm für Signale, die bei der exemplarischen Wiederauffrischungsschaltung der 5 verwendet werden, veranschaulicht;
  • 7 eine exemplarische Schaltungskonfiguration für das bei der exemplarischen Wiederauffrischungsschaltung der 5 verwendete Schieberegister veranschaulicht;
  • 8 ein exemplarisches Zeitgebungsdiagramm für Signale, die bei dem exemplarischen Schieberegister der 7 verwendet werden, veranschaulicht;
  • 9 ein weiteres exemplarisches Schema für eine häufige Wiederauffrischung von Zeilen, die Speicherzellen mit Zellen einer schwachen Retention aufweisen, gemäß Ausführungsbeispielen der vorliegenden Erfindung, veranschaulicht;
  • 10 eine exemplarische Zeile-auf-Array-Abbildung gemäß Ausführungsbeispielen der vorliegenden Erfindung veranschaulicht;
  • 11 eine weitere exemplarische Wiederauffrischungsschaltung gemäß Ausführungsbeispielen der vorliegenden Erfindung veranschaulicht;
  • 12 ein exemplarisches Zeitgebungsdiagramm für Signale, die bei der exemplarischen Wiederauffrischungsschaltung der 11 verwendet werden, veranschaulicht;
  • 13A und 13B exemplarische Vergleichsschal tungen zur Verwendung bei der exemplarischen Wiederauffrischungsschaltung der 12 veranschaulichen.
  • Zum leichteren Verständnis wurden dort, wo es möglich war, identische Bezugszeichen verwendet, um identische Elemente, die den Figuren gemein sind, zu benennen.
  • Jedoch ist anzumerken, dass die beigefügten Zeichnungen lediglich exemplarische Ausführungsbeispiele der vorliegenden Erfindung veranschaulichen und somit nicht als Einschränkung von deren Schutzumfang anzusehen sind, da die Erfindung auch andere, gleichermaßen effektive Ausführungsbeispiele fassen kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsbeispiele der vorliegenden Erfindung liefern allgemein Verfahren und Schaltungskonfigurationen zum Verwenden von Speicherzellen, die schwache Retentionszeiten aufweisen. Bei manchen Ausführungsbeispielen können Zeilen, die dahingehend identifiziert sind, dass sie Zellen einer schwachen Retention aufweisen, häufiger wieder aufgefrischt werden als Zellen mit „normaler Retention". Wenn beispielsweise eine normale Wiederauffrischungsperiode TREF ist, können Zellen mit schwacher Retention alle TREF/2 oder TREF/4 wieder aufgefrischt werden (möglicherweise in Abhängigkeit von der tatsächlichen gemessenen Retentionszeit). Folglich können Zellen mit schwacher Retention bei dieser erhöhten Wiederauffrischungsfrequenz ordnungsgemäß arbeiten, ohne durch Redundanz ersetzt zu werden. Obwohl manche Zellen eventuell trotzdem versagen (z. B. ungeachtet der Retentionszeit), können Ausführungsbeispiele der vorliegenden Erfindung den Aufwand bezüglich der Chipfläche verringern, indem sie die Anzahl von redundanten Schaltungen, die herkömmlicherweise erforderlich sind, um Zeilen mit Zellen einer schwachen Retention zu ersetzen, reduzieren.
  • Die hierin beschriebenen Techniken und Schaltungen zum Wiederauffrischen von Zellen mit schwacher Retention können bei beliebigen Arten von Vorrichtungen vorteilhaft verwen det werden, die dynamische Speicherzellen verwenden, die eine Auffrischung benötigen (z. B. Prozessoren, digitale Signalprozessoren oder andere Arten vor Vorrichtungen mit eingebettetem DRAN). Zum besseren Verständnis nimmt die folgende Beschreibung jedoch auf Speichervorrichtungen wie z. B. dynamische Direktzugriffsspeicher-Vorrichtungen (DRAM-Vorrichtungen) oder pseudostatische RAM-Vorrichtungen (PSRAM-Vorrichtungen) als spezifische, jedoch nicht einschränkende Beispiele von Vorrichtungen Bezug, bei denen die Techniken und Schaltungen verwendet werden können.
  • EINE EXEMPLARISCHE SPEICHERVORRICHTUNG
  • 2 veranschaulicht ein exemplarisches System, das dazu verwendet werden kann, eine Speichervorrichtung 200 zu testen und zu konfigurieren, die eine Wiederauffrischungsschaltung 210 verwendet, die in der Lage ist, Wiederauffrischungszeilen mit Zellen 102F einer schwachen Retention wieder aufzufrischen, gemäß Ausführungsbeispielen der vorliegenden Erfindung. Wie veranschaulicht ist, erzeugt die Wiederauffrischungsschaltung 210 eine Wiederauffrischungsadresse und ein Wiederauffrischungsanforderungssignal (REF_REQUEST) an Zeilendecodierer 111, um Zeilen von Speicherzellen 102 der Speichervorrichtung 200 wieder aufzufrischen. Wie veranschaulicht ist, kann REF_REQUEST entweder durch ein regelmäßiges Wiederauffrischungsanforderungssignal (REF_REQ_R), das durch eine Wiederauffrischungszeitgeberschaltung 212 erzeugt wird, oder ein schnelles Wiederauffrischungsanforderungssignal (REF_REQ_F) erzeugt werden.
  • Das reguläre Wiederauffrischungssignal REF_REQ_R kann als herkömmliches Wiederauffrischungsanforderungssignal auf der Basis eines periodischen Oszillators, der bei der Wiederauffrischungszeitgeberschaltung 212 verwendet wird, erzeugt werden (wie nachstehend unter Bezugnahme auf 5 beschrieben wird). Die Periode des Oszillators kann dahinge hend ausgewählt werden, zu gewährleisten, dass alle Zeilen 102 innerhalb der festgelegten Retentionszeit wieder aufgefrischt werden (z. B. tREF < tRET). Während regulärer Wiederauffrischzyklen (z. B. wenn REF_REQUEST durch REF_REQ_R erzeugt wird), wird ein durch einen Wiederauffrischungsadresszähler (RAG) 214 erzeugter Zeilenadresszählwert an dem Wiederauffrischungsbus 211 getrieben. Der RAG 214 inkrementiert üblicherweise den Zeilenadresszählwert bei jedem regulären Wiederauffrischungszyklus und dreht bei der letzten Zeile RMAX auf null.
  • Das schnelle Wiederauffrischungsanforderungssignal REF_REQ_F kann durch eine schnelle Wiederauffrischungsschaltungsanordnung 216 erzeugt werden, um Wiederauffrischungsanforderungen für Zeilen mit Zellen einer schwachen Retention häufiger zu erzeugen als der normale Wiederauffrischungszyklus (tREF). Die Adressen von Zeilen mit Zellen einer schwachen Retention können in Programmierbarer-Nur-Lese-Speicher-Registern (PROM-Registern) 217 (die eine beliebige geeignete Art von nicht-flüchtigen Speicherelementen, z. B. Sicherungen, umfassen können) gespeichert sein. Demgemäß wird während schneller Wiederauffrischungszyklen (z. B. wenn REF_REQUEST durch REF_REQ_F erzeugt wird) die in einem der PROM-Register 217 gespeicherte Adresse an dem Wiederauffrischungsbus 211 getrieben. Ein oder mehrere Durchgangsgatter 218 können steuern, ob die durch den RAG 214 erzeugte Zeilenadresse oder eine in einem PROM-Register 212 gespeicherte Zeilenadresse an dem Wiederauffrischungsadressbus 211 getrieben wird.
  • 3 veranschaulicht ein Flussdiagramm von exemplarischen Vorgängen 300, die durchgeführt werden können, um Zeilen mit Zellen einer schwachen Retention zu identifizieren. Die Vorgänge 300 können während Herstellungstests beispielsweise durch die in 2 veranschaulichte Testvorrichtung 220 durchgeführt werden. Die Testvorrichtung 220 kann eine Teststation sein, die beispielsweise eine beliebige geeignete Ausrüstung zum einzelnen oder parallelen Testen einer oder mehrerer Speichervorrichtungen 220 umfasst. Die eine oder die mehreren Speichervorrichtung(en) 220 kann bzw. können vollständige eingehäuste Integrierte-Schaltung-Vorrichtungen (IC-Vorrichtungen, IC = integrated circuit) sein oder können sich immer noch auf einem Wafer befinden.
  • In jedem Fall werden bei Schritt 302 Tests durchgeführt, um Zeilen zu identifizieren, die Zellen einer schwachen Retention aufweisen. Beispielsweise kann die Testvorrichtung 220 mittels einer Schnittstelle 234 bekannte Daten auf die Zeilen schreiben und den Zeitraum zwischen Wiederauffrischungsbefehlen variieren, während sie die Daten zurückliest. Wie nachstehend beschrieben wird, können Speicherzellen auf der Basis der Gemessene-Retention-Zellen in unterschiedliche Kategorien platziert werden, die dazu verwendet werden können, die Periode, mit der sie wieder aufgefrischt werden, zu bestimmen. Bei Schritt 304 wird eine für jede Zeile durchzuführende Schleife von Operationen eingegeben. Bei Schritt 306 wird eine Bestimmung bezüglich dessen durchgeführt, ob eine aktuelle Zeile eine der mehrere Zellen mit einer schwachen Retentionszeit aufweist. Falls dem so ist, wird ein PROM-Register 217 bei Schritt 308 mit der Zeilenadresse programmiert, was für diese Zeile schnelle Wiederauffrischungsvorgänge ermöglicht. Beispielsweise kann die Testvorrichtung 220 einen Programmierungsalgorithmus 222 umfassen, der dazu geeignet ist, die PROM-Register 217 über eine Programmierungsschnittstelle 232 (die z. B. Adress- und Befehlsleitungen für elektrisch programmierbare Sicherungen oder eine Laserschneidschnittstelle umfasst) zu programmieren.
  • EIN EXEMPLARISCHES WIEDERAUFFRISCHUNGSSCHEMA MIT SCHNELLEN WIEDERAUFFRISCHUNGSZYKLEN
  • Es können verschiedene Wiederauffrischungsschemata verwendet werden, um die Wiederauffrischungsfrequenz für Zeilen mit Zellen einer schwachen Retention zu erhöhen. Beispiels weise veranschaulicht 4 ein Zeitgebungsdiagramm 400 von Wiederauffrischungsanforderungen gemäß einem exemplarischen Wiederauffrischungsschema, bei dem Zeilen mit Zellen einer schwachen Retention zusätzlich während periodischer schneller Wiederauffrischungszyklen wieder aufgefrischt werden. Durchgezogene Pfeile 442 stellen normale Wiederauffrischungsanforderungen dar, die für jede Zeilenadresse durch den Wiederauffrischungsadresszähler 214 erzeugt werden, während gestrichelte Pfeile 444 den Anfang von schnellen Wiederauffrischungszyklen darstellen. Wie nachstehend ausführlicher beschrieben wird, können Zeilen mit Zellen einer schwachen Retention (wie sie z. B. durch PROM-Register 217 identifiziert werden) während der schnellen Wiederauffrischzyklen zwischen normalen Wiederauffrischvorgängen wieder aufgefrischt werden.
  • Wie in Tabelle 450 veranschaulicht ist, können Zellen auf der Basis ihrer Retentionszeit und entsprechenden verwendeten Wiederauffrischungsperiode kategorisiert werden. Wie veranschaulicht ist, werden normale Zellen, die eine Retentionszeit aufweisen, die über einem festgelegten normalen Minimalwert liegt, bei der normalen Wiederauffrischungsperiode tREF wieder aufgefrischt. Zellen, die eine Retentionszeit aufweisen, die geringer ist als der normale Mindestwert, jedoch höher als eine zweite, niedrigere Mindestretentionszeit (z. B. die Hälfte der normalen), können eine Wiederauffrischungsperiode von 0,5 * tREF (oder das Doppelte der normalen Wiederauffrischungsfrequenz, hierin als 2F-Wiederauffrischungsschema bezeichnet) aufweisen. Bei manchen Ausführungsbeispielen können Zellen, die eine Retentionszeit aufweisen, die geringer ist als die zweite, niedrigere Mindestretentionszeit, jedoch größer ist als eine dritte niedrigere Mindestretentionszeit (z. B. ein Viertel der normalen), eine Wiederauffrischperiode von 0,25 * tREF (oder das Vierfache der normalen Wiederauffrischungsfrequenz, hierin als 4F-Wiederauffrischungsschema bezeichnet) aufweisen. Somit sollte man verstehen, dass die hierin beschriebenen Techniken dazu verwendet werden können, unterschiedliche Zeilen auf der Basis der Zellenretentionszeiten mit unterschiedlichen Raten wieder aufzufrischen. Selbstverständlich können Zellen, die eine Retentionszeit aufweisen, die unter dem dritten Mindestwert liegt (ebenso wie Speicherzellen, die man anderweitig als defekt erachtet), bei manchen Ausführungsbeispielen durch Redundanz ersetzt werden, wie oben beschrieben wurde.
  • 5 veranschaulicht eine exemplarische Wiederauffrischungsschaltung 500, die dazu verwendet werden kann, Zellen einer schwachen Retention während periodischer schneller Wiederauffrischungszyklen wieder aufzufrischen. Bei einem Ausführungsbeispiel kann die Wiederauffrischungsschaltung 500 als Wiederauffrischungsschaltung 210 der 2 verwendet werden. Die Funktionsweise der Wiederauffrischungsschaltung 500 kann unter Bezugnahme auf das entsprechende Zeitgebungsdiagramm der 6 beschrieben werden, das Wiederauffrischungsanforderungssignale und die entsprechende Adresse, die an dem Wiederauffrischungsadressbus 211 getrieben wird, veranschaulicht. Bei dem Zeitgebungsdiagramm 600 sind reguläre Wiederauffrischungsanforderungssignale 602 (z. B. ein durch REF_REQ_R bewirktes Wiederauffrischungsanforderungssignal) als durchgezogene Linien gezeigt, wohingegen schnelle Wiederauffrischungsanforderungssignale 604 (z. B. ein durch REF_REQ_F bewirktes Wiederauffrischungsanforderungssignal) als gestrichelte Linien gezeigt sind. Obwohl 5 und 6 zwei identische schnelle Wiederauffrischungszyklen veranschaulichen, die beginnen, wenn die durch den RAC 214 (hiernach als Wiederauffrischungszähler bezeichnet) erzeugte Wiederauffrischungsadresse gleich RMAX/2 und RMAX ist, sollte man verstehen, dass die Anzahl von Wiederauffrischungszyklen (während eines Zeitraums tREF) und der Zeitpunkt, zu dem sie initiiert werden, variieren kann.
  • Wie in 5 veranschaulicht ist, können die periodischen regulären Wiederauffrischungsanforderungssignale (REF_REQ_R) durch einen Pulsgenerator 219 an einer anstei genden Flanke eines periodischen Ausgangssignals OSC_CYC einer Oszillatorschaltung 215 erzeugt werden, wobei der Wiederauffrischungszähler zu diesem Zeitpunkt an dem Wiederauffrischungsadressbus 211 getrieben wird. Die abfallende Flanke von REF_REQ_R kann ferner dem RAC 214 über einen Pulsgenerator 518 signalisieren, den Wiederauffrischungszähler zu imkrementieren. Eine Komparatorschaltung 520 kann den aktuellen Wiederauffrischungszähler untersuchen, um zu bestimmen, wann ein schneller Wiederauffrischungszyklus einzugeben ist. Wie veranschaulicht ist, kann die Komparatorschaltung 520 in dem Fall, dass der schnelle Wiederauffrischungszyklus zweimal pro Wiederauffrischungsperiode (tREF) eingegeben wird, jedes Mal dann, wenn der Wiederauffrischungszähler gleich RMAX oder RMAX/2 ist, einen Puls erzeugen, was bewirkt, dass ein Latch 522 ein Signal (REFRESH_FAST) aktiviert, das das Vorliegen eines schnellen Wiederauffrischungszyklus angibt.
  • Wie in 6 veranschaulicht ist, werden, wenn das REFRESH_FAST-Signal aktiviert wird, schnelle Wiederauffrischungssignale 604 zwischen regulären Wiederauffrischungssignalen 602 erzeugt, wobei eine Adresse (PR0, PR1, ...), die in einem PROM-Register 217 gespeichert ist, zu dieser Zeit an dem Wiederauffrischungsadressbus 111 getrieben wird. Wie in 5 veranschaulicht ist, kann REFRESH_FAST die Erzeugung der schnellen Wiederauffrischungssignale 604 an der abfallenden Flanke von OSC_CYC über ein UND-Gatter 524 und einen Pulsgenerator 526 ermöglichen. Auf diese Weise können Zeilen mit Zellen einer schwachen Retention häufig wieder aufgefrischt werden, ohne die gesamte Wiederauffrischungsperiode tREF zu verlängern.
  • Um zwischen einem Treiben von Adressen von den PROM-Registern 217 und dem Wiederauffrischungsadresszähler 214 an dem Wiederauffrischungsadressbus 211 abzuwechseln, kann die Wiederauffrischungsschaltung 211 eine Durchgangsgatterschaltungsanordnung 218F bzw. 218R umfassen. Wie veranschaulicht ist, kann ein Pulsgenerator 528 einen Latch 530 an einer abfallenden Flanke jedes schnellen Wiederauffrischungsanforderungssignals (REF_REQ_F) einstellen, was die Durchgangsgatterschaltungsanordnung 218R freigibt, wodurch der Wiederauffrischungszähler nach jeder schnellen Wiederauffrischungsanforderung an dem Wiederauffrischungsadressbus 211 getrieben wird. Desgleichen kann der Pulsgenerator 518 den Latch 530 an einer abfallenden Flanke jedes regulären Wiederauffrischungsanforderungssignals (REF_REQ_R) 602 neu einstellen, was die Durchgangsgatterschaltungsanordnung 218F freigibt, wodurch eine in einem PROM-Register 217 gespeicherte Adresse nach jeder regulären Wiederauffrischungsanforderung an dem Wiederauffrischungsadressbus 211 getrieben wird.
  • Die Wiederauffrischungsschaltung 500 kann ein Schieberegister 540 umfassen, das dahingehend konfiguriert ist, die Durchgangsgatterschaltungsanordnung 218F jedes PROM-Registers 217 dahingehend zu steuern, die entsprechende gespeicherte Adresse an den Wiederauffrischungsadressbus 211 zu liefern. Das Schieberegister 540 kann ein Signal LAST_PGRM erzeugen, das die Adresse von dem letzten PROM-Register (als PRLAST bezeichnet) angibt, das die Adresse einer Reihe mit Zellen einer schwachen Retention enthält. Wie veranschaulicht ist, kann das LAST_PGRM-Signal den Latch 522 neu einstellen, wodurch das REFRESH_FAST-Signal deaktiviert wird, was ein Ende des schnellen Wiederauffrischungszyklus signalisiert. Dies ist in 6 dargestellt, da das REFRESH_FAST-Signal deaktiviert wird, nach der schnellen Wiederauffrischungsanforderung für die Zeile PRLAST.
  • 7 veranschaulicht eine exemplarische Schaltungskonfiguration des Schieberegisters 540. Wie veranschaulicht ist, kann das Schieberegister 540 eine Stufe 550 für jedes PROM-Register 217 aufweisen (z. B. Stufen 5550 –550MAX ). 8 veranschaulicht ein entsprechendes Zeitgebungsdiagramm 800 der bei dem Schieberegister 540 verwendeten Signale. Während schneller Wiederauffrischungszyklen kann jede Stufe sequentiell ein Signal PR_in aktivieren, um eine Durchgangsgatterschaltungsanordnung 218F freizugeben, die Adresse von ihrem entsprechenden PROM-Register 217 an dem Wiederauffrischungsadressbus 211 zu treiben.
  • Wie veranschaulicht ist, kann die ansteigende Flanke von REFRESH_FAST einen Latch 5520 (über einen Pulsgenerator 5540 ) der ersten Stufe 5500 einstellen, wobei anfänglich das Signal PR_in[0] aktiviert wird. Die abfallende Flanke des schnellen Wiederauffrischungsanforderungssignals stellt den Latch 5520 neu ein, wodurch wiederum der Latch 5521 der nächsten Stufe eingestellt wird. Wie in 8 veranschaulicht ist, wird zu jeglichem Zeitpunkt das PR_in-Signal lediglich einer Stufe aktiviert, wodurch gewährleistet wird, dass die entsprechende Durchgangsgatterschaltungsanordnung 218F lediglich eines PROM-Registers freigegeben wird. Dieser Prozess wird wiederholt, bis die Stufe 550, die dem letzten PROM-Register, das mit einer Zeilenadresse programmiert ist, erreicht ist, wonach ein LAST_PGRM-Puls erzeugt wird (um den Latch 522 der 5 neu einzustellen), was ein Ende des schnellen Wiederauffrischungszyklus signalisiert. LAST_PGRM kann durch ein ODER-Gatter erzeugt werden, das von jeder Stufe 550 ein Signal END_PGM empfängt. Wie veranschaulicht ist, wird das Signal END_PGM eventuell lediglich dann durch eine Stufe erzeugt, wenn die Hauptsicherung 556 für diese Stufe intakt ist (wobei angegeben ist, dass das entsprechende PROM-Register nicht programmiert wurde). Mit anderen Worten wird END_PGM erst dann aktiviert, nachdem auf die Stufe 550 für das letzte PROM-Register 217, das programmiert wurde, zugegriffen wurde.
  • EIN EXEMPLARISCHES WIEDERAUFFRISCHUNGSSCHEMA, DAS HARMONISCHE ADRESSEN VERWENDET
  • Statt alle Zeilen mit Zellen einer schwachen Retention während eines schnellen Wiederauffrischungszyklus wieder aufzufrischen, können Zeilen mit Zellen einer schwachen Retention bei manchen Ausführungsbeispielen in Verbindung mit Zeilen, die harmonische Adressen aufweisen, wieder aufgefrischt werden. Gemäß der Verwendung in dem vorliegenden Dokument bezieht sich der Begriff harmonische Adressen auf Zeilenadressen, die periodisch nach einer gegebenen Adresse auftreten. Beispielsweise können harmonische Zeilenadressen einer willkürlichen Zeilenadresse i Zeilenadressen i + RMAX/4, i + RMAX/2 und i + 3RMAX/4 (selbstverständlich Modulus RMAX) umfassen. Wenn RMAX eine durch eine bestimmte Anzahl von Bits dargestellte Ganzzahl ist, unterscheiden sich harmonische Adressen eventuell lediglich um ein oder mehrere höchstwertige Bits.
  • 9 veranschaulicht ein Diagramm 940 eines exemplarischen Wiederauffrischungsschemas, bei dem eine Zeile i mit Zellen einer schwachen Retention zusätzlich in Verbindung mit Zeilen, die eine harmonische Adresse aufweisen, wieder aufgefrischt wird. Reguläre Wiederauffrischungsanforderungen werden durch durchgezogene Pfeile 942 dargestellt, während zusätzliche Wiederauffrischungsanforderungen, die in Verbindung mit harmonischen Adressen auftreten, durch gestrichelte Pfeile 944 dargestellt sind. Wie in dem Diagramm 940 und in der Tabelle 950 veranschaulicht ist, kann bei einem 2F-Wiederauffrischungsschema eine Zeile i zusätzlich in Verbindung mit einer Zeile i + RMAX/2 wieder aufgefrischt werden, während die Zeile i bei einem 4F-Wiederauffrischungsschema zusätzlich in Verbindung mit Zeilen i + RMAX/4, i + RMAX/2 und i + 3RMAX/4 wieder aufgefrischt werden kann.
  • Um Wiederauffrischungsvorgänge bei mehreren Zeilen gleichzeitig durchzuführen, sollten Zeilenabbildungen in ein Array dahingehend entworfen sein, zu gewährleisten, dass nicht zwei oder mehr Zeilen in demselben oder in benachbarten Arrays harmonisch aufgefrischt werden (im Falle von gemeinsam verwendeten Bitleitungserfassungsverstärkern). 10 veranschaulicht eine exemplarische Zeile-zu-Array- Abbildung, die für ein Harmonische-Adressen-Wiederauffrischen geeignet sein kann. Wie veranschaulicht ist, kann eine Zeile i, wenn man von 11-Bit-Zeilenadressen XA[10:0] ausgeht, harmonische Zeilen 102H aufweisen (z. B. i + RMAX/4, i + RMAX/2 und i + 3RMAX/4), die in jedem zweiten Array 1010 angeordnet sind, indem man einer Adresse einer höheren Ordnung XA[10:8] zuweist, das Array auszuwählen.
  • 11 veranschaulicht eine exemplarische Wiederauffrischungsschaltung 1100, die dazu verwendet werden kann, Zeilen von Zellen einer schwachen Retention in Verbindung mit Zeilen, die harmonische Adressen aufweisen, wieder aufzufrischen. Die Funktionsweise der Wiederauffrischungsschaltung 1100 lässt sich am besten unter Bezugnahme auf das entsprechende Zeitgebungsdiagramm 1200 der 12 beschreiben, das Wiederauffrischungsanforderungssignale und die entsprechende Adresse, die für ein 2F-Wiederauffrischungsschema an dem Wiederauffrischungsadressbus 211 getrieben wird, veranschaulicht.
  • Die periodischen regulären Wiederauffrischungsanforderungssignale (REF_REQ_R) können gemäß der obigen Beschreibung durch den Wiederauffrischungszeitgeber 212 erzeugt werden, wobei der Wiederauffrischungsadresszähler zu diesem Zeitpunkt an dem Wiederauffrischungsadressbus 211 getrieben wird. Wie veranschaulicht ist, kann die abfallende Flanke von REF_REQ_R auch bewirken, dass ein Pulsgenerator 1104 den aktuellen (Zeilenadress-)Wiederauffrischungszähler inkrementiert.
  • Der aktuelle Wiederauffrischungszähler kann in eine Vergleichsschaltung 1110 eingegeben werden, die dahingehend konfiguriert ist, ein Übereinstimmungssignal zu aktivieren, falls die aktuelle Zeilenadresse mit der harmonischen Adresse einer in einem PROM-Register 217 gespeicherten Zeilenadresse übereinstimmt. Wie veranschaulicht ist, kann eine ansteigende Flanke des Übereinstimmungssignals einen Pulsgenerator 1106 dazu veranlassen, einen Latch 1130 einzustellen, wodurch ein Signal PROM_in dahingehend aktiviert wird, die Zeilenadresse aus dem PROM-Register 217 an dem Wiederauffrischungsadressbus 211 zu treiben, über eine Multiplexerschaltung (MUX-Schaltung) 1112. Wie veranschaulicht ist, kann eine Aktivierung des Übereinstimmungssignals auch die Erzeugung der schnellen Wiederauffrischungssignale an der abfallenden Flanke von OSC_CYC freizugeben, über ein UND-Gatter 524 und den Pulsgenerator 526 (auf ähnliche Weise wie das REFRESH_FAST-Signal der 5).
  • Wie in 12 veranschaulicht ist, wird die Zeile (veranschaulichenderweise i), die durch die Adresse in dem PROM-Register 217 angegeben ist, also wieder aufgefrischt, bevor die harmonische Adresse (veranschaulichenderweise i + RMAX/2) wieder aufgefrischt wird. Die abfallende Flanke des schnellen Wiederauffrischungssignals kann einen Pulsgenerator 1128 veranlassen, den Latch 1130 neu einzustellen, wodurch der MUX-Schaltung 1112 signalisiert wird, als Vorbereitung auf den folgenden regulären Wiederauffrischungszyklus die aktuelle (harmonische) Zeilenadresse an dem Wiederauffrischungsadressbus 211 zu treiben.
  • 13A und 13B veranschaulichen exemplarische Schaltungskonfigurationen der Vergleichsschaltungsanordnung 1110A und 1110B für 2F- bzw. 4F-Wiederauffrischungsschemata. Wie in 13A veranschaulicht ist, unterscheiden sich die Zeilenadresse i und die harmonische Adresse i + RMAX/2 bei dem 2F-Wiederauffrischungsschema eventuell lediglich in Bezug auf das höchstwertige Bit. Somit kann die Vergleichsschaltungsanordnung 1110A eine Schaltungsanordnung 1302A umfassen, um den Wiederauffrischungszähler mit einer Adresse in einem PROM-Register 217 zu vergleichen, nachdem das höchstwertige Bit (bei dem veranschaulichten Beispiel Bit 10) invertiert wurde, um das Übereinstimmungssignal zu erzeugen. Die Zeilenadresse aus dem PROM-Register 217 kann an dem Wiederauffrischungsaddressbus 211 getrieben werden, indem einfach das höchstwertige Bit des Wiederauffrischungszählers über einen MUX 130410 invertiert wird (über einen Inverter 1306), wenn ein PROM_in-Signal aktiviert wird.
  • Wie in 13B veranschaulicht ist, unterscheiden sich die Zeilenadresse i und harmonische Adressen (i + RMAX/4, i + RMAX/2 und i + 3RMAX/4) bei dem 4F-Wiederauffrischungsschema eventuell lediglich in Bezug auf die zwei höchstwertigen Bits. Somit kann die Vergleichsschaltungsanordnung 1110B die Schaltungsanordnung 1302B umfassen, um die unteren Bits (veranschaulichenderweise Bits 8:0) in dem Wiederauffrischungszähler mit einer Adresse in einem PROM-Register 217 zu vergleichen. Falls die unteren Bits übereinstimmen, aktiviert die Vergleichsschaltungsanordnung 1110B das ÜBEREINSTIMMUNG-Signal, solange die oberen Bits (veranschaulichenderweise Bits 10:9) nicht ebenfalls übereinstimmen. Mit anderen Worten würde eine Übereinstimmung an den oberen Bits einen regulären Wiederauffrischungszyklus für die Zeile i (nicht eine Zeile mit einer harmonischen Adresse) angeben. Falls das Übereinstimmungssignal aktiviert wird, werden die Durchgangsgatter 218M eingeschaltet. Somit kann die Zeilenadresse aus dem PROM-Register 217 über MUX-Schaltungen 130410 und dann, wenn das PROM_in-Signal aktiviert wird, an dem Wiederauffrischungsadressbus 211 getrieben werden.
  • Selbstverständlich können die Schaltungen der 13A–13B modifiziert werden (oder können diverse nicht gezeigte Schaltungsanordnungen verwenden), um verschiedene Situationen, die auftreten mögen, zu berücksichtigen. Beispielsweise kann es bei einem 4F-Wiederauffrischungsschema möglich sein, dass zwei oder mehr Zeilen, die harmonische Adressen aufweisen, Zellen einer schwachen Retention enthalten (z. B. Zeilen i UND Zeile i + RMAX/4). In einem solchen Fall kann eine kompliziertere Schaltungsanordnung erforderlich sein, um jede während regulärer Wiederauffrischungszyklen für jede harmonische Adresse wieder aufzufrischen (z. B. können beide während eines regulären Wiederauffrischungszyklus für die Zeile i + RMAX/2 wieder aufgefrischt werden.
  • Als Alternative kann eine der Zeilen durch eine Redundanz ersetzt werden, wodurch der Konflikt entschärft wird.
  • SCHLUSSFOLGERUNG
  • Zeilen, die Zellen mit schwachen Retentionszeiten aufweisen, werden eventuell häufiger wieder aufgefrischt als Zeilen, die lediglich Zellen mit stärkeren Retentionszeiten aufweisen. Somit kann ein derartiges häufiges Wiederauffrischen die Anzahl von erforderlichen redundanten Schaltungen verringern, wodurch Chipfläche eingespart und potentiell die Gesamtkosten der Vorrichtung verringert werden.
  • Obwohl das Vorstehende auf Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, können andere und weitere Ausführungsbeispiele der Erfindung ersonnen werden, ohne von dem grundlegenden Schutzumfang derselben abzuweichen, und der Schutzumfang derselben wird durch die folgenden Patentansprüche bestimmt.

Claims (26)

  1. Ein Verfahren zum Verwenden von Speicherzellen in einer Halbleiterspeichervorrichtung, die eine schwache Retentionszeit aufweist, wobei das Verfahren folgende Schritte umfasst: wieder Auffrischen eines ersten Satzes einer oder mehrerer Zeilen (1020 –102RMAX ) von Speicherzellen bei einer ersten Frequenz durch Erzeugen eines Satzes von regulären Wiederauffrischungsanforderungssignalen (Ref_Request_r), wobei zumindest eine der Zeilen des ersten oder des zweiten Satzes von Zeilen mit jedem regulären Wiederauffrischungsanforderungssignal (Ref_Request_r) wieder aufgefrischt wird; und wieder Auffrischen eines zweiten Satzes einer oder mehrerer Zeilen (1020 –102RMAX ) von Speicherzellen bei einer zweiten Frequenz, die größer ist als die erste Frequenz, durch Erzeugen eines Satzes zusätzlicher Wiederauffrischungsanforderungssignale (Ref_Request_f), wobei zumindest eine der Zeilen des zweiten Satzes von Zeilen mit jedem zusätzlichen Wiederauffrischungsanforderungssignal (Ref_Request_f) wieder aufgefrischt wird, dadurch gekennzeichnet, dass das zusätzliche Wiederauffrischungsanforderungssignal (Ref_Request_f) erzeugt wird, um eine gegebene Zeile des zweiten Satzes von Zeilen in Verbindung mit dem regulären Wiederauffrischungssignal (Ref_Request_r), das erzeugt wird, um eine Zeile wieder aufzufrischen, die eine harmonische Adresse aufweist, wieder aufzufrischen, wobei harmonische Adressen Zeilenadressen sind, die nach der Adresse der gegebenen Zeile des zweiten Satzes von Zeilen periodisch auftreten.
  2. Das Verfahren gemäß Anspruch 1, das ferner ein Identifizieren der ersten oder der mehreren Zeilen (1020 –102RMAX ) dahin gehend, dass sie eine oder mehrere Zellen mit Retentionszeiten unterhalb eines ersten Minimalwerts aufweist beziehungsweise aufweisen, umfasst.
  3. Das Verfahren gemäß Anspruch 1, bei dem die zweite Frequenz zumindest das Doppelte der ersten Frequenz beträgt.
  4. Das Verfahren gemäß Anspruch 1, bei dem die zweite Frequenz zumindest das Vierfache der ersten Frequenz beträgt.
  5. Das Verfahren gemäß Anspruch 1, das ferner ein wieder Auffrischen eines dritten Satzes von Zeilen einer oder mehrerer Speicherzellen bei einer dritten Frequenz umfasst.
  6. Ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung (200), das folgende Schritte umfasst: Testen von Zeilen (1020 –102RMAX ) von Speicherzellen der Vorrichtung (200), um einen ersten Satz einer oder mehrerer Zeilen zu identifizieren, die eine oder mehrere Speicherzellen mit einer Retentionszeit unterhalb einer ersten, Mindestretentionszeit aufweist beziehungsweise aufweisen; Speichern einer Angabe des ersten Satzes von Zeilen an der Vorrichtung (200); und Bereitstellen einer Wiederauffrischungsschaltungsanordnung (210; 500) an der Vorrichtung (200), die dahin gehend konfiguriert ist, den ersten Satz von Zeilen häufiger wieder aufzufrischen als andere Zeilen, die lediglich Speicherzellen mit Retentionszeiten bei oder oberhalb der ersten Mindestretentionszeit aufweisen, wobei die Wiederauffrischungsschaltungsanordnung (210, 500) dahin gehend konfiguriert ist, einen Satz von regulären Wiederauffrischungssignalen (Ref_Request_r) und einen Satz zusätzlicher Wiederauffrischungssignale (Ref_Request_f) zu erzeugen, wobei jede der anderen Zeilen mit einem regulären Wiederauffrischungssignal (Ref_Request_r) wieder aufgefrischt wird und jede des ersten Satzes von Zeilen sowohl mit einem regulären Wiederauffrischungssignal (Ref_Request_r) als auch einem zusätzlichen Wiederauffrischungssignal (Ref_Request_f) wieder aufgefrischt wird, dadurch gekennzeichnet, dass das zusätzliche Wiederauffrischungsanforderungssignal (Ref_Request_f) erzeugt wird, um eine gegebene Zeile des ersten Satzes von Zeilen in Verbindung mit dem regulären Wiederauffrischungssignal (Ref_Request_r), das erzeugt wird, um eine Zeile wieder aufzufrischen, die eine harmonische Adresse aufweist, wieder aufzufrischen, wobei harmonische Adressen Zeilenadressen sind, die nach der Adresse der gegebenen Zeile des ersten Satzes von Zeilen periodisch auftreten.
  7. Das Verfahren gemäß Anspruch 6, bei dem das Speichern einer Angabe des ersten Satzes von Zeilen an der Vorrichtung ein Programmieren eines oder mehrerer nicht-flüchtiger Speicherelemente (217) mit Zeilenadressen des ersten Satzes von Zeilen umfasst.
  8. Das Verfahren gemäß Anspruch 7, bei dem das Programmieren eines oder mehrerer nicht-flüchtiger Speicherelemente (217) ein Verändern einer oder mehrerer Sicherungen umfasst.
  9. Das Verfahren gemäß Anspruch 6, das ferner ein Testen von Zeilen (1020 –102RMAX ) von Speicherzellen der Vorrichtung (200) umfasst, um einen zweiten Satz einer oder mehre rer Zeilen zu identifizieren, die eine oder mehrere Speicherzellen mit einer Retentionszeit aufweist beziehungsweise aufweisen, die unterhalb einer zweiten Mindestretentionszeit liegt, die niedriger als die erste Retentionszeit ist.
  10. Das Verfahren gemäß Anspruch 9, bei dem die Wiederauffrischungsschaltungsanordnung (210, 500) dahin gehend konfiguriert ist, den zweiten Satz von Zeilen häufiger wieder aufzufrischen als den ersten Satz von Zeilen.
  11. Das Verfahren gemäß Anspruch 9, das ferner ein Liefern einer Redundanzschaltungsanordnung (112) umfasst, um den zweiten Satz von Zeilen durch eine oder mehrere redundante Zeilen (104) zu ersetzen.
  12. Eine Halbleiterspeichervorrichtung, die folgende Merkmale aufweist: eine Mehrzahl von Zeilen (1020 –102RMAX ) von Speicherzellen; eine Mehrzahl nicht-flüchtiger Speicherelemente (217), um einen ersten Satz einer oder mehrerer der Zeilen anzugeben, die eine oder mehrere Speicherzellen mit Retentionszeiten aufweist beziehungsweise aufweisen, die unterhalb einer ersten Mindestretention liegen; und eine Wiederauffrischungsschaltungsanordnung (210; 500), die dahin gehend konfiguriert ist, Wiederauffrischungsvorgänge für den ersten Satz von Zeilen häufiger durchzuführen als für andere Zeilen, die lediglich Speicherzellen mit Retentionszeiten bei oder oberhalb der ersten Mindestretentionszeit aufweisen, indem sie reguläre Wiederauffrischungssignale (Ref_Request_r) erzeugt, um jede der Mehrzahl von Speicherzellen wieder aufzufrischen, und indem sie schnelle Wiederauffrischungssignale (Ref_Request_f) erzeugt, um jede des ersten Satzes von Zeilen in den nicht-flüchtigen Speicherelementen (217) wieder aufzufrischen, dadurch gekennzeichnet, dass das schnelle Wiederauffrischungsanforderungssignal (Ref_Request_f) erzeugt wird, um eine gegebene Zeile des ersten Satzes von Zeilen in Verbindung mit dem regulären Wiederauffrischungssignal (Ref_Request_r), das erzeugt wird, um eine Zeile wieder aufzufrischen, die eine harmonische Adresse aufweist, wieder aufzufrischen, wobei harmonische Adressen Zeilenadressen sind, die nach der Adresse der gegebenen Zeile des ersten Satzes von Zeilen periodisch auftreten.
  13. Die Vorrichtung gemäß Anspruch 12, bei der: die Mehrzahl nicht-flüchtiger Speicherelemente (217) auch dazu dienen, einen zweiten Satz einer oder mehrerer der Zeilen anzugeben, die eine oder mehrere Speicherzellen mit Retentionszeiten aufweist beziehungsweise aufweisen, die unterhalb einer zweiten Mindestretentionszeit liegen, die geringer ist als die erste Mindestretentionszeit; und die Wiederauffrischungsschaltungsanordnung (210; 500) ferner dahin gehend konfiguriert ist, Wiederauffrischungsvorgänge für den zweiten Satz von Zeilen häufiger durchzuführen als für den ersten Satz von Zeilen.
  14. Die Vorrichtung gemäß Anspruch 12, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, die schnellen Wiederauffrischungsanforderungssignale (Ref_Request_f) während eines schnellen Wiederauffrischungszyklus zu erzeugen, der in dem Wiederauffrischungszeitraum periodisch auftritt.
  15. Die Vorrichtung gemäß Anspruch 14, bei der: die Mehrzahl von Zeilen (1020 –102RMAX ) N Zeilen umfassen; und ein schneller Wiederauffrischungszyklus nach jedem N/2 periodischen regulären Wiederauffrischungssignal (Ref_Request_r) erfolgt.
  16. Die Vorrichtung gemäß Anspruch 14, bei der: die Mehrzahl von Zeilen (1020 –102RMAX ) N Zeilen umfassen; und ein schneller Wiederauffrischungszyklus nach jedem N/4 periodischen regulären Wiederauffrischungssignal (Ref_Request_r) erfolgt.
  17. Die Vorrichtung gemäß Anspruch 13, bei der Adressen, die in den nicht-flüchtigen Speicherelementen (217) gespeichert sind, während schneller Wiederauffrischungszyklen gleichzeitig mit den schnellen Wiederauffrischungsanforderungssignalen (Ref_Request_f) an einen Wiederauffrischungsadressbus (211) geliefert werden.
  18. Die Vorrichtung gemäß Anspruch 14, die ferner ein Schieberegister (540) aufweist, um ein Liefern von in den nicht-flüchtigen Speicherelementen (217) gespeicherten Adressen an den Wiederauffrischungsadressbus (211) sequentiell zu steuern, wobei das Schieberegister (540) durch die schnellen Wiederauffrischungsanforderungssignale (Ref_Request_f) getaktet wird.
  19. Die Vorrichtung gemäß Anspruch 18, bei der das Schieberegister (540) ein Signal erzeugt, um den schnellen Wiederauffrischungszyklus auf ein Erfassen eines nicht-flüchtigen Speicherelements (217) hin, das nicht mit einer Zeilenadresse programmiert ist, zu beenden.
  20. Die Vorrichtung gemäß Anspruch 12, die ferner eine Mehrzahl redundanter Zeilen (104) von Speicherzellen und eine Schaltungsanordnung (112) umfasst, um eine oder mehrere der Zeilen, die eine Retentionszeit aufweist beziehungsweise aufweisen, die unterhalb einer zweiten Mindestretentionszeit liegt, die geringer ist als die erste Mindestretentionszeit, durch eine oder mehrere redundante Zeilen zu ersetzen.
  21. Die Vorrichtung gemäß Anspruch 12, die ferner folgende Merkmale aufweist: N Zeilen (1020 –102RMAX ) von Speicherzellen, wobei N eine Ganzzahl ist, wobei die Mehrzahl nicht-flüchtiger Speicherelemente (217) einen ersten Satz einer oder mehrerer der N Zeilen angeben, die eine oder mehrere Speicherzellen mit Retentionszeiten, die unterhalb einer ersten Mindestretentionszeit liegt, aufweist beziehungsweise aufweisen; einen Wiederauffrischungsadressbus (211); und einen Wiederauffrischungsadresszähler (214), um eine Zeilenadresse zu erzeugen; wobei die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, i) die regulären Wiederauffrischungssignale (Ref_Request_r) zu erzeugen, um die N Zeilen (1020 –102RMAX ) sequentiell wieder aufzufrischen, während sie die durch den Wiederauffrischungsadresszähler (214) erzeugte Zeilenadresse an dem Wiederauffrischungsadressbus (211) treibt, und ii) die schnellen Wiederauffrischungssignale (Ref_Request_f) zwischen aufeinander folgenden regulären Wiederauffrischungssignalen (Ref_Request_r) zu erzeugen, um den ersten Satz von Zeilen zusätzlich wieder aufzufrischen, während sie Zeilenadressen des ersten Satzes von Zeilen an dem Wiederauffrischungsadressbus (211) treibt.
  22. Die Vorrichtung gemäß Anspruch 12 oder 21, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, schnelle Wiederauffrischungssignale (Ref_Request_f) zu erzeugen, um eine Zeile, die eine Zeilenadresse i aufweist, in Verbindung mit regulären Wiederauffrischungssignalen (Ref_Request_r) wieder aufzufrischen, die erzeugt werden, um eine Zeile wieder aufzufrischen, die eine Zeilenadresse (i + N/M) Modulus N, wobei N/M eine Ganzzahl ist, aufweist.
  23. Die Vorrichtung gemäß Anspruch 12 oder 21, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, schnelle Wiederauffrischungssignale (Ref_Request_f) zu erzeugen, um eine Zeile, die eine Zeilenadresse i aufweist, in Verbindung mit regulären Wiederauffrischungssignalen (Ref_Request_r) wieder aufzufrischen, die erzeugt werden, um eine Zeile wieder aufzufrischen, die eine Zeilenadresse (i + N/M) Modulus N aufweist.
  24. Die Vorrichtung gemäß Anspruch 23, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, die schnellen Wiederauffrischungssignale (Ref_Request_f) zu erzeugen, um die Zeile, die eine Zeilenadresse i aufweist, zwischen aufeinander folgenden regulären Wiederauffrischungssignalen (Ref_Request_r) wieder aufzufrischen, die das reguläre Wiederauffrischungssignal (Ref_Request_r) für die Zeile, die die Zeilenadresse (i + N/2) Modulus N aufweist, umfassen.
  25. Die Vorrichtung gemäß Anspruch 12 oder 21, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, schnelle Wiederauffrischungssignale (Ref_Request_f) zu erzeugen, um eine Zeile, die eine Zeilenadresse i aufweist, in Verbindung mit regulären Wiederauffrischungssignalen (Ref_Request_r) wieder aufzufrischen, die erzeugt werden, um Zeilen wieder aufzufri schen, die Zeilen-adressen (i + N/4) Modulus N, (i + N/2) Modulus N und (i + 3*N/4) Modulus N aufweisen.
  26. Die Vorrichtung gemäß Anspruch 12 oder 21, bei der die Wiederauffrischungsschaltungsanordnung (210; 500) dahin gehend konfiguriert ist, Zeilenadressen des ersten Satzes von Zeilen an dem Wiederauffrischungsadressbus (211) zu treiben, indem sie eines oder mehrere höchstwertige Bits der durch den Wiederauffrischungsadresszähler (214) erzeugten Zeilenadresse invertiert.
DE602004007545T 2003-11-07 2004-10-29 Auffrischung für dynamische zellen durch intentifizieren derjenigen mit schwacher retention und häufigeres auffrischen dieser als derjenigen mit normaler retention Expired - Fee Related DE602004007545T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/704,091 US7095669B2 (en) 2003-11-07 2003-11-07 Refresh for dynamic cells with weak retention
US704091 2003-11-07
PCT/EP2004/012258 WO2005045845A1 (en) 2003-11-07 2004-10-29 Refresh for dynamic cells with weak retention

Publications (2)

Publication Number Publication Date
DE602004007545D1 DE602004007545D1 (de) 2007-08-23
DE602004007545T2 true DE602004007545T2 (de) 2008-03-13

Family

ID=34552042

Family Applications (1)

Application Number Title Priority Date Filing Date
DE602004007545T Expired - Fee Related DE602004007545T2 (de) 2003-11-07 2004-10-29 Auffrischung für dynamische zellen durch intentifizieren derjenigen mit schwacher retention und häufigeres auffrischen dieser als derjenigen mit normaler retention

Country Status (6)

Country Link
US (1) US7095669B2 (de)
EP (1) EP1685570B1 (de)
JP (1) JP2007510254A (de)
CN (1) CN1879173A (de)
DE (1) DE602004007545T2 (de)
WO (1) WO2005045845A1 (de)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4322694B2 (ja) * 2004-02-04 2009-09-02 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置のリフレッシュ方法
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US20060010339A1 (en) * 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
US7340668B2 (en) * 2004-06-25 2008-03-04 Micron Technology, Inc. Low power cost-effective ECC memory system and method
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US6965537B1 (en) * 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
KR100634440B1 (ko) * 2004-11-05 2006-10-16 삼성전자주식회사 오토-리프레쉬 명령에 선별적으로 동작하는 디램, 그것의오토-리프레쉬 동작을 제어하는 메모리, 디램 및 메모리를포함한 메모리 시스템, 그리고 그것의 동작 방법들
US7444577B2 (en) * 2005-08-04 2008-10-28 Rambus Inc. Memory device testing to support address-differentiated refresh rates
US7734866B2 (en) * 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
CN101796497B (zh) * 2007-07-18 2012-03-21 富士通株式会社 存储器刷新装置和存储器刷新方法
US7609579B2 (en) * 2007-11-21 2009-10-27 Etron Technology Inc. Memory module with failed memory cell repair function and method thereof
WO2009086417A1 (en) 2007-12-21 2009-07-09 Rambus Inc. Flash memory timing pre-characterization for use in ormal operation
US7894270B2 (en) * 2009-02-11 2011-02-22 Mosys, Inc. Data restoration method for a non-volatile memory
KR101879442B1 (ko) 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR20130081472A (ko) 2012-01-09 2013-07-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
KR20130117198A (ko) 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US9257169B2 (en) * 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
KR101975029B1 (ko) 2012-05-17 2019-08-23 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR101977665B1 (ko) 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
US8848471B2 (en) 2012-08-08 2014-09-30 International Business Machines Corporation Method for optimizing refresh rate for DRAM
US9058896B2 (en) * 2012-08-29 2015-06-16 International Business Machines Corporation DRAM refresh
KR20140042362A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102048407B1 (ko) 2012-10-19 2019-11-25 삼성전자주식회사 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US8887014B2 (en) 2012-12-11 2014-11-11 International Business Machines Corporation Managing errors in a DRAM by weak cell encoding
US8898544B2 (en) 2012-12-11 2014-11-25 International Business Machines Corporation DRAM error detection, evaluation, and correction
KR20140076735A (ko) * 2012-12-13 2014-06-23 삼성전자주식회사 휘발성 메모리 장치 및 메모리 시스템
US9286964B2 (en) 2012-12-21 2016-03-15 Intel Corporation Method, apparatus and system for responding to a row hammer event
KR102089665B1 (ko) * 2012-12-28 2020-04-14 삼성전자주식회사 메모리 모듈 및 메모리 시스템
KR102078562B1 (ko) 2013-02-25 2020-02-18 삼성전자 주식회사 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
US9224449B2 (en) 2013-03-11 2015-12-29 Nvidia Corporation Variable dynamic memory refresh
KR20140113191A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
CN104143355B (zh) * 2013-05-09 2018-01-23 华为技术有限公司 一种刷新动态随机存取存储器的方法和装置
US20140379978A1 (en) * 2013-06-24 2014-12-25 Qualcomm Incorporated Refresh scheme for memory cells with weak retention time
US9368187B2 (en) 2013-07-11 2016-06-14 Qualcomm Incorporated Insertion-override counter to support multiple memory refresh rates
US9685217B2 (en) * 2013-07-22 2017-06-20 Taiwan Semiconductor Manufacturing Company Ltd. Memory device with over-refresh and method thereof
KR20160056056A (ko) * 2014-11-11 2016-05-19 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9595354B2 (en) 2014-12-15 2017-03-14 Infineon Technologies Ag Nonvolatile memory refresh
US9349431B1 (en) * 2015-03-17 2016-05-24 Qualcomm Incorporated Systems and methods to refresh storage elements
US9858997B2 (en) * 2015-07-14 2018-01-02 Nanya Technology Corp. Electronic apparatus applying unified non-volatile memory and unified non-volatile memory controlling method
KR20170118484A (ko) * 2016-04-15 2017-10-25 에스케이하이닉스 주식회사 리프레쉬 제어 장치
KR102517700B1 (ko) * 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR20180069177A (ko) * 2016-12-14 2018-06-25 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
CN108959106B (zh) * 2017-05-18 2020-12-18 华为技术有限公司 内存访问方法和装置
KR20180129233A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템
US10482943B2 (en) * 2017-06-28 2019-11-19 Qualcomm Incorporated Systems and methods for improved error correction in a refreshable memory
TWI652674B (zh) * 2017-12-22 2019-03-01 Nanya Technology Corporation 動態隨機存取記憶體
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
US11302374B2 (en) * 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
EP4002368A4 (de) 2020-09-22 2022-05-25 Changxin Memory Technologies, Inc. Speicherdatenauffrischungsverfahren und steuerung dafür sowie speicher
CN114255799B (zh) * 2020-09-22 2023-10-17 长鑫存储技术有限公司 存储器数据刷新方法及其控制器、存储器
CN114974343A (zh) * 2021-02-24 2022-08-30 华邦电子股份有限公司 半导体存储装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148546A (en) * 1991-04-22 1992-09-15 Blodgett Greg A Method and system for minimizing power demands on portable computers and the like by refreshing selected dram cells
JPH05159571A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体記憶装置
JPH05266657A (ja) * 1992-03-23 1993-10-15 Nec Corp ダイナミック型半導体メモリ
JP3771944B2 (ja) * 1993-06-30 2006-05-10 株式会社東芝 ダイナミック型半導体記憶装置
JPH0845271A (ja) * 1994-05-27 1996-02-16 Sanyo Electric Co Ltd 記憶装置
TW306001B (de) * 1995-02-08 1997-05-21 Matsushita Electric Ind Co Ltd
JP3714489B2 (ja) * 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
WO1996028825A1 (fr) 1995-03-15 1996-09-19 Hitachi, Ltd. Memoire a semi-conducteur
US5644545A (en) * 1996-02-14 1997-07-01 United Memories, Inc. Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products

Also Published As

Publication number Publication date
US20050099868A1 (en) 2005-05-12
CN1879173A (zh) 2006-12-13
EP1685570B1 (de) 2007-07-11
WO2005045845A1 (en) 2005-05-19
US7095669B2 (en) 2006-08-22
EP1685570A1 (de) 2006-08-02
JP2007510254A (ja) 2007-04-19
DE602004007545D1 (de) 2007-08-23

Similar Documents

Publication Publication Date Title
DE602004007545T2 (de) Auffrischung für dynamische zellen durch intentifizieren derjenigen mit schwacher retention und häufigeres auffrischen dieser als derjenigen mit normaler retention
DE10345383B4 (de) Bankadreßabbildung gemäß einer Bankhaltezeit bei dynamischen Direktzugriffsspeichern
EP0527866B1 (de) Integrierter halbleiterspeicher mit paralleltestmöglichkeit und redundanzverfahren
DE69835794T2 (de) Halbleiterschaltung und steuerungsverfahren dazu
DE10304673B4 (de) Auffrischschaltung für dynamische Speicher
DE10136544B4 (de) Integrierter dynamischer Speicher und Betriebsverfahren
DE102006048856B4 (de) Verfahren zum Betreiben einer IC-Halbleiterspeichervorrichtung und IC-Halbleiterspeichervorrichtung
DE3834759C2 (de)
DE102012111092A1 (de) Halbleiterspeichervorrichtung, welche charakteristische Speicherinformation speichert, Speichermodul und Speichersystem dieselbe enthaltend, und Verfahren zum Betreiben derselben
DE4322994C2 (de) Halbleiterspeichervorrichtung und Verfahren zum Setzen des Test-Modus einer Halbleiterspeichervorrichtung
DE10330111A1 (de) Verfahren eines selbstreparierenden dynamischen Direktzugriffsspeichers
DE102008021414A1 (de) Flexibles Redundanzersetzungsschema für ein Halbleiterbauteil
DE102007058418A1 (de) Fehlerkorrektur in Speicherbauteilen
DE102004039178B4 (de) Speichersteuerschaltung, Smartcard und Lesesteuerverfahren
DE4006285C2 (de)
DE102004053497A1 (de) Halbleiterspeicherbauelement und Wiederauffrischverfahren
DE69722100T2 (de) Modulares batteriesicherungssystem für cachespeicher
DE10307244A1 (de) Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren
EP1046993B1 (de) Halbleiterspeicheranordnung mit BIST
DE19600695A1 (de) Ein Erhöhungsspannungsgenerator einer Halbleiterspeichervorrichtung
DE102006004848A1 (de) Verfahren und Vorrichtung zum Variieren eines aktiven Arbeitszyklus einer Wortleitung
DE102009047875A1 (de) Speicherreparatur
DE10229802B3 (de) Testschaltung und Verfahren zum Testen einer integrierten Speicherschaltung
DE112004002181T5 (de) Verfahren und Schaltungskonfiguration zum Auffrischen von Daten in einem Halbleiterspeicher
DE102004060579B4 (de) Verfahren und Vorrichtung zum Steuern von Auffrischzyklen eines Mehrzyklusauffrischschemas bei einem dynamischen Speicher

Legal Events

Date Code Title Description
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee