DE10345383B4

DE10345383B4 - Bankadreßabbildung gemäß einer Bankhaltezeit bei dynamischen Direktzugriffsspeichern

Info

Publication number: DE10345383B4
Application number: DE10345383A
Authority: DE
Inventors: Stephen Bowyer; Thoai-Thai Le
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-10-07
Filing date: 2003-09-30
Publication date: 2007-10-04
Anticipated expiration: 2023-10-01
Also published as: US20040068604A1; DE10345383A1; US6920523B2

Abstract

Verfahren zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher („DRAM"), der eine Mehrzahl von Speicherbanken (41, 42, 43, 44) aufweist, wobei das Verfahren folgende Schritte aufweist:
Bestimmen (412) der maximal erforderlichen Auffrischungsperiode für jede der jeweiligen Speicherbanken;
Priorisieren (414) der Speicherbanken gemäß ihrer jeweiligen Auffrischungsperioden;
Verwenden (416) der Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen;
selektives Deaktivieren (418) von zumindest einer der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen; und
Auffrischen (420) von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken.

Description

Die vorliegende Offenbarung bezieht sich auf dynamische Direktzugriffsspeicher („DRAMs"; DRAM = dynamic random access memory) und insbesondere auf ein Verfahren und eine Vorrichtung zum Abbilden von Speicherbankadressen in Bezug auf Speichebankhaltezeiten in DRAMs.
Bei einem typischen Rechensystem unterstützt eine Speicherhierarchie eine zentrale Verarbeitungseinheit („CPU"; CPU = central processing unit) mit Datenspeicherungsfähigkeiten. Allgemein ist der Typ von Speichervorrichtung, der als der primäre Direktzugriffsspeicher („RAM") in einem Rechensystem verwendet wird, ein dynamischer Direktzugriffsspeicher („DRAM"). Ein DRAM ist im Vergleich kostengünstig und weist eine hohe Dichte auf, wodurch die Speicherung von größeren Datenmengen innerhalb eines geringen Volumens des Rechensystems ermöglicht wird.
Im Gegensatz zu einem statischen Direktzugriffsspeicher („SRAM"; SRAM = static random access memory), der allgemein eine niedrigere Dichte aufweist als ein DRAM, müssen Daten, die in dem DRAM gespeichert sind, periodisch aufgefrischt werden, um zu verhindern, daß die Daten aufgrund eines Ladungsleckens aus den DRAM-Zellen verloren gehen. Dies führt üblicherweise zu einem entsprechend höherem Leistungsverbrauch für Rechensysteme, die einen DRAM verwenden.
Da Daten, die in DRAMs gespeichert sind, zerstört werden, nachdem dieselben für eine Zeitperiode inaktiv waren, erfordern DRAMs Auffrischungszyklen zum Wiederherstellen innerhalb einer bestimmten Zeitperiode aufgefrischt werden. Diese Zeitperiode wird die „Haltezeit" genannt. Abhängig von solchen Faktoren wie der Chiptechnik und der Chiptemperatur kann die Haltezeit von wenigen Millisekunden bis zu Hunderten von Millisekunden reichen.
Jeder DRAM-Speicher kann in Arrays oder Banken organisiert sein. Eine Datenauffrischung wird üblicherweise durch Zugreifen auf jede Zeile in jeder Speicherbank erreicht, eine Reihe in jeder Bank nach der anderen. Wenn auf die Speicherbanken zugegriffen wird, um dieselben aufzufrischen, werden Daten, die in den Speicherzellen der Banken gespeichert sind, für die Erfassungsverstärker ausgelesen und sofort zurück in die Speicherzellen geschrieben. Ein Kondensator, der jeder Speicherzelle entspricht, wird somit wieder auf dessen Anfangswert aufgeladen. Solche Auffrischungszyklen in DRAMs verbrauchen Leistung, die in batteriebetriebenen Mobilrechensystemen z. B. sehr wertvoll sein kann.
Dementsprechend wird eine Vorrichtung und ein Verfahren zum Reduzieren des Leistungsverbrauchs von DRAM-Vorrichtungen benötigt, das geeignet zur Verwendung in batteriebetriebenen Mobilrechensystemen ist.
Das US-Patent Nr. 5,724,297 offenbart eine integrierte Halbleiterschaltung und ein Verfahren zum Aktivieren dieser Halbleiterschaltung. Ein dynamisches RAM wird in einen Eingangsschaltungsblock, einen internen Schaltungsblock und in einen Ausgangsschaltungsblock aufgeteilt. Eine Mehrzahl von Schalter-MOSFETs ist in paralleler Form zwischen einer Versorgungsleitung und einer internen Versorgungsleitung für den internen Schaltungsblock vorgesehen, welcher im Nicht-Betriebszustand keine Speicheroperation benötigt. Die Schalter werden schrittweise eingeschaltet, um die Betriebsspannung allen Schaltungsblöcken zuzuführen.
Das US-Patent Nr. 5,629,898 offenbart ein dynamisches Speicherelement, bei dem ein periodischer Puls, der der kürzesten Informationshaltezeit der dynamischen Speicherzellen entspricht, gezählt wird, um eine Auffrisch-Adresse, die einer Mehrzahl von Wortleitungen zugeordnet wird, zu bilden.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch ein Verfahren zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher gemäß Anspruch 1 und durch eine Vorrichtung zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher gemäß Anspruch 10 oder 12 gelöst.
Dieser und andere Nachteile und Mängel der bekannten Technik werden durch eine Vorrichtung und ein Verfahren zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in DRAMs adressiert. Die Vorrichtung umfaßt einen Datenspeicher, der eine Mehrzahl von Speicherbanken aufweist. Jede Bank ist eine Sammlung von Zeilen, was bedeutet, daß die Abbildung nicht notwendigerweise in einer Bank eingegrenzt ist, sondern einen Teil einer Bank abdecken kann. Ein Abbildungsspeicher steht in Signalkommunikation mit dem Datenspeicher zum Übersetzen einer internen Adresse von jeder der Mehrzahl von Speicherbanken in eine entsprechende externe Adresse, ein Abbildungskomparator steht in Signalkommunikation mit dem Abbildungsspeicher zum selektiven Aktivieren einer Speicherbank gemäß ihrer externen Adresse, ein Auffrischungsadreßerzeuger steht in Signalkommunikation mit dem Abbildungskomparator zum selektiven Auffrischen der aktivierten Speicherbank gemäß ihrer externen Adresse und ein Auffrischungszähler steht in Signalkommunikation mit dem Auffrischungsadreßerzeuger zum Signalisieren einer Auffrischung gemäß der maximal erforderlichen Auffrischungszeit der aktivierten Speicherbank.
Das entsprechende Verfahren zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in DRAMs umfaßt das Bestimmen der maximal erforderlichen Auffrischungsperiode für jede der Speicherbanken, das Priorisieren der Speicherbanken gemäß ihrer entsprechenden Auffrischungsperioden, das Verwenden der Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen, das selektive Deaktivieren von zumindest einer der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen, und das Auffrischen von ausschließlich den verbleibenden nicht deaktivierten Speicherbanken.
Dieser und andere Aspekte, Merkmale und Vorteile der vorliegenden Offenbarung werden aus der nachfolgenden Beschreibung der exemplarischen Beispiele offensichtlich, die in Verbindung mit den beiliegenden Zeichnungen zu lesen ist.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm eines Rechensystems mit einem Speicher, wo exemplarische Ausführungsbeispiele der vorliegenden Offenbarung angewendet werden;
2 ein Blockdiagramm, das einen DRAM-Speicher aus 1 darstellt;
3 ein Blockdiagramm, das mehrere Speicherbanken des DRAM-Speichers aus 2 darstellt; und
4 ein Flußdiagramm zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in DRAMs gemäß einem exemplarischen Ausführungsbeispiel der vorliegenden Offenbarung.
Eine Vorrichtung und ein Verfahren sind bereitgestellt, zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in dynamischen Direktzugriffsspeichern („DRAMs"). Batteriebetriebene Mobilrechensysteme weisen z. B. üblicherweise einen Leistungsabschaltmodus auf, um den Leistungsverbrauch durch die Anzeige und/oder andere Peripheriegeräte während Perioden geringer Verwendung zu reduzieren. Somit verhindert die vorliegende Offenbarung, daß eine Vorrichtung und ein Verfahren den Leistungsverbrauch einer DRAM-Vorrichtung weiter reduzieren. Ein Merkmal, das als „teilweise Arrayselbstauffrischung" bezeichnet wird, wurde in mobilen DRAMs eingebracht. Dieses Merkmal ermöglicht es dem DRAM-Chip, nur ausgewählte Banken während eines Leistungsabschaltmodus aufzufrischen. Entweder eine Bank, zwei Banken oder alle Banken können aktiviert und während des Leistungsabschaltmodus aufgefrischt werden. Nichtaktivierte Banken werden nicht aufgefrischt und es wird denselben ermöglicht, ihre Daten zu verlieren.
Da die Arraygrößen von aktuellen DRAM-Chips laufend erhöht werden, wird die Wahrscheinlichkeit, daß Banken mit unterschiedlichen Haltezeiten vorliegen, ebenfalls erhöht. Somit, um den Leistungsverbrauch weiter zu reduzieren, wird in dieser Offenbarung eine Bankneuabbildung relativ zu den Haltezeiten vorgelegt. Durch Priorisieren der Banken gemäß ihrer Haltezeiten wird die Bank mit der längsten Haltezeit automatisch zuerst ausgewählt. Somit, wenn mehrere Banken nicht erforderlich sind, wird die Gesamtauffrischungsenergie bereits durch Beseitigen des Bedarfs zum Auffrischen einer oder mehrerer Banken reduziert. Die Gesamtauffrischungsenergie wird weiter reduziert, da die höher priorisierten neu abgebildeten Banken längere Auffrischungsperioden aufweisen als jene Banken, denen die niedrigeren Neuabbildungspriorisierungen gegeben wurden.
Ein Schaltungsausführungsbeispiel wird implementiert durch Abbilden der externen Bankadressen auf die internen Bankadressen gemäß ihrer Haltezeiten, wodurch die externe Bankadressen BA_ext auf die internen Bankadressen BA_int gemäß ihren jeweiligen Haltezeiten t_retention abgebildet werden, durch eine Abbildungsfunktion BA_int = f(BA_ext, t_retention) Somit wird die interne Bankadresse gemäß einer aufsteigenden oder absteigenden Auffrischungsperiode durch einen Multiplexer nach der Bestimmung der Auffrischungsperiode für jede Bank ausgewählt. Zum Beispiel kann BA_int<0> eingestellt werden, um der Bank mit der längsten Haltezeit zu entsprechen, während BA_int<3> eingestellt werden kann, um der Bank mit der kürzesten Haltezeit zu entsprechen. Bei alternativen Ausführungsbeispielen kann die Auswahl der Auffrischungsperioden und Bankadreßabbildungen über Fuse-Optionen und/oder programmierbare Elemente programmiert werden, wie z. B. EPROMs und Flash-Speicher.
Detaillierte darstellende Ausführungsbeispiele der vorliegenden Erfindung sind hierin offenbart. Spezifische strukturelle und funktionale Details, die hierin offenbart sind, sind jedoch ausschließlich exemplarisch zu Zwecken des Beschreibens der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung. Das selbe Auffrischungskonzept kann an einen dynamischen Direktzugriffsspeicher („DRAM") angewendet werden, der jene umfaßt, die für Cachepegelspeicher verwendet werden.
Wie in 1 gezeigt ist, ist eine Speicherorganisation für ein Rechensystem allgemein durch das Bezugszeichen 100 angezeigt. Das Rechensystem 100 umfaßt eine zentrale Verarbeitungseinheit („CPU") 11 mit einem „chipintegrierten" Cachespeicher („L1-Cache") 13, einen Hauptspeicher 15, einen CPU-Bus 17, eine Speichersteuerung 18 zum Steuern von Datenverkehr auf dem CPU-Bus 17 und einen Zweite-Ebene-Cachespeicher („L2-Cache") 19.
Der Erste-Ebene-Cachespeicher 13 ist auf dem selben Chip mit der CPU 11 integriert. Der Erste-Ebene-Cachespeicher 13 ist schneller, da er mit der CPU 11 mit einer größeren Bandbreite und einer kürzeren Drahtlänge integriert ist und daher eine Verzögerung vermeidet, die dem Übertragen und/oder Empfangen von Signalen zu und/oder von einem externen Chip zugeordnet ist. Der Zweite-Ebene-Cachespeicher 19 ist auf einem unterschiedlichen Chip angeordnet als die CPU und weist eine größere Kapazität auf als der Erste-Ebene-Speicher 13 aber eine kleinere als der Hauptspeicher 15. Hier ist der Zweite-Ebene-Cachespeicher 19 in einem DRAM implementiert.
Die Cachespeicher 13 und 19 dienen als Puffer zwischen der CPU 11 und dem Hauptspeicher 15. Bei jedem der Cachespeicher 13 und 19 sind Datenwörter in dem Cachespeicher gespeichert und in kleine Seiten gruppiert, die „Cache-Blöcke" oder „Cacheleitungen" genannt werden. Die Inhalte des Cachespeichers sind eine Kopie eines Satzes von Haupt speicherblöcken. Jede Cacheleitung ist mit einer „Abbildungsadresse" markiert. Somit weiß jede Cacheleitung zu welchem Teil des Hauptspeichers die Cacheleitung gehört. Abbildungsadressen, die nichtzusammenhängend sein können, die den entsprechenden Cacheleitungen zugeordnet sind, werden in einem speziellen Speicher gespeichert, der ein „Abbildungsspeicher" oder „Verzeichnis" genannt wird.
Bei dem Erste-Ebene-Cachespeicher 13, wenn eine Adresse durch die CPU 11 angefordert wird, um auf bestimmte Daten zuzugreifen, wenn die angeforderte Adresse nicht in dem L1-Cachespeicher 13 gefunden wird, wird bestimmt, daß die Daten, die der angeforderten Adresse entsprechen, nicht in dem Cachespeicher 13 vorhanden sind, was als ein „Fehlgriff" bezeichnet wird. Wenn ein Fehlgriff in dem Erste-Ebene-L1-Cachespeicher 13 auftritt, wird die angeforderte Adresse zu einem Speicher niedrigerer Ebene gesendet, wie z. B. dem Zweite-Ebene-L2-Cachespeicher 19. Das Datenzugriffsverfahren bei dem Zweite-Ebene-Cachespeicher wird nachfolgend detailliert beschrieben. Wenn in dem Zweite-Ebene-Cachespeicher 19 ein „Fehlgriff" auftritt, wird die angeforderte Adresse zu dem Hauptspeicher 15 gesendet.
Das Rechensystem verwendet vorzugsweise einen SRAM für den Erste-Ebene-Cachespeicher 13 und einen DRAM für den Zweite-Ebene-Cachespeicher 19, wobei kein Datenauffrischungsverfahren für den Erste-Ebene-Cachespeicher 13 erforderlich ist. Somit wird ein Verfahren zum Auffrischen von Daten gemäß der vorliegenden Erfindung im Hinblick auf den Zweite-Ebene-Cachespeicher 19 beschrieben. Es sollte jedoch darauf hingewiesen werden, daß die vorliegende Erfindung gleichermaßen an einen DRAM-Speicher anwendbar ist, wie z. B. einen DRAM-Speicher, der irgendwo in einem hierarchischen Speichersystem verwendet wird.
Bezugnehmend auf 2 ist ein DRAM allgemein durch das Bezugszeichen 200 angezeigt. Hier umfaßt der Zweite-Ebene-L2-Cachespeicher 19 einen Datenspeicher 191 und einen Abbildungsspeicher 192. Der Datenspeicher 191 speichert Daten mit einer höheren Wahrscheinlichkeit, durch die CPU 11 aus 1 ausgewählt zu werden, und der Abbildungsspeicher 192 speichert Abbildungsadressen, wobei jedes Adressieren einer entsprechenden Cacheleitung der Daten in dem Datenspeicher 191 gespeichert wird.
Wenn somit ein Fehlgriff in dem Erste-Ebene-L1-Cachespeicher 13 aus 1 auftritt, wird eine angeforderte Adresse durch die CPU auf den CPU-Bus 17 aus 1 geladen, um zu dem Zweite-Ebene-L2-Cachespeicher 19 übertragen zu werden. Die Speichersteuerung 18 aus 1 empfängt die angeforderte Adresse von dem CPU-Bus und sendet die angeforderte Adresse zu einem Abbildungskomparator 193, der in der Abbildungsauffrischungssteuerung 194 umfaßt ist. Der Abbildungskomparator 193 vergleicht die angeforderte Adresse mit Abbildungsadressen, die von dem Abbildungsspeicher 192 des Cachespeichers 19 bereitgestellt werden. Wenn die angeforderte Adresse unter den Abbildungsadressen in dem Abbildungsspeicher gefunden wird, was ein „Treffer" genannt wird, wird auf eine Cacheleitung, die der angeforderten Adresse oder der ausgewählten Abbildungsadresse entspricht, in dem Datenspeicher 191 durch die CPU zugegriffen. Wenn die angeforderte Adresse in den Abbildungsadressen in dem Abbildungsspeicher nicht gefunden wird, tritt ein „Fehlgriff" auf und die angeforderte Adresse wird zu dem Hauptspeicher 15 aus 1 gesendet, um die Daten zu finden, die der angeforderten Adresse in dem Hauptspeicher entsprechen.
Die Abbildungsauffrischungssteuerung 194 ist zum Auffrischen von Daten bereitgestellt, die in dem Datenspeicher 191 des DRAM-Cachespeichers 19 gespeichert sind. Die Abbildungsauffrischungssteuerung 194 wird verwendet, um Speicheradressen zu verfolgen, die ein Datenauffrischungsverfahren erfordern. Um das Datenauffrischungsverfahren auszuführen, umfaßt die Abbildungsauffrischungssteuerung 194 ferner einen Auffrischungsadreßerzeuger 320 und einen Auffrischungszähler 322.
Bezug nehmend nun auf 3 zeigt das Bezugszeichen 300 allgemein einen DRAM-Datenspeicher mit Wortleitungsadressen an, die an die Speicherinhalte angewendet werden. Der DRAM-Datenspeicher 300 weist mehrere Banken 41, 42, 43 bzw. 44 auf, wobei jede Bank einen entsprechenden Erfassungsverstärker 401, 402, 403 bzw. 404 aufweist. Jede Bank ist eine Sammlung von Zeilen. Somit ist die Abbildung nicht notwendigerweise auf eine gesamte Bank beschränkt, sondern kann einen Abschnitt einer Bank abdecken, wie z. B. eine oder mehrere Zeilen. Daten, die in jeder der Banken gespeichert sind, können durch eine entsprechende Wortleitungsadresse zugegriffen werden. Angenommen, daß eine Wortleitung, auf der eine Lese-/Schreib-Operation durch die CPU 11 aus 1 angefordert wird, um ausgeführt zu werden, in einer ersten Bank 41 angeordnet ist, dann wird die Zugriffsadresse, die der Wortleitung entspricht, zu der ersten Bank 41 geliefert. Bei diesem exemplarischen Ausführungsbeispiel ist keine Auffrischungsoperation während eines normalen Zugriffs erlaubt.
Bei einem Einschaltoperationsmodus erzeugt der Auffrischungsadreßerzeuger 320 Auffrischungsadressen für die erste bis zur vierten Bank 41–44. Die Informationen, die für jede Bank während des Auffrischens benötigt werden, ist die entsprechende Auffrischungsrate für diese Bank.
Bei einem Leistungsabschaltoperationsmodus wird auf ein Wortleitungsdatenelement in jeder der nichtdeaktivierten Banken, wie z. B. nur der zweiten bis zur dritten Bank 42–43 des Cachespeichers mit jeder der Auffrischungsadressen, zugegriffen, wenn die vierte Bank deaktiviert oder anderweitig abgeschaltet ist. Zum Beispiel empfangen nur die erste bis zur dritten Bank 41–43 einen Auffrischungstakt von der Abbildungsauffrischungssteuerung 194 und den Auffrischungszählern 322, wobei bestimmt wird, daß die vierte Bank 44 eine relativ gesehen kürzere Auffrischungszeitanforderung aufweist. Bei dem exemplarischen Fall von vier Banken 41–44 wird jede Bank identifiziert, z. B. durch die ersten zwei Stellen einer Adresse, um auf eine Wortleitung in der Bank zuzugreifen. Anders ausgedrückt, können die ersten zwei Stellen einer Wortleitungsadresse „00", „01", „10" oder „11" sein, was die erste 41, zweite 42, dritte 43 oder vierte 44 Bank bezeichnet.
Ein Auffrischungsadreßerzeuger 320 umfaßt vorzugsweise einen Auffrischungszähler 322, der eine Auffrischungs-Zeitgebung und -Adressen von Wortleitungen für jede Bank liefert, in der eine Auffrischungsoperation durchgeführt werden soll. Der Auffrischungszähler 322 verfolgt z. B. die Wortleitungsadressen für jede Bank, die aufgefrischt werden soll. Wenn ein Wortleitungsdatenelement aufgefrischt wird, erzeugt der Auffrischungszähler 322 die nächste Adresse der Bank zum Auffrischen. Wenn alle Wortleitungen in der aktivierten Bank aufgefrischt sind, wird der Auffrischungszähler 322 auf Null zurückgesetzt und beginnt wieder mit dem Auffrischen der ersten Wortleitung in den nächsten Auffrischungszyklus. Es wird darauf hingewiesen, daß bei alternativen Ausführungsbeispielen, wo die deaktivierten Abschnitte eines Speichers keine vollständigen Banken aufweisen, der Auffrischungszähler auf einen oder mehrere Werte ungleich Null initialisiert werden kann. Angenommen, daß ein DRAM-Speicher „n" Banken aufweist, wobei n bei diesem exemplarischen Ausführungsbeispiel vier ist, und wenn jede solche Bank Daten speichert, auf die durch Wortleitungsadressen zugegriffen wird, wird ein Deaktivieren einer Bank während eines Leistungsabschaltmodus im Hinblick auf eine Bank durchgeführt und Datenauffrischungsoperationen können im Hinblick auf die verbleibenden n – 1 Banken gleichzeitig ausgeführt werden. Anders ausgedrückt wird keine zusätzliche Leistung benötigt, um die Datenauffrischungsoperation im Hinblick auf die deaktivierten Banken in dem Cachespeicher auszuführen. Daher wird Leistung für Datenauffrischungsoperationen in dem DRAM-Cachespeicher gespart, da weniger Banken bei längeren Auffrischungsintervallen aufgefrischt werden, wobei die deaktivierten Banken in der Reihenfolge ihrer relativ kürzeren Auffrischungsintervalle ausgewählt werden. Es wird darauf hingewiesen, daß alternative Ausführungsbeispiele einen oder mehrere Abschnitte einer Bank oder mehrerer Banken deaktivieren können, ohne die gesamte Bank oder die Banken zu deaktivieren, insbesondere in Fällen, in denen für den deaktivierten Abschnitt oder die Abschnitte der Bank oder der Banken vorgesehen ist, eine kürzere Auffrischungsperiode zu erfordern als die aktivierten Abschnitte.
Bezug nehmend nun auf 4 zeigt das Bezugszeichen 400 allgemein ein Flußdiagramm zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in DRAMs an. Ein Startblock 410 leitet die Steuerung zu einem Funktionsblock 412 weiter, der die maximal erforderliche Auffrischungsperiode für jede der jeweiligen Speicherbanken bestimmt. Der Funktionsblock 412 leitet wiederum die Steuerung zu einem Funktionsblock 414 weiter, der die Speicherbanken gemäß ihrer jeweiligen Auffrischungsperioden priorisiert. Der Funktionsblock 414 leitet die Steuerung wiederum zu einem Funktionsblock 416 weiter, der die Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen verwendet. Der Funktionsblock 416 leitet die Steuerung wiederum zu einem Funktionsblock 418 weiter, der zumindest eine der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen selektiv deaktiviert. Der Funktionsblock 418 leitet die Steuerung wiederum zu einem Funktionsblock 420 weiter, der nur die verbleibenden, nicht deaktivierten Speicherbanken auffrischt und die Steuerung zu einem Endblock 428 weiterleitet.
Somit umfaßt das exemplarische Verfahren zum Abbilden von Speicherbankadressen relativ zu Speicherbankhaltezeiten in DRAMs in Betrieb das Bestimmen der maximal erforderlichen Auffrischungsperiode für jede der jeweiligen Speicherbanken, das Priorisieren der Speicherbanken gemäß ihrer jewei ligen Auffrischungsperioden, das Verwenden der Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen, das selektive Deaktivieren von zumindest einer der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen und das Auffrischen von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken.
Einige bevorzugte und alternative Ausführungsbeispielverfahren können die jeweilige maximale Auffrischungsperiode für jede der Speicherbanken durch tatsächliches Testen der Speicherzellenhaltezeiten für jede Bank bestimmen. Diese Ausführungsbeispiele können die Speicherzellenhaltezeit für jede Bank wiederum durch automatisches Selbsttesten durch den DRAM testen. Das automatische Selbsttesten der Speicherzellenhaltezeiten durch den DRAM kann periodisch ausgeführt werden oder es kann ansprechend auf eine Temperaturänderung des DRAM ausgeführt werden. Die Bestimmung der maximal erforderlichen Auffrischungsperiode für jede der Speicherbanken kann ferner das Messen der Temperatur des DRAM und das Anpassen der getesteten Speicherzellenhaltezeiten für jede Bank gemäß einem vorhergesagten Temperaturversatz umfassen.
Einige bevorzugte und alternative Ausführungsbeispielverfahren können ferner das Neuabbilden der Bankadressen der Speicherbanken gemäß ihrer jeweiligen Priorisierungen umfassen. Das Auffrischen von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken kann separat für jede nichtdeaktivierte Speicherbank gemäß ihrer jeweiligen Auffrischungsperiode ausgeführt werden, oder es kann gleichzeitig für jede nichtdeaktivierte Speicherbank gemäß dem Minimum ihrer jeweiligen maximalen erforderlichen Auffrischungsperioden ausgeführt werden.
Es wurde ein Verfahren zum Auffrischen von ausschließlich ausgewählten Datenbanken in DRAM-Speichern bei potentiell längeren Auffrischungsintervallen beschrieben. Es wird darauf hingewiesen, daß die Lehren der vorliegenden Offen barung in verschiedenen Formen von Hardware, Software, Firmware, Spezialzweckprozessoren oder Kombinationen derselben implementiert sein können.
Es wird ferner darauf hingewiesen, daß, da einige der bestehenden System-Komponenten und -Verfahren, die in den beiliegenden Zeichnungen dargestellt sind, vorzugsweise in Firmware implementiert sind, die tatsächlichen Verbindungen zwischen den Systemkomponenten oder den Verfahrensfunktionsblöcken abhängig von der Art und Weise abweichen können, in der die vorliegende Offenbarung programmiert ist.

Claims

Verfahren zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher („DRAM"), der eine Mehrzahl von Speicherbanken (41, 42, 43, 44) aufweist, wobei das Verfahren folgende Schritte aufweist: Bestimmen (412) der maximal erforderlichen Auffrischungsperiode für jede der jeweiligen Speicherbanken; Priorisieren (414) der Speicherbanken gemäß ihrer jeweiligen Auffrischungsperioden; Verwenden (416) der Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen; selektives Deaktivieren (418) von zumindest einer der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen; und Auffrischen (420) von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken.
Verfahren gemäß Anspruch 1, bei dem das Bestimmen (412) der jeweiligen maximalen Auffrischungsperiode für jede der Speicherbanken (41, 42, 43, 44) das Testen der Speicherzellenhaltezeiten für jede Bank aufweist.
Verfahren gemäß Anspruch 2, bei dem das Testen der Speicherzellenhaltezeiten für jede Bank das automatische Selbsttesten durch den DRAM aufweist.
Verfahren gemäß Anspruch 3, bei dem das automatische Selbsttesten der Speicherzellenhaltezeiten durch den DRAM periodisch ausgeführt wird.
Verfahren gemäß Anspruch 3 oder 4, bei dem das automatische Selbsttesten der Speicherzellenhaltezeiten durch den DRAM ansprechend auf eine Temperaturänderung des DRAM ausgeführt wird.
Verfahren gemäß einem der Ansprüche 2 bis 5, bei dem das Bestimmen der maximal erforderlichen Auffrischungsperiode für jede der Speicherbanken (41, 42, 43, 44) ferner folgende Schritte aufweist: Messen der Temperatur des DRAM; und Anpassen der getesteten Speicherzellenhaltezeiten für jede Bank gemäß einem vorhergesagten Temperaturversatz.
Verfahren gemäß einem der Ansprüche 1 bis 6, das ferner das Neuabbilden der Bankadressen der Speicherbanken (41, 42, 43, 44) gemäß ihrer jeweiligen Priorisierungen aufweist.
Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem das Auffrischen von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken separat für jede nicht deaktivierte Speicherbank gemäß ihrer jeweiligen Auffrischungsperiode ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem das Auffrischen von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken gleichzeitig für jede nicht deaktivierte Speicherbank gemäß dem Minimum ihrer jeweiligen maximal erforderlichen Auffrischungsperioden ausgeführt wird.
Vorrichtung zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher („DRAM"), wobei die Vorrichtung folgende Merkmale aufweist: einen Datenspeicher (191), der eine Mehrzahl von Speicherbanken aufweist; einen Abbildungsspeicher (192) in Signalkommunikation mit dem Datenspeicher zum Übersetzen einer internen Adresse von jeder der Mehrzahl von Speicherbanken in eine entsprechende externe Adresse; einen Abbildungskomparator (193) in Signalkommunikation mit dem Abbildungsspeicher zum selektiven Aktivieren einer Speicherbank gemäß ihrer externen Adresse; einen Auffrischungsadreßerzeuger (320) in Signalkommunikation mit dem Abbildungskomparator zum selektiven Auffrischen der aktivierten Speicherbank gemäß ihrer externen Adresse; und einen Auffrischungszähler (322) in Signalkommunikation mit dem Auffrischungsadreßerzeuger zum Signalisieren einer Auffrischung gemäß der maximal erforderlichen Auffrischungszeit der aktivierten Speicherbank.
Vorrichtung gemäß Anspruch 10, die ferner einen bankspezifischen Erfassungsverstärker (401, 402, 403, 404) in Signalkommunikation mit dem Auffrischungszähler (322) aufweist, wobei der bankspezifische Erfassungsverstärker zum Verstärken der Erfassung einer Speicherzelle innerhalb einer jeweiligen Bank während einer Auffrischung der Speicherzelle vorliegt.
Vorrichtung zum Auffrischen von Daten in einem dynamischen Direktzugriffsspeicher („DRAM"), das eine Mehrzahl von Speicherbanken (41, 42, 43, 44) aufweist, wobei die Vorrichtung folgende Merkmale aufweist: eine Zählereinrichtung zum Bestimmen der maximal erforderlichen Auffrischungsperiode für jede der jeweiligen Speicherbanken; eine Komparatoreinrichtung zum Priorisieren der Speicherbanken gemäß ihrer jeweiligen Auffrischungsperioden; eine Adressierungseinrichtung zum Verwenden der Speicherbanken in der Reihenfolge ihrer jeweiligen Priorisierungen; eine Schalteinrichtung zum selektiven Deaktivieren von zumindest einer der Speicherbanken in umgekehrter Reihenfolge ihrer jeweiligen Priorisierungen; und eine Erzeugereinrichtung zum Auffrischen von ausschließlich der verbleibenden, nicht deaktivierten Speicherbanken.
Vorrichtung gemäß Anspruch 12, die ferner eine Testeinrichtung zum Testen der Speicherzellenhaltezeiten für jede Bank aufweist, um die jeweilige maximale Auffrischungsperiode für jede der Speicherbanken zu bestimmen.
Vorrichtung gemäß Anspruch 13, die ferner eine automatische Selbsttesteinrichtung zum automatischen Selbsttesten der Speicherzellenhaltezeiten für jede Bank durch den DRAM aufweist.
Vorrichtung gemäß Anspruch 14, die ferner eine Zählereinrichtung zum periodischen Ausführen des automatischen Selbsttestens der Speicherzellenhaltezeiten durch den DRAM aufweist.
Vorrichtung gemäß Anspruch 14 oder 15, die ferner eine Temperaturerfassungseinrichtung zum Ausführen des automatischen Selbsttestens der Speicherzellenhaltezeiten ansprechend auf eine Temperaturänderung des DRAM aufweist.
Vorrichtung gemäß einem der Ansprüche 13 bis 16, die ferner folgende Merkmale aufweist: eine Temperaturerfassungseinrichtung zum Messen der Temperatur des DRAM; und eine Versatzeinrichtung zum Anpassen der getesteten Speicherzellenhaltezeiten für jede Bank gemäß einem vorhergesagten Temperaturversatz, um die maximal erforderliche Auffrischungsperiode für jede der Speicherbanken zu bestimmen.
Vorrichtung gemäß einem der Ansprüche 12 bis 17, die ferner eine Abbildungseinrichtung zum Neuabbilden der Bankadressen der Speicherbanken (41, 42, 43, 44) gemäß ihrer jeweiligen Priorisierungen aufweist.
Vorrichtung gemäß einem der Ansprüche 12 bis 18, die ferner eine selektive Auffrischungseinrichtung zum Auffrischen von ausschließlich den verbleibenden, nicht deaktivierten Speicherbanken separat für jede nicht deaktivierte Speicherbank gemäß ihrer jeweiligen Auffrischungsperiode aufweist.
Vorrichtung gemäß einem der Ansprüche 12 bis 18, die ferner eine Stapelauffrischungseinrichtung zum ausschließlichen Auffrischen der verbleibenden, nicht deaktivierten Speicherbanken gleichzeitig für jede nichtdeaktivierte Speicherbank gemäß dem Minimum ihrer jeweiligen maximal erforderlichen Auffrischungsperioden aufweist.