JP4322694B2 - 半導体記憶装置および半導体記憶装置のリフレッシュ方法 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に大容量記憶装置で、ランダムアクセス可能な半導体記憶装置と、そのリフレッシュ方法に関する。

半導体記憶装置として、大容量で、かつランダムアクセス可能な半導体記憶装置としてダイナミック型ランダムアクセスメモリ（以下、DRAMと称する。）がある。DRAMは、キャパシタに蓄えられた電荷量を記憶情報とすることから、これらの電荷量が失われる前に読み出し増幅して元の状態に戻すリフレッシュ動作が必要である。DRAMにおけるメモリセルのキャパシタに蓄えられた電荷量が失われる時間（情報保持時間、または、リテンション時間と称される。）はメモリセルにより異なり、一定ではない。

これらのリテンション時間は短いものから長いものまで連続的に分布している。メモリセルに書き込まれた“HIGHデータ”の電荷量が接合リークにより失われることが主たる理由であるが、表面リークとか、その他隣接セルとの関係によってもリテンション時間は影響される。このため1個のDRAMにおけるリテンション時間は、大部分のメモリセルは長い時間であるが、ごく一部分のメモリセルが短い時間となっている。しかし従来のDRAMにおいては、全てのメモリセルの動作を保証するために、ごく一部分のメモリセルの短い時間のリテンション時間に注目して、そのリフレッシュする周期を設定し、リフレッシュ周期としていた。従って、大部分のメモリセルに対しては余剰なリフレッシュ動作が実施されることなり、リフレッシュ動作に要する消費電流が無駄に費やされることになる。

これらのリフレッシュ動作における消費電力を削減するために、リフレッシュ周期を複数の周期で行う方法がある。図１１に、従来例のリフレッシュ動作フローを示す。ワード線単位に基準周期Ｔでのリフレッシュ動作を行わせる短周期リフレッシュ、または短周期のｎ倍の周期である長周期ｎＴでの長周期リフレッシュを行わせるかどうかのリフレッシュ周期設定情報を記憶したリードオンリーメモリ（ROM）を備えた適応リフレッシュコントロラーによって、セルフリフレッシュモードにエントリーされた場合にはワード線単位に長周期ｎT、または短周期Ｔによりセルフリフレッシュを行わせるものである。

セルフリフレッシュモードにエントリーされると、最初に長周期ｎTのリフレッシュとして、DRAM内部で発生されたアドレスにしたがって全てのワード線がリフレッシュされる。その後、時間Ｔが経過すると短周期Ｔのリフレッシュを行う。この短周期リフレッシュにおいては、DRAM内部で発生されるアドレスにより選択されるワード線のうち、リフレッシュ周期設定情報に従い長周期ｎＴのリフレッシュでよいとされたワード線は適応リフレッシュコントローラからの禁止信号により活性化されないでリフレッシュ動作をスキップし、リフレッシュされない。短周期Ｔのリフレッシュが必要とされるワード線はリフレッシュが行われる。この短周期リフレッシュ動作を（ｎ−１）回繰り返し実施した後、再度長周期ｎTのリフレッシュとして、DRAM内部で発生されたアドレスにしたがって全てのワード線がリフレッシュされる。

これらのフローに従うと、これまでのすべてのワード線に対して短周期Ｔでリフレッシュするリフレッシュ時の消費電力に対して、ごく一部の短周期Ｔと判定されたワード線については毎回リフレッシュされるが、大部分の長周期ｎTと設定されたワード線に関しては長周期ｎTでのリフレッシュとなり、消費電力の低減が図られる。

特開平０８−３０６１８４号公報

現在の半導体記憶装置はますます大容量化され、さらに電池で動作する携帯端末にも使用され、ますます消費電力の低減に対する要求は厳しくなり、ダイナミック型ランダムアクセスメモリ（以下、DRAMと称する。）特有の動作であるリフレッシュ動作時の消費電力低減が望まれている。従来技術では、製造工程においてワード線毎にリテンション時間を測定し、その測定結果から リフレッシュ周期を短期Ｔまたは長期ｎＴと設定したリフレッシュ時間設定情報を、ヒューズ等のPROMに記憶させ、リフレッシュ周期を短期または長期とすることで消費電力を低減している。

しかし、小型、薄型の携帯端末に使用される半導体装置は、他の電気機器に使用される半導体装置に比較して、さらに小型、薄型が要求され、特に多段に積層されたパッケージに使用される半導体装置においてはシリコンチップの厚さが薄くされている。このようなシリコンチップが薄くなると、パッケージング時のストレスあるいはプリント基板への実装時のリフローの影響を受けやすくなり、メモリセルのリテンション時間が変動する虞がある。基板への実装あるいは使用時においてメモリセルのリテンション時間が変動した場合には、製造時にPROMに書き込まれた情報によるリフレッシュ周期ではデータを保持できなくなり不良となる。

本願の課題は、メモリセルに書き込まれているデータパターンに対するリテンション時間に合わせて合理的で、高信頼性で、かつ低消費電力の少ないリフレッシュを行わせることが可能な半導体記憶装置、および半導体記憶装置のリフレッシュ方法を提供することにある。

本願発明の半導体記憶装置は、該半導体記憶装置がリフレッシュモードにエントリーされた時、メモリセルがマトリクス状に配置されたサブメモリセルアレイのチエックワード線上のメモリセルデータを、センスアンプから直接に前記サブメモリセルアレイのデータ退避ワード線上のメモリセルにコピーし、前記データ退避ワード線上のメモリセルに対しては短周期リフレッシュを実施し、前記チエックワード線に対しては長周期リフレッシュを実施し、しかるのち、前記データ退避ワード線上のメモリセルデータと前記チエックワード線上のメモリセルデータとを比較判定することで、前記エントリー時に書きこまれているデータパターンに対する前記チエックワード線上のメモリセルのリテンション時間を測定することを特徴とする。

本願発明の半導体記憶装置は、前記リテンション時間に対応する複数のリフレッシュ周期を設定し、前記複数のリフレッシュ周期にしたがってリフレッシュすることを特徴とする。前記複数のリフレッシュ周期は短周期Ｔと、該短周期Ｔをｎ倍された長周期ｎＴとを含むことができる。また、前記複数のリフレッシュ周期は、前記サブメモリセルアレイのそれぞれのワード線に対して設定することができる。

本願発明の半導体記憶装置は、前記データ退避ワード線上のメモリセルデータと前記チエックワード線上のメモリセルデータとを比較判定し、前記チエックワード線上のメモリセルデータにエラーがある場合には、前記データ退避ワード線上のメモリセルデータを、前記チエックワード線上のメモリセルにコピーバックすることを特徴とする。

本願発明の半導体記憶装置のリフレッシュ方法は、該半導体記憶装置がリフレッシュモードにエントリーされるステップと、ワード線毎にメモリセルのリテンション時間を測定するステップと、該リテンション時間に対応する複数のリフレッシュ周期を設定するステップと、前記複数のリフレッシュ周期にしたがってリフレッシュするステップと、を有し、
前記リテンション時間を測定するステップとして、前記メモリセルがマトリクス状に配置されたサブメモリセルアレイのチエックワード線上のメモリセルデータをデータ退避ワード線上のメモリセルにコピーするステップと、前記チエックワード線と前記データ退避ワード線とを長周期リフレッシュするステップと、前記データ退避ワード線を短周期リフレッシュするステップと、前記チエックワード線上のメモリセルデータを読み出しレジスタに蓄えるステップと、前記データ退避ワード線上のメモリセルデータと前記レジスタに蓄えられた前記チエックワード線上のメモリセルデータとを比較判定するステップと、を有することを特徴とする。

本願発明の半導体記憶装置は、リフレッシュエントリー時にメモリセルに書きこまれているデータパターンに対するリテンション時間をチエックし、リテンション時間に応じた複数の周期でのリフレッシュを行うことでリフレッシュ電流の削減ができる。また、メモリセルに書きこまれているデータパターンに対するリテンション時間をチエックするため書き込まれたセルデータパターンによる隣接セルのデータによるリテンション時間の変動の影響を排除することができる。本願によれば低消費電力で、かつ合理的、高信頼性のリフレッシュ動作が行われる半導体記憶装置、及び半導体記憶装置のリフレッシュ方法が得られる。

以下、本発明の半導体装置およびそのリフレッシュ方法について、図１〜図１０を参照して説明する。

図１は本実施例に係る半導体記憶装置のブロック構成図である。図2はリフレッシュのフローチャート、図3は長周期リフレッシュデータリテンションチェックのフローチャート、図4はサブメモリセルアレイの構成説明図、図５はメモリセルデータをコピーするタイミング、図６は各サブメモリセルアレイにおけるデータの書き込み（コピー）を示す、図７は比較動作のタイミングチャート、図８はデータアンプ、データレジスタおよび比較回路のブロック図、図９データを再書き込み（コピーバック）するタイミング、図１０はリフレッシュ動作のタイミング、をそれぞれ示している。

図１には半導体記憶装置の１BANKに係るブロック構成で、特に本発明に係る特徴ある部分のみを示している。１は半導体記憶装置、１０はメモリセルをマトリクス状に配置された１BANK内のメモリセルアレイであり複数のサブメモリセルアレイ１１から構成されている。１２はメモリセルアレイ１０のワード線を選択するロウデコーダおよびワード線ドライバー回路，１３はメモリセルアレイ１０のビット線に接続されたセンスアンプ，１４はセンスアンプとデータアンプを選択接続するカラムデコーダである。

１５は内部リフレッシュ信号と、リフレッシュアドレス生成回路２２からのリフレッシュアドレスと、長周期リフレッシュデータリテンションチエックコントロール回路２３からの制御信号とを入力とし、メモリセルアレイ１０を構成する複数のサブメモリセルアレイ１１を選択活性化させるとともに、長周期リフレッシュデータリテンションチエック時、長周期リフレッシュ時および短周期リフレッシュ時のロウアドレスをロウデコーダおよびワード線ドライバー回路１２に出力するアレイコントロール回路である。

１６はカラムデコーダ１４を介してセンスアンプ１３とのデータのやり取りを行うデータアンプ、チエックワード線上のメモリセルのデータを蓄えるデータレジスタ、データレジスタのデータとデータ退避ワード線上のデータとを比較する比較回路とを備え、リフレッシュ周期設定信号を出力するデータアンプ、データレジスタおよび比較回路である。１７は長周期リフレッシュデータリテンションチエックコントロール回路２３からの制御信号を入力とし、カラムアドレスと制御信号を出力するカラムアドレス生成およびデータアンプコントロール回路である。１８は外部端子からの入力信号をデコードして制御信号を生成するコマンドデコーダであり、半導体記憶装置全体で共有される。

２０はセルフリフレッシュ動作を制御するセルフリフレッシュコントロール回路である。セルフリフレッシュコントロール回路２０は下記の回路から構成される。２１は基本となる周期Ｔのリフレッシュ基本周期信号を発生させ、長周期リフレッシュ信号および短周期リフレッシュプリ信号を出力するリフレッシュ周期生成オシレータ回路である。２２は長周期リフレッシュ信号および短周期リフレッシュプリ信号を入力とし、リフレッシュアドレスを内部発生させるリフレッシュアドレス生成回路である。２３はリフレッシュアドレス生成回路２２からのリフレッシュアドレスを入力とし、制御信号をアレイコントロール回路１５、カラムアドレス生成およびデータアンプコントロール回路１７、およびリフレッシュ周期設定レジスタ２４へ出力する長周期リフレッシュデータリテンションチェックコントロール回路である。

２４は短周期リフレッシュプリ信号と、データアンプ、データレジスタおよび比較回路１６からのリフレッシュ周期設定信号と、リフレッシュアドレス生成回路からのリフレッシュアドレスと、長周期リフレッシュデータリテンションチェックコントロール回路からの制御信号と、を入力とし、ワード線毎に短周期リフレッシュを実施するかどうかのリフレッシュ周期設定信号を蓄えて、短周期リフレッシュ信号を出力するリフレッシュ周期設定レジスタである。２６は長周期リフレッシュ信号および短周期リフレッシュ信号を入力としリフレッシュするかしないかの制御信号を出力する論理回路である。２５は論理回路からの制御信号を入力とし、選択されたワード線をリフレッシュするかしないかの内部リフレッシュ信号を出力するリフレッシュ信号生成回路である。

ここでのメモリセルアレイ１０とは、物理的にロウデコーダ、およびセンスアンプに囲まれた領域に配置されている意味ではなく、１BANKを構成するメモリセルアレイであり、複数のサブメモリセルアレイ１１から構成されている。サブメモリセルアレイ１１はリフレッシュ動作に対応したセルアレイであり、それぞれのサブメモリセルアレイ１１は個別にリフェレッシュができる。１個のサブメモリセルアレイにおけるリフレッシュは、１本のワード線が選択され、選択されたワード線上のメモリセルはセンスアンプにより一括して同時にリフレッシュされるメモリセルアレイであり、論理的な意味でのセルアレイである。

以下の説明では、４ＢＡＮＫ構成、３２ビットＤＤＲ型の５１２ＭビットＤＲＡＭを例とする。DRAMにおける各BANKはそれぞれ独立した動作を実行可能で、同じ構成であるため、１BANKのみにつき説明する。1BANKのメモリセルアレイ１０は、メモリセル数１２８Ｍビットであり、６４個のデータアンプを備えている。メモリセルアレイ１０はさらに１６分割されたサブメモリセルアレイ１１から構成される。サブメモリセルアレイはそれぞれセンスアンプ数８ｋとワード数１kから構成されている。説明の簡略のため、図１には１BANKに相当するブロック図のみ示している。さらに一般的な半導体記憶装置として、データ入力、アドレス入力、書き込み／読み出し制御回路、ロウアドレス生成回路、その他の回路ブロックを備えているが本発明の本質と直接関係がなく、また一般的な半導体記憶装置の構成と同一であるため図示せず、説明も略する。

図１、図２を参照して全体のフローを説明する。半導体記憶装置においては、半導体記憶装置の内部で自動的にアドレスを発生させリフレッシュする方法としてオートリフレッシュ、セルフリフレッシュのリフレッシュ方法があるが、以下、本願発明が特に有効と考えられるセルフリフレッシュの場合につき説明する。

コマンドデコーダ１８がセルフリフレッシュ信号を発生させセルフリフレッシュコントロール回路２０に入力され、半導体記憶装置１はセルフリフレッシュモードにエントリーされる（Ｓ−１）。リフレッシュ周期生成回路２１はリフレッシュ基本周期信号を発生させ、長周期リフレッシュデータリテンションチエックコントロール回路２３で発生された制御信号にしたがって長周期リフレッシュデータリテンションチエックが実行される（Ｓ−２）。リフレッシュアドレス生成回路２２で生成されたアドレスに従ってワード線毎のリテンション時間がチエックされ、ワード線のリテンション時間からワード線毎のリフレッシュとして短周期リフレッシュ、または長周期リフレッシュが設定され、リフレッシュ周期設定レジスタ２４に蓄えられる。

ここで短周期リフレッシュとは短周期Ｔの時間間隔で実施されるリフレッシュ動作であり、長周期リフレッシュとは、短周期Ｔのｎ倍である長周期ｎＴの時間間隔で実施されるリフレッシュ動作である。ワード線ごとのメモリセルのリテンション時間をチエックし、長時間ｎＴ以上のリテンション時間を有するワード線に対しては長周期リフレッシュと設定し、長周期リフレッシュを実施し、長時間ｎＴのリテンション時間を有しないワード線に対しては短周期リフレッシュと設定し、短周期リフレッシュを実施する。

次に、時間ｎＴごとの長周期リフレッシュが実行される（Ｓ−３）。長周期リフレッシュはリフレッシュアドレス生成回路２２で生成されたアドレスにしたがって全てのワード線がリフレッシュされる。さらに時間Ｔが経過した時点で、短周期リフレッシュが実行される（Ｓ−４）。短周期リフレッシュはリフレッシュアドレス生成回路２２で生成されたアドレスにより選択されるワード線のうち、長周期ｎＴのリフレッシュでよいとされ長周期リフレッシュと設定されたワード線はリフレッシュ周期設定レジスタ２４からの短周期リフレッシュ信号により内部リフレッシュ信号が活性化されないためリフレッシュ動作をスキップしリフレッシュされない。短周期リフレッシュと設定されたワード線に対してのみリフレッシュが行われる。

上記動作中に半導体記憶装置の設定が変更された場合に対応させるためにセルフリフレッシュモードかどうかを判断し（Ｓ−５）、セルフリフレッシュモードから変更されている場合は、セルフリフレッシュモードから抜け出す（Ｓ−８）。セルフリフレッシュモードであれば、短周期リフレッシュの回数が何回目であるか判断する（Ｓ−６）。（ｎ−１）回より少なければステップ（Ｓ−３）で再度短周期リフレッシュを実行し、（ｎ−１）回であればステップ（Ｓ−７）となり、セルフリフレッシュモードかどうかを判断し、セルフリフレッシュモードでなければ、セルフリフレッシュモードから抜け出す（Ｓ−８）。セルフリフレッシュモードであればステップ（Ｓ−３）に戻り、再び長周期リフレッシュからのフローを繰り返すことになる。

以下、ステップ（Ｓ−２）の長周期リフレッシュデータリテンションチエックを詳細に説明する。ここでの長周期リフレッシュデータリテンションチエックにおけるワード線の動作タイミング、センスアンプの動作タイミング等は長周期リフレッシュデータリテンションチエックコントロール回路からの制御信号により制御される。

図３に長周期リフレッシュデータリテンションチエックのフローチャート、図４に本発明のサブメモリセルアレイを示す。それぞれのサブメモリセルアレイには一般的な記憶装置と同様にワード線とビット線との交点にメモリセルがそれぞれ配置されているが、1本のデータ退避ワード線を有するメモリセルアレイがさらに追加して配置されている。この追加配置されたメモリセルにはリテンション時間をチエックされるチエックワード線上のメモリセルデータを一時的に蓄え、チエックワード線のデータと比較するためのセルである。このデータ退避ワード線はサブメモリセルアレイを選択するアドレスと、データ退避信号とにより選択される。

新たに追加されるデータ退避ワード線は新規にメモリセル行を追加してもよく。リダンダンシー回路に設けられた冗長ワード線から選択して、ヒューズにより設定することで構成してもよい。

長周期リフレッシュデータリテンションチエックが開始され（Ｓ−２０）、長周期リフレッシュデータリテンションチエックコントローラ回路２３の制御によりチエックワード線上のメモリセルデータを同一サブメモリセルアレイ内のデータ退避ワード線上のメモリセルに書き込みコピーするとともに、全ワード線をリフレッシュする（Ｓ−２１）。

このチエックワード線上のメモリセルデータをデータ退避ワード線上のメモリセルにコピーするタイミングを図５に示す。まずチエックワード線が選択され立ち上がると、ビット線対はセルデータの電荷量により、小さな電位差を生じる。センスアンプが活性化され、この電位差を増幅し、ビット線対はメモリセルデータを読み出しデータとして確定させる。ここでチエックワード線を立ち下げ、データ退避ワード線を立ち上げる。このときセンスアンプは活性化された状態のままでありビット線対には読み出しデータが保持されており、保持されているデータはセンスアンプを介してデータ退避ワード線上のメモリセルにそのまま書き込まれコピーされることになる。データ退避ワード線を立ち下げ、つづいてセンスアンプを不活性とする。これらの動作でチエックワード線上の全てのメモリセルデータはデータ退避ワード線上のそれぞれ対応するメモリセルに同時に書き込まれ、メモリセルデータがコピーされたことになる。

またこのコピーは図６に示すようにそれぞれデータ退避ワード線を備えた全てのサブメモリセルアレイ毎に同時に、一括して実施される。コピーされると全てのワード線に対しては、ワード線を立ち上げ、センスアンプの活性化、ワード線立ち下げ、センスアンプの非活性化となり、通常のリフレッシュ動作が実施される。

短周期Ｔが経過した時点で、データ退避ワード線およびチエック非対象ワード線に対して短周期リフレッシュを行い（Ｓ−２２）、回数をカウントし（Ｓ−２３）、回数が（ｎ−１）回になるまで繰り返す。データ退避ワード線およびチエック非対称ワード線は短周期Ｔごとに毎回短周期リフレッシュされるが、チエックワード線は最初の時点で1回のみリフレッシュされただけの状態であり、短周期Ｔのｎ倍に相当する長周期ｎＴまでリフレッシュされないことになる。

ステップ（Ｓ−２４）では、チエックワード線上のメモリセルデータとデータ退避ワード線上のメモリセルデータとの比較チエックをおこなう。チエックワード線のメモリセルデータを読み出しデータアンプからデータレジスタにメモリセルデータを伝達し、保持させる。その後、データ退避ワード線のメモリセルデータを読み出し、レジスタに保持されているチエックワード線のメモリセルデータと比較する。この比較結果にエラーがなければ、チエックワード線のメモリセルのリテンション時間は長周期ｎＴ以上であり、また比較結果にエラーがあれば、チエックワード線のメモリセルのリテンション時間は長周期ｎＴより短いことが分る。

この比較チエックはデータアンプの数はセンスアンプの数より少ないために１本のワード線に対して数回繰り返すことによりチエックされる。本願の実施例のサブメモリセルアレイでは、図７、図８に示すように各データアンプには８ビットのレジスタ構成としているため１回の比較動作では、６４個のデータアンプがそれぞれ８ビットの比較判定を行うため１ワード線に対して１６回の比較動作を繰り返す。

１本のワード線上の全てのメモリセルの比較結果をまとめて、そのワード線に対して長周期リフレッシュデータリテンションエラー検出が判定される（Ｓ−２５）。1本のワード線上のすべてのメモリセルにエラーがなければ、リテンション時間は長周期ｎＴ以上であり、リフレッシュ周期設定レジスタ２４のチエックワード線の周期設定を長周期リフレッシュに設定する（Ｓ−２６）。また比較結果メモリセルにエラーが1個でもあれば、図９に示すようにデータ退避ワード線上のメモリセルデータをチエックワード線上のメモリセルに再書き込み、コピーバックしチエックワード線上のメモリセルデータのエラーを訂正する（Ｓ−２７）。１本のワード線の設定が終了したら、チエックワード線のアドレスをインクリメントし、順次長周期リフレッシュデータリテンションチエックを行い、全ワード線のリテンション時間のチエックを行い、リフレッシュ周期を設定し（Ｓ−２８）、長周期リフレッシュデータリテンションチエックを終了する（Ｓ−２９）。

以下、ステップ（Ｓ−２４）から（Ｓ−２８）につき、図７、図８を使ってさらに説明する。図７にデータ比較動作のタイミング、図８にデータアンプ、データレジスタおよび比較回路１６の詳細ブロックを示す。データアンプ、データレジスタおよび比較回路１６は、チエックワード線上のセルデータ８個のデータをラッチするレジスタ１６２、チエックワード線上のセルデータとデータ退避ワード線上のセルデータとを比較する比較回路１６３、１本のワード線上のデータ比較結果を蓄えリテンション時間を判定するリテンション時間判定回路１６４、とを備えている。

図８において、サブメモリセルアレイ１１のセンスアンプ数は８ｋ個であり、データアンプ数は６４個であるためワード線上のメモリセルを一度のワード活性化で比較するためにはレジスタ１６２は１２８ビット構成が必要となるが、ビット数が多すぎるため８ビット構成とし、1本のワード線上のメモリセルデータ比較を１６回に分けて実施する。図７に示すタイミングチャートを参照し、説明する。チエックワード線が活性化され、センスアンプ１３により８ｋ個のセルデータが増幅される。最初に８ｋ個のうちカラムデコーダ１４で選択された６４個のデータがデータアンプ１６１に伝達され、それぞれのレジスタ１６２に蓄えられる。次にカラムデコーダ１４により順次選択されたセルデータがデータアンプ１６１に伝達され、各データアンプに接続されたそれぞれのレジスタ１６２には、Ｄ００〜Ｄ０７、 ・・Ｄ６３０〜Ｄ６３７と８ビットずつのチエックワード線上のメモリセルデータが蓄えられる。

続いてデータ退避ワード線が活性化され、データ退避ワード線上のメモリセルデータがセンスアンプ１３に読み出され、カラムデコーダ１４はチエックワード線上のメモリセルデータの読み出しと同様のアドレス順に、対応するセンスアンプを選択しデータアンプに伝達する。データアンプから比較回路に送られたデータ退避ワード線上のメモリセルデータと、レジスタ１６２に蓄えられたチエックワード線上のデータとが順次それぞれ比較される。ここでレジスタ１６２は８ビットで構成されているため、カラムデコーダから送られるデータに同期して１ビットずつシフトされ、それぞれ対応するデータ退避ワード線上のメモリセルデータと、チエックワード線上のメモリセルデータとを比較し、２つのデータが同一であるか、どうかを比較判定する。

この時、データ退避ワード線上のメモリセルは短周期Ｔでリフレッシュされているため正しいセルデータを保持している。一方チエックワード線上のメモリセルは長周期ｎＴでリフレッシュされており、データは失われている虞がある。それらのデータを比較判定し、比較データが同じであればそのメモリセルは長周期のリテンション時間を有することになる。比較データが異なっていれば、そのメモリセルのリテンション時間は、長周期ｎＴではなく、短周期Ｔのリテンション時間であると判断される。チエックワード線上のメモリセルはすべてのメモリセルが長周期のリテンション時間を有した場合に、そのワード線は長周期リテンション時間を有すると判定され、チエックワード線上のメモリセルのうち１つのメモリセルでも短周期のリテンション時間を有した場合に、そのワード線は短周期リテンション時間と判定される。

１本のワード線に対して、同様の比較判定を繰り返し、計１６回の比較判定を行う。図７においては１回目の８ビットのデータ比較結果はエラーがなく、２回目の比較結果４番目の黒塗りのビットにエラーがあったことを示す。エラー判定結果は比較回路内のラッチ回路（図示せず）でラッチされ、２回目の比較動作はエラー判定される。その１６個の比較判定結果がそれぞれリテンション時間判定回路１６４のレジスタに蓄えられ、その累積結果がワード線毎のリテンション時間となる。全てのビットにエラーがなくチエックワード線のリテンション時間が長周期ｎＴと判定された場合にはリフレッシュ周期を長周期リフレッシュとして判定し、１ビットでもエラーがありリテンション時間が短周期Ｔと判定された場合にはリフレッシュ周期を短周期リフレッシュとして判定される。

これらのリフレッシュ周期信号がリフレッシュ周期設定レジスタ２４に伝達されワード線ごとのリフレッシュ周期設定信号として蓄えられる。これらの１つのワード線に対する比較動作と判定動作を全ワード線に対して繰り返し、全ワード線に対するリフレッシュ周期設定信号を、リフレッシュ周期設定レジスタ２４に蓄えられることで長周期リフレッシュデータリテンションチエックの設定が完了する。リフレッシュ周期設定レジスタ２４はリフレッシュアドレス生成回路２２で生成されるアドレス順にリフレッシュ周期設定信号を保持することでアドレス情報は省略することができる。

長周期リフレッシュ（Ｓ−３）、および短周期リフレッシュ（Ｓ−４）について、図１０を参照して説明する。ここでは短周期Ｔに対して長周期ｎＴの比ｎを４とする。したがって期間ＴＬにおいて長周期リフレッシュが１回実施された後、期間ＴＳにおいて短周期リフレッシュが実施され、この短周期リフレッシュが３回繰り返され、再び長周期リフレッシュが行われる。

図１のセルフリフレッシュコントロール回路２０の動作を説明する。リフレッシュ周期生成オシレータ回路２１でリフレッシュ基本周期信号が生成される。リフレッシュ基本周期信号は期間ＴＬにおける長周期リフレッシュ信号と、期間ＴＳにおける短周期リフレッシュプリ信号とに別けられる。長周期リフレッシュ信号と短周期リフレッシュプリ信号とはリフレッシュアドレス生成回路２２に入力され、これらの信号に同期してリフレッシュアドレスを順次インクリメントしながら生成し、生成したリフレッシュアドレスを長周期リフレッシュデータリテンションチエックコントロール回路２３、リフレッシュ周期設定レジスタ２４、アレイコントロール回路１５に出力する。

リフレッシュ周期設定レジスタ２４は短周期リフレッシュプリ信号が入力された場合、入力されるアドレスのワード線が短周期リフレッシュと設定されていれば短周期リフレッシュ信号を出力し、入力されるアドレスのワード線が長周期リフレッシュと設定されていれば短周期リフレッシュ信号を出力しない。このため短周期リフレッシュ信号は図１０に示すように短周期リフレッシュと設定されたアドレスのみに出力される。論理回路２６は長周期リフレッシュ信号と短周期リフレッシュ信号を入力とし、そのいずれかが活性化されていればリフレッシュ動作を行わせる制御信号をリフレッシュ信号生成回路２５に出力し、リフレッシュ信号生成回路から内部リフレッシュ信号をアレイコントロール回路１５に出力する。

アレイコントロール回路１５では入力されたアドレスに該当するワード線が内部リフレッシュ信号がある場合は活性化させリフレッシュを行い、内部リフレッシュ信号がない場合は該当するワード線を非活性とし、リフレッシュしない。

長周期リフレッシュデータリテンションチエックで全ワード線に対するリフレッシュ周期が設定されると（Ｓ−２）、期間ＴＬにおける長周期リフレッシュが実施される（Ｓ−３）。リフレッシュ周期生成オシレータ回路２１で生成された長周期リフレッシュ信号により論理回路２６は全てのアドレスに対応してリフェレッシュ動作を行わせる制御信号を出力し、リフレッシュ信号生成回路２５からは同様に全アドレスに対応する内部リフレッシュ信号が出力される。長周期リフレッシュを行う期間ＴＬではすべてのワード線に対してリフレッシュが実施される。

期間ＴＳになり、短周期リフレッシュが実行される（Ｓ−４）。リフレッシュ周期設定レジスタ２４から出力される短周期リフレッシュ信号は短周期リフレッシュと設定されたアドレスに対してのみ活性化されていて、リフレッシュ信号生成回路２５からの内部リフレッシュ信号は短周期リフレッシュと設定された一部のアドレスに対応して活性化されている。短周期リフレッシュを行う期間ＴＳでは短周期リフレッシュと設定されたワード線のみに対してリフレッシュが実施される。第２、第３の期間ＴＳにおいても同様な短周期リフレッシュが実施される。

このように短周期リフレッシュにおいては一部のアドレスに対応するワード線のみのリフレッシュを行い、長周期のリテンション時間を有するワード線に対してはリフレッシュを行わない。このようにリフレッシュするワード線を少なくすることによってリフレッシュ動作における消費電流を削減できる効果が得られる。例えば短周期Ｔの時間を６４ｍｓとした場合のリフレッシュ電流は１ｍＡであるが、その４倍である２５６ｍｓの場合は３００μＡであり、さらに１０２４ｍｓの場合は８０μＡと減少する。

したがって本発明の半導体記憶装置では省電力モードが達成できる。また使用時に本発明のリフレッシュモードにするか、通常の固定された周期のリフレッシュモードにするかはモードレジスタセットないしリフレッシュエントリ時のアドレスキーで選択できるようにし、省電力モードに設定できるようにする。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば実施例では短周期リフレッシュと、長周期リフレッシュとの２つの周期としたが、３以上の多くの周期に分けることも可能である。さらにリテンションチエック時の周期と、リフレッシュ時の周期にマージンをもたせるために、リテンションチエック時の周期と、リフレッシュ時の周期の周期を異ならせることも可能である。

本願ではリフレッシュエントリー時にメモリセルに書き込まれているセルデータパターンにおけるメモリセルのリテンション時間をチエックし、リテンション時間に応じた複数の周期でのリフレッシュを行うことでリフレッシュ電流の削減ができる。また、メモリセルのリテンション時間をチエックするため書き込まれたセルデータパターンによる隣接セルのデータによるリテンション時間の変動の影響を排除することができる。本願によれば低消費電力で、かつ合理的、高信頼性のリフレッシュ動作が行われる半導体記憶装置、及び半導体記憶装置のリフレッシュ方法が得られる。

本実施例に係る半導体記憶装置のブロック構成図である リフレッシュのフローチャートである。 長周期リフレッシュデータリテンションチェックのフローチャートである。 サブアレイの構成説明図である。 メモリセルデータをコピーするタイミング図である。 各サブアレイへのデータのコピーを示す図である。 比較動作のタイミングチャート図である。 データアンプ、データレジスタおよび比較回路のブロック図である。 データをコピーバックするタイミング図である。 リフレッシュ動作のタイミング図である。 従来例におけるリフレッシュのフローチャートである。

符号の説明

１ 半導体記憶装置
１０ メモリセルアレイ
１１ サブメモリセルアレイ
１２ ロウデコーダおよびワード線ドライバー回路
１３ センスアンプ
１４ カラムデコーダ
１５ アレイコントロール回路
１６ データアンプ、データレジスタおよび比較回路
１７ カラムアドレス生成およびデータアンプコントロール回路
１８ コマンドデコーダ
２０ セルフリフレッシュコントロール回路
２１ リフレッシュ周期生成オシレータ回路
２２ リフレッシュアドレス生成回路
２３ 長周期リフレッシュデータリテンションチエックコントロール回路
２４ リフレッシュ周期設定レジスタ
２５ リフレッシュ信号生成回路
２６ 論理回路
１６１ データアンプ
１６２ レジスタ
１６３ 比較回路
１６４ リテンション時間判定回路

Claims (13)

1. 半導体記憶装置において、該半導体記憶装置がリフレッシュモードにエントリーされた時、メモリセルがマトリクス状に配置されたサブメモリセルアレイのチエックワード線上のメモリセルデータを、センスアンプから直接に前記サブメモリセルアレイのデータ退避ワード線上のメモリセルにコピーし、前記データ退避ワード線上のメモリセルに対しては短周期リフレッシュを実施し、前記チエックワード線に対しては長周期リフレッシュを実施し、しかるのち、前記データ退避ワード線上のメモリセルデータと前記チエックワード線上のメモリセルデータとを比較判定することで、前記エントリー時に書きこまれているデータパターンに対する前記チエックワード線上のメモリセルのリテンション時間を測定することを特徴とする半導体記憶装置。
2. 前記リテンション時間に対応する複数のリフレッシュ周期を設定し、前記複数のリフレッシュ周期にしたがってリフレッシュすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記複数のリフレッシュ周期は短周期Ｔと、該短周期Ｔをｎ倍された長周期ｎＴとを含むことを特徴とする請求項２記載の半導体記憶装置。
4. 前記複数のリフレッシュ周期は、前記サブメモリセルアレイのそれぞれのワード線に対して設定されることを特徴とする請求項２または請求項３記載の半導体記憶装置。
5. 前記データ退避ワード線上のメモリセルデータと前記チエックワード線上のメモリセルデータとを比較判定し、前記チエックワード線上のメモリセルデータにエラーがある場合には、前記データ退避ワード線上のメモリセルデータを、前記チエックワード線上のメモリセルにコピーバックすることを特徴とする請求項１記載の半導体記憶装置。
6. 前記メモリセルがマトリクス状に配置されたサブメモリセルアレイに、さらにデータ退避ワード線を備えたデータ退避用メモリセルアレイを備えたことを特徴とする請求項１記載の半導体記憶装置。
7. 前記リテンション時間を測定されるチエックワード線上の被測定メモリセルのデータと、前記データ退避ワード線上のメモリセルのデータとを比較する比較回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
8. 前記リテンション時間を測定されるチエックワード線上の被測定メモリセルのデータを保持するレジスタの出力データと、前記データ退避ワード線上のメモリセルのデータを出力するデータアンプからの出力データとを比較する比較回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
9. 前記チエックワード線上のメモリセルに対する前記比較回路からの一致／不一致を示す出力情報により、前記チエックワード線のリテンション時間を判定するリテンション判定回路を備えたことを特徴とする請求項７または請求項８記載の半導体記憶装置。
10. 前記リテンション判定回路からのリフレッシュ周期設定信号を保持するリフレッシュ周期設定レジスタを備えたことを特徴とする請求項９記載の半導体記憶装置。
11. 前記データ退避ワード線はリダンダンシー回路に設けられた冗長ワード線から選択して、設けられることを特徴とする請求項１記載の半導体記憶装置。
12. 半導体記憶装置のリフレッシュ方法において、
    該半導体記憶装置がリフレッシュモードにエントリーされるステップと、ワード線毎にメモリセルのリテンション時間を測定するステップと、該リテンション時間に対応する複数のリフレッシュ周期を設定するステップと、前記複数のリフレッシュ周期にしたがってリフレッシュするステップと、を有し、
    前記リテンション時間を測定するステップとして、
    前記メモリセルがマトリクス状に配置されたサブメモリセルアレイのチエックワード線上のメモリセルデータをデータ退避ワード線上のメモリセルにコピーするステップと、前記チエックワード線と前記データ退避ワード線とを長周期リフレッシュするステップと、前記データ退避ワード線を短周期リフレッシュするステップと、前記チエックワード線上のメモリセルデータを読み出しレジスタに蓄えるステップと、前記データ退避ワード線上のメモリセルデータと前記レジスタに蓄えられた前記チエックワード線上のメモリセルデータとを比較判定するステップと、を有することを特徴とする半導体記憶装置のリフレッシュ方法。
13. 前記複数のリフレッシュ周期は短周期Ｔと、該短周期Ｔをｎ倍された長周期ｎＴとを含むことを特徴とする請求項１２記載の半導体記憶装置のリフレッシュ方法。

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