JPH05144261A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 本来のメモリアレイとは別個に擬似メモリア
レイと、この擬似メモリアレイ内のメモリセルの読出し
データが書込みデータと一致したか判定するフェイル判
定回路とを設けるとともに、上記擬似メモリアレイはデ
ータ線寄生容量ＣＤとメモリセルのキャパシタ容量ＣＳ
との比ＣＤ／ＣＳ値を本来のメモリアレイのＣＤ／ＣＳ
値よりも大きくなるように設定しておいて、タイマ回路
からのクロック信号によって周期的に上記擬似メモリア
レイ内のメモリセルの保持データの読出しを行なって、
読出しデータが書込みデータと一致しなくなった時点で
リフレッシュサイクル開始タイミングとするようにし
た。 【効果】 リフレッシュを必要とするメモリにおいて、
最適なリフレッシュ時間を設定することができるように
なって消費電力を低減できるとともに、ソフトエラーや
データ破壊を防止し、かつ動作の安定性および信頼性が
向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャパシタの電荷リー
ク速度検出に適用して有効な技術に関し、特にダイナミ
ックＲＡＭにおけるリフレッシュタイミングの制御に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミックＲＡＭにおいては、メモリ
セル内の情報蓄積用キャパシタの電荷が徐々にリークす
るため、周期的なデータの再書込みすなわちリフレッシ
ュ動作が必要とされる。従来、このリフレッシュ動作
は、通常製造された多数のメモリの実力（キャパシタの
リーク速度）を評価した上で、メモリセルの情報が失わ
れないように余裕を持った周期を決定して行なうように
されている。しかしながら、このように余裕を持った周
期でリフレッシュを行なうと、必要以上にリフレッシュ
サイクル数が多くなって、このメモリを用いたシステム
のスループットが低下するとともに、データ保持時にお
ける消費電力も大きくなるという不都合がある。そこ
で、メモリ内に、本来の回路と同等のメモリセルを備え
メモリセルの蓄積電荷量の低下を電圧の低下としてセン
スするリークモニタ回路を設けて、そのメモリセルに最
適なサイクルでリフレッシュを行なえるように工夫した
メモリが開発されている（日立製作所製、擬似スタティ
ックＲＡＭ、型番ＨＭ６５Ｖ８５１２）。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よって明らかとされた。すなわち、上記リークモニタ回
路は、図３に示すように、電源電圧端子間に直列接続さ
れたプリチャージＭＯＳＦＥＴ Ｑｐとダミーキャパシ
タＣｄとからなるダミーメモリセルのノードＮの電位Ｖ
ｎを、オペアンプからなるコンパレータＣＯＭＰで基準
電圧Ｖｒｅｆと比較し、ＶｎがＶｒｅｆよりも低くなっ
たときにリフレッシュサイクルを開始させようというも
のである。しかるに、上記リークモニタ回路にあって
は、本来のメモリアレイにおけるメモリセルの読出しレ
ベルがダイナミックなセンスアンプで増幅されるのに対
し、上記リークモニタ回路ではスタティックなオペアン
プによりレベルが検出されるようになっている。そのた
め、センスアンプが設計通りの駆動力を発揮しないこと
があり、リークモニタ回路で設定されるリフレッシュ時
間が本体回路のメモリセルよりも長くなってソフトエラ
ーやデータ破壊の危険性があるとともに、上記リークモ
ニタ回路は基準電圧Ｖｒｅｆの僅かな変動やノイズによ
りリフレッシュ時間が大きく変わってしまうので、安定
性および信頼性が低いことが分かった。

【０００４】本発明の目的は、リフレッシュを必要とす
るメモリにおいて、最適なリフレッシュサイクルを設定
することができるようにして低消費電力化を図るととも
に、ソフトエラーやデータ破壊を防止し、かつ動作の安
定性および信頼性を向上させることにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本来のメモリアレイとは別個に
擬似メモリアレイと、この擬似メモリアレイ内のメモリ
セルの読出しデータが書込みデータと一致したか判定す
るフェイル判定回路とを設けるとともに、上記擬似メモ
リアレイはデータ線寄生容量ＣＤとメモリセルのキャパ
シタ容量ＣＳとの比ＣＤ／ＣＳ値を本来のメモリアレイ
のＣＤ／ＣＳ値よりも大きくなるように設定しておい
て、タイマ回路からのクロック信号によって周期的に上
記擬似メモリアレイ内のメモリセルの保持データの読出
しを行なって、読出しデータが書込みデータと一致しな
くなった時点でリフレッシュサイクル開始タイミングと
するものである。上記の場合、擬似メモリアレイ（メモ
リセルおよびセンスアンプ）の回路定数は本来のメモリ
アレイの回路定数を相似縮小したものとしてもよい。さ
らに、擬似メモリアレイ内のメモリセルの読出し間隔を
規定する信号は、タイマ回路からの基準クロックを分周
して、複数の周期の中から最適なものを選ぶことができ
るようにする。

【０００６】

【作用】上記した手段によれば、擬似メモリアレイを設
けているので、本来のメモリアレイに設けられているセ
ンスアンプと同一の能力のセンスアンプでメモリセルの
保持データの読出しを行なうことができ、センスアンプ
を含めた形でメモリセルのリークを検証することができ
るとともに、擬似メモリアレイのＣＤ／ＣＳ値を本来の
メモリアレイのＣＤ／ＣＳ値よりも大きくなるように設
定しているので、擬似メモリアレイの方が読出し信号レ
ベルが小さくなって必ず擬似メモリアレイの方が先にフ
ェイル（データ不一致）を起こすようになるため、最適
なリフレッシュ時間を設定することができ、これによっ
て低消費電力化を図るとともに、ソフトエラーやデータ
破壊を防止し、かつ動作の安定性および信頼性を向上さ
せるという目的が達成される。また、擬似メモリアレイ
の回路定数を本来のメモリアレイの回路定数を相似縮小
したものとすれば、センスアンプの駆動力が本来のメモ
リアレイのものよりも小さくなるので、擬似メモリアレ
イの方が先にフェイルを起こすため最適なリフレッシュ
時間を設定することができるとともに、リークモニタ回
路の占有面積も小さくすることができる。

【０００７】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１には本発明に係るメモリセルのリーク
モニタ回路の構成例が示されている。この実施例のリー
クモニタ回路は、図２に示されているように本来のメモ
リアレイ内の一列分のメモリセルＭＣ１，ＭＣ２，……
ＭＣｎが配設されてなる擬似メモリアレイ１と、この擬
似メモリアレイ１内のメモリセルの選択を行なうワード
ドライバ２と、タイマ回路もしくは外部から供給される
基準クロックφ１によって動作され上記擬似メモリアレ
イ１内のメモリセルの読出しレベルの増幅を行なうセン
スアンプ３と、読み出されたデータが書込みデータと一
致したか判定するフェイル判定回路４と、上記基準クロ
ックφ１によって上記ワードドライバ２への選択アドレ
スを順次形成するモニタ制御回路５とから構成されてい
る。

【０００８】特に制限されないが、この実施例では、上
記上記擬似メモリアレイ１はデータ線寄生容量ＣＤとメ
モリセルのキャパシタ容量ＣＳとの比ＣＤ／ＣＳ値を本
来のメモリアレイのＣＤ／ＣＳ値よりも大きくなるよう
に構成されている。また、本発明が適用されるメモリが
データ線プリチャージ方式である場合には、上記センス
アンプ３もしくはフェイル判定回路４内にデータ線プリ
チャージ回路が設けられる。

【０００９】一方、上記モニタ制御回路５は、上記基準
クロックφ１を計数するカウンタと、基準クロックφ１
を分周する分周器を備え、基準クロックφ１に同期して
上記ワードドライバ２への選択アドレスを順次更新す
る。この選択アドレスによって擬似メモリアレイ内のメ
モリセルが順番に選択されて行く。そして、上記フェイ
ル判定回路４によってデータ不一致が検出されると、リ
フレッシュ開始信号φ２が形成されて図示しないリフレ
ッシュ制御回路に供給される。すると、リフレッシュ制
御回路は、本来のメモリアレイ内の全ワード線を順次選
択して、いわゆるバースト方式で全メモリセルのリフレ
ッシュ（再書込み）を行なうように構成されている。

【００１０】さらに、この実施例では、アドレスが一巡
すなわち上記擬似メモリアレイ１内の全ワード線の選択
が終了すると、上記カウンタが一旦リセットされ、クロ
ックを替えて前回よりも長い周期のクロックにて上記カ
ウンタの更新を行なうように上記モニタ制御回路５が構
成されている。これによって、メモリセルのリーク速度
のばらつきにより予測していた時間よりも長くなった場
合にも、適切なタイミングでリフレッシュを行なわせる
ことができる。この場合、アドレスが一巡してもフェイ
ル判定回路４がデータ不一致を検出しなかったときは、
一旦リフレッシュ開始信号φ２を発生させるようにして
も良い。また、このモニタ制御回路５には、例えばデー
タ保持モードへの移行時等に起動され最初にこの擬似メ
モリアレイ１内の全メモリセルへのデータ書込みすなわ
ちダミーキャパシタへの電荷の充電を行なう機能やフェ
イルを生じなかった回数を計数し保持する機能を持たせ
ておくと良い。

【００１１】なお、図２の擬似メモリアレイ１と、ワー
ドドライバ２と、センスアンプ３と、フェイル判定回路
４は、本来のメモリアレイに隣接して設けても良いし、
本来のメモリアレイとは別個に設けるようにしても良
い。擬似メモリアレイ１を本来のメモリアレイに隣接し
て設けるようにすれば、レイアウト効率が良くなる。擬
似メモリアレイ１を本来のメモリアレイとは別個に設け
る場合には、擬似メモリアレイの回路定数を本来のメモ
リアレイの回路定数を相似縮小したものにして、リーク
モニタ回路の占有面積を小さくする工夫をするのが望ま
しい。また、上記フェイル判定回路４としては、コンパ
レータ（演算増幅器）を用いることができる。その場
合、擬似メモリアレイ１内のメモリセルには偶数と奇数
とで異なるデータを書き込んでおいて、奇数番目のワー
ド線が選択されたときと偶数番目のワード線が選択され
たときとで期待値が逆になるように構成しておいても良
い。

【００１２】以上説明したように、上記実施例は、本来
のメモリアレイとは別個に擬似メモリアレイと、この擬
似メモリアレイ内のメモリセルの読出しデータが書込み
データと一致したか判定するフェイル判定回路とを設け
るとともに、上記擬似メモリアレイはデータ線寄生容量
ＣＤとメモリセルのキャパシタ容量ＣＳとの比ＣＤ／Ｃ
Ｓ値を本来のメモリアレイのＣＤ／ＣＳ値よりも大きく
なるように設定しておいて、タイマ回路からのクロック
信号によって周期的に上記擬似メモリアレイ内のメモリ
セルの保持データの読出しを行なって、読出しデータが
書込みデータと一致しなくなった時点でリフレッシュサ
イクル開始タイミングとするようにしたので、本来のメ
モリアレイに設けられているセンスアンプと同一の能力
のセンスアンプでメモリセルの保持データの読出しを行
なうことができ、センスアンプを含めた形でメモリセル
のリークを検証することができるとともに、擬似メモリ
アレイのＣＤ／ＣＳ値を本来のメモリアレイのＣＤ／Ｃ
Ｓ値よりも大きくなるように設定しているので、擬似メ
モリアレイの方が読出し信号レベルが小さくなって必ず
擬似メモリアレイの方が先にフェイル（データ不一致）
を起こすようになるため、最適なリフレッシュ時間を設
定することができ、これによって消費電力低減されると
ともに、ソフトエラーやデータ破壊が防止され、かつ動
作の安定性および信頼性を向上されるという効果があ
る。

【００１３】また、擬似メモリアレイの回路定数を本来
のメモリアレイの回路定数を相似縮小したものとすれ
ば、センスアンプの駆動力が本来のメモリアレイのもの
よりも小さくなるので、擬似メモリアレイの方が先にデ
ータ不一致を起こすため、データ破壊を生じさせない最
適なリフレッシュ時間を設定することができるととも
に、リークモニタ回路の占有面積も小さくすることがで
きるという効果がある。

【００１４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、擬似メモリアレイをデータ線方向に設けて
いるが、擬似メモリアレイをワード線方向に沿って設け
ることも可能である。しかもその場合、擬似メモリアレ
イ内のメモリセルの読出しレベルの増幅を本来のメモリ
アレイのセンスアンプを使って行なうように構成するこ
とも可能である。

【００１５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭのリフレッシュ制御回路に適用したものに
ついて説明したが、この発明はそれに限定されるもので
なく、擬似スタティックＲＡＭその他情報電荷蓄積用の
キャパシタを有する半導体集積回路一般に利用すること
ができる。

【００１６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、リフレッシュを必要とする
メモリにおいて、最適なリフレッシュ時間を設定するこ
とができるようになって消費電力を低減できるととも
に、ソフトエラーやデータ破壊を防止し、かつ動作の安
定性および信頼性が向上させることができる。

【図面の簡単な説明】

【図１】本発明に係るメモリセルのリークモニタ回路の
一実施例を示すブロック図である。

【図２】図１のリークモニタ回路における擬似メモリア
レイの具体例を示す回路構成図である。

【図３】従来のメモリセルのリークモニタ回路の一例を
示す回路構成図である。

【符号の説明】

φ１ センスアンプ及びワードドライバの駆動信号 φ２ セルフリフレッシュ活性化信号及びカウンタリセ
ット信号 ＭＣ メモリセル ＳＡ センスアンプ ＷＤ ワードドライバ Ｗ１〜ＷＮ ワード線 ＣＤ データ線容量 ＣＳ メモリセル容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 弘 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 情報電荷蓄積用キャパシタを有する複数
   のメモリセルからなるメモリアレイと、該メモリアレイ
   とは別個に設けられた擬似メモリアレイと、この擬似メ
   モリアレイ内のメモリセルの読出しデータが書込みデー
   タと一致したか判定するフェイル判定手段と、上記擬似
   メモリアレイ内のメモリセルを周期的に順番に選択する
   ための擬似メモリセル選択手段とを備え、クロック信号
   に基いて周期的に上記擬似メモリアレイ内のメモリセル
   の保持データの読出しを行なって、読出しデータが書込
   みデータと一致しなくなった時点をリフレッシュサイク
   ル開始タイミングとするようにしたことを特徴とする半
   導体記憶装置。
2. 【請求項２】 上記擬似メモリアレイは、データ線寄生
   容量ＣＤとメモリセルのキャパシタ容量ＣＳとの比ＣＤ
   ／ＣＳ値が本来のメモリアレイのＣＤ／ＣＳ値よりも大
   きくなるように設定されていることを特徴とする請求項
   １記載の半導体記憶装置。
3. 【請求項３】 上記擬似メモリアレイの選択回数を計数
   するカウンタを備え、擬似メモリアレイの選択が一巡し
   た時点で上記擬似メモリセルの選択周期が変更されるよ
   うに構成されていることを特徴とする請求項２記載の半
   導体記憶装置。