JPH05342862A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
- Publication number
- JPH05342862A JPH05342862A JP4144044A JP14404492A JPH05342862A JP H05342862 A JPH05342862 A JP H05342862A JP 4144044 A JP4144044 A JP 4144044A JP 14404492 A JP14404492 A JP 14404492A JP H05342862 A JPH05342862 A JP H05342862A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- clock signal
- self
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 改善されたリフレッシュコントロール回路２
０を備えたダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）が開示される。セルフリフレッシュコントロール
回路１５は、通常のセルフリフレッシュモードにおける
リフレッシュ周期を規定するクロック信号φ０を発生す
る発振回路１３と、テストモードにおけるリフレッシュ
周期を規定するクロック信号φｔを発生する発振回路１
６とを備える。電源電圧Ｖｃｃレベルよりも高い高電圧
がＲＡＳ入力端子２２に与えられたとき、テストモード
検出回路１９が高レベルの信号ＣＴＥを出力し、トラン
スミッションゲート１８がオンする。 【効果】 セルフリフレッシュ機能確認テストにおい
て、リフレッシュカウンタが通常のセルフリフレッシュ
モードにおけるよりもより短いリフレッシュ周期を有す
るリフレッシュアドレスを発生できるので、テストを行
なうのに要する時間が短縮され得る。
０を備えたダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）が開示される。セルフリフレッシュコントロール
回路１５は、通常のセルフリフレッシュモードにおける
リフレッシュ周期を規定するクロック信号φ０を発生す
る発振回路１３と、テストモードにおけるリフレッシュ
周期を規定するクロック信号φｔを発生する発振回路１
６とを備える。電源電圧Ｖｃｃレベルよりも高い高電圧
がＲＡＳ入力端子２２に与えられたとき、テストモード
検出回路１９が高レベルの信号ＣＴＥを出力し、トラン
スミッションゲート１８がオンする。 【効果】 セルフリフレッシュ機能確認テストにおい
て、リフレッシュカウンタが通常のセルフリフレッシュ
モードにおけるよりもより短いリフレッシュ周期を有す
るリフレッシュアドレスを発生できるので、テストを行
なうのに要する時間が短縮され得る。
Description
【０００１】
【産業上の利用分野】この発明は、一般にダイナミック
ランダムアクセスメモリ装置に関し、特に、セルフリフ
レッシュ機能を有するダイナミックランダムアクセスメ
モリ装置のテスト時間を短縮するための改善に関する。
ランダムアクセスメモリ装置に関し、特に、セルフリフ
レッシュ機能を有するダイナミックランダムアクセスメ
モリ装置のテスト時間を短縮するための改善に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下「ＤＲＡＭ」という）は、１つのメモリセルが、
１個のスイッチングトランジスタと、１個のデータ記憶
キャパシタとによって構成されるため、半導体基板にお
ける高集積化に適した半導体メモリとして広く普及して
いる。ＤＲＡＭでは、データ信号がキャパシタによって
保持されるため、周期的にキャパシタにストアされたデ
ータ信号を増幅するという「リフレッシュ動作」が必要
である。近年のＤＲＡＭのほとんどは、内部的にまたは
外部からのリフレッシュ制御を必要とすることなくリフ
レッシュ動作を行なうことができる機能（一般に「セル
フリフレッシュ機能」と呼ばれる）を有している。セル
フリフレッシュ機能を有するＤＲＡＭの一例は、本願と
同じ出願人に付与された米国特許番号４，９３３，９０
７に開示されている。
（以下「ＤＲＡＭ」という）は、１つのメモリセルが、
１個のスイッチングトランジスタと、１個のデータ記憶
キャパシタとによって構成されるため、半導体基板にお
ける高集積化に適した半導体メモリとして広く普及して
いる。ＤＲＡＭでは、データ信号がキャパシタによって
保持されるため、周期的にキャパシタにストアされたデ
ータ信号を増幅するという「リフレッシュ動作」が必要
である。近年のＤＲＡＭのほとんどは、内部的にまたは
外部からのリフレッシュ制御を必要とすることなくリフ
レッシュ動作を行なうことができる機能（一般に「セル
フリフレッシュ機能」と呼ばれる）を有している。セル
フリフレッシュ機能を有するＤＲＡＭの一例は、本願と
同じ出願人に付与された米国特許番号４，９３３，９０
７に開示されている。
【０００３】図５は、この発明の背景を示すＤＲＡＭの
ブロック図である。図５を参照して、このＤＲＡＭ１０
０は、行および列に配設された４，７１８，５９２個の
メモリセルを備えたメモリセルアレイ１と、メモリセル
アレイ１内のワード線を選択するための行デコーダ２
と、アクセスされるべきメモリセルの列を選択するため
の列デコーダ３と、外部から時分割態様で与えられるア
ドレス信号を受けるアドレスバッファ４と、メモリセル
アレイ１に接続されたセンスリフレッシュアンプ５と、
メモリセルアレイ１内のビット線と入力バッファ７およ
び出力バッファ８との間を選択的に接続するためのＩＯ
ゲート回路６とを含む。図５において、ライン１００
は、半導体基板をも示している。
ブロック図である。図５を参照して、このＤＲＡＭ１０
０は、行および列に配設された４，７１８，５９２個の
メモリセルを備えたメモリセルアレイ１と、メモリセル
アレイ１内のワード線を選択するための行デコーダ２
と、アクセスされるべきメモリセルの列を選択するため
の列デコーダ３と、外部から時分割態様で与えられるア
ドレス信号を受けるアドレスバッファ４と、メモリセル
アレイ１に接続されたセンスリフレッシュアンプ５と、
メモリセルアレイ１内のビット線と入力バッファ７およ
び出力バッファ８との間を選択的に接続するためのＩＯ
ゲート回路６とを含む。図５において、ライン１００
は、半導体基板をも示している。
【０００４】クロック信号発生器９は、外部から与えら
れるロウアドレスストローブ信号／ＲＡＳおよびカラム
アドレスストローブ信号／ＣＡＳに応答して、ＤＲＡＭ
１００内の回路を制御するためのさまざまなクロック信
号を発生する。リフレッシュコントロール回路１０は、
クロック信号発生器９から与えられるリフレッシュ制御
信号Ｓｒに応答して動作し、リフレッシュアドレス信号
ＲＥＦを発生する。
れるロウアドレスストローブ信号／ＲＡＳおよびカラム
アドレスストローブ信号／ＣＡＳに応答して、ＤＲＡＭ
１００内の回路を制御するためのさまざまなクロック信
号を発生する。リフレッシュコントロール回路１０は、
クロック信号発生器９から与えられるリフレッシュ制御
信号Ｓｒに応答して動作し、リフレッシュアドレス信号
ＲＥＦを発生する。
【０００５】書込動作において、外部から与えられるデ
ータ信号ＤＱ０ないしＤＱ８は、入力バッファ７を介し
てＩＯゲート回路６に与えられる。列デコーダ３は、ア
ドレスバッファ４を介して与えられる列アドレス信号Ｃ
Ａ０ないしＣＡ８をデコードすることにより、ＩＯゲー
ト回路６内の１つのスイッチング回路（図示せず）を選
択的に導通させる。したがって、データ信号がメモリセ
ルアレイ１内のビット線（図示せず）に与えられる。行
デコーダ２は、アドレスバッファ４を介して与えられる
行アドレス信号ＲＡ０ないしＲＡ９をデコードし、図示
されていない１本のワード線を選択的に活性化させる。
したがって、ビット線上のデータ信号が、行デコーダ２
および列デコーダ３によって指定されたメモリセル（図
示せず）に書込まれる。
ータ信号ＤＱ０ないしＤＱ８は、入力バッファ７を介し
てＩＯゲート回路６に与えられる。列デコーダ３は、ア
ドレスバッファ４を介して与えられる列アドレス信号Ｃ
Ａ０ないしＣＡ８をデコードすることにより、ＩＯゲー
ト回路６内の１つのスイッチング回路（図示せず）を選
択的に導通させる。したがって、データ信号がメモリセ
ルアレイ１内のビット線（図示せず）に与えられる。行
デコーダ２は、アドレスバッファ４を介して与えられる
行アドレス信号ＲＡ０ないしＲＡ９をデコードし、図示
されていない１本のワード線を選択的に活性化させる。
したがって、ビット線上のデータ信号が、行デコーダ２
および列デコーダ３によって指定されたメモリセル（図
示せず）に書込まれる。
【０００６】読出動作において、行デコーダ２によって
指定されたメモリセルから、ストアされていたデータ信
号がビット線（図示せず）上に与えられる。ビット線上
のデータ信号はセンスリフレッシュアンプ５により増幅
される。列デコーダ３が、ＩＯゲート回路６内の１つの
スイッチング回路（図示せず）を選択的に導通させるの
で、増幅されたデータ信号が出力バッファ８に与えられ
る。したがって、メモリセルアレイ１内にストアされた
データが、出力バッファ８を介して外部に出力される。
指定されたメモリセルから、ストアされていたデータ信
号がビット線（図示せず）上に与えられる。ビット線上
のデータ信号はセンスリフレッシュアンプ５により増幅
される。列デコーダ３が、ＩＯゲート回路６内の１つの
スイッチング回路（図示せず）を選択的に導通させるの
で、増幅されたデータ信号が出力バッファ８に与えられ
る。したがって、メモリセルアレイ１内にストアされた
データが、出力バッファ８を介して外部に出力される。
【０００７】図６は、従来のビット線周辺回路の一部を
示す回路図である。図７は、図６に示した動作を説明す
るためのタイミングチャートである。図６に示したビッ
ト線周辺回路に関する記載は、１９８５年に開催された
国際固体回路会議（ＩＳＳＣＣ８５）のダイジェスト・
オブ・テクニカルペーパーズの２５２頁ないし２５３頁
に記載されている。
示す回路図である。図７は、図６に示した動作を説明す
るためのタイミングチャートである。図６に示したビッ
ト線周辺回路に関する記載は、１９８５年に開催された
国際固体回路会議（ＩＳＳＣＣ８５）のダイジェスト・
オブ・テクニカルペーパーズの２５２頁ないし２５３頁
に記載されている。
【０００８】図６および図７を参照して、読出動作にお
いて、ワード線ＷＬｉが活性化されたとき、メモリセル
ＭＣのスイッチングトランジスタＱｓがオンする。した
がって、メモリセルＭＣ内のキャパシタＣｓにストアさ
れていたデータ信号が、ビット線ＢＬｊ上に表われる。
トランジスタＱ１ないしＱ４によって構成されたセンス
アンプ５が、活性化制御信号ＳP およびＳN に応答して
活性化されるので、ビット線ＢＬｊと／ＢＬｊとの間に
表われた微小な電位差がセンスアンプ５によって増幅さ
れる。列デコーダ３から高レベルの列選択信号Ｙｊがト
ランジスタＱ８およびＱ９のゲートに与えられるので、
トランジスタＱ８およびＱ９がオンする。したがって、
センスアンプ５により増幅されたデータ信号がＩＯ線対
６ａ，６ｂに与えられる。ＩＯ線対６ａ，６ｂ上のデー
タ信号は、出力バッファ８に伝送される。
いて、ワード線ＷＬｉが活性化されたとき、メモリセル
ＭＣのスイッチングトランジスタＱｓがオンする。した
がって、メモリセルＭＣ内のキャパシタＣｓにストアさ
れていたデータ信号が、ビット線ＢＬｊ上に表われる。
トランジスタＱ１ないしＱ４によって構成されたセンス
アンプ５が、活性化制御信号ＳP およびＳN に応答して
活性化されるので、ビット線ＢＬｊと／ＢＬｊとの間に
表われた微小な電位差がセンスアンプ５によって増幅さ
れる。列デコーダ３から高レベルの列選択信号Ｙｊがト
ランジスタＱ８およびＱ９のゲートに与えられるので、
トランジスタＱ８およびＱ９がオンする。したがって、
センスアンプ５により増幅されたデータ信号がＩＯ線対
６ａ，６ｂに与えられる。ＩＯ線対６ａ，６ｂ上のデー
タ信号は、出力バッファ８に伝送される。
【０００９】上記の記載では、一般の読出動作について
説明がなされたが、リフレッシュ動作においても類似の
動作が行なわれることが指摘される。しかしながら、リ
フレッシュ動作では、高レベルの列選択信号Ｙｊが与え
られないので、トランジスタＱ８およびＱ９がオンしな
い。センスアンプ５により増幅されたデータ信号は、導
通されているスイッチングトランジスタＱｓを介してキ
ャパシタＣｓに再び与えられる。すなわち、キャパシタ
Ｃｓにより保持されている信号電荷は、時間の経過に従
って次第に減少されるが、センスアンプ５による周期的
な増幅および再書込みにより、信号電荷が回復される。
ＤＲＡＭにおけるリフレッシュ動作は、詳細な回路にお
いて上記の態様で行なわれる。
説明がなされたが、リフレッシュ動作においても類似の
動作が行なわれることが指摘される。しかしながら、リ
フレッシュ動作では、高レベルの列選択信号Ｙｊが与え
られないので、トランジスタＱ８およびＱ９がオンしな
い。センスアンプ５により増幅されたデータ信号は、導
通されているスイッチングトランジスタＱｓを介してキ
ャパシタＣｓに再び与えられる。すなわち、キャパシタ
Ｃｓにより保持されている信号電荷は、時間の経過に従
って次第に減少されるが、センスアンプ５による周期的
な増幅および再書込みにより、信号電荷が回復される。
ＤＲＡＭにおけるリフレッシュ動作は、詳細な回路にお
いて上記の態様で行なわれる。
【００１０】図８は、図５に示したリフレッシュコント
ロール回路１０の回路ブロック図である。図８を参照し
て、リフレッシュコントロール回路１０は、カスビフォ
アラス（以下「ＣＢＲ」と呼ぶ）リフレッシュコントロ
ール回路１１と、セルフリフレッシュコントロール回路
１２とを含む。ＣＢＲリフレッシュ動作は、外部から与
えられる信号／ＲＡＳおよび／ＣＡＳの立下りタイミン
グに応答して行なわれる。言換えると、ＣＢＲリフレッ
シュ動作は、外部制御のもとで実行される。ＣＢＲリフ
レッシュコントロール回路１１は、図５に示したクロッ
ク信号発生器９から与えられるリフレッシュ制御信号Ｓ
ｒに応答して、ＣＢＲリフレッシュのためのリフレッシ
ュアドレス信号ＲＥＦをアドレスバッファ４へ供給す
る。
ロール回路１０の回路ブロック図である。図８を参照し
て、リフレッシュコントロール回路１０は、カスビフォ
アラス（以下「ＣＢＲ」と呼ぶ）リフレッシュコントロ
ール回路１１と、セルフリフレッシュコントロール回路
１２とを含む。ＣＢＲリフレッシュ動作は、外部から与
えられる信号／ＲＡＳおよび／ＣＡＳの立下りタイミン
グに応答して行なわれる。言換えると、ＣＢＲリフレッ
シュ動作は、外部制御のもとで実行される。ＣＢＲリフ
レッシュコントロール回路１１は、図５に示したクロッ
ク信号発生器９から与えられるリフレッシュ制御信号Ｓ
ｒに応答して、ＣＢＲリフレッシュのためのリフレッシ
ュアドレス信号ＲＥＦをアドレスバッファ４へ供給す
る。
【００１１】セルフリフレッシュコントロール回路１２
は、図示されていないリングオシレータによって構成さ
れる発振回路１３と、発振回路１３から与えられるクロ
ック信号φ０をカウントするリフレッシュ周期設定カウ
ンタ（以下「リフレッシュカウンタ」と言う）１４とを
含む。ＣＢＲリフレッシュ動作が外部から要求されない
とき、ＣＢＲリフレッシュコントロール回路１１からセ
ルフリフレッシュ動作を要求する信号Ｓｓｒが自動的に
発生され、セルフリフレッシュコントロール回路１２に
与えられる。リフレッシュカウンタ１４は、発振回路１
３から出力されるクロック信号φ０をカウントし、リフ
レッシュアドレス信号ＲＥＦをアドレスバッファ４に与
える。
は、図示されていないリングオシレータによって構成さ
れる発振回路１３と、発振回路１３から与えられるクロ
ック信号φ０をカウントするリフレッシュ周期設定カウ
ンタ（以下「リフレッシュカウンタ」と言う）１４とを
含む。ＣＢＲリフレッシュ動作が外部から要求されない
とき、ＣＢＲリフレッシュコントロール回路１１からセ
ルフリフレッシュ動作を要求する信号Ｓｓｒが自動的に
発生され、セルフリフレッシュコントロール回路１２に
与えられる。リフレッシュカウンタ１４は、発振回路１
３から出力されるクロック信号φ０をカウントし、リフ
レッシュアドレス信号ＲＥＦをアドレスバッファ４に与
える。
【００１２】発振回路１３は、セルフリフレッシュ要求
信号Ｓｓｒに応答して発振を開始し、数μｓないし十数
μｓのサイクルパルスを有するクロック信号φ０を出力
する。リフレッシュカウンタ１４は、クロック信号φ０
をカウントし、百数十のサイクルパルスを含むリフレッ
シュアドレス信号ＲＥＦを出力する。
信号Ｓｓｒに応答して発振を開始し、数μｓないし十数
μｓのサイクルパルスを有するクロック信号φ０を出力
する。リフレッシュカウンタ１４は、クロック信号φ０
をカウントし、百数十のサイクルパルスを含むリフレッ
シュアドレス信号ＲＥＦを出力する。
【００１３】セルフリフレッシュモードにおいてアドレ
スバッファ４に与えられるリフレッシュアドレス信号Ｒ
ＥＦの循環周期は、メモリセルにストアされたデータ信
号が失われない範囲内でできるだけ長い時間長さに設定
される。その理由は、リフレッシュ動作がセンスアンプ
の活性化を伴うので、電力消費を減少させるためにはリ
フレッシュ間隔をできるだけ長く設定する必要があるか
らである。したがって、セルフリフレッシュコントロー
ル回路１２内に設けられる発振回路１３は、ＤＲＡＭの
データ記憶能力および電力消費を考慮に入れて、長い周
期を有するリングオシレータが用いられている。
スバッファ４に与えられるリフレッシュアドレス信号Ｒ
ＥＦの循環周期は、メモリセルにストアされたデータ信
号が失われない範囲内でできるだけ長い時間長さに設定
される。その理由は、リフレッシュ動作がセンスアンプ
の活性化を伴うので、電力消費を減少させるためにはリ
フレッシュ間隔をできるだけ長く設定する必要があるか
らである。したがって、セルフリフレッシュコントロー
ル回路１２内に設けられる発振回路１３は、ＤＲＡＭの
データ記憶能力および電力消費を考慮に入れて、長い周
期を有するリングオシレータが用いられている。
【００１４】
【発明が解決しようとする課題】一般に、半導体製造工
場では、製品の出荷前にさまざまなテストが行なわれ
る。ＤＲＡＭにおいても、さまざまなテストが行なわれ
るのであるが、特にセルフリフレッシュ機能を有するＤ
ＲＡＭにおいて次のような問題が指摘される。前述のよ
うに、発振回路１３は比較的長い周期を有するクロック
信号φ０を出力するので、ＤＲＡＭにおいてセルフリフ
レッシュ機能が正常に行なわれていることを確認するの
に多くの時間を要する。すなわち、セルフリフレッシュ
機能確認テストでは、すべてのメモリセルにおいてスト
アされているデータ信号が、セルフリフレッシュ動作に
より、正しく保持され続けていることが確かめられる。
発振回路１３が比較的長い周期のクロック信号φ０を出
力するため、リフレッシュカウンタ１４から出力される
リフレッシュアドレスＲＥＦの循環周期も長い。したが
って、リフレッシュアドレスＲＥＦに従って行デコーダ
２がすべてのメモリセル行を指定するのに長い時間を要
し、セルフリフレッシュ機能確認テストに要する全体の
時間が増大されていた。
場では、製品の出荷前にさまざまなテストが行なわれ
る。ＤＲＡＭにおいても、さまざまなテストが行なわれ
るのであるが、特にセルフリフレッシュ機能を有するＤ
ＲＡＭにおいて次のような問題が指摘される。前述のよ
うに、発振回路１３は比較的長い周期を有するクロック
信号φ０を出力するので、ＤＲＡＭにおいてセルフリフ
レッシュ機能が正常に行なわれていることを確認するの
に多くの時間を要する。すなわち、セルフリフレッシュ
機能確認テストでは、すべてのメモリセルにおいてスト
アされているデータ信号が、セルフリフレッシュ動作に
より、正しく保持され続けていることが確かめられる。
発振回路１３が比較的長い周期のクロック信号φ０を出
力するため、リフレッシュカウンタ１４から出力される
リフレッシュアドレスＲＥＦの循環周期も長い。したが
って、リフレッシュアドレスＲＥＦに従って行デコーダ
２がすべてのメモリセル行を指定するのに長い時間を要
し、セルフリフレッシュ機能確認テストに要する全体の
時間が増大されていた。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、ダイナミックランダムアクセス
メモリ装置のセルフリフレッシュ機能確認テストに要す
る時間を短縮させることを目的とする。
ためになされたもので、ダイナミックランダムアクセス
メモリ装置のセルフリフレッシュ機能確認テストに要す
る時間を短縮させることを目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明にかかる
ダイナミックランダムアクセスメモリ装置は、行および
列に配設された複数のメモリセルを備えたメモリセルア
レイと、与えられたクロック信号に応答して、リフレッ
シュアドレス信号を発生するリフレッシュアドレス発生
手段と、リフレッシュアドレス信号に応答して、メモリ
セルアレイ内のリフレッシュされるべきメモリセルを指
定する指定手段と、通常のセルフリフレッシュモードに
おけるリフレッシュ周期を規定する第１の周波数を有す
る第１のクロック信号を発生する第１のクロック信号発
生手段と、第１の周波数よりも高い第２の周波数を有す
る第２のクロック信号を発生する第２のクロック信号発
生手段と、外部から与えられるテストモード信号に応答
して、第１および第２のクロック信号の一方を選択的に
リフレッシュアドレス発生手段に与える選択的供与手段
とを含む。
ダイナミックランダムアクセスメモリ装置は、行および
列に配設された複数のメモリセルを備えたメモリセルア
レイと、与えられたクロック信号に応答して、リフレッ
シュアドレス信号を発生するリフレッシュアドレス発生
手段と、リフレッシュアドレス信号に応答して、メモリ
セルアレイ内のリフレッシュされるべきメモリセルを指
定する指定手段と、通常のセルフリフレッシュモードに
おけるリフレッシュ周期を規定する第１の周波数を有す
る第１のクロック信号を発生する第１のクロック信号発
生手段と、第１の周波数よりも高い第２の周波数を有す
る第２のクロック信号を発生する第２のクロック信号発
生手段と、外部から与えられるテストモード信号に応答
して、第１および第２のクロック信号の一方を選択的に
リフレッシュアドレス発生手段に与える選択的供与手段
とを含む。
【００１７】請求項２の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たクロック信号に応答して、リフレッシュアドレス信号
を発生するリフレッシュアドレス発生手段と、リフレッ
シュアドレス信号に応答して、メモリセルアレイ内のリ
フレッシュされるべきメモリセルを指定する指定手段
と、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定する第１の周波数を有する第１のクロッ
ク信号を発生する第１のクロック信号発生手段と、外部
から与えられる、第１の周波数よりも高い第２の周波数
を有する第２のクロック信号を受ける手段と、外部から
与えられるテストモード信号に応答して、第１および第
２のクロック信号の一方を選択的にリフレッシュアドレ
ス発生手段に与える選択的供与手段とを含む。
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たクロック信号に応答して、リフレッシュアドレス信号
を発生するリフレッシュアドレス発生手段と、リフレッ
シュアドレス信号に応答して、メモリセルアレイ内のリ
フレッシュされるべきメモリセルを指定する指定手段
と、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定する第１の周波数を有する第１のクロッ
ク信号を発生する第１のクロック信号発生手段と、外部
から与えられる、第１の周波数よりも高い第２の周波数
を有する第２のクロック信号を受ける手段と、外部から
与えられるテストモード信号に応答して、第１および第
２のクロック信号の一方を選択的にリフレッシュアドレ
ス発生手段に与える選択的供与手段とを含む。
【００１８】請求項３の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たクロック信号をカウントすることにより、リフレッシ
ュアドレス信号を発生するリフレッシュカウンタ手段
と、リフレッシュアドレス信号をデコードすることによ
り、メモリセルアレイ内のリフレッシュされるべきメモ
リセルを指定するアドレスデコーダ手段と、通常のセル
フリフレッシュモードにおけるリフレッシュ周期を規定
する第１の周波数を有する第１のクロック信号を発生
し、リフレッシュカウンタ手段に与える第１のクロック
信号発生手段と、外部から与えられるテストモード信号
に応答して、リフレッシュカウンタ手段に与えられるク
ロック信号の周波数をより高いものに変更する周波数変
更手段とを含む。
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たクロック信号をカウントすることにより、リフレッシ
ュアドレス信号を発生するリフレッシュカウンタ手段
と、リフレッシュアドレス信号をデコードすることによ
り、メモリセルアレイ内のリフレッシュされるべきメモ
リセルを指定するアドレスデコーダ手段と、通常のセル
フリフレッシュモードにおけるリフレッシュ周期を規定
する第１の周波数を有する第１のクロック信号を発生
し、リフレッシュカウンタ手段に与える第１のクロック
信号発生手段と、外部から与えられるテストモード信号
に応答して、リフレッシュカウンタ手段に与えられるク
ロック信号の周波数をより高いものに変更する周波数変
更手段とを含む。
【００１９】
【作用】請求項１および２の発明におけるダイナミック
ランダムアクセスメモリ装置では、外部からテストモー
ドが指定されたとき、通常のセルフリフレッシュモード
における第１の周波数よりも高い第２の周波数を有する
第２のクロック信号がリフレッシュアドレス発生手段に
与えられる。したがって、テストモードにおいて、通常
のセルフリフレッシュモードにおけるよりも短い循環周
期を有するリフレッシュアドレスをリフレッシュアドレ
ス発生手段が発生するので、セルフリフレッシュ機能確
認テストに要する時間が短縮され得る。
ランダムアクセスメモリ装置では、外部からテストモー
ドが指定されたとき、通常のセルフリフレッシュモード
における第１の周波数よりも高い第２の周波数を有する
第２のクロック信号がリフレッシュアドレス発生手段に
与えられる。したがって、テストモードにおいて、通常
のセルフリフレッシュモードにおけるよりも短い循環周
期を有するリフレッシュアドレスをリフレッシュアドレ
ス発生手段が発生するので、セルフリフレッシュ機能確
認テストに要する時間が短縮され得る。
【００２０】請求項３の発明におけるダイナミックラン
ダムアクセスメモリ装置では、テストモードにおいて、
リフレッシュカウンタ手段に与えられるクロック信号の
周波数が周波数変更手段よりもより高いものに変更され
る。したがって、リフレッシュカウンタ手段が通常のセ
ルフリフレッシュモードにおけるものよりもより短い循
環周期を有するリフレッシュアドレス信号を出力するの
で、リフレッシュ機能確認テストに要する時間が短縮さ
れ得る。
ダムアクセスメモリ装置では、テストモードにおいて、
リフレッシュカウンタ手段に与えられるクロック信号の
周波数が周波数変更手段よりもより高いものに変更され
る。したがって、リフレッシュカウンタ手段が通常のセ
ルフリフレッシュモードにおけるものよりもより短い循
環周期を有するリフレッシュアドレス信号を出力するの
で、リフレッシュ機能確認テストに要する時間が短縮さ
れ得る。
【００２１】
【実施例】図１は、この発明の一実施例を示すリフレッ
シュコントロール回路の回路ブロック図である。図１を
参照して、このリフレッシュコントロール回路２０は、
ＣＢＲコントロール回路１１と、改善されたセルフリフ
レッシュコントロール回路１５とを含む。セルフリフレ
ッシュコントロール回路１５は、通常のセルフリフレッ
シュ動作におけるリフレッシュ周期を規定するクロック
信号φ０を発生する発振回路１３と、外部から指定され
るテストモードにおけるリフレッシュ周期を規定するク
ロック信号φｔを発生する発振回路１６と、発振回路１
３および１６の出力にそれぞれ接続されたトランスミッ
ションゲート１７および１８とを含む。
シュコントロール回路の回路ブロック図である。図１を
参照して、このリフレッシュコントロール回路２０は、
ＣＢＲコントロール回路１１と、改善されたセルフリフ
レッシュコントロール回路１５とを含む。セルフリフレ
ッシュコントロール回路１５は、通常のセルフリフレッ
シュ動作におけるリフレッシュ周期を規定するクロック
信号φ０を発生する発振回路１３と、外部から指定され
るテストモードにおけるリフレッシュ周期を規定するク
ロック信号φｔを発生する発振回路１６と、発振回路１
３および１６の出力にそれぞれ接続されたトランスミッ
ションゲート１７および１８とを含む。
【００２２】外部から信号／ＲＡＳ（または場合によっ
ては信号／ＣＡＳ）を受ける入力端子２２に、テストモ
ード検出回路１９が接続される。リフレッシュコントロ
ール回路２０内に設けられた２つのトランスミッション
ゲート１７および１８は、テストモード検出回路１９か
ら与えられるテストモード信号ＣＴＥに応答して選択的
に導通する。したがって、発振回路１３および１６から
発生される２つのクロック信号φ０およびφｔの一方
が、選択的にリフレッシュカウンタ１４にカウンタ駆動
信号φｃとして与えられる。
ては信号／ＣＡＳ）を受ける入力端子２２に、テストモ
ード検出回路１９が接続される。リフレッシュコントロ
ール回路２０内に設けられた２つのトランスミッション
ゲート１７および１８は、テストモード検出回路１９か
ら与えられるテストモード信号ＣＴＥに応答して選択的
に導通する。したがって、発振回路１３および１６から
発生される２つのクロック信号φ０およびφｔの一方
が、選択的にリフレッシュカウンタ１４にカウンタ駆動
信号φｃとして与えられる。
【００２３】通常のセルフリフレッシュモードにおい
て、端子２２に与えられる信号／ＲＡＳは、通常の高レ
ベル、すなわち電源電圧レベル（＝Ｖｃｃ）に維持され
る。ＣＢＲリフレッシュコントロール回路１１は、セル
フリフレッシュ動作を要求する信号Ｓｓｒを自動的に出
力するので、通常のセルフリフレッシュ動作が開始され
る。テストモード検出回路１９は、高電圧検出回路によ
って構成されているので、このとき低レベルのテストモ
ード信号ＣＴＥを出力する。したがって、トランスミッ
ションゲート１７および１８は、テストモード信号ＣＴ
Ｅに応答して、それぞれオンおよびオフする。したがっ
て、通常のセルフリフレッシュモードにおいては、発振
回路１３から出力されるクロック信号φ０、すなわち比
較的長い周期を有するクロック信号が信号φｃとしてリ
フレッシュカウンタ１４に与えられる。リフレッシュカ
ウンタ１４は、クロック信号φｃによって規定されるリ
フレッシュ周期（すなわち循環周期）を有するリフレッ
シュアドレス信号ＲＥＦを出力する。
て、端子２２に与えられる信号／ＲＡＳは、通常の高レ
ベル、すなわち電源電圧レベル（＝Ｖｃｃ）に維持され
る。ＣＢＲリフレッシュコントロール回路１１は、セル
フリフレッシュ動作を要求する信号Ｓｓｒを自動的に出
力するので、通常のセルフリフレッシュ動作が開始され
る。テストモード検出回路１９は、高電圧検出回路によ
って構成されているので、このとき低レベルのテストモ
ード信号ＣＴＥを出力する。したがって、トランスミッ
ションゲート１７および１８は、テストモード信号ＣＴ
Ｅに応答して、それぞれオンおよびオフする。したがっ
て、通常のセルフリフレッシュモードにおいては、発振
回路１３から出力されるクロック信号φ０、すなわち比
較的長い周期を有するクロック信号が信号φｃとしてリ
フレッシュカウンタ１４に与えられる。リフレッシュカ
ウンタ１４は、クロック信号φｃによって規定されるリ
フレッシュ周期（すなわち循環周期）を有するリフレッ
シュアドレス信号ＲＥＦを出力する。
【００２４】セルフリフレッシュ機能確認テストが実行
されるとき、電源電圧Ｖｃｃを超えるより高い電圧レベ
ルを有するテストモード指定信号が端子２２に与えられ
る。テストモード検出回路、すなわち高電圧検出回路１
９は、端子２２に与えられた高電圧に応答して、高レベ
ルのテストモード信号ＣＴＥを出力する。トランスミッ
ションゲート１７および１８は、信号ＣＴＥに応答して
それぞれオフおよびオンする。したがって、発振回路１
６から発生されるより高い周波数を有するクロック信号
φｔがトランスミッョンゲート１８を介して信号φｃと
してリフレッシュカウンタ１４に与えられる。その結
果、リフレッシュカウンタ１４は、通常のセルフリフレ
ッシュモードにおけるよりもより短いリフレッシュ周期
（すなわち循環周期）を有するリフレッシュアドレス信
号ＲＥＦを発生することができる。
されるとき、電源電圧Ｖｃｃを超えるより高い電圧レベ
ルを有するテストモード指定信号が端子２２に与えられ
る。テストモード検出回路、すなわち高電圧検出回路１
９は、端子２２に与えられた高電圧に応答して、高レベ
ルのテストモード信号ＣＴＥを出力する。トランスミッ
ションゲート１７および１８は、信号ＣＴＥに応答して
それぞれオフおよびオンする。したがって、発振回路１
６から発生されるより高い周波数を有するクロック信号
φｔがトランスミッョンゲート１８を介して信号φｃと
してリフレッシュカウンタ１４に与えられる。その結
果、リフレッシュカウンタ１４は、通常のセルフリフレ
ッシュモードにおけるよりもより短いリフレッシュ周期
（すなわち循環周期）を有するリフレッシュアドレス信
号ＲＥＦを発生することができる。
【００２５】より短いリフレッシュ周期を有するリフレ
ッシュアドレス信号ＲＥＦが図５に示したアドレスバッ
ファ４に与えられ、行デコーダ２はセルフリフレッシュ
機能確認テストにおいて通常のセルフリフレッシュモー
ドにおけるよりもより短い時間でメモリセルアレイ１内
のすべてのメモリセル行を指定することができる。した
がって、リフレッシュカウンタ１４の正常な動作が短時
間で確認でき、さらには、セルフリフレッシュ機能確認
テストに要する時間が短縮され得る。
ッシュアドレス信号ＲＥＦが図５に示したアドレスバッ
ファ４に与えられ、行デコーダ２はセルフリフレッシュ
機能確認テストにおいて通常のセルフリフレッシュモー
ドにおけるよりもより短い時間でメモリセルアレイ１内
のすべてのメモリセル行を指定することができる。した
がって、リフレッシュカウンタ１４の正常な動作が短時
間で確認でき、さらには、セルフリフレッシュ機能確認
テストに要する時間が短縮され得る。
【００２６】一方、外部からＣＢＲリフレッシュ動作が
要求されるとき、図８に示したリフレッシュコントロー
ル回路１０の場合と同様に、ＣＢＲリフレッシュコント
ロール回路１１からリフレッシュアドレス信号ＲＥＦが
出力される。
要求されるとき、図８に示したリフレッシュコントロー
ル回路１０の場合と同様に、ＣＢＲリフレッシュコント
ロール回路１１からリフレッシュアドレス信号ＲＥＦが
出力される。
【００２７】図２は、図１に示したリフレッシュコント
ロール回路２０の動作を説明するためのタイミングチャ
ートである。リフレッシュコントロール回路２０の上記
の動作は、図２に示したタイミングチャートにおいて示
されている。すなわち、外部からテストモードが指定さ
れないとき、テストモード検出回路１９から低レベルの
テストモード信号ＣＴＥが出力される。したがって、発
振回路１３から発生されるクロック信号φ０がトランス
ミッションゲート１７を介してリフレッシュカウンタ１
４に駆動信号φｃとして与えられる。一方、外部からテ
ストモードが指定されるとき、テストモード検出回路１
９が高レベルのテストモード信号ＣＴＥを出力する。し
たがって、発振回路１６から発生されたクロック信号φ
ｔがトランスミッションゲート１８を介してリフレッシ
ュカウンタ１４に駆動信号φｃとして与えられる。
ロール回路２０の動作を説明するためのタイミングチャ
ートである。リフレッシュコントロール回路２０の上記
の動作は、図２に示したタイミングチャートにおいて示
されている。すなわち、外部からテストモードが指定さ
れないとき、テストモード検出回路１９から低レベルの
テストモード信号ＣＴＥが出力される。したがって、発
振回路１３から発生されるクロック信号φ０がトランス
ミッションゲート１７を介してリフレッシュカウンタ１
４に駆動信号φｃとして与えられる。一方、外部からテ
ストモードが指定されるとき、テストモード検出回路１
９が高レベルのテストモード信号ＣＴＥを出力する。し
たがって、発振回路１６から発生されたクロック信号φ
ｔがトランスミッションゲート１８を介してリフレッシ
ュカウンタ１４に駆動信号φｃとして与えられる。
【００２８】図３は、この発明のもう１つの実施例を示
すリフレッシュコントロール回路の回路ブロック図であ
る。図３を参照して、このリフレッシュコントロール回
路３０は、図１に示した回路２０と比較すると、発振回
路１６が省かれている。すなわち、セルフリフレッシュ
コントロール回路２２は、図１に示した発振回路１６に
代えて、外部から与えられるクロック信号φｅを受ける
ように接続される。図３に示した他の回路構成は、図１
に示したものとほぼ同じであるので説明が省略される。
すリフレッシュコントロール回路の回路ブロック図であ
る。図３を参照して、このリフレッシュコントロール回
路３０は、図１に示した回路２０と比較すると、発振回
路１６が省かれている。すなわち、セルフリフレッシュ
コントロール回路２２は、図１に示した発振回路１６に
代えて、外部から与えられるクロック信号φｅを受ける
ように接続される。図３に示した他の回路構成は、図１
に示したものとほぼ同じであるので説明が省略される。
【００２９】外部クロック信号φｅは、スペア入力端子
２１を介して与えられる。クロック信号φｅは、セルフ
リフレッシュ機能確認テストに要する時間を短縮させる
ため、クロック信号φ０よりも高い周波数を有してい
る。したがって、図３に示した実施例においても、外部
からテストモードが指定されたとき、外部クロック信号
φｅがトランスミッションゲート１８を介してリフレッ
シュカウンタ１４に与えられる。その結果、図１に示し
た回路２０の例と同様に、セルフリフレッシュ機能確認
テストに要する時間が短縮され得る。図３に示した回路
の動作を説明するためのタイミングチャートが、図４に
おいて示されている。
２１を介して与えられる。クロック信号φｅは、セルフ
リフレッシュ機能確認テストに要する時間を短縮させる
ため、クロック信号φ０よりも高い周波数を有してい
る。したがって、図３に示した実施例においても、外部
からテストモードが指定されたとき、外部クロック信号
φｅがトランスミッションゲート１８を介してリフレッ
シュカウンタ１４に与えられる。その結果、図１に示し
た回路２０の例と同様に、セルフリフレッシュ機能確認
テストに要する時間が短縮され得る。図３に示した回路
の動作を説明するためのタイミングチャートが、図４に
おいて示されている。
【００３０】このように、図１または図３に示したリフ
レッシュコントロール回路２０または３０およびテスト
モード検出回路１９を図５に示したようなＤＲＡＭに適
用することにより、セルフリフレッシュ機能確認テスト
において、より短いリフレッシュ周期、または循環周期
を有するリフレッシュアドレスＲＥＦをアドレスバッフ
ァ４に与えることができる。その結果、行デコーダ２に
よりメモリセルアレイ１内のすべてのメモリセル行がよ
り短い時間で指定され得るので、リフレッシュカウンタ
１４の正常な動作を短時間で確認でき、したがってセル
フリフレッシュ機能確認テストを短時間で終了させるこ
とができる。スペア入力端子２１がＤＲＡＭにおいて残
されているとき、図３に示したリフレッシュコントロー
ル回路３０が用いられるが、そのような端子２１が残さ
れていなくても、図１に示したリフレッシュコントロー
ル回路２０が用いられ得る。このことは、入力端子を増
加させることなくテスト時間を短縮できることを意味す
る。
レッシュコントロール回路２０または３０およびテスト
モード検出回路１９を図５に示したようなＤＲＡＭに適
用することにより、セルフリフレッシュ機能確認テスト
において、より短いリフレッシュ周期、または循環周期
を有するリフレッシュアドレスＲＥＦをアドレスバッフ
ァ４に与えることができる。その結果、行デコーダ２に
よりメモリセルアレイ１内のすべてのメモリセル行がよ
り短い時間で指定され得るので、リフレッシュカウンタ
１４の正常な動作を短時間で確認でき、したがってセル
フリフレッシュ機能確認テストを短時間で終了させるこ
とができる。スペア入力端子２１がＤＲＡＭにおいて残
されているとき、図３に示したリフレッシュコントロー
ル回路３０が用いられるが、そのような端子２１が残さ
れていなくても、図１に示したリフレッシュコントロー
ル回路２０が用いられ得る。このことは、入力端子を増
加させることなくテスト時間を短縮できることを意味す
る。
【００３１】
【発明の効果】以上のように、この発明によれば、外部
からテストモードが指定されたとき、通常のセルフリフ
レッシュモードにおけるよりもより高い周波数を有する
クロック信号がリフレッシュアドレス発生手段に与えら
れるので、ダイナミックランダムアクセスメモリ装置に
おけるセルフリフレッシュ機能確認テストに要する時間
が短縮され得る。
からテストモードが指定されたとき、通常のセルフリフ
レッシュモードにおけるよりもより高い周波数を有する
クロック信号がリフレッシュアドレス発生手段に与えら
れるので、ダイナミックランダムアクセスメモリ装置に
おけるセルフリフレッシュ機能確認テストに要する時間
が短縮され得る。
【図面の簡単な説明】
【図１】この発明の一実施例を示すリフレッシュコント
ロール回路の回路ブロック図である。
ロール回路の回路ブロック図である。
【図２】図１に示された回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】この発明のもう１つの実施例を示すリフレッシ
ュコントロール回路の回路ブロック図である。
ュコントロール回路の回路ブロック図である。
【図４】図３に示した回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】この発明の背景を示すＤＲＡＭのブロック図で
ある。
ある。
【図６】従来のビット線周辺回路の一部を示す回路図で
ある。
ある。
【図７】図６に示した回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図８】図５に示したリフレッシュコントロール回路の
回路ブロック図である。
回路ブロック図である。
１１ ＣＢＲリフレッシュコントロール回路 １３ 発振回路（通常のセルフリフレッシュモード用） １４ リフレッシュカウンタ １５ セルフリフレッシュコントロール回路 １６ 発振回路（テストモード用） １７，１８ トランスミッションゲート １９ テストモード検出回路 ２０ リフレッシュコントロール回路 ２２ ＲＡＳ信号入力端子
Claims (3)
- 【請求項１】 セルフリフレッシュ機能を有するダイナ
ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
リセルアレイと、 与えられたクロック信号に応答して、リフレッシュアド
レス信号を発生するリフレッシュアドレス発生手段と、 リフレッシュアドレス信号に応答して、前記メモリセル
アレイ内のリフレッシュされるべきメモリセルを指定す
る指定手段と、 通常のセルフリフレッシュモードにおけるリフレッシュ
周期を規定する第１の周波数を有する第１のクロック信
号を発生する第１のクロック信号発生手段と、 前記第１の周波数よりも高い第２の周波数を有する第２
のクロック信号を発生する第２のクロック信号発生手段
と、 外部から与えられるテストモード信号に応答して、前記
第１および第２のクロック信号の一方を選択的に前記リ
フレッシュアドレス発生手段に与える選択的供与手段と
を含む、ダイナミックランダムアクセスメモリ装置。 - 【請求項２】 セルフリフレッシュ機能を有するダイナ
ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
リセルアレイと、 与えられたクロック信号に応答して、リフレッシュアド
レス信号を発生するリフレッシュアドレス発生手段と、 リフレッシュアドレス信号に応答して、前記メモリセル
アレイ内のリフレッシュされるべきメモリセルを指定す
る指定手段と、 通常のセルフリフレッシュモードにおけるリフレッシュ
周期を規定する第１の周波数を有する第１のクロック信
号を発生する第１のクロック信号発生手段と、 前記第１の周波数よりも高い第２の周波数を有し、かつ
外部から与えられる第２のクロック信号を受ける手段
と、 外部から与えられるテストモード信号に応答して、前記
第１および第２のクロック信号の一方を選択的に前記リ
フレッシュアドレス発生手段に与える選択的供与手段と
を含む、ダイナミックランダムアクセスメモリ装置。 - 【請求項３】 セルフリフレッシュ機能を有するダイナ
ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
リセルアレイと、 与えられたクロック信号をカウントすることにより、リ
フレッシュアドレス信号を発生するリフレッシュカウン
タ手段と、 リフレッシュアドレス信号をデコードすることにより、
前記メモリセルアレイ内のリフレッシュされるべきメモ
リセルを指定するアドレスデコーダ手段と、 通常のセルフリフレッシュモードにおけるリフレッシュ
周期を規定する第１の周波数を有する第１のクロック信
号を発生し、前記リフリッシュカウンタ手段に与える第
１のクロック信号発生手段と、 外部から与えられるテストモード信号に応答して、前記
リフレッシュカウンタ手段に与えられるクロック信号の
周波数をより高いものに変更する周波数変更手段とを含
む、ダイナミックランダムアクセスメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144044A JP2856598B2 (ja) | 1992-06-04 | 1992-06-04 | ダイナミックランダムアクセスメモリ装置 |
| US08/045,572 US5349562A (en) | 1992-06-04 | 1993-04-09 | Dynamic random access memory device suitable for shortening time required for testing self-refresh function |
| ITMI931088A IT1272460B (it) | 1992-06-04 | 1993-05-26 | Dispositivo di memoria dinamica ad accesso casuale adatto per abbreviare il tempo richiesto per testare la richiesta di auto-rinfresco |
| DE4317887A DE4317887A1 (de) | 1992-06-04 | 1993-05-28 | Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion |
| KR1019930009921A KR960008279B1 (ko) | 1992-06-04 | 1993-06-02 | 셀프-리프레쉬 기능을 테스트하는데 요구되는 시간을 단축하는데 적합한 다이나믹 랜덤 액세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144044A JP2856598B2 (ja) | 1992-06-04 | 1992-06-04 | ダイナミックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342862A true JPH05342862A (ja) | 1993-12-24 |
| JP2856598B2 JP2856598B2 (ja) | 1999-02-10 |
Family
ID=15353020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144044A Expired - Lifetime JP2856598B2 (ja) | 1992-06-04 | 1992-06-04 | ダイナミックランダムアクセスメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5349562A (ja) |
| JP (1) | JP2856598B2 (ja) |
| KR (1) | KR960008279B1 (ja) |
| DE (1) | DE4317887A1 (ja) |
| IT (1) | IT1272460B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943280A (en) * | 1997-07-16 | 1999-08-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device which can be tested while selecting word lines successively at high speed |
| KR100607352B1 (ko) * | 2004-12-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 리프레쉬 오실레이터 제어 회로 |
| US7315195B2 (en) | 2004-04-19 | 2008-01-01 | Hynix Semiconductor Inc. | High voltage generation circuit |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010624B1 (ko) * | 1993-07-14 | 1995-09-20 | 삼성전자주식회사 | 반도체 메모리장치의 셀프리프레시 주기조절회로 |
| JP2606669B2 (ja) * | 1994-09-22 | 1997-05-07 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08153400A (ja) * | 1994-11-29 | 1996-06-11 | Mitsubishi Electric Corp | Ｄｒａｍ |
| JPH08227579A (ja) * | 1995-02-22 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6392948B1 (en) | 1996-08-29 | 2002-05-21 | Micron Technology, Inc. | Semiconductor device with self refresh test mode |
| US5940851A (en) * | 1996-11-27 | 1999-08-17 | Monolithic Systems, Inc. | Method and apparatus for DRAM refresh using master, slave and self-refresh modes |
| US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
| WO1999019879A1 (en) * | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Dram core refresh with reduced spike current |
| US6122214A (en) * | 1998-03-23 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| US6049505A (en) * | 1998-05-22 | 2000-04-11 | Micron Technology, Inc. | Method and apparatus for generating memory addresses for testing memory devices |
| KR20000026987A (ko) * | 1998-10-22 | 2000-05-15 | 구자홍 | 절전모드 제어장치 및 방법 |
| US6317852B1 (en) * | 1998-10-23 | 2001-11-13 | Vanguard International Semiconductor Corporation | Method to test auto-refresh and self refresh circuitry |
| KR100381966B1 (ko) * | 1998-12-28 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체메모리장치및그구동방법 |
| US6208577B1 (en) * | 1999-04-16 | 2001-03-27 | Micron Technology, Inc. | Circuit and method for refreshing data stored in a memory cell |
| TW454289B (en) * | 2000-03-09 | 2001-09-11 | Taiwan Semiconductor Mfg | Programmable memory refresh architecture |
| KR100712492B1 (ko) * | 2001-06-28 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 |
| US6774734B2 (en) * | 2002-11-27 | 2004-08-10 | International Business Machines Corporation | Ring oscillator circuit for EDRAM/DRAM performance monitoring |
| KR100670657B1 (ko) * | 2005-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7746159B1 (en) * | 2006-06-06 | 2010-06-29 | Cypress Semiconductor Corporation | Polarity conversion circuit |
| KR100878301B1 (ko) * | 2007-05-10 | 2009-01-13 | 주식회사 하이닉스반도체 | 다중 테스트 모드를 지원하는 테스트 회로 |
| US7890286B2 (en) * | 2007-12-18 | 2011-02-15 | Hynix Semiconductor Inc. | Test circuit for performing multiple test modes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05217366A (ja) * | 1992-02-04 | 1993-08-27 | Sharp Corp | ダイナミック型半導体メモリ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
| US5243576A (en) * | 1990-08-30 | 1993-09-07 | Nec Corporation | Semiconductor memory device |
-
1992
- 1992-06-04 JP JP4144044A patent/JP2856598B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-09 US US08/045,572 patent/US5349562A/en not_active Expired - Fee Related
- 1993-05-26 IT ITMI931088A patent/IT1272460B/it active IP Right Grant
- 1993-05-28 DE DE4317887A patent/DE4317887A1/de not_active Ceased
- 1993-06-02 KR KR1019930009921A patent/KR960008279B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05217366A (ja) * | 1992-02-04 | 1993-08-27 | Sharp Corp | ダイナミック型半導体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943280A (en) * | 1997-07-16 | 1999-08-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device which can be tested while selecting word lines successively at high speed |
| US7315195B2 (en) | 2004-04-19 | 2008-01-01 | Hynix Semiconductor Inc. | High voltage generation circuit |
| KR100607352B1 (ko) * | 2004-12-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 리프레쉬 오실레이터 제어 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001163A (ko) | 1994-01-10 |
| JP2856598B2 (ja) | 1999-02-10 |
| ITMI931088A1 (it) | 1994-11-26 |
| US5349562A (en) | 1994-09-20 |
| ITMI931088A0 (it) | 1993-05-26 |
| DE4317887A1 (de) | 1993-12-09 |
| IT1272460B (it) | 1997-06-23 |
| KR960008279B1 (ko) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2856598B2 (ja) | ダイナミックランダムアクセスメモリ装置 | |
| JP3140461B2 (ja) | ランダム・アクセス・メモリ | |
| US4672583A (en) | Dynamic random access memory device provided with test circuit for internal refresh circuit | |
| US7701753B2 (en) | Apparatus and method for self-refreshing dynamic random access memory cells | |
| KR970006221B1 (ko) | 반도체 기억장치 | |
| JP2843481B2 (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| US5329490A (en) | Dynamic semiconductor memory with refresh function | |
| US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
| US6834021B2 (en) | Semiconductor memory having memory cells requiring refresh operation | |
| JPH06124587A (ja) | ダイナミックランダムアクセスメモリ装置 | |
| US5295110A (en) | Semiconductor memory device incorporated with self-refresh circuit | |
| JPH0770214B2 (ja) | 半導体記憶装置 | |
| US4934826A (en) | Block partitioned dynamic semiconductor memory device | |
| US5150329A (en) | Dynamic memory with a refresh control circuit | |
| US4833653A (en) | Dynamic random access memory having selectively activated subarrays | |
| JP2665859B2 (ja) | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 | |
| US6477109B2 (en) | Synchronous semiconductor memory device allowing data to be satisfactorily rewritten therein | |
| US7072228B2 (en) | Semiconductor memory device with improved precharge timing | |
| JPH0887883A (ja) | 同期型半導体記憶装置 | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0468714B2 (ja) | ||
| JPH1153882A (ja) | 半導体記憶装置 | |
| JP3135681B2 (ja) | 半導体記憶装置 | |
| JPH0644773A (ja) | ダイナミック型半導体メモリ | |
| JP2001043677A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |