JP4014669B2 - 同期型半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に周期的に繰返し与えられるクロック信号に同期して動作する同期型半導体記憶装置に関する。より特定的には、プロセッサと同一半導体チップ上に集積化された同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
図３０は、従来のダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）とプロセサ（以下、ＣＰＵと称す）とが同一半導体チップ上に形成された半導体集積回路装置の全体の構成を概略的に示す図である。図３０において、この半導体集積回路装置は、ＣＰＵのための命令を待ち行列化して格納する命令キューＩＴＱと、ＣＰＵのためのデータを待ち行列化して格納するデータキューＤＴＱと、これら命令キューＩＴＱおよびデータキューＤＴＱへ格納されるデータおよびＣＰＵがアクセス要求するデータを格納するＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）キャッシュＳＣＨと、ＳＲＡＭキャッシュＳＣＨに格納されたデータの各タグにおける最も新しくアクセスされたアドレスを格納するタグメモリＴＧＭと、ＣＰＵからのアクセス要求に従って、ＤＲＡＭ、命令キューＩＴＱ、データキューＤＴＱおよびＳＲＡＭキャッシュＳＣＨへの動作を制御するメモリコントローラＭＣＬを含む。
【０００３】
命令キューＩＴＱおよびデータキューＤＴＱはＳＲＡＭキャッシュＳＣＨまたはＤＲＡＭからの命令およびデータをそれぞれ待ち行列化して格納しておくことにより、ＣＰＵが必要とする命令およびデータをプリフェッチすることができ、ＳＲＡＭキャッシュＳＣＨへのアクセス時間を低減することができ、高速処理が可能となる。メモリコントローラＭＣＬは、このＣＰＵからのアクセス要求に従って、ＳＲＡＭキャッシュＳＣＨへ格納された命令およびデータをそれぞれ命令キューＩＴＱおよびデータキューＤＴＱへ転送する。
【０００４】
メモリコントローラＭＣＬは、ＣＰＵからアクセス要求があった場合、タグメモリＴＧＭを参照し、ＣＰＵがアクセス要求するアドレスのタグをタグメモリＴＧＭに格納された対応のタグのアドレスと比較し、一致している場合には、ＳＲＡＭキャッシュＳＣＨにアクセス要求されたデータ／命令が格納されていると判断し、ＳＲＡＭキャッシュＳＣＨから命令キューＩＴＱおよびデータキューＤＴＱへデータを転送する。メモリコントローラＭＣＬは、ＣＰＵがアクセス要求したデータがＳＲＡＭキャッシュＳＣＨに格納されていないとタグメモリＴＧＭへの参照の結果判定した場合（キャッシュミス）には、ＤＲＡＭコントロールバスＣＢＳおよびＤＲＡＭアドレスバスＡＢＳを介してＤＲＡＭへアクセスし、そのＣＰＵが必要とするデータ／命令をＳＲＡＭキャッシュＳＣＨおよび命令キューＩＴＱおよびデータキューＤＴＱへ転送する。ＣＰＵは、必要とするのが命令であるかデータであるのかを示すフラグをメモリコントローラＭＣＬへ与える。ＤＲＡＭとＳＲＡＭキャッシュＳＣＨ，データキューＤＴＱおよび命令キューＩＴＱはデータバスＤＢＳにより相互接続されており、これらの間でのデータ転送を行なうことができる。
【０００５】
ＤＲＡＭとＣＰＵを同一半導体チップ上に集積化することにより、ＤＲＡＭからＳＲＡＭキャッシュＳＣＨ、命令キューＩＴＱおよびデータキューＤＴＱへのデータ転送は、内部データバスＤＢＳを介して実行され、この内部データバスＤＢＳのビット幅によりデータ転送のバンド幅（データ転送速度）が決定され、ＤＲＡＭの入出力ピン端子がデータ転送に対するボトルネックとなることはなく、高速でデータ転送を行なうことができる。
【０００６】
図３１は、ＤＲＡＭのデータ読出時の動作を示すタイミングチャート図である。以下、図３１に示すタイミングチャート図を参照して、このＳＲＡＭのデータ読出動作について説明する。
【０００７】
このＤＲＡＭは、この半導体集積回路装置におけるシステムクロックであるクロック信号Ｐ１に同期して制御信号の読込およびデータの入出力を行なう。また動作モードは、複数の制御信号の状態の組合せであるコマンドの形態で与えられる。
【０００８】
時刻ｔ１において、アクティブコマンドＡＣＴがアドレスＸとともに与えられる。このアクティブコマンドＡＣＴは、ＤＲＡＭにおけるアレイ活性化、すなわちワード線選択動作開始を示す。このアクティブコマンドＡＣＴが与えられると、ＤＲＡＭは、与えられたアドレスＸに従って対応の行（ワード線）を選択状態へ駆動する。
【０００９】
時刻ｔ２において、リードコマンドＤＲＴが与えられ、データ読出動作が指定される。ＤＲＡＭはこのリードコマンドＤＲＴとともに与えられたアドレスＹに従って列選択動作を行ない、その選択された列上のデータを出力する。このＤＲＡＭから読出されたデータＱは、クロック信号Ｐ１に従ってサンプリングされる。したがってデータＱは、クロック信号Ｐ１の一方エッジ（図３１においては立上がりエッジ）において確定状態とされている。
【００１０】
時刻ｔ３において、プリチャージコマンドＰＲＧが与えられ、ＤＲＡＭの選択状態とされたアレイが非活性状態とされ、プリチャージ状態に復帰する。
【００１１】
時刻ｔ４において、再びアクティブコマンドＡＣＴが与えられ、そのときに与えられたアドレスＸに従って再びアレイ活性化動作（ワード線選択動作）が行なわれる。
【００１２】
上述のように、装置外部とのインタフェース部において、信号／データの授受をクロック信号Ｐ１に同期して行なうことにより、ＤＲＡＭにおける制御信号のスキューによる内部動作タイミングマージンを考慮する必要がなく、内部動作開始タイミングを速くすることができ、高速アクセスが可能となる（コマンドおよびアドレスのサンプリングがクロック信号Ｐ１一方エッジ（立上がりエッジ）で行なわれるためである）。
【００１３】
【発明が解決しようとする課題】
ＤＲＡＭにおいては、アクティブコマンドが与えられて行選択動作が行なわれてからリードコマンドＤＲＴまたはライトコマンドＤＷＴ（データ書込動作を示すコマンド）が与えられるまでは、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤと呼ばれる時間が必要とされる。行選択動作により、アレイ内において選択行のメモリセルのデータが図示しないセンスアンプにより検知され増幅されかつラッチされるまでに時間が必要とされるためである。
【００１４】
またリードコマンドＤＲＴまたはライトコマンドＤＷＴが与えられてからデータＱが読出されるまでには、ＣＡＳレイテンシーと呼ばれる時間（またはＣＡＳアクセス時間）が必要とされる。同期型半導体記憶装置において、ＣＡＳレイテンシーは、リードコマンド／ライトコマンドが与えられてから有効データが出力されるまで必要とされるクロックサイクル数で表わされる（図３１においてはＣＡＳレイテンシーは２である）。
【００１５】
また、アクティブコマンドＡＣＴを与えてから次にプリチャージコマンドＰＲＧを与えるまでの時間には、ＲＡＳアクティブ時間ｔＲＡＳと呼ばれ時間が必要とされる。ＤＲＡＭ内において、選択メモリセルのデータがセンスアンプによって検知され増幅されかつラッチされて選択メモリセルへのデータの再書込が行なわれるまでの時間が必要とされるためである。このＲＡＳアクティブ時間ｔＲＡＳが経過する前にプリチャージコマンドＰＲＧを与えると、選択行の動作は途中で停止されることになり、選択メモリセルのデータが破壊される。
【００１６】
またプリチャージコマンドＰＲＧを図３１の時刻ｔ３に与えてからアクティブコマンドＡＴＣを与えるまでには、ＲＡＳプリチャージ時間ｔＲＰと呼ばれる時間が必要とされる。ＤＲＡＭ内部を確実にプリチャージ状態に復帰させるのに時間が必要とされるためである。これらの時間ｔＲＣＤ，ｔＲＡＳおよびｔＲＰは、すべてＤＲＡＭに対して仕様として定められている。
【００１７】
このＤＲＡＭ内蔵プロセッサの動作クロック周波数が変化した場合を考える。すなわち図３２に示すように、高速のクロック信号Ｐａに同期して動作する場合と、低速のクロック信号Ｐｂに従って動作する場合とでは、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ、ＣＡＳレイテンシーｔＣＡＳ、ＲＡＳアクティブ時間ｔＲＡＳおよびＲＡＳプリチャージ時間ｔＲＰのそれぞれのクロックサイクル数が異なってくる。たとえば、クロック信号Ｐａの場合、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤは、２クロックサイクル期間であり、一方、クロック信号Ｐｂの場合には、これは１クロックサイクル期間となる。
【００１８】
図３３に示すように、従来は、メモリコントローラＭＣＬは、クロック信号ＰをカウントするタイマＴＭのカウント値に従って、各種コマンドの発生タイミングを調整していた。この場合、コントロールユニットＣＵは、各クロック信号の動作周波数に合わせてコマンドの発生タイミングを変更する必要があり、その負荷が大きくなり、また制御が複雑となる（各クロック信号の周波数に合わせて、（コマンド発行のための）タイマＴＭのカウント値を変更する必要が生じるため）。
【００１９】
また、ＤＲＡＭにおいては、このＤＲＡＭ外部から与えられる信号の取込はクロック信号Ｐ１に同期して行なわれているが、内部動作は、このクロック信号Ｐ１と非同期で行なわれる。すなわち、図３４に示すように、入力バッファＩＢは、クロック信号Ｐ１に同期して外部からの制御信号を取込み、コマンドデコーダＣＭＤへ与える。コマンドデコーダＣＭＤはこの入力バッファＩＢから与えられた制御信号の状態の組合せを判定して内部動作指定信号を発生する。図３４において、アクティブ信号ＡＣＴが発生された状態を示す。
【００２０】
論理回路ＬＧはこのコマンドデコーダＣＭＤから与えられるコマンド信号ＡＣＴに従って内部制御信号を発生する。図３４においては、ロウアドレスラッチ指示信号ＲＡＬを示す。このロウアドレスラッチ指示信号ＲＡＬに従って、ロウアドレスバッファが一旦スルー状態とされた後ラッチ状態とされる。この論理回路ＬＧの出力信号を所定時間遅延回路ＤＬにより遅延することにより、内部動作制御信号が発生される。図３４においては、センスアンプを活性化するための信号ＳＯＮおよびＳＯＰを示す。他のワード線選択に関連する信号も同様遅延回路ＤＬから生成される。これらの論理回路ＬＧおよび遅延回路ＤＬは、通常論理ゲートおよびインバータを用いて構成されており、クロック信号Ｐ１とは非同期で動作している。したがって動作環境（動作温度、電源電圧）が変化した場合、論理回路ＬＧおよび遅延回路ＤＬの動作特性も異なり、これらの内部動作制御信号ＲＡＬ，ＳＯＮおよびＳＯＰの活性状態への変化タイミングにはずれが生じる。したがって内部において、これらの制御信号に対するマージンを確保して内部動作タイミングを決定する必要が生じ、高速動作を実現することかできなくなるという問題が生じる。
【００２１】
上述のような問題は、ＤＲＡＭ内蔵プロセサのみならず、クロック信号に同期して動作する一般のクロック同期型半導体記憶装置においても生じる。
【００２２】
それゆえ、この発明の目的は、クロック信号周波数変更時においても、メモリコントローラの負荷が軽減される同期型半導体記憶装置を提供することである。
【００２３】
この発明の他の目的は、動作環境の変化にかかわらず、高速かつ安定に動作する同期型半導体記憶装置を提供することである。
【００２４】
この発明のさらに他の目的は、内部制御信号の発生タイミングをクロック信号周波数に合わせて容易に変更し、最適な動作タイミングで動作して高速アクセスを実現することのできる同期型半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、この半導体記憶装置の動作モードを指定する動作モード指示信号に応答して起動され、周期的に与えられるクロック信号をカウントするカウンタ手段と、このカウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段を備える。
請求項１に係る半導体記憶装置は、さらに、行列状に配列される複数のメモリセルを有するメモリアレイを備える。カウンタ手段が、動作モード指示信号がメモリアレイの行選択動作を示すときに活性化されてカウント動作を開始するカウンタ回路と、このカウンタ回路からのカウント値が第１の所定値に到達するとカウンタ回路のカウント動作を停止させる手段と、この動作モード指示信号がメモリアレイの行選択動作の完了を示すとき停止手段を非活性化してカウンタ回路にカウント動作を再開させるための手段と、このカウンタ回路のカウント値が第２の所定値に到達するとカウンタ回路のカウント値をリセットする手段とを備える。
【００２９】
請求項２に係る半導体記憶装置は、動作モード指示信号に応答して起動され、周期的に与えられるクロック信号をカウントするカウンタ手段と、このカウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段を備える。
請求項２に係る同期型半導体記憶装置は、さらに、カウンタ手段のカウント値が第１の所定値に到達するまで行選択動作に関連する動作モード指示信号の入力を禁止するためのロウ禁止信号を装置外部へ出力する手段と、カウンタ手段からのカウント値が第２の所定値に到達するまで列選択動作に関連する動作モード指示信号の入力を禁止するためのコラム禁止信号を装置外部へ出力するための手段とを備える。
【００３０】
請求項３に係る同期型半導体記憶装置は、請求項２の装置のカウンタ手段が動作モード指定信号が列選択に関連する動作を指定するとき起動されるコラムカウンタを含み、このコラムカウンタのカウント値が第３の所定値に到達すると列選択に関連する動作の完了を示す信号を装置外部へ出力する手段をさらに備える。
【００３３】
請求項４に係る同期型半導体記憶装置は、請求項３の列選択完了を示す信号は、有効データが装置外部に出力されることを示す。
【００３４】
請求項５に係る半導体記憶装置は、動作モード指示信号に応答して起動され、周期的に与えられるクロック信号をカウントするカウンタ手段と、このカウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段を備える。
請求項５に係る同期型半導体記憶装置は、さらに、行列状に配列される複数のメモリセルを有するメモリアレイと、これらメモリセルの保持データのリフレッシュを指定するセルフリフレッシュ指示信号の活性化に応答して起動され、所定の周期で発振動作を行なうリフレッシュ発振手段と、このクロック信号とリフレッシュ発振手段の出力信号とを受け、セルフリフレッシュ指示信号の活性化に応答してリフレッシュ発振手段の出力を選択してカウンタ手段へ与える選択手段と、リフレッシュ発振手段の出力信号をカウントし、このリフレッシュ発振手段の出力信号を分周する分周カウント手段と、この分周カウント手段のカウント値に従ってメモリアレイの活性化を指示する信号を動作モード指示信号として制御信号発生手段へ与える手段を備える。
請求項５に係る同期型半導体記憶装置はさらに、セルフリフレッシュ指示信号の活性化に応答して起動され、分周カウンタ手段のカウント値が所定のカウント値に到達するまでの間活性状態とされてリフレッシュ発振手段よりも高速で発振動作を行なう高速発振手段を備える。選択手段は、リフレッシュ発振手段の出力に代えてこの高速発振手段の出力信号を受ける。
【００３６】
半導体記憶装置内部においてクロック信号に同期して内部制御信号をすべて発生することにより、内部動作はクロック信号に同期して行なわれ、内部動作タイミングマージンを考慮する必要がなく、また、クロック信号周波数変更時にも動作モード指示信号発生タイミングは、論理手段の変更により調整でき、半導体記憶装置を高速かつ正確に動作させることができる。またこのクロック信号のカウント値に従って記憶装置外部に対しロウ／コラム系のコマンドの入力を禁止する信号を出力することにより、外部のメモリコントローラは、クロック信号をカウントすることなく、コマンドを出力することのできるタイミングを知ることができ、メモリコントローラのコマンド（信号）発生のための負荷が軽減され、メモリコントローラの設計も容易となる。
【００３７】
【発明の実施の形態】
図１は、この発明に従うＤＲＡＭ内蔵プロセサの全体の構成を概略的に示す図である。図１において、ＤＲＡＭ内蔵プロセサは、メインメモリとして機能するＤＲＡＭ１と、このＤＲＡＭ１に格納されたデータ／命令に従って演算処理を行なうプロセサ（ＣＰＵ）２と、プロセサ（ＣＰＵ）２とＤＲＡＭ１との間でのデータ転送を制御するためのメモリコントローラ３を含む。
【００３８】
このＤＲＡＭ内蔵プロセサは、さらに、ＤＲＡＭ１の格納されたデータのうち、プロセサ（ＣＰＵ）２が要求するデータを予めキャッシュとして格納するＳＲＡＭキャッシュＳＣＨと、プロセサ（ＣＰＵ）２が要求する命令およびデータを待ち行列化してそれぞれ格納する命令キューＩＴＱおよびデータキューＤＴＱと、ＳＲＡＭキャッシュＳＣＨの格納されたデータのタグそれぞれのアドレスを格納するタグメモリＴＧＭを含む。メモリコントローラ３は、ＤＲＡＭ１に対しアクセスをする必要のある場合、ＤＲＡＭコントロールバスＤＣＢおよびＤＲＡＭアドレスバスＤＡＢを介してコマンド（制御信号）およびアドレスを与える。このメモリコントローラ３からＤＲＡＭ１へ与えられる制御信号は、コマンドの形態で与えられてもよく、またメモリコントローラ３内部において、コマンドがデコードされて、動作モード指示信号として与えられてもよい。
【００３９】
ＤＲＡＭ１は、アクセス要求があったとき、メモリコントローラ３に対し、行選択動作に関連するコマンドの入力を禁止するロウ系コマンド禁止信号ＲＩＮＨ、列選択動作に関連するコマンドの入力を禁止するコラム系コマンド禁止信号ＣＩＮＨおよびコラム動作完了信号ＣＯＬｅｎｄを与える。このロウ系コマンド禁止信号ＲＩＮＨおよびコラム系コマンド禁止信号ＣＩＮＨが非活性状態とされると、メモリコントローラ３はそれぞれロウ系コマンドおよびコラム系コマンドをＤＲＡＭ１へ与える。コラム動作完了信号ＣＯＬｅｎｄは、ＤＲＡＭ１から利用可能な有効データが出力されたことおよび列選択動作が完全に完了し、次のコマンドを入力してもよいことを示す。メモリコントローラ３からアクセス要求があったときには、ＤＲＡＭ１が、メモリコントローラ３に対しロウ系コマンド禁止信号ＲＩＮＨ、コラム系コマンド禁止信号ＣＩＮＨおよびコラム動作完了信号ＣＯＬｅｎｄを与えことにより、いわゆる「ハンドシェイク」方式でメモリコントローラ３はＤＲＡＭ１へアクセスすることができる。したがって、メモリコントローラ３は、クロック信号の動作周波数に合わせて各コマンドを出力するタイミングを内部で監視する必要がなく、負荷が軽減される。
【００４０】
［実施の形態１］
図２は、図１に示すＤＲＡＭ１の内部動作制御信号発生部の構成を概略的に示すブロック図である。図２において、ＤＲＡＭ１は、アクティブ信号ＡＣＴの活性化時に起動され、クロック信号Ｐ１をカウントするＡＣＴカウンタ１０と、ＡＣＴカウンタ１０のカウント値をデコードし、該デコード結果に従ってＤＲＡＭの内部動作制御信号のアサートタイミング（活性化タイミング）を決定するアサートタイミングデコーダアレイ１２と、プリチャージ指示信号ＰＣＧの活性化に応答して起動され、クロック信号Ｐ１をカウントするＰＣＧカウンタ１４と、ＰＣＧカウンタ１４の出力カウント値をデコードし、該デコード結果に従って内部動作制御信号の非活性化タイミングを決定する信号を発生するネゲートタイミングデコーダアレイ１６と、読出動作指示信号ＤＲＴおよび書込動作指示信号ＤＷＴの一方に応答して起動され、クロック信号Ｐ１をカウントするＣＯＬカウンタ１８と、読出動作指示信号ＤＲＴおよび書込動作指示信号ＤＷＴの一方に応答して活性化され、ＣＯＬカウンタ１８の出力するカウント値をデコードし、そのデータ書込／読出に関連する動作制御信号のアサート／ネゲートタイミングを決定するアサート／ネゲートタイミングデコーダアレイ２０と、デコーダアレイ１２、１６および２０の出力信号に従って、ＤＲＡＭ内部動作制御信号の活性／非活性を行なうＤＲＡＭ制御信号発生回路２２を含む。アサートタイミングデコーダアレイ１２は、ＤＲＡＭのアレイ活性化、すなわち行（ワード線）選択動作に関連する部分の制御信号を活性化するタイミングを与える。ネゲートタイミングデコーダアレイ１６は、ＤＲＡＭの行選択動作を完了するためのタイミングを与える。
【００４１】
クロック信号Ｐ１は、図１におけるシステムクロック信号として用いられる。またアレイ活性化指示信号ＡＣＴ、プリチャージ指示信号ＰＣＧ、読出動作指示信号ＤＲＴおよび書込動作指示信号ＤＷＴは、それぞれメモリコントローラ３から信号として与えられてもよく、またメモリコントローラ３からコマンドの形態で与えられて、ＤＲＡＭ１内部でこのコマンドをデコードして発生されてもよいＤＲＡＭとメモリコントローラは同一半導体チップ上に形成されており、コマンドデコーダがいずれに設けられても特に相違はない。以下の説明においては、メモリコントローラ３が内部にコマンドデコーダを備えており、メモリコントローラ３からは、制御信号ＡＣＴ，ＰＣＧ，ＤＲＴおよびＤＷＴが出力されるものと想定する。
【００４２】
このＤＲＡＭ制御信号発生回路２２は、またデコーダアレイ１２，１６および２０からの出力信号に従って、ロウ系コマンド禁止信号ＲＩＮＨ、コラム系コマンド禁止信号ＣＩＮＨおよびコラム動作完了信号ＣＯＬｅｎｄを生成して装置外部（メモリコントローラ）へ与える。
【００４３】
図２に示すように、内部動作制御信号の活性／非活性（アサート／ネゲート）タイミングは、すべてクロック信号Ｐ１のカウント数により決定される。それにより、内部動作タイミングをすべてクロック信号に同期して決定することができ、動作タイミングマージンを考慮する必要がなく、高速アクセスが可能となる。またこれらのクロックカウントに従ってロウ系コマンド禁止信号ＲＩＮＨ、コラム系コマンド禁止信号ＣＩＮＨおよびコラム動作完了信号ＣＯＬｅｎｄを生成することにより、メモリコントローラは、コマンドの発行タイミングを容易に判別することができる。コラム動作完了信号ＣＯＬｅｎｄは、コラム選択動作が完了した後に活性状態とされ、有効データがデータバスＤＢＳ（図１参照）上に出力されたことおよび次のコマンドの入力が可能であることを示す。次に各部の具体的構成について説明する。
【００４４】
図３は、アレイ活性化指示信号（以下、単にアクティブ信号と称す）ＡＣＴとアレイプリチャージ動作指示信号（以下、単にプリチャージ信号と称す）ＰＣＧに応答して動作する回路の構成を示す。この図３に示す構成は、通常、「ロウ系回路」と呼ばれる。図３においては、このＤＲＡＭに含まれる複数のメモリブロックのうち１つのメモリブロックに対する構成のみが代表的に示される。メモリブロックにおいては、メモリセルＭＣが行および列のマトリクス状に配列される。メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬ，ＺＢＬが配置される。メモリセルＭＣは、情報を記憶するキャパシタＣと、対応のワード線ＷＬ上の信号電位に応答して導通し、キャパシタＣを対応のビット線ＢＬ（またはＺＢＬ）に接続するメモリトランジスタＭＴを含む。ビット線ＢＬおよびＺＢＬは対をなし、互いに相補なデータ信号を伝達する。
【００４５】
プリチャージ／イコライズ回路３０およびセンスアンプ３２がビット線対ＢＬ，ＺＢＬに設けられる。これらのプリチャージ／イコライズ回路３０およびセンスアンプ３２は、それぞれ隣接する２つのメモリブロックの各列（ビット線対ＢＬおよびＺＢＬ）に対応して配置される。プリチャージ／イコライズ回路３０は、ビット線イコライズ指示信号ＢＬＥＱに応答してノードＮＳおよびＺＮＳを所定の電位（中間電位ＶＢＬ）にプリチャージしおよびかつこれらのノードＮＳおよびＺＮＳを電気的に短絡する。
【００４６】
センスアンプ３２は、センスアンプ活性化信号ＺＳＯＰ、ＳＯＮおよびＳＯＦに応答して活性化され、ノードＮＳおよびＺＮＳの電位を差動的に増幅する。このセンスアンプ３２は、センスアンプ活性化信号ＺＳＯＰの活性化時に活性化され、ノードＮＳおよびＺＮＳの高電位のノードを電源電圧レベルに駆動する交差結合されたｐチャネルＭＯＳトランジスタと、センスアンプ活性化信号ＳＯＮおよびＳＯＦに応答して活性化され、ノードＮＳおよびＺＮＳの低電位のノードを接地電位レベルへ放電する交差結合されたｎチャネルＭＯＳトランジスタを含む。センスアンプ活性化信号ＳＯＦは、センスアンプ活性化信号ＳＯＮよりも速いタイミングで活性状態とされ、センスアンプ３２を比較的小さなセンス速度で動作させ、一方、センスアンプ活性化信号ＳＯＮは、大きなセンス速度でセンスアンプ３２を動作させる。センスアンプ活性化信号ＳＯＦにより、ノードＮＳおよびＺＮＳの電位差を緩やかに拡大し、次いでこの拡大されたノード間電位差をセンスアンプ活性化信号ＳＯＮに従って高速で拡大する。これにより、微小電位差を安定かつ高速で増幅する。
【００４７】
ノードＮＳおよびＺＮＳとビット線ＢＬおよびＺＢＬの間に、ビット線分離指示信号ＢＬＩａに応答して導通し、ビット線ＢＬおよびＺＢＬをノードＮＳおよびＺＮＳに結合するビット線分離ゲートＢＩＧＡが設けられる。図示しない他方のメモリブロックとノードＮＳおよびＺＮＳの間に、ビット線分離指示信号ＢＬＩｂに応答して導通し、ノードＮＳおよびＺＮＳをこの図示しないメモリブロックの対応のビット線に接続するビット線分離ゲートＢＩＧＢが設けられる。スタンバイ状態時（プリチャージ状態時：アレイ非活性化時）においては、ビット線分離指示信号ＢＬＩａおよびＢＬＩｂはともに活性状態のＨレベルにあり、ビット線分離ゲートＢＩＧＡおよびＢＩＧＢは、ともに導通状態にあり、ノードＮＳおよびＺＮＳは隣接するメモリブロック両者の対応の列（ビット線対）に接続される。このスタンバイ時においては、ビット線イコライズ指示信号ＢＬＥＱがＨレベルの活性状態にあり、プリチャージ／イコライズ回路３０はノードＮＳおよびＺＮＳを中間電位レベルにプリチャージしかつイコライズする。したがって対応のビット線ＢＬ，ＺＢＬも中間電位レベルにプリチャージされる。このビット線分離ゲートＢＩＧＡ，ＢＩＧＢ，プリチャージ／イコライズ回路３０およびセンスアンプ３２は、ロウ系回路の構成要素である。
【００４８】
ロウ系回路は、さらに、ロウアドレスラッチ指示信号ＲＡＬに応答して与えられたアドレス信号Ａｄをラッチし内部ロウアドレス信号を発生するロウアドレスバッファ３４と、ロウアドレスデコードイネーブル信号ＲＡＤＥに応答して活性化され、ロウアドレスバッファ３４から与えられた内部アドレス信号から相補アドレス信号を生成しかつデコードしてワード線選択信号を生成するロウデコーダ３６と、ワード線活性化タイミング指示信号ＺＲＸＴに応答して活性化され、高電圧ＶＰＰレベルのワード線駆動信号ＲＸＴを発生するＲＸＴ発生回路３８と、ロウデコーダ３６からのワード線選択信号とＲＸＴ発生回路３８からのワード線駆動信号ＲＸＴとに従って、選択された（アドレス指定された）ワード線ＷＬ上へ高電圧ＶＰＰレベルのワード線駆動信号ＲＸＴを伝達するワード線ドライバ４０を含む。
【００４９】
ロウデコーダ３６は、プリデコーダ／ロウデコーダの構成を備えており、プリデコード信号により、複数のワード線が同時に選択され、これら複数の同時に選択されたワード線のうちの１つのワード線に対し、ワード線駆動信号ＲＸＴがデコード信号に従って伝達される。このワード線駆動信号ＲＸＴは、したがってロウデコーダ３６の出力信号（デコード信号）と論理がとられて各ワード線ドライバ４０へ与えられてもよい。
【００５０】
図４は、図３に示すロウ系回路駆動用内部制御信号の発生シーケンスを示すタイミングチャート図である。この図４に示すロウ系回路駆動用内部制御信号は、図２に示すＡＣＴカウンタ１０、アサートタイミングデコーダアレイ１２、ＰＣＧカウンタ１４およびネゲードタイミングデコーダアレイ１６の出力信号に従ってＤＲＡＭ制御信号発生回路２２から出力される。以下、図２ないし４を参照して、ロウ系回路駆動用内部制御信号の発生動作シーケンスについて説明する。
【００５１】
時刻ｔ０以前において、ＡＣＴカウンタ１０およびＰＣＴカウンタ１４は、そのカウント値は０にリセットされている。時刻ｔ０においてアクティブ信号ＡＣＴがクロック信号Ｐ１の立下がりに同期して活性状態とされると、ＡＣＴカウンタ１０は、次のクロック信号Ｐ１の立上がりに応答してカウント動作を行ない、そのカウント値を１増分する。この時刻ｔ１においてＡＣＴカウンタ１０のカウント値が１になると、アサートタイミングデコーダアレイ１２からの出力信号に従って、ＤＲＡＭ制御信号発生回路２２は、ロウ系コマンド禁止信号ＲＩＮＨを活性状態のＨレベルとし、またはロウアドレスラッチ指示信号ＲＡＬ、ロウアドレスデコードイネーブル信号ＲＡＤＥをＨレベルの活性状態とする。これにより、ロウアドレスバッファ３４が与えられたアドレス信号Ａｄをラッチし内部アドレス信号を発生し、またロウデコーダ３６がデコード動作を開始する。ビット線分離指示信号ＢＬＩの非活性化に応答して、選択メモリブロックと対をなすメモリブロックが対応のセンスアンプノードＮＳ，ＺＮＳから切離される。このときビット線イコライズ指示信号ＢＬＥＱはＨレベルの活性状態にあり、プリチャージ／イコライズ回路３０はイコライズ動作を行なっており、対応のメモリブロックの各列を中間電位にプリチャージしている。
【００５２】
時刻ｔ２において、クロック信号Ｐ１がＨレベルに立上がると、ＡＣＴカウンタ１０のカウント値が１増分され、応じて（選択メモリブロックに対する）ビット線イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態とされ、各プリチャージ／イコライズ回路３０が非活性状態とされ、ノードＮＳおよびＺＮＳのプリチャージ動作が停止される。時刻ｔ１においては、与えられたアドレス信号に含まれるブロック指定信号に従って、選択メモリブロックと対をなす非選択メモリブロックに対するビット線分離指示信号もまた非活性状態とされている選択メモリブロックは対応のセンスアンプ回路に接続され、この選択メモリブロックと対をなす非選択メモリブロックはセンスアンプ回路から分離される。センスアンプを共有するメモリブロックがともに非選択状態の場合にはこれらの非選択メモリブロックはともにセンスアンプ回路に接続される。
【００５３】
時刻ｔ３において、クロック信号Ｐ１が再びＨレベルに立上がると、ＡＣＴカウンタ１０のカウント値が１増分され３となる。このカウント値３に従って、ワード線駆動タイミング信号ＺＲＸＴがＬレベルの活性状態とされ、ＲＸＴ発生回路３８が活性化され、ワード線駆動信号ＲＸＴを活性状態とする。この活性状態のワード線駆動信号ＲＸＴは、ロウデコーダ３６により生成されたワード線選択信号に応答してワード線ドライバ４０を介して選択されたワード線ＷＬ上に伝達される。
【００５４】
時刻ｔ４において、再びクロック信号Ｐ１がＨレベルに立上がると、ＡＣＴカウンタ１０のカウント値が１増分され、センスアンプ活性化信号ＳＯＦがＨレベルの活性状態とされる。これにより、センスアンプ３２が活性化され、ノードＮＳおよびＺＮＳ上に現れた電位差を緩やかに増幅する。ここで、センスアンプ活性化信号ＳＯＦは、選択メモリブロックに対するセンスアンプのみが活性状態とされる。これはメモリブロック指定信号とセンスアンプ活性化信号ＳＯＦの論理積をとることにより実現される。
【００５５】
時刻ｔ５において、クロック信号Ｐ１がＨレベルに立上がると、ＡＣＴカウンタ１０のカウント値が５となり、応じてセンスアンプ活性化信号ＳＯＮがＨレベルの活性状態とされる。これによりセンスアンプ３２が高速で動作し、ノードＮＳおよびＺＮＳの低電位のノードを高速で接地電位レベルへと放電する。
【００５６】
時刻ｔ６において再びクロック信号Ｐ１がＨレベルに立上がると、センスアンプ活性化信号ＺＳＯＰがＬレベルの活性状態とされ、センスアンプ３２は、ノードＮＳおよびＺＮＳの高電位のノードを電源電圧レベルへ駆動する。この時刻ｔ６において、それまでＨレベルの活性状態にあったコラム系コマンド禁止信号ＣＩＮＨがＬレベルとされ、コラム系コマンドの入力が許可される。この時刻ｔ１から時刻ｔ６までの期間は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤに対応する。この時刻ｔ６以降において、後に説明するコラム系のコマンドが与えられ、列選択動作が行なわれる。
時刻ｔ７において、クロック信号Ｐ１がＨレベルに立上がり、ＡＣＴカウンタ１０のカウント値が１１に立上がる。次いで時刻ｔ８において、クロック信号Ｐ１がＨレベルに立上がると、ＡＣＴカウンタ１０のカウント値が１１から０となり、ロウ系コマンド禁止信号ＲＩＮＨがＬレベルの非活性状態とされる。これにより、ロウ系コマンドの入力が許可される。この時刻ｔ１から時刻ｔ８までの時間は、ＲＡＳアクティブ時間ｔＲＡＳとして規定される。したがって、この時間ｔＲＡＳは、最初にアクティブコマンドが与えられてから、ワード線が選択され、センスアンプが動作し、センスアンプにより増幅されたメモリセルのデータが再びメモリセルへ書込まれるまでに必要とされる時間である。
【００５７】
時刻ｔ８の経過後、クロック信号Ｐ１の立下がりに応答してプリチャージ信号ＰＣＧが活性状態のＨレベルとされ、時刻ｔ９において、ＰＣＧカウンタ１４のカウント値が０から１に増加する。このＰＣＧカウンタ１４のカウント値に従って再びロウ系コマンド禁止信号ＲＩＮＨがＨレベルの活性状態とされ、ロウ系コマンドの入力が禁止される。またこのＰＣＧカウンタ１４のカウント値が１になると、コラム系コマンド禁止信号ＣＩＮＨがＨレベルとされ、コラム系コマンドの入力が禁止される。このＰＣＧカウンタ１４のカウント値が１になると、応じてワード線駆動タイミング指示信号ＺＲＸＴがＨレベルの非活性状態とされ、選択ワード線に伝達されたワード線駆動信号ＲＸＴがＬレベルとされ、選択ワード線が非選択状態へ移行する。
【００５８】
時刻ｔ１０において、クロック信号Ｐ１がＨレベルに立上がると、ＰＣＧカウンタ１４のカウント値が１増分され、２となる。これにより、ビット線分離指示信号ＢＬＩがＨレベルとされ、切離されたていたメモリブロックは対応のセンスアンプに接続される。またセンスアンプ活性化信号ＳＯＦおよびＳＯＮはともにＬレベルの非活性状態とされ、またセンスアンプ活性化信号ＺＳＯＰがＬレベルの非活性状態とされる。
【００５９】
次いで時刻ｔ１１において、クロック信号Ｐ１が立上がると、ＰＣＧカウンタ１４のカウント値が３に増加し、ロウアドレスラッチ指示信号ＲＡＬおよびロウアドレスデコードイネーブル信号ＲＡＤＥがＬレベルの非活性状態とされ、ロウアドレスバッファ３４はラッチ状態から解放される。ロウデコーダ３６は、デコード動作が禁止される（相補が内部アドレス信号の発生およびそのデコード動作が禁止される）。
【００６０】
これにより、ＤＲＡＭのロウ系回路がスタンバイ状態（プリチャージ状態）に復帰する。
【００６１】
時刻ｔ１２において、クロック信号Ｐ１がＨレベルに立上がると、ＰＣＧカウンタ１４のカウント値が０に復帰する。このＰＣＧカウンタ１４のカウント値が０となると、ロウ系コマンド禁止信号ＲＩＮＨが再びＬレベルの非活性状態とされ、ロウ系コマンドの入力が許可される。この時刻ｔ９から時刻ｔ１３の間の期間はＲＡＳプリチャージ期間ｔＲＰに対応し、この期間において、ＤＲＡＭの内部信号線およびノードが所定のプリチャージ電位に復帰する。
【００６２】
上述のように、各回路部の動作を行なうための制御信号をクロック信号Ｐ１に同期して活性／非活性状態とすることにより、これらの制御信号のタイミングマージンを考慮する必要がなく、高速で内部動作（ロウ選択／非選択：アレイ活性化／非活性化）を行なうことができる。またクロック信号Ｐ１に同期して制御信号が発生されているため、動作環境が変化しても、クロック信号Ｐ１に従って正確なタイミングで内部制御信号が発生され、不安定な信号に従って動作することが防止される。したがって安定かつ高速に動作するＤＲＡＭを実現することができる。
【００６３】
図５は、ＤＲＡＭのコラム系回路の構成を概略的に示す図である。プリチャージ／イコライズ回路３０およびセンスアンプ３２は、図３に示すのと同じであり、また、ビット線分離ゲートＢＩＧは、１つのメモリブロックに対するビット線分離ゲートのみを代表的に示す。このＤＲＡＭにおいては、メモリブロックそれぞれに応じて、ローカルＩＯ線ＬＩＯおよびＺＬＩＯが設けられ（シェアードセンスアンプ構成では、センスアンプ帯において）、複数のメモリブロックに共通にグローバルＩＯ線ＧＩＯおよびＺＧＩＯが設けられる。
【００６４】
コラム系回路は、ビット線ＢＬおよびＺＢＬにそれぞれ設けられ、後に説明するコラムデコーダからの列選択信号ＣＳＬに応答して導通し対応のビット線ＢＬ，ＺＢＬ（センスノードＮＳ，ＺＮＳ）をローカルＩＯ線ＬＩＯおよびＺＬＩＯへ接続するビット線選択ゲートＩＯＧと、ブロック選択信号φＢＡに応答して導通し、ローカルＩＯ線ＬＩＯおよびＺＬＩＯをグローバルＩＯ線ＧＩＯおよびＺＧＩＯへ接続するブロック選択ゲートＢＳＧと、ローカルＩＯ線イコライズ指示信号ＬＩＯＥＱに応答して活性化され、ローカルＩＯ線ＬＩＯおよびＺＬＩＯを所定の電位（中間電位レベル）へイコライズするイコライズ回路４０と、グローバルＩＯ線イコライズ指示信号ＧＩＯＥＱに応答して活性化され、グローバルＩＯ線ＧＩＯおよびＺＧＩＯを所定の電位（通常電源電圧レベル）へプリチャージしかつイコライズするグローバルＩＯ線イコライズ回路４２を含む。メモリブロック選択ゲートＢＳＧの導通／非導通を制御する信号φＢＡは、ローカルＩＯ線イコライズ信号ＬＩＯＥＱ（またはグローバルＩＯ線イコライズ指示信号ＧＩＯＥＱ）の活性化と同期して活性状態とされる。
【００６５】
コラム系回路は、さらに、コラムアドレスラッチ指示信号ＣＡＬに応答してアドレス信号Ａｄを取込みラッチし内部列アドレス信号を発生するコラムアドレスバッファ４４と、コラムアドレスデコードイネーブル信号ＣＡＤＥに応答して活性化され、コラムアドレスバッファ４４から与えられた内部列アドレス信号から相補な内部列アドレス信号を生成してデコードし、アドレス指定された列（ビット線対）に対応する列選択信号ＣＳＬを活性状態へ駆動するコラムデコーダ４６と、プリアンプイネーブル信号ＰＡＥに応答して活性化され、グローバルＩＯ線ＧＩＯおよびＺＧＩＯ上の電位を差動的に増幅するプリアンプ４８と、ライトドライバイネーブル信号ＷＤＥに応答して活性化され、与えられた書込データから相補内部書込データを生成してグローバルＩＯ線ＧＩＯおよびＺＧＩＯ上に伝達するライトドライバ５４を含む。リードコマンドが与えられたときにはプリアンプ４８が活性状態とされ、ライトコマンドが与えられた場合にはライトドライバ５４が活性状態とされる。ＤＲＡＭ、プロセサおよびメモリコントローラは同一チップ上に形成されており、ＤＲＡＭ入出力バッファは設けられていない。次に、この図５に示すコラム系回路のための内部動作制御信号の発生シーケンスを図６に示すタイミングチャート図を参照して説明する。図６においては、読出動作指示信号（リードコマンド）ＤＲＴが与えられた場合の動作が一例として示される。
【００６６】
時刻ｔ０以前においては、ＣＯＬカウンタ１８のカウント値は０である。この状態において、ローカルＩＯ線イコライズ指示信号ＬＩＯＥＱおよびグローバルＩＯ線ＧＩＯＥＱがＨレベルの活性状態にあり、図５に示すイコライズ回路４０および４２が活性状態とされてローカルＩＯ線ＬＩＯおよびＺＬＩＯならびにグローバルＩＯ線ＧＩＯおよびＺＧＩＯをそれぞれ所定の電位レベルにプリチャージしかつイコライズしている。
【００６７】
時刻ｔ０において、読出動作指示信号（リードコマンド）ＤＲＴが与えられる（活性状態とされる）と、ＣＯＬカウンタ１８のカウント値が時刻ｔ１のクロック信号Ｐ１の立上がりに同期して１に変化する。このＣＯＬカウンタ１８のカウント値が１となると、コラムアドレスラッチ指示信号ＣＡＬおよびコラムアドレスデコードイネーブル信号ＣＡＤＥがＨレベルの活性状態とされる。これにより、図５に示すコラムアドレスバックアップ４４がラッチ状態とされ、内部列アドレス信号を出力する。またコラムデコーダ４６が、コラムアドレスデコードイネーブル信号ＣＡＤＥに応答して活性化され、この与えられた内部列アドレス信号から生成された相補内部列アドレス信号をデコードし、列選択信号ＣＳＬを活性状態とする。この時刻ｔ１において、またイコライズ指示信号ＬＩＯＥＱおよびＧＩＯＥＱがともにＬレベルの非活性状態とされ、イコライズ回路４０および４２が非活性状態される。この状態において、ブロック選択ゲートＢＳＧに与えられるブロック選択信号φＢＡが活性状態とされ、選択メモリブロックのローカルＩＯ線ＬＩＯ，ＺＬＩＯとグローバルＩＯ線ＧＩＯおよびＺＧＩＯが接続される（この信号は図示せず）。
【００６８】
時刻ｔ２において、ＣＯＬカウンタ１８のカウント値がクロック信号Ｐ１の立上がりに同期して２に変化する。この状態において、内部で列選択動作が行なわれ、選択列上のメモリセルデータ（センスノードのＮＳおよびＺＮＳの電位）がローカルＩＯ線ＬＩＯおよびＺＬＩＯを介してグローバルＩＯ線ＧＩＯおよびＺＧＩＯ上に伝達される。
【００６９】
時刻ｔ３において、クロック信号Ｐ１が立上がると、ＣＯＬカウンタ１８のカウント値が３に変化し、応じてプリアンプイネーブル信号ＰＡＥがＨレベルの活性状態とされる。これにより、プリアンプ４８が活性状態とされ、グローバルＩＯ線ＧＩＯおよびＺＧＩＯ上に伝達されたメモリセルデータを増幅し、データバス（ＤＢＳ）へ出力する。プリアンプ４８は信号ＰＡＥがＬレベルのときラッチ状態とされる。
【００７０】
時刻ｔ４において、クロック信号Ｐ１がＨレベルに立上がると、ＣＯＬカウンタ１８のカウント値が５に変化し、コラム動作完了信号ＣＯＬｅｎｄがＨレベルの活性状態とされる。これにより、外部に設けられたメモリコントローラは、有効データが出力されたことを検知し、データバスＤＢＳのデータのサンプリングが行なわれる。この時刻ｔ４において、コラムアドレスデコードイネーブル信号ＣＡＤＥがＬレベルの非活性状態とされ、列選択動作が完了し、選択列が非選択状態へ以降し、またはローカルＩＯ線イコライズ信号ＬＩＯＥＱおよびグローバルＩＯ線イコライズ指示信号ＧＩＯＥＱがＨレベルの活性状態とされる。これにより、ローカルＩＯ線ＬＩＯおよびＺＬＩＯならびにグローバルＩＯ線ＧＩＯおよびＺＧＩＯがともにそれぞれ所定の電位レベルにプリチャージされかつイコライズされる。
【００７１】
時刻ｔ５において、クロック信号Ｐ１がＨレベルに立上がると、ＣＯＬカウンタ１８のカウント値が０に戻り、コマンド発行可能を示す列コラム動作完了信号ＣＯＬｅｎｄがＬレベルとされ、またコラムアドレスラッチ指示信号ＣＡＬもＬレベルの非活性状態とされ、コラムアドレスバッファ４４がスルー状態とされて新たな列アドレス信号を取込む状態に設定される。また時刻ｔ４においてはプリアンプイネーブル信号ＰＡＥも非活性状態とされており、プリアンプ４８も、ラッチ状態にある。このコラム動作完了信号ＣＯＬｅｎｄがＬレベルに立下がると、メモリコントローラは、再びリードコマンドが与えられることができると判定し、データ読出指示信号ＤＲＴが再び活性状態とされ、時刻ｔ６において、ＣＯＬカウンタ１８のカウント値が１となり、コラムアドレスラッチ指示信号ＣＡＬがＨレベルの活性状態とされ、コラムアドレスバッファ４４がラッチ状態となり、またコラムアドレスデコードイネーブル信号ＣＡＤＥがＨレベルの活性状態とされ、コラムデコーダ４６がデコード動作を行なう。また時刻ｔ６において、イコライズ指示信号ＬＩＯＥＱおよびＧＩＯＥＱがともにＬレベルの非活性状態とされ、ＩＯ線ＬＩＯ，ＺＬＩＯ，ＧＩＯ，ＺＧＩＯがそれぞれプリチャージ電位でフローティング状態とされる。
【００７２】
時刻ｔ７において、ＣＯＬカウンタ１８のカウント値が３となると、プリアンプイネーブル信号ＰＡＥが再び活性状態とされ、プリアンプ４８が増幅動作を行ない、内部データバス上に読出データを伝達する。
【００７３】
時刻ｔ８において、ＣＯＬカウンタ１８のカウント値が５に変化すると（クロック信号Ｐ１の立上がりに同期して）、内部列選択動作が完了し、コラムアドレスデコードイネーブル信号ＣＡＤＥおよびプリアンプイネーブル信号ＰＡＥがＬレベルの非活性状態とされ、次いでローカルＩＯ線イコライズ指示信号ＬＩＯＥＱおよびＧＩＯＥＱがそれぞれＨレベルの活性状態とされる。
【００７４】
時刻ｔ９において、このＣＯＬカウンタ１８のカウント値が０に戻ると、コラムアドレスラッチ指示信号ＣＡＬがＬレベルの非活性状態とされ、再びコラムアドレスバッファ４０がスルー状態とされる。この時刻ｔ８からｔ９の期間、再びコラム動作完了信号ＣＯＬｅｎｄがＨレベルの活性状態とされて有効データが出力されたことおよびコマンド発行可能がメモリコントローラに知らされる。
【００７５】
プリアンプ４８により増幅されたデータはそのプリアンプのラッチ機能により持続的に出力される。これにより、コラム動作完了信号ＣＯＬｅｎｄにより、メモリコントローラに有効データが「レディ」状態にあることを知らせることができ、有効データを確実にサンプリングすることができる。またこのコラム動作完了信号ＣＯＬｅｎｄは、メモリコントローラに対し、次のサイクルにおいて、リードコマンドまたはライトコマンドを与えてもよいことを知らせる信号となる。
【００７６】
データ書込動作時においては、ライトコマンド（データ書込動作指示信号）ＤＷＴに従ってデータリードと同様の動作が行なわれる。プリアンプイネーブル信号ＰＡＥに代えてライトドライバイネーブル信号ＷＤＥが活性状態とされる点が異なるだけである。データ入出力インタフェースとしてデータ入出力バッファが更に設けられてもよい。
【００７７】
図７は、図２に示すアサートタイミングデコーダアレイ１２の構成を示す図である。図２に示すネゲードタイミングデコーダアレイ１６およびアサート／ネゲートタイミングデコーダアレイ２０も同様の構成を備える。
【００７８】
図７において、アサートタイミングデコーダアレイ１２は、アクティブ信ＡＣＴおよびＡＣＴカウンタ１０からの出力カウントＣＯ〈３：０〉およびＺＣＯ〈３：０〉を伝達する信号線Ｓ１〜Ｓ９と、これらの信号線Ｓ１〜Ｓ９と交差する方向に配設されるゲート入力信号線群ＧＬ１〜ＧＬ８と、ゲート入力線群ＧＬ１〜ＧＬ８それぞれに対応して設けられるＡＮＤゲート回路Ｇ１〜Ｇ８を含む。ＡＮＤゲートＧ１に対して設けられたゲート入力線群ＧＬ１は、信号線Ｓ１、Ｓ２、Ｓ４、Ｓ６およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ２に対して設けられた入力線群ＧＬ２は、信号線Ｓ１、Ｓ２、Ｓ４、Ｓ６、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ３に対して設けられたゲート入力信号線群ＧＬ３は、信号線Ｓ３、Ｓ４、Ｓ６、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ４に対して設けられたゲート入力線群ＧＬ４は、信号線Ｓ１、Ｓ２、Ｓ４、Ｓ６、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ５に対して設けられたゲート入力信号線群ＧＬ５は、信号線Ｓ１、Ｓ５、Ｓ６、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ６に対して設けられたゲート入力信号線群ＧＬ６は、信号線Ｓ３、Ｓ５、Ｓ６、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ７に対して設けられたゲート入力信号線群ＧＬ７は、信号線Ｓ１、Ｓ４、Ｓ７、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ８に対して設けられたゲート入力信号線群ＧＬ８は、信号線Ｓ３、Ｓ４、Ｓ７、およびＳ８それぞれと電気的に接続される。ＡＮＤ回路Ｇ１から、ロウアドレスラッチ指示信号セット信号ＲＡＬｓｅｔが出力される。ＡＮＤ回路Ｇ２から、ビット線分離指示信号セット信号ＢＬＩｓｅｔが出力される。ＡＮＤ回路Ｇ３から、ビット線イコライズ指示信号セット信号ＢＬＥＱｓｅｔが出力される。ＡＮＤ回路Ｇ４から、ロウアドレスデコードイネーブル信号セット信号ＲＡＤＥｓｅｔが出力される。ＡＮＤ回路Ｇ５から、ワード線活性化タイミング指示信号セット信号ＺＲＸＴｓｅｔが出力される。ＡＮＤ回路Ｇ６から、センスアンプ活性化信号セット信号ＳＯＦｓｅｔが出力される。ＡＮＤ回路Ｇ７から、センスアンプ活性化信号セット信号ＳＯＮｓｅｔが出力される。ＡＮＤ回路Ｇ８から、センスアンプ活性化信号セット信号ＺＳＯＰｓｅｔが出力される。これらのＡＮＤ回路Ｇ１〜Ｇ８から出力されるセット信号がＨレベルの活性状態とされると、対応の指示信号が活性状態とされる（アサートされる）。アクティブ信号ＡＣＴは、ＡＮＤ回路Ｇ１、Ｇ２およびＧ４へ与えられている。これらのＡＮＤ回路Ｇ１、Ｇ２およびＧ４から出力される信号ＲＡＬｓｅｔ、ＢＬＩｓｅｔ、およびＲＡＤＥｓｅｔは、ＡＣＴカウンタからのカウントビットＺＣＯ＜０＞、ＺＣＯ＜１＞、ＺＣＯ＜２＞およびＺＣＯ＜３＞を受けている。したがって、アクティブ信号ＡＣＴが与えられると、即座にこれらの信号ＲＡＬｓｅｔ、ＢＬＩｓｅｔおよびＲＡＤＥｓｅｔが活性状態とされ、ロウアドレス信号のラッチおよびデコード動作が開始され、またメモリブロックの切離し動作が実行される。なお、ＡＣＴカウンタは、プリチャージ状態そのカウント値は０にリセットされており、このカウント値ＺＣＯ＜３：０＞は、すべて“１”の状態にある。残りの信号は、対応のカウントビットがすべて“１”とされると、活性状態のＨレベルとされる。
【００７９】
この図７に示すアサートタイミングデコーダアレイ１２において、信号線Ｓ１〜Ｓ９と、ゲート入力信号線グループＧＬ１〜ＧＬ８の交差部、電気的な接続点がプログラムされる。この接続を適当に設定することにより、必要とされるタイミングで容易に内部動作制御信号を活性状態とすることができる。また、この電気的接続位置を変更することにより、容易にこれらの内部動作制御信号の活性化タイミング／非活性化タイミングを調整することができる（ネゲートタイミングデコーダアレイも同様の構成を備えているため）。
【００８０】
この信号線Ｓ１〜Ｓ９とゲート入力信号線グループＧＬ１〜ＧＬ８の接続は、マスク配線により固定的に行なわれてもよく、また制御信号線に応じてその接続ノードが切換えられる構成が用いられてもよい。この構成は、信号線Ｓ１〜Ｓ９とゲート入力信号線グループＧＬ１〜ＧＬ８それぞれの交差部にスイッチングトランジスタを設けておき、制御信号に応じてこれらのスイッチングトランジスタを選択的に導通状態／非導通状態とすることにより、１つのチップで、複数のクロック動作周波数に対応することが可能となる。
【００８１】
なおＡＣＴカウンタ、ＰＣＧカウンタおよびＣＯＬカウンタは、その構成について後に詳細に説明するが、これらはそれぞれアクティブ信号ＡＣＴ、プリチャージ信号ＰＣＧ、リード信号ＤＲＴおよびライト信号ＤＷＴが与えられたときに起動されてカウント動作を行なうバイナリカウンタで構成される。
【００８２】
図８（Ａ）は、図２に示すＤＲＡＭ制御信号発生回路２２に含まれるロウアドレスラッチ指示信号ＲＡＬ発生部の構成を示す図である。各内部動作制御信号に対してこの図８（Ａ）に示す構成と同様の構成が用いられる。図８（Ａ）において、ロウアドレスラッチ指示信号発生部は、図２に示すアサートタイミングデコーダアレイ１２から与えられるロウアドレスラッチ指示信号セット信号ＲＡＬｓｅｔと図２に示すネゲートタイミングデコーダアレイ１６から与えられるロウアドレスラッチリセット信号ＲＡＬｒｓｔおよびロウアドレスラッチ指示信号ＲＡＬを受けるＯＲ／ＡＮＤ複合ゲート２２ａと、複合ゲート２２ａの出力信号をクロック信号Ｐ１の立上がりに同期して取込み出力Ｑから出力するＤフリップフロップ２２ｂを含む。出力Ｑから、ロウアドレスラッチ指示信号ＲＡＬが出力される。複合ゲート２２ａは、等価的に、ロウアドレスラッチ指示信号ＲＡＬおよびロウアドレスラッチ指示信号セット信号ＲＡＬｓｅｔを受けるＯＲゲートと、このＯＲゲートの出力信号とロウアドレスラッチ指示信号リセット信号ＲＡＬｒｓｔを受けるゲート回路を含む。このゲート回路は、信号ＲＡＬｒｓｔがＬレベルでありかつＯＲゲートの出力信号がＨレベルのときにＨレベルの信号を出力する。次にこの図８（Ａ）に示すロウアドレスラッチ指示信号発生部の動作を図８（Ｂ）に示すタイミングチャート図を参照して説明する。
【００８３】
時刻ｔ０において、アクティブ信号ＡＣＴがＨレベルの活性状態とされる。このアクティブ信号ＡＣＴの活性化に応答して、信号ＲＡＬｓｅｔが半クロックサイクルの間Ｈレベルの活性状態とされる（図７参照）。この信号ＲＡＬｓｅｔがＨレベルとされると、信号ＲＡＬｒｓｔはＬレベルであるため、複合ゲート２２ａの出力信号がＨレベルとされる。この期間、クロック信号Ｐ１は、Ｌレベルであり、Ｄフリップフロップの出力信号ＲＡＬはＬレベルを維持する。
【００８４】
時刻ｔ１において、クロック信号Ｐ１が立上がると、Ｄフリップフロップ２２ｂがこの複合ゲート２２ａの出力信号を取込みラッチする。時刻ｔ１において、信号ＲＡＬｓｅｔはＬレベルに低下するが、この複合ゲート２２ａの固有の遅延時間により、複合ゲート２２ａの出力信号はＨレベルであり、したがってＤフリップフロップ２２ｂからの信号ＲＡＬがＨレベルに立上がる。信号ＲＡＬがＨレベルにありかつ信号ＲＡＬｒｓｔがＬレベルにある間、Ｄフリップフロップ２２ｂは、複合ゲート２２ａから与えられるＨレベルの信号をクロック信号Ｐ１に同期して取込みラッチする。したがってこの間、信号ＲＡＬはＨレベルの活性状態とされる。
【００８５】
時刻ｔ２においてプリチャージ信号ＰＣＧが活性状態とされる。ＰＣＧカウンタが動作し、ネゲートタイミングデコーダアレイ１６からのリセット信号ＲＡＬｓｅｔが時刻ｔ３から時刻ｔ４の間の１クロックサイクル期間Ｈレベルとされる。このリセット信号ＲＡＬｒｓｔがＨレベルとなると、複合ゲート２２ａの出力信号がＬレベルとなるが、この複合ゲート２２ａの固有の遅延時間のため、時刻ｔ３から時刻ｔ４においては、Ｄフリップフロップ２２ｂからの信号ＲＡＬはＨレベルを維持している。時刻ｔ４において、クロック信号Ｐ１がＨレベルに立上がると、リセット信号ＲＡＬｒｓｔがＬレベルとなり、複合ゲート２２ａの出力信号がＨレベルとなりかける。しかしながらこの場合も複合ゲート２２ａの遅延時間により、クロック信号Ｐ１の立上がり時点においては、複合ゲート２２ａの出力信号はＬレベルであり、したがってＤフリップフロップ２２ｂから出力される信号ＲＡＬがＬレベルとなる。これにより、以降複合ゲート２２ａの出力信号はＬレベルに保持される。
【００８６】
上述のように、デコーダアレイからのセット信号およびリセット信号に従って、クロック信号Ｐ１に従って内部動作制御信号の活性／非活性を正確に制御することができる。
【００８７】
図９は、ロウ系コマンド禁止信号ＲＩＮＨ発生部の構成の一例を示す図である。図９において、ＲＩＮＨ発生部は、ＡＣＴカウンタの出力ビットＺＣＯ＜０＞〜ＺＣＯ＜３＞を受けるＮＡＮＤ回路６２と、ＰＣＧカウンタの出力カウント値ＺＣＯ＜０＞〜ＺＣＯ＜２＞を受けるＮＡＮＤ回路６４と、ＮＡＮＤ回路６２および６４の出力信号を受けるＯＲ回路６６を含む。ＮＡＮＤ回路６２は、ＡＣＴカウンタのカウント値が０のとき、すなわちビットＺＣＯ＜０＞〜ＺＣＯ＜３＞がすべて“１”のときにＬレベルの信号を出力する。一方、ＮＡＮＤ回路６４は、ＰＣＧカウンタのカウント値が０のとき、すなわちビットＺＣＯ＜０＞〜ＺＣＯ＜２＞がすべて“１”のときにＬレベルの信号を出力する。したがって、ロウ系コマンド禁止信号ＲＩＮＨは、ＡＣＴカウンタのカウント値が“０”にありかつＰＣＧカウンタのカウント値が“０”のときにのみＬレベルの非活性状態とされ、ロウ系コマンド入力は、許可される。すなわちＮＡＮＤ回路６２が、ＲＡＳアクティブ期間ｔＲＡＳにおけるロウ系コマンドの禁止期間を決定し、ＮＡＮＤ回路６４が、ＲＡＳプリチャージ時間ｔＲＰの期間のロウ系コマンドの入力を禁止する。
【００８８】
この図９に示すＲＩＮＨ発生部の構成において、ＮＡＮＤ回路６２および６４は、デコーダアレイ内に含まれ、ＯＲ回路６６のみがＤＲＡＭ制御信号発生回路に含まれるように構成されてもよい。
【００８９】
図１０は、コラム系コマンド禁止信号ＣＩＮＨ発生部の構成の一例を示す図である。図１０において、ＣＩＮＨ信号発生部は、ＰＣＧカウンタの出力カウントビットＺＣＯ＜０＞〜ＺＣＯ＜２＞を受ける３入力ＮＡＮＤ回路７１と、ＡＣＴカウンタの出力カウントビットＣＯ＜１＞およびＣＯ＜２＞を受けるＮＡＮＤ回路７２と、ＡＣＴカウンタの出力カウントビットＣＯ＜３＞とＡＮＤ回路７２の出力を受ける２入力ＮＯＲ回路７３と、ＮＡＮＤ回路７１の出力信号とＮＯＲ回路７３の出力信号を受けるＡＮＤ回路７４を含む。ＡＮＤ回路７２およびＮＯＲ回路７３は、複合ゲートで構成されてもよい。
【００９０】
この図１０に示す構成の場合、ＮＡＮＤ回路７１は、ＰＣＧカウンタのカウント値が“０”のとき、すなわちカウントビットＺＣＯ＜０＞〜ＺＣＯ＜２＞がすべて“１”のときにＬレベルの信号を出力する。ＡＮＤ回路７２は、ＡＣＴカウンタのカウントビットＣＯ＜１＞およびＣＯ＜２＞がともに“１”のときにＨレベルの信号を出力する。ＮＯＲ回路７３は、そのＡＮＤ回路７２の出力信号およびＡＣＴカウンタのカウントビットＣＯ＜３＞の一方がＨレベルのときにＬレベルの信号を出力する。したがって、ＮＯＲ回路７３からは、ＡＣＴカウンタのカウント値が６以上のときにＬレベルの信号が出力される。したがって、ＰＣＧカウンタのカウント値が“０”のときまたはＡＣＴカウンタのカウント値が６〜１１のときにこのコラム系コマンド禁止信号ＣＩＮＨがＬレベルの非活性状態とされる。
【００９１】
なお上述の説明において、ＡＣＴカウンタは、カウント値が１１に到達すると０にそのカウント値がリセットされ、またＰＣＧカウンタもそのカウント値が５に到達すると次のサイクルでは０にリセットされるように構成されている。別の構成のカウンタが用いられる場合、当然、ロウ系コマンド禁止信号ＲＩＮＨおよびコラム系コマンド禁止信号ＣＩＮＨを発生する部分の回路構成は応じて異なる。
【００９２】
コラム動作完了信号ＣＯＬｅｎｄは、コラム系の動作が完了したことを示している。ＣＯＬカウンタのカウント値が“５”のときに信号ＣＯＬｅｎｄが発生されればよい。プリアンプイネーブル信号ＰＡＥが非活性状態とされ、内部のプリアンプはラッチ状態とされており、有効データが出力されている（データ読出時）。データ書込時においては、次のコマンドを与えてもよいことをメモリコントローラに知らせる信号となる。
【００９３】
［実施の形態２］
図１１は、この発明の実施の形態２に従うＤＲＡＭの内部動作制御信号発生部の構成を概略的に示すブロック図である。図１１において、内部動作制御信号発生部は、アクティブ信号ＡＣＴおよびプリチャージ信号ＰＣＧに応答してカウント動作が規定され、２相の互いに重り合わないクロック信号Ｐ１およびＰ２に従ってカウント動作を行なうＲｏｗカウンタ１１０と、読出動作指示信号（リードコマンド）ＤＲＴまたは書込動作指示信号（ライトコマンド）ＤＷＴに従って起動され、２相の互いに重り合わないクロック信号Ｐ１およびＰ２をカウントするＣｏｌカウンタ１２０と、Ｒｏｗカウンタ１１０およびＣｏｌカウンタ１２０の出力カウント値に従って内部動作制御信号を発生するＤＲＡＭ制御信号発生回路１３０を含む。
【００９４】
この図１１に示す構成においては、内部行選択動作に関連する制御信号（アレイ活性化／非活性化に関連する制御信号）は、アクティブ信号ＡＣＴおよびプリチャージ信号ＰＣＧに従ってカウント動作が調整されるＲｏｗカウンタ１１０から出力される。列選択に関連する動作に対する制御信号は列選択動作を指定する信号（読出動作指示信号（リードコマンド）または書込動作指示信号（ライトコマンド））に応答して起動されるＣｏｌカウンタ１２０のカウント値に従って発生される。ＤＲＡＭ制御信号発生回路１３０は、これらのカウント値をデコードして内部動作制御信号を発生する。
【００９５】
図１２は、図１１に示すＲｏｗカウンタ１１０の具体的構成を示す図である。図１２において、Ｒｏｗカウンタ１１０は、初段のジョンソンカウンタを構成するＤフリップフロップＦＦ１＜０＞−ＦＦ１＜４＞と、これらのフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞の出力信号ＣＯ１＜０＞〜ＣＯ１＜４＞をクロック信号Ｐ２に同期して取込みカウント値ＣＯ２＜０＞〜ＣＯ２＜４＞を出力するＤフリップフロップＦＦ２＜０＞〜ＦＦ２＜４＞を含む。ＤフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞は、クロック信号Ｐ１に同期して動作する。これらのＤフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞のデータ入力部には、複合ゲートＦＧ０〜ＦＧ４がそれぞれ設けられる。
【００９６】
このＲｏｗカウンタ１１０は、さらに、内部カウント値ＺＣＯ１＜０＞，ＺＣＯ１＜１＞，ＺＣＯ１＜２＞，ＣＯ１＜３＞およびＣＯ１＜４＞を受けるＡＮＤ回路１１２と、内部カウントビットＺＣＯ１＜０＞，ＣＯ１＜１＞，ＣＯ１＜２＞，ＣＯ１＜３＞およびＣＯ１＜４＞とプリチャージ信号ＰＣＧを受けるゲート回路１１４と、このゲート回路１１４の出力信号を受けるインバータ１１６を含む。ＡＮＤ回路１１２からリセット信号Ｒｅｓｅｔが出力され、フリップフロップＦＦ１＜０＞−ＦＦ１＜４＞の出力カウントビットＣＯ１＜０＞−ＣＯ１＜４＞の値が“０”にリセットされる。
【００９７】
複合ゲートＦＧ０は、カウントビットＣＯ１＜０＞とゲート回路１１４からのウエイト信号Ｗａｉｔを受けるＡＮＤゲートと、カウントビットＣＯ１＜０＞とカウントビットＺＣＯ１＜４＞を受けるＡＮＤゲートと、アクティブ信号ＡＣＴとカウントＺＣＯ１＜４＞を受けるＡＮＤゲートと、これらの３つのＡＮＤゲートの出力信号を受けるＯＲゲートを含む構成と等価である。ＯＲゲートの出力信号がフリップフロップＦＦ１＜０＞のデータ入力Ｄで与えられる。
【００９８】
複合ゲートＦＧ１は、カウントビットＣＯ１＜１＞を受ける真入力と、インバータ１１６の出力信号を受ける補の入力を有するＡＮＤゲートと、カウントＣＯ１＜１＞とインバータ１１６の出力信号を受けるＡＮＤゲートと、それらのＡＮＤゲートの出力信号を受けるＯＲゲートを含む構成と等価である。ＯＲゲートの出力信号がフリップフロップＦＦ１＜１＞のデータ入力Ｄへ与えられる。
【００９９】
複合ゲートＦＧ２は、カウントビットＣＯ１＜２＞を受ける真入力とインバータ１１６の出力信号を受ける補の入力を有するＡＮＤゲートと、カウントビットＣＯ１＜１＞およびインバータ１１６の出力信号を受けるＡＮＤゲートと、これらのゲートの出力信号を受けるＯＲゲートを含む。
【０１００】
複合ゲートＦＧ３は、カウントビットＣＯ１＜３＞を受ける真入力と、インバータ１１６の出力信号を受ける補の入力を有するＡＮＤゲートと、カウントビットＣＯ１＜２＞とインバータ１１６の出力信号を受けるＡＮＤゲートと、これらのＡＮＤゲートの出力信号を受けるＯＲゲートを含む構成と等価である。ＯＲゲートの出力信号がＤフリップフロップＦＦ１＜３＞のデータ入力Ｄへ与えられる。
【０１０１】
複合ゲートＦＧ４は、カウントビットＣＯ１＜４＞を受ける真入力とインバータ１１６の出力信号を受ける補入力を有するＡＮＤゲートと、カウントビットＣＯ１＜３＞とインバータ１１６の出力信号を受けるＡＮＤゲート、これらのゲートの出力信号を受けるＯＲゲートを含む構成と等価である。この複合ゲートＦＧ４のＯＲゲートの出力信号がＤフリップフロップＦＦ１＜４＞のデータ入力Ｄへ与えられる。
【０１０２】
ＡＮＤ回路１１２は、Ｄ−フリップフロップＦＦ１＜４＞−ＦＦ１＜０＞のカウント値ＣＯ１＜４：０＞が＜０００１１＞となるとリセット信号ＲｅｓｅｔをＨレベルとする。ゲート回路１１４は、プリチャージ信号ＰＣＧがＨレベルになれば、ウエイト信号ＷａｉｔをＬレベルの非活性状態とする。プリチャージ信号ＰＣＧがＬレベルにあり、かつカウントビットＣＯ１＜４：０＞が＜１１１１０＞のときに、ウエイト信号ＷａｉｔがＨレベルの活性状態とされる。このウエイト信号ＷａｉｔがＨレベルの活性状態とされると、複合ゲートＦＧ１〜ＦＧ４は、インバータ１１６の出力信号に従って、常時対応のＤフリップフロップの出力するカウントビットＣＯ１＜１＞〜ＣＯ１＜４＞を選択してその対応のフリップフロップのデータ入力Ｄへ与える。したがってこのウエイト信号ＷａｉｔがＨレベルの活性状態においては、ＤフリップフロップＦＦ１＜１＞−ＦＦ１＜４＞はその出力カウント値を維持し続ける。ＤフリップフロップＦＦ１＜０＞においては、ウエイト信号ＷａｉｔがＨレベルのときには、同様、自身の出力カウントＣＯ１＜０＞を選択してデータ入力Ｄへ与える。
【０１０３】
アクティブ信号ＡＣＴが与えられると（活性状態とされると）、ＤフリップフロップＦＦ１＜０＞がクロック信号Ｐ１の立上がりに同期してそのカウント値ＣＯ１＜０＞を“１（Ｈレベル）”に立上げる。これよりカウント動作が開始される。このカウント動作が行なわれ、カウント値が所定値に到達するまで順次カウント動作が行なわれる。このウエイト信号ＷａｉｔがＬレベルのときには、複合ゲートＦＧ０〜ＦＧ４は、それぞれ前段のＤフリップフロップの出力カウントを選択している。ただし、初段のフリップフロップＦＦ１＜０＞は、カウントビットＣＯ１＜０＞とカウントＺＣＯ１＜４＞の論理積の結果をそのデータ入力Ｄへ与える。この構成において、ＤフリップフロップＦＦ１＜０＞−ＦＦ１＜４＞はジョンソンカウンタを構成し、ＤフリップフロップＦＦ１＜０＞−ＦＦ１＜４＞の出力カウントＣＯ１＜０＞〜ＣＯ１＜４＞の１つのビットのみがその状態を変化させ、残りのビットはその前のサイクルの状態を維持する。
【０１０４】
次段のＤフリップフロップＦＦ２＜０＞〜ＦＦ２＜４＞は、それらのジョンソンカウンタを構成するＤフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞の出力信号をクロック信号Ｐ２に同期して取込んでカウント値ＣＯ２＜０＞−ＣＯ２＜４＞を出力している。したがって、これらのＤフリップフロップＦＦ２＜０＞〜ＦＦ２＜４＞は、ジョンソンカウンタのカウント値を半クロックサイクル遅延させて伝達する機能を備えている。クロック信号Ｐ１に同期して動作するＤフリップフロップ（ジョンソンカウンタ）ＦＦ１＜０＞〜ＦＦ１＜４＞およびクロック信号Ｐ２に同期して動作するＤフリップフロップＦＦ２＜０＞〜ＦＦ２＜４＞の出力カウント値を使用することにより、半クロックサイクルで内部動作制御信号の活性／非活性タイミングを設定することができ、内部動作の制御タイミングをより最適化することができる。
【０１０５】
図１３は、図１２に示すジョンソンカウンタ（Ｄフリップフロップ）ＦＦ１＜０＞〜ＦＦ１＜４＞の出力カウント値ＣＯ１＜０＞〜ＣＯ１＜４＞の状態遷移を示す。この図１３に示す状態遷移はクロック信号Ｐ１に従って生じる。以下、図１３を参照してこの図１２に示すジョンソンカウンタ（フリップフロップ）ＦＦ１＜０＞〜ＦＦ１＜４＞の動作について簡単に説明する。
【０１０６】
リセット状態においては、ジョンソンカウンタの出力カウントＦＦ１＜４：０＞はすべて“０”にある。アクティブ信号ＡＣＴがＬレベルの間、このリセット状態を維持する。アクティブ信号ＡＣＴがＨレベルとされると、初段のフリップフロップＦＦ１＜０＞のデータ入力Ｄへ与えられる信号がＨレベルとなる（複合ゲートＦＧ０はアクティブ信号ＡＣＴとビットＺＣＯ１＜４＞を受けている）。したがってカウントビットＣＯ１＜０＞が“１”に変化する。このアクティブ信号ＡＣＴは、複合ゲートＦＧ０へ与えられているだけであり、残りのフリップフロップＦＦ１＜１＞〜ＦＦ１＜４＞の出力状態は変化しない。次のクロックサイクルにおいて、アクティブ信号ＡＣＴはＬレベルに復帰している。カウントビットＺＣＯ１＜４＞はＨレベルであり、カウントＣＯ１＜０＞もＨレベルであり、フリップフロップＦＦ１＜０＞の出力カウントＣＯ１＜０＞は再び“１”を維持する。一方、次段のフリップフロップＦＦ１＜１＞は、ウエイト信号ＷａｉｔがＬレベルであるため、このカウントビットＣＯ１＜０＞を選択してＯＲゲートを介してデータ入力Ｄに受ける。したがって、カウントビットＣＯ１＜１＞が“１”に変化する。以降この動作が繰返され、カウントビットＣＯ１＜２＞，ＣＯ１＜３＞およびカウントビットＣＯ１＜４＞が順次１へ変化する。次のクロックサイクルにおいては、カウントビットＺＣＯ１＜４＞が“０”となるため、複合ゲートＦＧ０の出力信号は“０”となり（ウエイト信号ＷａｉｔはＬレベルである）、したがってカウントビットＣＯ１＜０＞のみが“０”に変化する。
【０１０７】
この状態において、プリチャージ信号ＰＣＧがＬレベルにあれば、ゲート回路１１４からのウエイト信号ＷａｉｔがＨレベルに立上がり、インバータ１１６の出力信号がＬレベルに立下がる。これにより、プリチャージ信号ＰＣＧがＬレベルにある間、ＤフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞は、対応の複合ゲートＦＧ０〜ＦＧ４を介して自身の出力カウンタＣＯ１＜０＞〜ＣＯ１＜４＞をその対応のデータ入力Ｄに受けるため、各カウントビットＣＯ１＜０＞〜ＣＯ１＜４＞は変化しない。
【０１０８】
プリチャージ信号ＰＣＧがＨレベルとされ、プリチャージ動作が指定されると、ウエイト信号ＷａｉｔがＬレベルとされ、カウントウエイト動作状態が解放される。この状態において、再びジョンソンカウンタがカウント動作を開始し、前段（下位ビット側の）のフリップフロップのカウント値が順次伝達される。カウントビットＣＯ１＜２＞，ＣＯ１＜１＞およびＣＯ１＜０＞の値が“０”となると、ＡＮＤ回路１１２からのリセット信号Ｒｅｓｅｔが活性状態とされ、カウントビットＣＯ１＜０＞〜ＣＯ１＜４＞はすべて“０”にリセットされ、ジョンソンカウンタは初期状態に復帰する。
【０１０９】
上述のように、カウント動作時ジョンソンカウンタのカウント値はすべて１ビットずつ変化している。したがって、このジョンソンカウンタのカウント値を用いて内部動作制御信号を発生する場合、ＡＮＤゲートまたはＯＲゲートを用いて発生すれば、その一方入力の論理は変化しないため、両入力が同時に変化するときに生じるハザード（不安定な入力信号により誤った出力信号が出力される状態）が防止され、安定に内部動作制御信号を発生することができる。リセット状態時においては、複数のＤフリップフロップ（図１２に示す実施例においては、フリップフロップＦＦ１＜３＞およびＦＦ１＜４＞）が同時にリセットされる。しかしながらこの場合においても、内部動作制御信号をＡＮＤ回路またはＯＲ回路を用いて発生することにより、この複数の同時にリセットされるフリップフロップの出力カウントビットのみならず他のカウントビットとの論理をとることにより、ハザードフリーの内部動作制御信号を出力することができる。
図１４は、ロウ系の内部制御信号発生シーケンスを示すタイミングチャート図である。以下、図１４を参照して、ロウ系内部制御信号発生シーケンスについて説明する。図１４において，Ｐ１用Ｒｏｗカウンタは、図１２に示すＤフリップフロップＦＦ１＜４＞〜ＦＦ１＜０＞に対応し、Ｐ２用Ｒｏｗカウンタは、図１２に示すＤフリップフロップＦＦ２＜４＞〜ＦＦ２＜０＞に対応する。
【０１１０】
時刻ｔ０以前においては、ＤＲＡＭはプリチャージ状態にあり、制御信号ＲＩＮＨ、ＲＡＬ、ＲＡＤＥ、ＳＯＦおよびＳＯＮはそれぞれＬレベルにあり、また制御信号ＣＩＮＨおよびＢＬＩ、ＢＬＥＱおよびＺＳＯＰはＨレベルにある。これにより、ＤＲＡＭアレイにおいては、メモリブロックの各列は対応のセンスアンプ帯に接続されており、中間電位にプリチャージされている。ロウ系コマンドの入力およびコラム系コマンドの入力は許可されている。
【０１１１】
Ｐ１用ＲｏｗカウンタおよびＰ２用Ｒｏｗカウンタのカウント値はともに０にリセットされている。
【０１１２】
時刻ｔ０において、アクティブ信号ＡＣＴが与えられると、時刻ｔ１におけるクロック信号Ｐ１の立上がりに同期して（またはクロック信号Ｐ２の立下がりに同期して）制御信号ＲＩＮＨ、ＲＡＬおよびＲＡＤＥがＨレベルの活性状態とされる。これにより、以降のロウ系コマンドの入力が禁止され、また外部から与えられたアドレス信号がラッチされて次いでデコードされる。制御信号ＢＬＩがＨレベルまたはＬレベルとされ、選択メモリブロックがセンスアンプ帯に接続された状態を維持し、一方、この選択メモリブロックと対をなす非選択メモリブロックが対応のセンスアンプ帯から切離される。非選択メモリブロック対は対応のセンスアンプに接続される。
【０１１３】
時刻ｔ２において、Ｐ２用Ｒｏｗカウンタのカウント値がクロック信号Ｐ２の立上がりに同期して１増分され、応じて制御信号ＢＬＥＱがＬレベルの非活性状態とされる。これにより、ＤＲＡＭアレイにおいて、（選択メモリブロック）ビット線のプリチャージが停止する。
【０１１４】
時刻ｔ３において、Ｐ１用Ｒｏｗカウンタのカウントが１ビット変化され、応じてワード線タイミング規定信号ＺＲＸＴがＬレベルの活性状態とされ、選択ワード線上へ活性状態のワード線駆動信号が伝達される。
【０１１５】
時刻ｔ４において、Ｐ２用Ｒｏｗカウンタのカウント値が１増分され（クロック信号Ｐ２の立上がりに同期して）、センスアンプ活性化信号ＳＯＦがＨレベルの活性状態とされ、センスアンプが緩やかにセンス動作を開始する。
【０１１６】
時刻ｔ５においてＰ１用Ｒｏｗカウンタのカウント値がクロック信号Ｐ１の立上がりに同期してそのカウントが１ビット変化され、応じてセンスアンプ活性化信号ＳＯＮがＨレベルの活性状態とされ、センスアンプ帯が高速でセンス動作を行なう。
【０１１７】
時刻ｔ６において、クロック信号Ｐ２がＨレベルへ立上がると、Ｐ２用Ｒｏｗカウンタのカウントがまた１ビット変化され、センスアンプ活性化信号ＺＳＯＰがＬレベルの活性状態とされ、ＤＲＡＭにおいて、ビット線電位のプルアップが行なわれる。
【０１１８】
時刻ｔ７において、クロック信号Ｐ１の立上がりに同期してＰ１用Ｒｏｗカウンタのカウントが１ビット変化され、応じてコラム系コマンド禁止信号ＣＩＮＨがＬレベルの非活性状態とされ、コラム系コマンドの入力が許可される。以降、後に説明する列選択のための制御信号（コマンド）が与えられ、列選択動作が行なわれる。
【０１１９】
時刻ｔ８において、クロック信号Ｐ１がＨレベルへ立上がると、Ｐ１用Ｒｏｗカウンタのカウント値が変化し、応じてウエイト信号ＷａｉｔがＨレベルの活性状態とされ、またロウ系コマンド禁止信号ＲＩＮＨがＬレベルに立下がる。以降時刻ｔ１０まで、プリチャージ信号ＰＣＧが与えられない期間、Ｐ１用ＲｏｗカウンタおよびＰ２用Ｒｏｗカウンタは、そのカウント値を維持する。
【０１２０】
したがって、時刻ｔ９において、クロック信号Ｐ１がＨレベルに立上がっても、Ｐ１用Ｒｏｗカウンタのカウント値が変化しない。
【０１２１】
時刻ｔ１０において、プリチャージ信号ＰＣＧがＨレベルに立上がると、ウエイト信号ＷａｉｔがＬレベルの非活性状態とされ、時刻ｔ１１において、クロック信号Ｐ１の立上がりに同期して、Ｐ１用Ｒｏｗカウンタのカウントが１ビット０へ変化され、ロウ系コマンド禁止信号ＲＩＮＨが再びＨレベルの活性状態とされる。この時刻ｔ１１において、ワード線駆動タイミング規定信号ＺＲＸＴがＨレベルの非活性状態とされて、選択状態とされたワード線が非選択状態へと駆動される。またコラム系コマンド禁止信号ＣＩＮＨが再びＨレベルの活性状態とされ、コラム系コマンド（制御信号）の入力が禁止される。
【０１２２】
時刻ｔ１２において、クロック信号Ｐ２がＨレベルへ立上がると、Ｐ２用Ｒｏｗカウンタのカウントの１ビットが０に変化され、応じてビット線分離指示信号ＢＬＩがＨレベルに復帰し、メモリブロックがすべてセンスアンプ帯に接続される。また、センスアンプ活性化信号ＳＯＦおよびＳＯＮおよびＺＳＯＰがそれぞれ非活性状態となる。
【０１２３】
時刻ｔ１３において、クロック信号Ｐ１がＨレベルに立上がると、Ｐ１用Ｒｏｗカウンタのカウント値が変化し、制御信号ＲＡＬおよびＲＡＤＥが非活性状態となり、またビット線イコライズ指示信号ＢＬＥＱがＨレベルとなる。これにより、ＤＲＡＭメモリアレイにおいて、ビット線のプリチャージ／イコライズが行なわれ、また新たなアドレス信号の入力が許可され、またロウデコーダのデコード動作が禁止される。
【０１２４】
時刻ｔ１４において、クロック信号Ｐ２が立上がると、Ｐ２用Ｒｏｗカウンタのカウント値が変化し、時刻ｔ１５において、クロック信号Ｐ１の立上がりに同期して、リセット信号が出力され、Ｐ１用Ｒｏｗカウンタのカウント値が“０”（１０進）にリセットされ、次いで時刻ｔ１６において、Ｐ２用Ｒｏｗカウンタのカウント値も“０”（１０進）にリセットされる。
【０１２５】
時刻ｔ１から時刻ｔ８の期間がＲＡＳアクティブ期間ｔＲＡＳであり、時刻ｔ１ないし時刻ｔ７の期間がＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤであり、時刻ｔ１１ないし時刻ｔ１５の期間が、ＲＡＳプリチャージ時間ｔＲＰである。
【０１２６】
図１４に示すように、各制御信号の活性／非活性タイミングは、２相のクロック信号Ｐ１およびＰ２を用いることにより、半クロックサイクルで調整することができ、内部動作タイミングを最適化することができ、高速動作が可能となる。
【０１２７】
図１５は、アクティブ信号ＡＣＴおよびプリチャージ信号ＰＣＧが与えられたときのＤフリップフロップＦＦ１＜４＞〜ＦＦ１＜０＞の出力カウントビットＣ０１＜４＞〜ＣＯ１＜０＞の変化態様を示すタイミングチャート図である。図１５に示すように、時刻ｔ０から時刻ｔ４のそれぞれのクロック信号Ｐ１の立上がりに同期してカウントビットＣＯ１＜０＞〜ＣＯ１＜４＞が順次Ｈレベルに立上がる。時刻ｔ５において、クロック信号Ｐ１の立上がりに同期して、カウントビットＣＯ１＜０＞が“０”に立下がる。プリチャージ信号ＰＣＧが与えられると、時刻ｔ７において、カウントビットＣＯ１＜１＞が“０”に変化し、時刻ｔ８において、クロック信号Ｐ１の立上がりに同期して、カウントビットＣＯ１＜２＞が“０”に立下がり、時刻ｔ９において、リセット信号が活性状態とされ、カウントビットＣＯ１＜３＞およびＣＯ１＜４＞がともに“０”に変化する。
【０１２８】
このカウントビットＣＯ１＜４＞〜ＣＯ１＜０＞の状態を見ることにより、ロウ系コマンド禁止信号ＲＩＮＨ、コラム系コマンド禁止信号ＣＩＮＨを発生するための論理ゲートを形成することができる。すなわち、ロウ系コマンド禁止信号ＲＩＮＨは時刻ｔ０〜ｔ５およびｔ７〜ｔ９の間Ｈレベルとされる。コラム系コマンド禁止信号ＣＩＮＨは、時刻ｔ３ないしｔ７の間Ｌレベルとされる。
【０１２９】
図１６は、ロウ系コマンド禁止信号ＲＩＮＨを発生する部分の構成を示す図である。図１６において、ロウ系コマンド禁止信号発生部は、ＤフリップフロップＦＦ１＜３＞およびＦＦ１＜１＞の出力カウントビットＣＯ１＜３＞およびＺＣＯ１＜１＞を受けるＡＮＤゲート１２１ａと、ＡＮＤゲート１２１ａの出力信号とカウントビットＣＯ１＜０＞を受ける２入力ＯＲゲート１２１ｂを含む。このＡＮＤゲート１２１ａおよびＯＲゲート１２１ｂは、複合ゲートとして構成される。ＡＮＤゲート１２１ａは、ＲＡＳプリチャージ時間ｔＲＰの間、ロウ系コマンド禁止信号ＲＩＮＨをＨレベルの活性状態とし、ＯＲゲート１２１ｂは、ＲＡＳアクティブ期間ｔＲＡＳの間、ロウ系コマンド禁止信号ＲＩＮＨをＨレベルの活性状態とする。図１６において、カウントビットＣＯ１＜３＞に変えて、カウントビットＣＯ１＜４＞が用いられてもよい。
【０１３０】
図１７は、コラム系コマンド禁止信号ＣＩＮＨ発生部の構成を示す図である。図１７において、コラム系コマンド禁止信号発生部は、カウントビットＺＣＯ１＜３＞およびＺＣＯ１＜１＞を受ける２入力ＯＲゲート１２２で構成される。図１５に示すように、コラム系コマンド禁止信号ＣＩＮＨは、時刻ｔ３ないし時刻ｔ７の間Ｌレベルとされる。この期間は、カウントビットＺＣＯ１＜１＞およびＺＣＯ１＜３＞がともに“０”である。すなわち、カウントビットＣＯ１＜１＞およびＣＯ１＜３＞はともにＨレベル（“１”）レベルになる。したがって、カウントビットＺＣＯ１＜１＞およびＺＣＯ１＜３＞の論理和をとることにより、図１５に示す時刻ｔ３ないし時刻ｔ７の間コラム系コマンド禁止信号ＣＩＮＨはＬレベルとなる。
【０１３１】
図１８は、センスアンプ活性化信号ＳＯＮを発生する部分の構成を示す図である。図１８において、センスアンプ活性化信号発生部は、モード指定信号Ｃ（Ｈ／Ｌ）とカウントビットＣＯ１＜２＞を受けるＡＮＤゲートＡＧ１と、カウントビットＣＯ１＜２＞およびＣＯ２＜１＞を受けるＡＮＤゲートＡＧ２と、モード指定信号Ｃ（Ｈ／Ｌ）とカウントビットＣＯ１＜１＞を受けるＡＮＤゲートＡＤ３と、ＡＮＤゲートＡＤ１〜ＡＤ３の出力信号を受けるＯＲゲートＯＧ１を含む。これらのゲートＡＧ１〜ＡＧ３およびＯＧ１は、複合ゲートとして構成され、ＯＲゲートＯＧ１からセンスアンプ活性化信号ＳＯＮが出力される。
【０１３２】
モード指定信号Ｃ（Ｈ／Ｌ）は、ＨレベルまたはＬレベルに設定される。モード指定信号Ｃ（Ｈ／Ｌ）がＨレベルに指定されると、このセンスアンプ活性化信号発生部は、カウントビットＣＯ１＜２＞およびＣＯ１＜１＞の論理和をとる論理ゲートとして作用し、一方、モード指定信号Ｃ（Ｈ／Ｌ）がＬレベルに設定されると、このセンスアンプ活性化信号発生部は、カウントビットＣＯ１＜２＞およびＣＯ２＜１＞の論理積をとる論理ゲートとして機能する。したがって、このモード指定信号Ｃ（Ｈ／Ｌ）の論理レベルを指定することにより、センスアンプ活性化信号ＳＯＮの活性化タイミングを調整することができる。また、カウントビットＣＯ１＜２＞およびＣＯ２＜１＞の様に、それぞれクロック信号Ｐ１およびＰ２に従って変化するカウントビットを利用することにより、センスアンプ活性化信号ＳＯＮの活性化タイミングは、クロック信号Ｐ１およびＰ２の半クロックサイクルで調整することができる。このモード指定信号Ｃ（Ｈ／Ｌ）は、装置製造時において、ボンディングワイヤまたはマスク配線などにより、固定的に設定されてもよく、また後に詳細に説明するように、ソフトウェアにより設定されてもよい（レジスタ内にモード指定ビットを格納することによりこのモード指定信号Ｃ（Ｈ／Ｌ）の論理レベルを設定する）。この図１８に示すような複合ゲートを利用することにより、モード指定信号Ｃ（Ｈ／Ｌ）に従って、内部動作制御信号の活性／非活性タイミングをクロック信号Ｐ１およびＰ２の動作周波数に応じて設定することができ、１つのチップで、複数の動作サイクルに応じて最適に動作する複数種類のＤＲＡＭを実現することができる。
【０１３３】
図１９（Ａ）は、図１１に示すＣｏｌカウンタの具体的構成を示す図である。図１９（Ａ）において、Ｃｏｌカウンタ１２０は、クロック信号Ｐ１に同期してカウント動作を行なうＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞と、クロック信号Ｐ２に同期してこれらのＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞の出力カウントビットＣＯ１＜１＞およびＣＯ１＜０＞を取込みラッチして出力するＤフリップフロップＣＦＦ２＜１＞およびＣＦＦ２＜０＞と、読出動作指示信号（リードコマンド）ＤＲＴと書込動作指示信号（ライトコマンド）ＤＷＴを受けるＯＲ回路１２５と、ＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞の出力カウントビットＣＯ１＜１＞およびＣＯ１＜０＞を受けるＡＮＤ回路１２７を含む。
【０１３４】
ＤフリップフロップＣＦＦ１＜０＞は、ＡＮＤ回路１２７の出力するリセット信号Ｒｅｓｅｔを受けるリセット入力Ｒと、複合ゲートＦＧＣの出力信号を受けるデータ入力Ｄと、カウントビットＣＯ１＜０＞およびＺＣＯ１＜０＞を出力する出力ＱおよびＺＱを含む。ＤフリップフロップＣＦＦ１＜１＞は、ＡＮＤ回路１２７からのリセット信号Ｒｅｓｅｔを受けるリセット入力Ｒと、カウントビットＣＯ１＜０＞を受けるデータ入力Ｄと、カウントビットＣＯ１＜１＞およびＺＣＯ１＜１＞を出力する出力ＱおよびＺＱを含む。複合ゲートＦＧＣは、カウントビットＣＯ１＜０＞とＯＲ回路１２５の出力信号を受けるＯＲ回路と、このＲＯゲートの出力信号とカウントビットＺＣＯ１＜１＞を受けるＡＮＤ回路を含む構成と等価である。
【０１３５】
Ｃｏｌカウンタ１２０は、さらに、クロック信号Ｐ１に同期して、データ読出指示信号ＤＲＴを取込むＤフリップフロップＦＦ１Ｒと、クロック信号Ｐ１に同期して、データ書込指示信号ＤＷＴを取込むＤフリップフロップＦＦ１Ｗと、クロック信号Ｐ２に同期して、ＤフリップフロップＦＦ１ＲおよびＦＦ１Ｗの出力信号Ｏ１ＲおよびＯ１Ｗをそれぞれ取込みラッチしてかつ出力するＤフリップフロップＦＦ２ＲおよびＦＦ２Ｗを含む。これらのフリップフロップＦＦ１Ｒ、ＦＦ２Ｒ、ＦＦ１ＷおよびＦＦ２Ｗは、列選択動作が、データ読出のために行なわれるか、データ書込のために行なわれるかを示す。すなわち、読出動作指示信号ＤＲＴが与えられたときには、プリアンプイネーブル信号ＰＡＥが活性状態とされ、一方、データ書込指示信号ＤＷＴが与えられたときには、ライトドライバイネーブル信号ＷＤＥが活性状態とされる。
【０１３６】
図１９（Ｂ）は、この図１９（Ａ）に示すＣＯＬカウンタの出力カウントの状態遷移を示す図である。次に動作について簡単に説明する。
【０１３７】
読出動作指示信号ＤＲＴまたは書込動作指示信号ＤＷＴが与えられると、複合ゲートＦＧＣの出力信号がＨレベルとなり、ＤフリップフロップＣＦＦ１＜０＞の出力するカウントビットＣＯ１＜０＞がクロック信号Ｐ１の立上がりに同期してＨレベル（“１”）に立上がる。一方ＤフリップフロップＣＦＦ１＜１＞においては、クロック信号Ｐ１の立上がり時において、カウントビットＣＯ１＜０＞は、Ｌレベル（“０”）であり、出力カウントビットＣＯ１＜１＞は変化せず、“０”の状態を維持する。ここで、リセット状態時において、カウントビットＣＯ１＜１＞およびＣＯ１＜０＞はともに“０”の状態に保持されている。
【０１３８】
次いでクロック信号Ｐ１が与えられると、ＤフリップフロップＣＦＦ１＜１＞のカウントビットＣＯ１＜１＞が“１”に変化する。次のクロックサイクルにおいて、ＡＮＤ回路１２７の出力信号ＲｅｓｅｔがＨレベルとされ、ＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞がリセットされ、カウントビットＣＯ１＜１＞およびＣＯ１＜０＞が“０”にリセットされる。
【０１３９】
ＤフリップフロップＦＦ１Ｒは、読出動作指示信号ＤＲＴが与えられると、その出力Ｏ１Ｒを“Ｈ”レベルとし、ＤフリップフロップＦＦ１Ｗは、データ書込指示信号ＤＷＴが与えられると、その出力Ｏ１Ｗを“Ｈ”レベルとする。
【０１４０】
この図１９（Ａ）に示す構成において、リセット時において、複数のフリップフロップが同時にリセット状態とされる。しかしながら、内部動作制御信号は、これらのカウントビットの逆方向に変化するカウントビットを受けるＡＮＤ回路またはＯＲ回路を用いて内部動作制御信号を発生するように構成することにより、複数のフリップフロップが同時にリセット状態とされても、このリセット時のハザードは防止され、正確に内部動作制御信号を発生することができる。ＤフリップフロップＣＦＦ２＜１＞、ＣＦＦ２＜２＞、ＦＦ２Ｒ、ＦＦ２Ｗは、それぞれクロック信号Ｐ２に従って対応のＤフリップフロップの出力をラッチして出力しており、Ｒｏｗカウンタの場合と同様、半クロックサイクル遅れてカウントを行なう機能を備える。
【０１４１】
なお図１９（Ａ）に示す構成において、カウントビットＣＯ１＜１＞およびＣＯ１＜０＞がともに“１”となると、リセット信号ＲｅｓｅｔがＨレベルの活性状態とされ、フリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞がリセットされる様に示される。この場合、カウントビット“１１”を１クロックサイクル保持する必要があり、このリセットは、次のクロックサイクルにおいて行なわれる。この構成は、単にＡＮＤ回路１２７の出力部に、クロック信号Ｐ１に同期して動作するＤフリップフロップを設けることにより容易に実現することができる。またリセットは、クロック信号Ｐ１の立上がり時に行なわれるように、これらのＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞が構成されてもよい。これは、Ｒｏｗカウンタ構成においても同様である。このようなＤフリップフロップを設ける構成に代えて、リセット信号ＲｅｓｅｔがＨレベルからＬレベルに変化するときに、これらのフリップフロップがすべてリセットされるように構成されてもよい。
【０１４２】
図２０は、図１１に示すＤＲＡＭ制御信号発生回路１３０の列選択に関連する内部動作制御信号の発生シーケンスを示すタイミングチャート図である。以下、図１９および図２０を参照して、列選択系の内部動作制御信号（データ書込／読出）の動作シーケンスについて説明する。
【０１４３】
時刻ｔ０において、データ読出指示信号ＤＲＴが与えられ、時刻ｔ１において、クロック信号Ｐ１の立上がりに同期してクロックＰ１用Ｃｏｌカウンタのカウント値が“０１”に変化する。ここで、クロックＰ１用Ｃｏｌカウンタは、図１９に示すＤフリップフロップＣＦＦ１＜１＞およびＣＦＦ１＜０＞に対応し、クロックＰ２用Ｃｏｌカウンタは、図１９に示すＤフリップフロップＣＦＦ２＜１＞およびＣＦＦ２＜０＞に対応する。この時刻ｔ１によるＰ１用Ｃｏｌカウンタのカウント値の変化に同期して、コラムアドレスラッチ指示信号ＣＡＬおよびコラムアドレスデコードイネーブル信号ＣＡＤＥがＨレベルの活性状態とされ、またグローバルＩＯ線イコライズ指示信号ＧＩＯＥＱおよびローカルＩＯ線イコライズ指示信号ＬＩＯＥＱがＬレベルの非活性状態とされる。時刻ｔ２において、Ｐ２用Ｃｏｌカウンタのカウント値がクロック信号Ｐ２の立上がりに同期して変化する。
【０１４４】
時刻ｔ３において、クロック信号Ｐ１の立上がりに同期して、Ｐ１用Ｃｏｌカウンタのカウント値が“１１”に変化し、リセット信号ＲｅｓｅｔがＨレベルとされる。フリップフロップのリセットはこのリセット信号Ｒｅｓｅｔの立下がりまたはクロック信号Ｐ１の立上りに同期して行なわれるため、各カウントビットはまだリセットされない。この時刻ｔ３のクロック信号Ｐ１の立上がりに同期して、プリアンプイネーブル信号ＰＡＥが活性状態とされ、プリアンプが増幅動作を行ない、増幅したデータをデータバス上に伝達する。
【０１４５】
時刻ｔ４において、クロック信号Ｐ２の立上がりに同期して、Ｐ２用Ｃｏｌカウンタのカウント値が“１１”に変化する。
【０１４６】
時刻ｔ５において、クロック信号Ｐ１がＨレベルに立上がると、リセット信号ＲｅｓｅｔがＬレベルとされ、Ｐ１用Ｃｏｌカウンタがリセットされ、そのカウント値が“００”にリセットされる。この時刻ｔ５において、各制御信号ＣＡＬ、ＣＡＤＥおよびＰＥがＬレベルの非活性状態とされ、イコライズ指示信号ＬＩＯＥＱおよびＧＩＯＥＱがともにＨレベルとされる。それにより、列選択動作が完了する。プリアンプイネーブル信号ＰＡＥがＬレベルとされると、プリアンプは、ラッチ状態とされ、先に読出されたデータをラッチした状態に保持される。この時刻ｔ５における列選択動作完了に従って、コラム系動作完了指示信号ＣＯＬｅｎｄがＨレベルとされ、メモリコントローラに対し、次のコマンドの発行を許可する。このコラム系動作完了信号ＣＯＬｅｎｄは、また有効データがデータバスに出力されていることを示す信号として用いられてもよい。
【０１４７】
時刻ｔ６において、クロック信号Ｐ２がＨレベルに立上がると、コラム動作完了信号ＣＯＬｅｎｄがＬレベルの非活性状態とされる。この時刻ｔ６において、書込動作指示信号ＤＷＴが与えられる。
【０１４８】
時刻ｔ７において、この書込動作指示信号ＤＷＴに従って、再び制御信号ＣＡＬおよびＣＡＤＥがＨレベルとされ、イコライズ指示信号ＬＩＯＥＱおよびＧＩＯＥＱがＬレベルとされる。このデータ書込時において、ライトドライバイネーブル信号ＷＤＥが時刻ｔ７において“Ｈ”レベルに立下がる。
【０１４９】
時刻ｔ８において、クロック信号Ｐ２の立上がりに同期して、Ｐ２用Ｃｏｌカウンタのカウント値がリセット値から変化する。
【０１５０】
時刻ｔ９において、クロック信号Ｐ１の立上がりに同期して、リセット信号ＲｅｓｅｔがＨレベルとされる。
【０１５１】
時刻ｔ１０において、クロック信号Ｐ２がＨレベルに立上がると、ライトドライバイネーブル信号ＷＤＥがＬレベルの非活性状態とされる。この時点において、既にグローバルＩＯ線およびローカルＩＯ線を介してセンスアンプのセンスノードへ書込データが伝達されている。
【０１５２】
時刻ｔ１１において、クロック信号Ｐ１が“Ｈ”に立上がると、リセット信号ＲｅｓｅｔがＬレベルに立下がり、Ｐ１用Ｃｏｌカウンタのカウント値が“００”にリセットされ、また各制御信号ＣＡＬ、ＣＡＤＥがＬレベルに立下がり、イコライズ指示信号ＬＩＥＱおよびＧＩＥＱが“Ｈ”レベルに立上がり、列選択部のプリチャージが行なわれる。この時刻ｔ１１において、書込動作完了を示し、次のコマンドの入力を許可するために、コラム系動作完了信号ＣＯＬｅｎｄがＨレベルとされる。時刻ｔ１２において、クロック信号Ｐ２の立上がりに同期して、Ｐ２用Ｃｏｌカウンタのカウント値が“００”にリセットされる。
【０１５３】
図２０に示す信号波形図において、各信号は、クロック信号Ｐ１の立上がりに同期して変化している。しかしながら、先の図１８に示すような構成を利用することにより、各制御信号は半クロックサイクルでその活性／非活性期間を調整することができる。
【０１５４】
以上のように、クロック信号をカウントするカウンタとして、ジョンソンカウンタを利用することにより、各クロックサイクルにおいて、変化するカウントビットは１ビットであり、論理ゲートを用いてこれらのカウンタ出力ビットを受けて内部動作制御信号を発生することにより、ハザードを生じることなく、正確に必要とされる内部動作制御信号を発生することができる。また、クロック信号として２相の重り合わないクロック信号を利用することにより、内部動作制御信号の活性／非活性タイミングを半クロックサイクルで調整することができ、最適なタイミングで各内部動作制御信号を活性／非活性とすることができ、高速アクセスを実現することができる。
【０１５５】
また、内部動作制御信号を発生するための論理を複合ゲートを用いて制御信号により選択的に切換える構成とすることにより、複数の動作周波数に対応して内部動作制御信号の活性／非活性タイミングを調整することが可能となる。
【０１５６】
［内部動作制御信号の発生部の他の構成］
図２１は、ＤＲＡＭ制御信号発生回路の他の構成を示す図である。図２１（Ａ）においては、センスアンプ活性化信号ＳＯＮを発生する部分の構成が示される。図２１において、センスアンプ活性化信号発生部は、ＲｏｗカウンタのカウントビットＣＯ２＜１＞、ＣＯ１＜１＞およびＣＯ２＜２＞の１つを、選択信号ＳＯＮｓｅｔ＜０＞およびＳＯＮｓｅｔ＜１＞に従って選択する３ｔｏ１セレクタ１４０と、カウントビットＣＯ１＜３＞、ＣＯ２＜３＞およびＣＯ１＜４＞の１つを、選択信号ＳＯＮｒｓｔ＜０＞およびＳＯＮｒｓｔ＜１＞に従って選択する３ｔｏ１セレクタ１４２と、機能制御信号ＳＯＮｆｕｎｃとセレクタ１４２の出力信号を受けるＡＮＤゲートＡＧ４と、制御信号ＳＯＮｆｕｎｃとセレクタ１４０の出力信号を受けるＡＮＤゲートＡＧ５と、セレクタ１４０および１４２の出力信号を受けるＡＮＤゲートＡＧ６と、ＡＮＤゲートＡＧ４ないしＡＧ６の出力信号を受けるＯＲゲートＯＧ２を含む。これらのゲートＡＧ４〜ＡＧ６およびＯＧ２は、複合ゲートとして構成される。機能制御信号ＳＯＮｆｕｎｃをＨレベルまたはＬレベルに設定することにより、このセンスアンプ活性化信号発生部は、その論理機能が、論理和演算を行なうか、論理積演算を行なうかが決定される。これは、先の図１８に示す制御信号Ｃ＜Ｈ／Ｌ＞と等価である。セレクタ１４０および１４２を用いて、このセンスアンプ活性／非活性を行なう期間を調整することにより、動作周波数に合せてセンスアンプの活性／非活性化期間を調整することができ、最適動作タイミングで動作するＤＲＡＭを実現することができる。
【０１５７】
セレクタ１４０および１４２の選択経路の指定のために、図２１（Ｂ）に示すように、セレクタ１４０および１４２へ与えられる制御信号ＳＯＮｓｅｔ＜０＞、ＳＯＮｓｅｔ＜１＞、ＳＯＮｒｓｔ＜０＞およびＳＯＮｒｓｔ＜１＞は、レジスタ１４５に格納される。このレジスタ１４５へのそれらのデータの格納は、ソフトウェアによりメモリコントローラまたはプロセサの制御の下に行なわれる。このレジスタ１４５に内部動作制御信号の活性／非活性のタイミングを制御するための信号（ビット）を格納することにより、動作周波数に合せて、ソフトウェアにより内部動作活性／非活性化タイミングを調整することができる。
【０１５８】
図２２（Ａ）は、ウエイト信号Ｗａｉｔ発生部の変更例を示す図である。図２２（Ａ）において、ウエイト信号発生部は、選択信号ＳＥＬａに従って、カウンタＦＦ＜０＞〜ＦＦ＜４＞の出力カウントビット値を選択するセレクタ１５０と、セレクタ１５０の選択したカウント値とプリチャージ信号ＰＣＧを受けるゲート回路１５２を含む。フリップフロップＦＦ＜０＞〜ＦＦ＜４＞は、Ｒｏｗカウンタに含まれるＤフリップフロップＦＦ１＜０＞〜ＦＦ１＜４＞，ＦＦ２＜０＞〜ＦＦ２＜４＞の適当な組合せの出力カウントビットである。セレクタ１５０へ与えられる選択信号ＳＥＬａは、図２１（Ｂ）に示す構成と同様のレジスタ内に格納された選択態様を決定する情報に基づいて生成される。このゲート回路１５２は、図１２に示すゲート回路１１２に対応する。このウエイト信号Ｗａｉｔの発生タイミングを調整することにより、ＲＡＳアクティブ期間ｔＲＡＳをクロック信号の周波数に合せて調整することができる。
【０１５９】
図２２（Ｂ）は、リセット信号発生部の変更例を示す図である。図２２（Ｂ）において、リセット信号発生部は、Ｒｏｗカウンタに含まれるＤフリップフロップＦＦ＜０＞〜ＦＦ＜４＞の出力カウント値（ビット）の組を選択信号ＳＥＬｂに従って選択するセレクタ１５４と、セレクタ１５４から与えられるカウントビットを受けるゲート回路１５６を含む。このゲート回路１５６は、図１２に示すゲート回路１１２に対応する。セレクタ１５４へ与えられる制御信号ＳＥＬｂは、図２１（Ｂ）に示す構成と同様のレジスタに、プロセサまたはメモリコントローラの制御の下に書込まれる。このリセット信号Ｒｅｓｅｔの活性／非活性タイミングを調整することにより、ＲＡＳプリチャージ時間ｔＲＰをクロック信号の周波数に合せて調整することができる。
【０１６０】
上述のように、制御信号を発生するゲート回路へ与えられるカウンタの出力カウントビットを選択指示情報に従って選択できるように構成したため、クロック信号の動作周波数が変化する場合においても、ソフトウェアにより容易に内部動作制御信号発生タイミング（活性／非活性タイミング）を調節することができ、ＤＲＡＭを最適な内部動作タイミングで動作させることができる。
【０１６１】
［セルフリフレッシュ動作］
図２３は、この発明に従うＤＲＡＭのセルフリフレッシュ動作を行なうための制御部の構成を概略的に示す図である。図２３において、セルフリフレッシュ制御部は、セルフリフレッシュ指示信号（セルフリフレッシュコマンドＳＲＥＦ）の活性化時活性状態とされ、たとえば１μｓの周期で発振を行なうセルフリフレッシュ用リングオシレータ２１０と、常時動作し、システムクロックに同期した内部クロック信号を生成する発振器２００と、セルフリフレッシュモード指示信号ＳＲＥＦを受けるインバータ２０２と、セルフリフレッシュモード指示信号ＳＲＥＦの非活性化時導通状態とされ、発振器２００の出力信号Ｐｆを選択してクロック信号Ｐ１としてＲｏｗカウンタへ与える選択ゲート２０４と、セルフリフレッシュモード指示信号ＳＲＥＦの活性化時導通状態とされ、セルフリフレッシュ用リングオシレータ２１０の出力する信号Ｐｓを選択してクロック信号Ｐ１としてＲｏｗカウンタへ与える選択ゲート２０６と、セルフリフレッシュ用リングオシレータ２１０の出力信号Ｐｓをカウントする５ビットの分周カウンタ２１２と、分周カウンタ２１２のカウント値に従ってリフレッシュ時のアクティブ信号およびプリチャージ信号ＰＣＧを発生するＡＣＴ／ＰＣＧ発生回路２１４を含む。
【０１６２】
発振器２００は、位相ロックループ（ＰＬＬ）またはディレイドロックループ（ＤＬＬ）で構成され、安定に発振動作を行なう。分周カウンタ２１２は、このセルフリフレッシュ用リングオシレータ２１０の出力信号Ｐｓをカウントしており、また５ビットカウンタであり、したがって、セルフリフレッシュ用リングオシレータ２１０の出力信号Ｐｓを６４分周している。ＡＣＴ／ＰＣＧ発生回路２１４は、分周カウンタ２１２の出力カウント値が“１”のときにリフレッシュのためのアクティブ信号ＡＣＴを出力し、内部のロウ系コマンド禁止信号ＲＩＮＨが活性状態から非活性状態とされると、そのクロックサイクルにおいてプリチャージ信号ＰＣＧを発生する。このＡＣＴ／ＰＣＧ発生回路２１４からの信号ＡＣＴおよびＰＣＧは、通常動作モード時（ノーマル時）に与えられるコマンドＡＣＴおよびＰＣＧとそれぞれ論理和がとられて、先に説明したＲｏｗカウンタへ与えられる。次にこの図２３に示すセルフリフレッシュ制御部の動作をそのタイミングチャート図である図２４を参照して説明する。
【０１６３】
発振器２００（ＰＬＬ／ＤＬＬ）は常時発振動作を行なっており、通常動作時においては、選択ゲート２０４によりこの発振信号Ｐｓが伝達されてクロック信号Ｐ１として出力される。
【０１６４】
時刻ｔ０において、セルフリフレッシュモード指示信号ＳＲＥＦがＨレベルとされ、セルフリフレッシュモードが指定される。このセルフリフレッシュモード指示信号ＳＲＥＦの活性化に応答して、セルフリフレッシュ用リングオシレータ２１０が活性化され、発振動作を行ない、出力信号Ｐｓが所定の周期（１μｓ）で変化する。分周カウンタ２１２は、このセルフリフレッシュ用リングオシレータ２１０の出力信号Ｐｓをカウントしている。リセット時において、分周カウンタ２１２は、その初期値は０にリセットされている（セルフリフレッシュモード解除時）。このセルフリフレッシュ用リングオシレータ２１０の出力信号Ｐｓが立上がると、分周カウンタ２１２がカウントを行ない、そのカウント値が“１”となる。
【０１６５】
時刻ｔ１において、ＡＣＴ／ＰＣＧ発生回路２１４からリフレッシュ用のアクティブ信号ＡＣＴが活性状態とされてＲｏｗカウンタへ与えられる。この状態において、選択ゲート２０４は非導通状態とされ、選択ゲート２０６が導通状態とされ、Ｒｏｗカウンタへは、クロック信号Ｐ１としてセルフリフレッシュ用リングオシレータ２１０からの出力信号Ｐｓが与えられる。このクロック信号Ｐｓの立上がりに同期して時刻ｔ２において、ロウ系コマンド禁止信号ＲＩＮＨがＨレベルとされ、内部で行選択動作が開始される。時刻ｔ４において、Ｒｏｗカウンタがカウント動作を行なうと、ロウ系コマンド禁止信号ＲＩＮＨがＬレベルとされる。この信号ＲＩＮＨがＨレベルにある期間は、ＲＳアクティブ期間ｔＲＡＳを規定しており、したがって、この期間が経過することにより、内部で選択行に接続されるメモリセルデータの検知、増幅および再書込みが行なわれている。
【０１６６】
次いで時刻ｔ５において、クロック信号Ｐｓが立下がると、ＡＣＴ／ＰＣＧ発生回路２１４からリフレッシュ用のプリチャージ信号ＰＣＧがＨレベルとされてＲｏｗカウンタへ与えられる。これにより、選択状態にあったリフレッシュ行のメモリセルのリフレッシュ動作が完了する。以降、分周カウンタ２１２のカウントが“１”となるごとに、すなわち６４μｓごとにリフレッシュ動作が行なわれる。
【０１６７】
ここで、分周カウンタ２１２のカウント値が“１”のときに、リフレッシュ用のアクティブ信号ＡＣＴが活性状態とされるとして説明している。これは、セルフリフレッシュモード指示信号ＳＲＥＦが最初に与えられたときに、セルフリフレッシュ用リングオシレータ２１０の出力する信号Ｐｓが立上がり、分周カウンタ２１２のカウント値が０から１に変化するため、確実にリフレッシュ用のアクティブ信号ＡＣＴを発生するためである。リフレッシュ動作時において、高速アクセスは要求されない（データアクセスは行なわれないため）。したがって、内部で低速でＤＲＡＭを動作させても、何ら問題を生じることがない。また内部の回路が低速のクロック信号Ｐｓに従って動作しているため、その充放電回数は通常動作モード時よりも少なくも消費電流が低減される。
【０１６８】
図２５（Ａ）は、図２３に示すＡＣＴ／ＰＣＧ発生回路２１４に含まれるリフレッシュ用のアクティブ信号ＡＣＴ発生部の構成を示す図である。図２５（Ａ）において、ＡＣＴ／ＰＣＧ発生回路は、分周カウンタ２１２の出力するカウントビットＺＣＯ＜０＞およびＣＯ＜１＞…ＣＯ＜４＞を受けるＡＮＤ回路２２０と、このＡＮＤ回路２２０の出力信号を、クロック信号Ｐｓの立下がりに同期して取込みラッチするＤフリップフロップ２２０を含む。Ｄフリップフロップの出力Ｑからリフレッシュ用アクティブ信号ＡＣＴが出力される。図２５（Ｂ）は、この図２５（Ａ）に示すＡＣＴ発生部の動作を示すタイミングチャート図である。信号Ｐｓが所定の周期（１μｓ）で発振しており、分周カウンタがそのクロック信号Ｐｓの立上がりごとにカウント値を変化させる。分周カウンタのカウント値が“１”となると、ＡＮＤ回路２２０の出力信号がＨレベルとなり、クロック信号Ｐｓの立下がりに同期してＤフリップフロップ２２０がこのＡＮＤ回路２２０の出力信号を取込みラッチする。したがって、時刻ｔ０から時刻ｔ１の間、このリフレッシュ用のアクティブ信号ＡＣＴがＨレベルの活性状態とされる。
【０１６９】
図２６（Ａ）は、図２３に示すＡＣＴ／ＰＣＧ発生回路２１４のリフレッシュプリチャージ信号ＰＣＧ発生部の構成を示す図である。図２６において、リフレッシュプリチャージ信号発生部は、分周カウンタ２１２のカウント値を受けるＡＮＤ回路２２４と、ＡＮＤ回路２２４の出力信号をクロック信号Ｐｓの立下がりに同期して取込ラッチするＤフリップフロップ２２６を含む。このＡＮＤ回路２２４の入力へは、分周カウンタの出力値が７のときにそのＡＮＤ回路２２０の出力信号がＨレベルとされるように組合せられたカウントビットが与えられる。通常のバイナリカウンタまたはジョンソンカウンタのいずれが用いられるかによってこの組合せられるカウントビットが異なる。次にこの図２６（Ａ）に示すプリチャージ信号発生部の動作をそのタイミングチャート図である図２６（Ｂ）を参照して説明する。ここで、図２６（Ｂ）においては、図２５（Ｂ）に示すように、分周カウンタのカウント値が１のときにリフレッシュ用のアクティブ信号ＡＣＴを発生する場合を示す。したがって、ＲＡＳアクティブ期間ｔＲＡＳは、５クロックサイクル期間であり、分周カウンタのカウント値が２から６の期間ロウ系コマンド禁止信号ＲＩＮＨがＨレベルの活性状態とされる。
【０１７０】
時刻ｔ０において、クロック信号Ｐｓの立上がりに同期して、ロウ系コマンド禁止信号ＲＩＮＨがＬレベルの非活性状態とされる。この時刻ｔ０において、分周カウンタのカウント値が７となり、ＡＮＤ回路２２４の出力信号がＨレベルとされる。したがって時刻ｔ１において、クロック信号ＰｓがＬレベルに立下がると、Ｄフリップフロップ２２６からのプリチャージ信号ＰＣＧがＨレベルに立上がる。次いで時刻ｔ２において、クロック信号Ｐｓが立下がると、そのときには、分周カウンタ２１２のカウント値はクロック信号Ｐｓの立上がりに同期して８に変化しており、ＡＮＤ回路２２４の出力信号は時刻ｔ２においては既にＬレベルであり、したがって、このプリチャージ信号ＰＣＧがＬレベルに立下がる。これにより、時刻ｔ１から時刻ｔ２の間リフレッシュ用のプリチャージ信号ＰＣＧが活性状態とされる。
【０１７１】
図２７は、セルフリフレッシュ用のアドレス発生部の構成を概略的に示す図である。図２７において、セルフリフレッシュアドレス発生部は、セルフリフレッシュ指示信号ＳＲＥＦの活性化時活性状態とされ、リフレッシュ用プリチャージ信号ＰＣＧの活性化時そのカウント値が増分されるリフレッシュアドレスカウンタ２３０と、リフレッシュアドレスカウンタ２３０の出力カウント値と外部（メモリコントローラ）からのアドレス信号Ａｄを受け、セルフリフレッシュモード指示信号ＳＲＥＦに従って一方を選択してアドレスバッファへ与えるマルチプレクサ２３２を含む。セルフリフレッシュモード指示信号ＳＲＥＦの活性化時マルチプレクサ２３２はリフレッシュアドレスカウンタ２３０からのカウント値（リフレッシュアドレス）を選択し、通常動作モード時のセルフリフレッシュモード指示信号ＳＲＥＦの非活性化時には、外部（メモリコントローラ）からのアドレス信号Ａｄを選択してアドレスバッファへ与える。
【０１７２】
［セルフリフレッシュ動作の他の構成］
図２８は、セルフリフレッシュ動作を行なう制御部の他の構成を示す図である。図２８において、リフレッシュ制御部は、発振器２００、インバータ２０２、選択ゲート２０４、セルフリフレッシュ用リングオシレータ２１０、分周カウンタ２１２、分周カウンタ２１２のカウント値が０のとき（または１のとき）の期間のみ活性状態とされて発振動作を行なうセルフリフレッシュ用リングオシレータ２３５と、セルフリフレッシュモード指示信号ＳＲＥＦの活性化時導通し、セルフリフレッシュ用リングオシレータ２３５の出力する信号Ｐｓｓを選択してクロック信号Ｐ１としてＲｏｗカウンタへ与える選択ゲート２４１と、分周カウンタ２１２のカウント値が０（または１）のときにワンショットのパルス信号を発生してリフレッシュ用のアクティブ信号ＡＣＴとして出力するＡＣＴ発生回路２４０を含む。セルフリフレッシュ用リングオシレータ２３５は、たとえば１０ｎｓまたは１００ｎｓまたは両者の間の周期で発振動作を行なう。このセルフリフレッシュ用リングオシレータ２３５は、分周カウンタ２１２のカウント値が０または１のときにのみ発振動作を行なうため、その発振動作期間はセルフリフレッシュ用リングオシレータ２１０の発振周期である１μｓとなる。
【０１７３】
セルフリフレッシュ制御部は、さらに、セルフリフレッシュモード指示信号ＳＲＥＦと通常動作モード時に与えられるプリチャージ信号ＰＣＧを受けるＯＲゲート２４２と、ＯＲゲート２４２の出力信号とＲｏｗカウンタ（ジョンソンカウンタ）の出力カウントビットＣＯ１＜４＞〜ＣＯ１＜１＞およびＺＣＯ１＜０＞を受けるゲート回路１１４を含む。ゲート回路１１４から、ウエイト信号Ｗａｉｔが出力される。このゲート回路１１４は、図１２に示すゲート回路１１４に対応する。
【０１７４】
セルフリフレッシュ動作モード時においては、セルフリフレッシュモード指示信号ＳＲＥＦがＨレベルにあり、ＯＲ回路２４２の出力信号はＨレベルである。したがって、ウエイト信号Ｗａｉｔは常時Ｌレベルとされ、ジョンソン型のＲｏｗカウンタは、そのカウント動作をウエイトすることなく順次実行する。リフレッシュ動作時において、アクティブ信号ＡＣＴが与えられると、Ｒｏｗカウンタのカウント値が順次増分し、内部で自動的に行選択および非選択（活性／非活性）を行なうための制御信号が発生される。したがってこのジョンソン型カウンタを用いてウエイト信号Ｗａｉｔを常時非活性状態に保持することにより、プリチャージ信号ＰＣＧをリフレッシュ動作モード時に発生する必要はない。次にこの図２８に示す構成の動作を図２９（Ａ）に示す波形図を参照して説明する。図２９（Ａ）においては分周カウンタ２１２のカウントが“０”のときにリフレッシュ用アクティブ信号ＡＣＴが生成される。
【０１７５】
図２９（Ａ）において、既にセルフリフレッシュモード指示信号ＳＲＥＦがＨレベルの状態に保持されている。この状態においては、選択ゲート２０４は非導通状態にあり、発振器２００の出力する信号Ｐｆは伝達されない。セルフリフレッシュ用リングオシレータ２１０の出力する信号Ｐｓに従って分周カウンタ２１２がカウント動作を行なう。したがって、この分周カウンタ２１２のカウント値が０となると、セルフリフレッシュ用リングオシレータ２３５が活性化され、発振動作を行ない、セルフリフレッシュリングオシレータ２３５からの発振信号Ｐｓｓがクロック信号Ｐ１としてＲｏｗカウンタへ与えられる。この分周カウンタ２１２のカウント値が０に変化すると、ＡＣＴ発生回路２４０は、ワンショットのパルス信号を発生してＲｏｗカウンタへリフレッシュ用のアクティブ信号ＡＣＴとして出力する。これにより、Ｒｏｗカウンタが起動され、内部でカウント動作を行ない、順次制御信号が出力される。したがってこの間において、セルフリフレッシュ用リングオシレータ２３５の出力するクロック信号Ｐｓｓに従って制御信号が発生されて行選択動作および選択行に接続されるメモリセルのデータの検知、増幅および再書込が行なわれる。
【０１７６】
分周カウンタ２１２のカウント値が１に変化すると、セルフリフレッシュ用リングオシレータ２３５が発振動作を停止する。このときには、既に内部でＲｏｗカウンタはカウント動作を完了しており、既にワード線選択動作およびメモリセルの検知増幅再書込動作を完了している。セルフリフレッシュ用リングオシレータ２３５の発振動作が停止されると、応じてＲｏｗカウンタもカウント動作が停止される。分周カウンタ２１２のカウント値が再び０に復帰すると、ＡＣＴ発生回路２４０がリフレッシュ用のアクティブ信号ＡＣＴを出力する。
【０１７７】
Ｒｏｗカウンタは、そのカウント値がリセットされると、次にアクティブ信号ＡＣＴが与えられるまで、その初期状態を保持している（図１３参照）。したがって、確実に６４μｓごとにリフレッシュ動作を行なうことができる。
【０１７８】
図２９（Ｂ）は、図２８に示すセルフリフレッシュ用リングオシレータ２１０の構成の一例を示す図である。図２９（Ｂ）において、セルフリフレッシュ用リングオシレータ２１０は、４段の縦続接続されるインバータ２５１〜２５４と、インバータ２５４の出力信号とセルフリフレッシュモード指示信号ＳＲＥＦを受けるＮＡＮＤ回路２５５と、ＮＡＮＤ回路２５５の出力信号を受けるインバータ２５６を含む。ＮＡＮＤ回路２５５の出力信号がインバータ２５１の入力へ与えられる。インバータ２５６から信号Ｐｓが出力される。セルフリフレッシュモード指示信号ＳＲＥＦがＬレベルのときには、ＮＡＮＤ回路２５５の出力信号はＨレベルに固定される。したがって信号Ｐｓは、常時Ｌレベルに固定される。一方、セルフリフレッシュモード指示信号ＳＲＥＦがＨレベルとされると、ＮＡＮＤ回路２５５がインバータとして機能し、このセルフリフレッシュ用リングオシレータ２１０が活性状態とされ、５段のインバータで構成されるリングオシレータとして動作し、所定の周期（１μｓ）で発振動作を行なう。
【０１７９】
図２９（Ｃ）は、図２８に示すセルフリフレッシュ用リングオシレータ２３５の構成の一例を示す図である。図２９（Ｃ）において、セルフリフレッシュ用リングオシレータ２３５は、分周カウンタ２１２の出力カウントビットＺＣＯ＜０＞〜ＺＣＯ＜４＞を受けるＮＡＮＤ回路２６０と、ＮＡＮＤ回路２６０の出力信号を受けるインバータ２６１と、インバータ２６１の出力信号とセルフリフレッシュモード指示信号ＳＲＥＦとインバータ２６４の出力信号を受けるＮＡＮＤ回路２６２と、インバータ２６３、２６４および２６５を含む。インバータ２６３は、ＮＡＮＤ回路２６２の出力信号を受け、インバータ２６４は、インバータ２６３の出力信号を受ける。インバータ２６５はＮＡＮＤ回路２６２の出力信号を受けて発振信号Ｐｓｓを出力する。
【０１８０】
この図２９（Ｃ）に示す構成において、分周カウンタ２１２のカウントビットがすべて０のときには、ＮＡＮＤ回路２６０の出力信号がＬレベルとなり、応じてインバータ２６１の出力信号がＨレベルとなる。セルフリフレッシュモード指示信号ＳＲＥＦがＨレベルにあり、したがってこの期間（分周カウンタ２１２のカウント値が０のとき）、ＮＡＮＤ回路２６２がインバータとして作用し、このセルフリフレッシュ用リングオシレータ２３５は３段のインバータのリングオシレータとして動作する。セルフリフレッシュモード指示信号ＳＲＥＦがＬレベルのときには、ＮＡＮＤ回路２６２の出力信号はＨレベルであり、信号Ｐｓｓは常時Ｌレベルに固定される。
【０１８１】
リフレッシュアドレス発生部の構成においては、したがって図２７に示すリフレッシュアドレスカウンタ２３０が、Ｒｏｗカウンタから出力されるリセット信号Ｒｅｓｅｔに従ってそのカウント値が増分されるように構成されればよい。
【０１８２】
ＡＣＴ発生回路２４０は、通常のワンショットのパルス発生回路で構成される。なおこの分周カウンタ２１２のカウント値が０のときでなく、１とされたときにのみセルフリフレッシュ用リングオシレータ２３５が活性状態とされる構成が用いられてもよい。
【０１８３】
以上のように、セルフリフレッシュ動作モード時において、このセルフリフレッシュは、比較的高速（通常動作時よりも遅い）のクロック信号に従ってセルフリフレッシュ動作を行なうことにより、ワード線が選択状態とされてからセンスアンプが活性状態とされるまでの期間を短くすることができ、応じてノイズなどの影響により、このセンス動作前の微小な読出電圧が変動を受けるのを抑制することができ、正確にリフレッシュ動作を行なうことができる。
【０１８４】
以上のように、セルフリフレッシュ時においても、リフレッシュ指示信号をすべてクロック信号に同期して発生することにより、正確なタイミングで動作環境の影響を受けることなくリフレッシュ動作を実行することができる。
【０１８５】
［他の構成］
上述の実施の形態の説明においては、ＤＲＡＭ内蔵プロセサにおけるＤＲＡＭの内部動作はすべてクロック信号に同期して行なうように説明している。しかしながら、このＤＲＡＭは、個別的な素子であっても、クロック信号に同期して動作するＤＲＡＭであれば本発明はすべて適用可能である。
【０１８６】
【発明の効果】
以上のように、この発明に従えば、ＤＲＡＭの内部動作をすべてクロック信号に同期して行なうように構成したため、内部制御信号のタイミングマージンを考慮する必要がなく、正確にかつ高速で動作するＤＲＡＭを実現することができる。また、ＤＲＡＭからメモリコントローラへ、アクセス動作禁止信号を与えるように構成しているため、メモリコントローラの制御の負荷が軽減される。
【０１８７】
請求項１に係る発明に従えば、ＤＲＡＭに設けられたカウンタ手段からのカウント値に従って行／列選択に関連する内部動作制御信号を発生しているため、内部動作を正確にクロック信号に同期して行なうことができ、内部動作タイミングマージンを考慮する必要がなく、安定かつ高速で動作させることができる。
また、カウンタ回路を、所定値に到達すると一旦その動作を停止させ、次にアレイ行選択動作完了信号を示す信号が与えられるときにカウント動作を再開させるようにしているため、１つのカウンタを用いてアレイ活性／非活性化のためのカウント値を生成することができ、カウンタ回路の占有面積が低減される。
【０１９１】
請求項２に係る発明に従えば、ＤＲＡＭに設けられたカウンタ手段からのカウント値に従って行／列選択に関連する内部動作制御信号を発生しているため、内部動作を正確にクロック信号に同期して行なうことができ、内部動作タイミングマージンを考慮する必要がなく、安定かつ高速で動作させることができる。
また、カウント手段のカウント値に従ってロウ禁止信号、コラム禁止信号を装置外部へ出力するように構成しているため、外部のメモリコントローラがコマンド（制御信号）を発生するタイミングをモニタする必要がなく、外部のメモリコントローラの制御の負荷が軽減される。
【０１９２】
また、クロック信号の周波数変更時においても、メモリコントローラは何らその周波数変更を考慮する必要がなく、メモリコントローラの設計が容易となる。
【０１９３】
請求項３に係る発明に従えば、カウンタ手段のカウント値に従って、コラム動作完了信号を外部へ出力するように構成したため、外部のメモリコントローラは、有効データが出力されていることおよび次のコマンドを入力してもよいことを容易に知ることができ、外部のメモリコントローラは、コマンド発行タイミングを内部で常時考慮する必要がなく、メモリコントローラの負荷が軽減される。
【０１９６】
請求項４に係る発明に従えば、列選択完了時には、有効データが出力されたことを示す信号を出力しているため、外部のメモリコントローラは、容易に有効データをサンプリングするタイミングを知ることができる。
【０１９７】
請求項５に係る発明に従えば、ＤＲＡＭに設けられたカウンタ手段からのカウント値に従って行／列選択に関連する内部動作制御信号を発生しているため、内部動作を正確にクロック信号に同期して行なうことができ、内部動作タイミングマージンを考慮する必要がなく、安定かつ高速で動作させることができる。
また、セルフリフレッシュ動作時においては、リフレッシュ発振手段の出力信号に従って内部動作制御信号を発生しているため、セルフリフレッシュ動作時においては、通常動作時と異なる動作速度でリフレッシュ動作を行なうことができ、比較的低速で動作するため、電源電圧が低くされた場合においても、正確にリフレッシュ動作を行なうことができる。
さらに、セルフリフレッシュ動作時においては、通常動作時によりも比較的高速のクロック信号を用いてリフレッシュ動作を行なっているため、微小読出電圧がノイズの影響により変動するのを抑制することができ、高速でかつ正確にリフレッシュを行なうことができる。
【図面の簡単な説明】
【図１】 この発明に従うＤＲＡＭ内蔵プロセサの全体の構成を概略的に示す図である。
【図２】 図１に示すＤＲＡＭの制御部の構成を概略的に示すブロック図である。
【図３】 図１に示すＤＲＡＭのロウ系制御信号に従って動作する回路部分を概略的に示す図である。
【図４】 図２に示すＤＲＡＭ制御信号発生回路のロウ系制御信号の発生シーケンスを示すタイミングチャート図である。
【図５】 図１に示すＤＲＡＭのコラム系制御信号に従って動作する回路部分を概略的に示す図である。
【図６】 図２に示すＤＲＡＭ制御信号発生回路のコラム系制御信号の発生シーケンスを示すタイミングチャート図である。
【図７】 図２に示すデコーダアレイの構成を概略的に示す図である。
【図８】 （Ａ）は、図２に示すＤＲＡＭ制御信号発生回路の構成の一例を示し、（Ｂ）は（Ａ）に示す回路の動作を示すタイミングチャート図である。
【図９】 ロウ系コマンド禁止信号発生部の構成を概略的に示す図である。
【図１０】 コラム系禁止信号発生部の構成の一例を概略的に示す図である。
【図１１】 この発明の他の実施例であるＤＲＡＭの制御部の構成を概略的に示す図である。
【図１２】 図１１に示すＲｏｗカウンタの構成を概略的に示す図である。
【図１３】 図１２に示すＲｏｗカウンタのカウント値の状態遷移を示す図である。
【図１４】 図１１に示すＤＲＡＭ制御信号発生回路のロウ系制御信号の発生シーケンスを示すタイミングチャート図である。
【図１５】 内部動作制御信号発生のための制御論理回路を構成するための図であり、Ｒｏｗカウンタのセルカウントビットとロウ系コマンド禁止信号およびコラム系コマンド禁止信号との対応関係を示すタイミングチャート図である。
【図１６】 ロウ系コマンド禁止信号発生部の構成の一例を示す図である。
【図１７】 コラム系コマンド禁止信号発生部の構成の一例を示す図である。
【図１８】 内部動作制御信号発生用論理回路の構成の一例を示す図である。
【図１９】 図１１に示すＣｏｌカウンタの構成の一例およびその状態の遷移シーケンスを示す図である。
【図２０】 図１１および図１９に示すＣｏｌカウンタのカウント値とＤＲＡＭ制御信号発生回路から発生されるコラム系制御信号の発生シーケンスを示すタイミングチャート図である。
【図２１】 ＤＲＡＭ制御信号発生回路に含まれる制御信号発生の論理回路の変更例を示す図である。
【図２２】 ＲＡＳアクティブ期間ＲＡＳプリチャージ期間を調整するための構成を概略的に示す図である。
【図２３】 セルフリフレッシュ動作制御部の構成を概略的に示す図である。
【図２４】 図２３に示すセルフリフレッシュ制御部の動作を示すタイミングチャート図である。
【図２５】 図２３に示すＡＣＴ／ＰＣＧ発生回路の信号ＡＣＴ発生部の構成および動作を示す図である。
【図２６】 図２３に示すＡＣＴ／ＰＣＴ発生回路の信号ＰＣＧ発生部の構成および動作を示す図である。
【図２７】 セルフリフレッシュアドレス発生部の構成を概略的に示す図である。
【図２８】 セルフリフレッシュ制御部の他の構成を示す図である。
【図２９】 （Ａ）は図２８に示す制御部の動作を示すタイミングチャート図であり、（Ｂ）および（Ｃ）は、図２８に示すセルフリフレッシュ用リングオシレータの構成の一例を示す図である。
【図３０】 従来のＤＲＡＭ内蔵プロセサの全体の構成を概略的に示す図である。
【図３１】 図３０に示すＤＲＡＭ内蔵プロセサの動作を示すタイミングチャート図である。
【図３２】 従来のＤＲＡＭ内蔵プロセサの問題点を説明するための図である。
【図３３】 従来のメモリコントローラの構成を概略的に示す図である。
【図３４】 従来のＤＲＡＭの問題点を説明するための図である。
【符号の説明】
１ ＤＲＡＭ、２ ＣＰＵ、３ メモリコントローラ、１０ ＡＣＴカウンタ、１２ アサートタイミングデコーダアレイ、１４ ＰＣＧカウンタ、１６ ネゲートタイミングデコーダアレイ、１８ ＣＯＬカウンタ、２０ アサート／ネゲートタイミングデコーダアレイ、２２ ＤＲＡＭ制御信号発生回路、Ｇ１〜Ｇ８ ＡＮＤ回路、２２ａ 複合ゲート、２２ｂ Ｄフリップフロップ、６２，６４ ＮＡＮＤ回路、６６ ＯＲ回路、７１ ＮＡＮＤ回路、７２，７４ ＡＮＤ回路、７３ ＮＯＲ回路、１１０ Ｒｏｗカウンタ、１２０ Ｃｏｌカウンタ、１３０ ＤＲＡＭ制御信号発生回路、１１２ ＡＮＤ回路、１１４ ゲート回路、１１６ インバータ、ＦＦ１＜４＞〜ＦＦ１＜０＞，ＦＦ２＜４＞〜ＦＦ２＜０＞ Ｄフリップフロップ、１２１ａ ＡＮＤゲート、１２１ｂ ＯＲゲート、１２２ ＯＲ ゲート、ＡＧ１〜ＡＧ３ ＡＮＤゲート、ＯＧ１ ＯＲゲート、１２７ ＡＮＤ回路、１２５ ＯＲ回路、ＦＧＣ 複合ゲート、ＣＦＦ１＜１＞，ＣＦＦ１＜０＞、ＣＦＦ２＜１＞およびＣＦＦ２＜０＞、ＦＦ１Ｒ、ＦＦ１Ｗ、ＦＦ２Ｒ、ＦＦ２Ｗ Ｄフリップフロップ、１４０，１４２ ３ｔｏ１セレクタ、ＡＧ４〜ＡＧ６ ＡＮＤゲート、ＯＧ２ ＯＲゲート、１４５ レジスタ、１５０，１５４ セレクタ、１５２ ゲート回路、１５６ ＡＮＤ回路、２００発振回路、２１０ セルフリフレッシュ用リングオシレータ、２０４，２０６選択ゲート、２１２ 分周カウンタ、２１４ ＡＣＴ／ＰＣＧ発生回路、２２０ ＡＮＤ回路、２２２ Ｄフリップフロップ、２２４ ＡＮＤ回路、２２６Ｄフリップフロップ、２３０ リフレッシュアドレスカウンタ、２３２ マルチプレクサ、２３５ セルフリフレッシュ用リングオシレータ、２４１、選択ゲート、２４０ ＡＣＴ発生回路、２４２ ＯＲゲート。

Claims (5)

1. 周期的に与えられるクロック信号に同期して動作する半導体記憶装置であって、
   行列状に配列される複数のメモリセルを有するメモリアレイ、
   前記半導体記憶装置の動作モードを指定する動作モード指示信号に応答して起動され、前記クロック信号をカウントするカウンタ手段、および
   前記カウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段を備え、
   前記カウンタ手段は、
   前記動作モード指示信号が前記メモリアレイの行選択動作を指示するときに活性化されてカウント動作を開始するカウンタ回路と、
   前記カウンタ回路からのカウント値が第１の所定値に到達すると前記カウンタ回路のカウント動作を停止させる手段と、
   前記動作モード指示信号が前記メモリアレイの行選択動作の非活性化を指定するとき前記停止手段を非活性化して前記カウンタ回路にカウント動作を再開させるための手段と、
   前記カウンタ回路からのカウント値が第２の所定値に到達すると前記カウンタ回路のカウント値をリセットする手段とを備える、同期型半導体記憶装置。
2. 周期的に与えられるクロック信号に同期して動作する半導体記憶装置であって、
   行列状に配列される複数のメモリセルを有するメモリアレイ、
   動作モード指示信号に応答して起動され、前記クロック信号をカウントするカウンタ手段、
   前記カウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段、
   前記カウンタ手段からのカウント値が第１の所定値に到達するまで行選択動作に関連する動作モード指示信号の入力を禁止するためのロウ禁止信号を該記憶装置の外部へ出力するための手段、および
   前記カウンタ手段からのカウント値が第２の所定値に到達するまで前記メモリアレイの列選択動作に関連する動作モード指示信号の入力を禁止するためのコラム禁止信号を該記憶装置の外部へ出力するための手段を備える、同期型半導体記憶装置。
3. 前記カウンタ手段は、
   前記動作モード指示信号が前記メモリアレイの列選択に関連する動作を指定するとき起動され、前記クロック信号をカウントするコラムカウンタをさらに含み、
   前記コラムカウンタのカウント値が第３の所定値に到達すると該列選択に関連する動作の完了を示す信号を該記憶装置外部へ出力するための手段をさらに備える、請求項２記載の同期型半導体記憶装置。
4. 前記列選択完了を示す信号は、有効データが該記憶装置外部に出力されたことを示す、請求項３記載の同期型半導体記憶装置。
5. 周期的に与えられるクロック信号に同期して動作する半導体記憶装置であって、
   行列状に配列される複数のメモリセルを有するメモリアレイ、
   動作モード指示信号に応答して起動され、前記クロック信号をカウントするカウンタ手段、および
   前記カウンタ手段からのカウント値に従って行または列選択に関連する内部動作制御信号を発生する制御信号発生手段、
   前記メモリセルの保持データのリフレッシュを指定するセルフリフレッシュ指示信号の活性化に応答して起動され、所定の周期で発振動作を行なうリフレッシュ発振手段、
   前記クロック信号と前記リフレッシュ発振手段の出力信号とを受け、前記セルフリフレッシュ指示信号の活性化に応答して前記リフレッシュ発振手段の出力信号を選択して前記カウンタ手段へ与える選択手段、
   前記リフレッシュ発振手段の出力信号をカウントし、前記リフレッシュ発振手段の出力信号を分周する分周カウント手段、
   前記分周カウント手段のカウント値に従って前記メモリアレイの行選択動作の活性化を指示する信号を前記動作モード指示信号として前記制御信号発生手段へ与える手段、
   前記セルフリフレッシュ指示信号と前記分周カウンタ手段の出力カウント値を受けるように結合され、前記セルフリフレッシュ指示信号の活性化に応答して前記分周カウンタ手段の出力カウント値に従って所定期間活性化されて前記リフレッシュ発振手段よりも高速で発振動作を行なう高速発振手段、および
   前記セルフリフレッシュ指示信号に応答して、前記高速発振手段の出力信号を前記リフレッシュ発振手段の出力信号に代えて選択して前記カウンタ手段へ与える手段を備える、同期型半導体記憶装置。

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