CN117894355A - 计数控制电路、计数控制方法以及半导体存储器 - Google Patents

计数控制电路、计数控制方法以及半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种计数控制电路、计数控制方法以及半导体存储器，该计数控制电路包括逻辑控制模块和计数统计模块，且逻辑控制模块的输出端与计数统计模块的时钟端连接；逻辑控制模块，用于接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号；计数统计模块，用于接收计数时钟信号，根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。这样，用于计数的计数时钟信号与第一标识信号之间具有逻辑关系，根据第一标识信号的状态可以控制计数统计模块是否停止计数，从而减小功耗。

Description

计数控制电路、计数控制方法以及半导体存储器
技术领域
本公开涉及集成电路技术领域，尤其涉及一种计数控制电路、计数控制方法以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
在相关技术中，由于存储器的传输速度越来越快、行锤击(Row hammer)等一些原因，存储器中可能会发生错误，这就需要对存储器进行错误检查并及时纠正检查到的错误。以动态随机存取存储器(Dynamic Random Access Memory，DRAM)为例，需要在至少每24小时对DRAM进行一次完整的错误检查与清除(Error Check and Scrub，ECS)。然而，对于相关技术中的ECS来说，有可能出现24小时内无法完成整个ECS操作的情况，甚至还有可能产生额外功耗，影响了存储器的性能。
发明内容
本公开实施例提供了一种计数控制电路、计数控制方法以及半导体存储器。
第一方面，本公开实施例提供了一种计数控制电路，该计数控制电路包括逻辑控制模块和计数统计模块，且逻辑控制模块的输出端与计数统计模块的时钟端连接，其中：
逻辑控制模块，用于接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号；
计数统计模块，用于接收计数时钟信号，根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
在一些实施例中，逻辑控制模块，用于在第一标识信号处于无效状态时，根据第一时钟信号生成计数时钟信号，使计数统计模块对计数时钟信号进行计数；或者，在第一标识信号处于有效状态时，屏蔽第一时钟信号以阻止计数时钟信号的生成，使计数统计模块停止计数。
在一些实施例中，逻辑控制模块包括第一驱动模块和第一逻辑模块，其中：
第一驱动模块，用于对第一时钟信号进行驱动处理，得到第一中间信号；
第一逻辑模块，用于对第一中间信号和第一标识信号进行逻辑运算，得到计数时钟信号。
在一些实施例中，所述第一驱动模块包括偶数个级联的第一非门。
在一些实施例中，第一逻辑模块包括第一延迟反相模块、第一与非门和第二非门，其中：
第一延迟反相模块，用于对第一标识信号进行延迟及反相处理，得到第二中间信号；
第一与非门，用于对第一中间信号和第二中间信号进行与非逻辑运算，得到第三中间信号；
第二非门，用于对第三中间信号进行非逻辑运算，得到计数时钟信号。
在一些实施例中，第一延迟反相模块包括奇数个级联的第三非门。
在一些实施例中，计数统计模块，还用于接收计数复位信号，根据计数复位信号进行计数清零，并使第一标识信号处于无效状态。
在一些实施例中，计数控制电路还包括复位逻辑模块；其中，复位逻辑模块，用于接收第一命令信号和外部复位信号，对第一命令信号和外部复位信号进行逻辑运算，生成计数复位信号，计数复位信号用于发送给计数统计模块；其中，第一标识信号处于有效状态时，用于指示生成第一命令信号。
在一些实施例中，复位逻辑模块包括第一或门；其中，第一或门的第一输入端用于接收外部复位信号，第一或门的第二输入端用于接收第一命令信号，第一或门的输出端用于输出计数复位信号。
在一些实施例中，计数统计模块包括计数模块和译码模块，且计数模块的输出端与译码模块的输入端连接，其中：
计数模块，用于接收计数时钟信号，根据计数时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块，用于接收计数信号，对计数信号进行译码处理，生成第一标识信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
在一些实施例中，计数模块包括同步二进制计数器，同步二进制计数器包括若干个依次级联的计数子模块，且每个计数子模块均包括触发器，每个触发器的时钟端均与计数时钟信号连接，其中：
若干个计数子模块，用于接收计数时钟信号，通过各自包含的触发器进行时钟采样处理，输出计数信号；
其中，计数信号包括若干个比特位，且若干个计数子模块与计数信号包含的若干个比特位之间具有对应关系。
在一些实施例中，在若干个计数子模块中：
第一个计数子模块包括第一触发器，第一触发器的输入端与第一触发器的第二输出端连接，第一触发器的时钟端用于接收计数时钟信号，且第一触发器的第一输出端用于输出第一计数信号，且第一计数信号是计数信号中的第0比特位；
第二个计数子模块包括第二触发器和第二异或门，第二异或门的第一输入端与第一触发器的第一输出端连接，第二异或门的第二输入端与第二触发器的第一输出端连接，第二异或门的输出端与第二触发器的输入端连接，第二触发器的时钟端用于接收计数时钟信号，且第二触发器的第一输出端用于输出第二计数信号，且第二计数信号是计数信号中的第1比特位；
第i个计数子模块包括第i触发器、第i与非门、第i非门和第i异或门，第i与非门的第一输入端与第i-1触发器的第一输出端连接，第i与非门的第二输入端与第i-1异或门的第一输入端连接，第i与非门的输出端与第i非门的输入端连接，第i非门的输出端与第i异或门的第一输入端连接，第i异或门的第二输入端与第i触发器的第一输出端连接，第i异或门的输出端与第i触发器的输入端连接，第i触发器的时钟端用于接收计数时钟信号，且第i触发器的第一输出端用于输出第i计数信号，且第i计数信号是计数信号中的第i-1比特位；其中，i为大于或等于3且小于或等于M的整数，M为正整数。
在一些实施例中，计数控制电路还包括命令控制模块，其中：
命令控制模块，用于接收第一标识信号和刷新命令信号，以及在第一标识信号处于有效状态时，根据刷新命令信号生成第一命令信号；或者，在第一标识信号处于无效状态时，根据刷新命令信号生成第二命令信号。
在一些实施例中，第一命令信号为错误检查与清除ECS命令信号，用于执行ECS操作；第二命令信号为内部刷新信号，用于执行刷新操作。
在一些实施例中，刷新命令信号包括下述至少之一：刷新信号和自刷新信号。
在一些实施例中，计数控制电路还包括时钟产生电路，其中：
时钟产生电路，用于产生第一时钟信号。
在一些实施例中，时钟产生电路包括振荡模块和分频模块，其中：
振荡模块，用于输出预设频率的第二时钟信号；
分频模块，用于对第二时钟信号进行n分频处理，得到第一时钟信号；
其中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
第二方面，本公开实施例提供了一种计数控制方法，该方法包括：
接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号；
根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面所述的计数控制电路。
在一些实施例中，半导体存储器包括动态随机存取存储器DRAM。
本公开实施例提供了一种计数控制电路、计数控制方法以及半导体存储器，该计数控制电路包括逻辑控制模块和计数统计模块，且逻辑控制模块的输出端与计数统计模块的时钟端连接，其中，逻辑控制模块，用于接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号；计数统计模块，用于接收计数时钟信号，根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。这样，逻辑控制模块在接收第一时钟信号之后，结合第一标识信号进行逻辑运算可以得到用于计数的计数时钟信号，根据该计数时钟信号可以产生第一标识信号，以此产生执行第一操作的命令信号，这时候执行ECS操作的命令产生不受刷新命令的限制，解决了相关技术中只能借助REF_AB进行计数来产生ECS命令信号的技术问题，能够确保24小时完成完整的ECS操作；另外，该计数时钟信号与第一标识信号之间具有逻辑关系，根据第一标识信号的状态可以控制计数统计模块是否停止计数，从而还能够达到减小功耗的目的，最终提升存储器的性能。
附图说明
图1为一种ECS模式的信号时序示意图；
图2为一种产生ECS命令的框架示意图；
图3为本公开实施例提供的一种计数控制电路的组成结构示意图一；
图4为本公开实施例提供的一种计数控制电路的组成结构示意图二；
图5为本公开实施例提供的一种计数控制电路的组成结构示意图三；
图6为本公开实施例提供的一种计数控制电路的组成结构示意图四；
图7为本公开实施例提供的一种异步二进制计数器的组成结构示意图；
图8为本公开实施例提供的一种同步二进制计数器的组成结构示意图；
图9为本公开实施例提供的一种计数控制电路的组成结构示意图五；
图10为本公开实施例提供的一种计数控制电路的组成结构示意图六；
图11为本公开实施例提供的一种计数控制电路的组成结构示意图七；
图12为本公开实施例提供的一种计数控制电路的组成结构示意图八；
图13为本公开实施例提供的一种计数控制电路的组成结构示意图九；
图14为本公开实施例提供的一种计数控制电路的组成结构示意图十；
图15为本公开实施例提供的一种计数控制电路的组成结构示意图十一；
图16为本公开实施例提供的一种计数控制电路的信号时序示意图；
图17为本公开实施例提供的一种计数控制电路的组成结构示意图十二；
图18为本公开实施例提供的另一种计数控制电路的信号时序示意图；
图19为本公开实施例提供的一种计数控制方法的流程示意图；
图20为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)；
同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)；
双倍速率(Double Data Rate，DDR)；
第5代DDR标准(DDR5 Specification，DDR5 SPEC)；
多用途命令(Multi-Purpose Command，MPC)；
错误检查与清除(Error Check and Scrub，ECS)。
以DDR5 DRAM为例，ECS模式可以分为自动ECS操作模式和手动ECS操作模式。其中，在手动ECS操作模式下，利用内存控制器(Controller)发送的MPC命令来产生ECS命令信号；在自动ECS操作模式下，可以利用刷新或自刷新来产生ECS命令信号。虽然特定的MPC命令可以产生ECS操作，但在自动ECS操作模式下没有MPC命令，因此需要借助刷新和自刷新来产生自动ECS操作的ECS命令。具体地，本公开实施例需要至少在24小时内对DRAM进行一次完整的ECS操作，因此需要规划好ECS操作的时间。为了实现对DRAM进行完整的错误检查与清除，这里需要对DRAM中所有行(Row)、列(Column，Col)、存储块(Bank，BA)、存储组(Bank Group，BG)均进行错误检查，所以在24小时内需要执行多次ECS操作，平均的间隔时间为tECSint，以16吉字节(Gigabyte，Gb)内存为例大约是644微秒(microsecond，us)。其中，该间隔时间是24小时内完成整个16Gb内存ECS操作的最小时间，具体计算方式为24小时×60分钟/小时×60秒/分钟/2^(3+2+16+6)。其中，2^3为BG个数，2^2为每个BG中Bank个数，2^16为一个Bank内Row的数目，2^6为一个Row上需要访问(Access)所有Col的操作次数。图1示出了一种ECS模式(ECS Mode)的信号时序示意图。如图1所示，CK_t与CK_c表示一对互补的时钟信号，CA[13:0]表示命令地址信号，CMD表示命令信号，CS0表示低电平有效的片选信号，valid表示有效命令地址，DES表示无效命令。其中，在t0时刻，这时候的命令信号为MPC命令，对应的命令地址为OP00001100，此时将由常规模式(Normal Mode)切换到进入ECS模式(ECS ModeEntry)。在经过一段延迟时间(如tMPC Delay)之后，然后处于ECS模式。对于ECS模式而言，在执行一次ECS操作时，DRAM内部自产生命令信号的顺序为激活信号(Active，ACT)、读信号(Read，RD)、写信号(Write，WR)和预充电信号(Precharge，PRE)，tRCD表示ACT到RD之间的间隔时间，WL表示RD到WR之间的间隔时间，tWR表示WR到PRE之间的间隔时间。也就是说，DDR5SPEC规定每次执行ECS操作的最小时间为tECSc，在此时间段内，一个ECS操作需要对某个BG中的某个Bank中的某个Row对应的某个Col进行内部读写检错修改，因此需要自产生内部命令ACT-RD-WR-PRE，每相邻两个命令之间满足时序tRCD、WL、tWR，从而使得执行一次ECS命令的内部操作能够在tECSc内完成。示例性地，表1示出了在16Gb内存下平均ECS间隔的时间规定。
表1
可以理解地，在平均ECS间隔的时间段内，需要计数刷新命令的个数，当计数到预设数值时会偷取下一个刷新命令用来做自动ECS操作的ECS命令。其中，刷新命令的平均间隔时间为tREFI，示例性地，DDR5中tREFI的取值可以为3.9us，具体参见表2。假定tECSint的取值为644us，tREFI的取值可以为3.9us，那么所需刷新命令的个数为644/3.9＝165；因此，需要计数至少165个刷新命令才能够产生ECS命令。
表2
进一步地，图2示出了一种产生ECS命令的框架示意图。如图2所示，该框架可以包括计数统计模块201和命令控制模块202。其中，对于计数统计模块201而言，通过对刷新命令REF_AB的个数进行计数，输出计数信号CNT<N:0>；当计数达到预设数值(如165)时，可以产生ECS标识信号ECS_Flag；最后在ECS_Flag信号处于有效状态时，命令控制模块202会偷取下一个刷新命令REF_AB来产生ECS命令信号ECS_CMD。
基于图2所示的框架，在自动ECS操作模式下需要计数刷新命令的个数，然后偷取一个刷新命令来产生ECS命令。在这里，刷新命令REF_AB既可以作为计数模块第一级的时钟，也可以作为命令控制模块的输入。以计数设定的预设数值为165为例，当计数到预设数值之后，译码模块通过译码产生ECS_Flag信号，然后经过命令控制模块偷取下一个刷新命令用来做ECS命令，同时对应被偷取的刷新命令会消失，其他的刷新命令不受影响。当计数完成时，在ECS命令产生后计数模块会重置，开始重新计数。
然而，在相关技术中，采用刷新命令REF_AB作为计数模块的时钟信号，如果控制器利用REFsb等其他方式来刷新，此时计数不会增加，并且导致指示执行ECS操作的ECS命令滞后，从而可能出现24小时内无法完成整个ECS操作的情况；另外，在产生ECS_Flag信号时，目前的计数模块仍然可能存在持续计数REF_AB，直到接收到计数复位信号ECS_RST后才会重新计数，导致ECS_RST和计数模块的工作会出现冲突的时间，同时还会产生额外功耗。
基于此，本公开实施例提供了一种计数控制电路，该计数控制电路包括逻辑控制模块和计数统计模块。逻辑控制模块在接收第一时钟信号之后，结合第一标识信号进行逻辑运算可以得到用于计数的计数时钟信号，根据该计数时钟信号可以产生第一标识信号，以此产生执行第一操作的命令信号，这时候执行ECS操作的命令产生不受刷新命令的限制，解决了相关技术中只能借助REF_AB进行计数来产生ECS命令信号的技术问题，能够确保24小时完成完整的ECS操作；另外，该计数时钟信号与第一标识信号之间具有逻辑关系，根据第一标识信号的状态可以控制计数统计模块是否停止计数，从而还能够达到减小功耗的目的，最终提升存储器的性能。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种计数控制电路30的组成结构示意图。如图3所示，该计数控制电路30可以包括逻辑控制模块301和计数统计模块302，且逻辑控制模块301的输出端与计数统计模块302的时钟端连接，其中：
逻辑控制模块301，用于接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号；
计数统计模块302，用于接收计数时钟信号，根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
需要说明的是，在本公开实施例中，该计数控制电路30可以应用于执行ECS操作的相关电路，具体可以是适用于所有自动ECS操作的计数电路，但是并不局限于此，这里也可以适用于其他计数产生命令信号的电路。
以DDR5 DRAM为例，由于DRAM要求至少在24小时内进行一次完整的错误检查与清除，那么通过计数统计模块302来规划命令信号产生的间隔时间，以确保24小时内能够对存储器完成所有的错误检查与清除。也就是说，计数统计模块302对接收到的计数时钟信号进行计数，并且在计数值满足预设条件时，使得第一标识信号处于有效状态，以便产生用于执行第一操作的命令信号；如此，当第一操作是ECS操作时，根据该计数控制电路30所产生的命令信号，能够确保24小时完成所有的错误检查与清除。
还需要说明的是，在本公开实施例中，由于计数时钟信号是由第一时钟信号和第一标识信号进行逻辑运算生成的，而这里的第一时钟信号可以是采用固定频率的时钟信号，此时计数无需考虑刷新命令的限制，解决了相关技术中(利用REF_AB命令进行计数产生ECS命令信号时)控制器发送非REF_AB的其他刷新命令而导致24小时内无法完成完整ECS操作的问题；另外，由于计数时钟信号与第一标识信号之间具有逻辑关系，在使用计数时钟信号进行计数时，根据第一标识信号的状态来控制计数统计模块302是否停止计数，从而还能够达到减小功耗的目的，最终提升存储器的性能。
在一些实施例中，逻辑控制模块301，用于在第一标识信号处于无效状态时，根据第一时钟信号生成计数时钟信号，使计数统计模块302对计数时钟信号进行计数；或者，在第一标识信号处于有效状态时，屏蔽第一时钟信号以阻止计数时钟信号的生成，使计数统计模块302停止计数。
也就是说，对于逻辑控制模块301而言，计数时钟信号与第一标识信号之间具有逻辑关系。其中，如果第一标识信号处于无效状态，这时候会根据第一时钟信号来生成计数时钟信号，以便根据计数时钟信号控制计数统计模块302进行计数；否则，如果第一标识信号处于有效状态，这时候会阻止计数时钟信号的生成，使得计数统计模块302停止工作，从而达到减小功耗的目的。
进一步地，在一些实施例中，对于逻辑控制模块301而言，在图3所示的计数控制电路30的基础上，参见图4，该逻辑控制模块301可以包括第一驱动模块3011和第一逻辑模块3012，其中：
第一驱动模块3011，用于对第一时钟信号进行驱动处理，得到第一中间信号；
第一逻辑模块3012，用于对第一中间信号和第一标识信号进行逻辑运算，得到计数时钟信号。
在这里，第一时钟信号可以用ECS_CLK表示，第一标识信号可以用ECS_Flag表示，计数时钟信号可以用CNT_CLK表示。
需要说明的是，在本公开实施例中，第一驱动模块3011可以包括偶数个级联的第一非门，用于增强第一时钟信号的驱动能力；但是由于第一非门自身存在的延迟，同时还会对第一时钟信号起到一定的延迟作用。示例性地，第一驱动模块3011所包括的第一非门数量可以是2个、4个、6个、8个等，这里对此不作具体限定。
在一些实施例中，在图4所示的计数控制电路30的基础上，参见图5，第一驱动模块3011可以包括两个第一非门(U1和U2)。
需要说明的是，在本公开实施例中，对于这两个第一非门而言，U1的输入端(作为第一驱动模块3011的输入端)用于接收第一时钟信号，U1的输出端与U2的输入端连接，U2的输出端(作为第一驱动模块3011的输出端)用于输出第一中间信号。
还需要说明的是，在本公开实施例中，第一驱动模块3011可以是由两个非门组成，也可以是由1个或多个缓冲器(Buffer)组成等等。在这里，对于第一驱动模块3011而言，只要能够对第一时钟信号起到驱动作用即可，其内部结构并不作具体限定。
进一步地，在一些实施例中，对于第一逻辑模块3012而言，参见图5，第一逻辑模块3012可以包括第一延迟反相模块U3、第一与非门U4和第二非门U5，其中：
第一延迟反相模块U3，用于对第一标识信号进行延迟及反相处理，得到第二中间信号；
第一与非门U4，用于对第一中间信号和第二中间信号进行与非逻辑运算，得到第三中间信号；
第二非门U5，用于对第三中间信号进行非逻辑运算，得到计数时钟信号。
需要说明的是，在本公开实施例中，第一延迟反相模块U3的输入端用于接收第一标识信号，第一延迟反相模块U3的输出端与第一与非门U4的第一输入端连接；第一驱动模块3011的输入端用于接收第一时钟信号，第一驱动模块3011的输出端与第一与非门U4的第二输入端连接，第一与非门U4的输出端与第二非门U5的输入端连接，第二非门U5的输出端用于输出计数时钟信号。
还需要说明的是，在本公开实施例中，第一延迟反相模块U3可以包括奇数个级联的第三非门，用于对第一标识信号起到延迟及反相的作用。示例性地，第一延迟反相模块U3所包括的第三非门数量可以是1个、3个、5个、7个等，这里对此也不作任何限定。具体如图5所示，第一延迟反相模块U3仅包括一个第三非门，此时通过第三非门能够对第一标识信号进行延迟及反相处理。
还需要说明的是，在本公开实施例中，第一逻辑模块3012可以实现根据第一标识信号来生成计数时钟信号的功能。其中，第一逻辑模块3012可以是由两个非门和一个与非门的逻辑器件组合，也可以是由一个非门和一个与门的逻辑器件组合等等。在这里，对于第一逻辑模块3012而言，只要能够实现该第一逻辑模块3012的相同功能，其内部结构并不作具体限定。
可以理解地，对于计数统计模块302而言，其不仅能够对计数时钟信号进行计数；而且还可以进行计数清零，以便重新计数。因此，在一些实施例中，计数统计模块302，还用于接收计数复位信号，根据计数复位信号进行计数清零，并使第一标识信号处于无效状态。
需要说明的是，在本公开实施例中，重新计数开始之前，需要完成计数统计模块302的复位，即计数统计模块302需先接收到计数复位信号。在这里，通过第一延迟反相模块U3，可以调整生成计数复位信号的时刻与生成计数时钟信号的时刻之间的时间间隔。根据该时间间隔，能够保证计数统计模块302复位完成后，再根据计数时钟信号开始重新计数。
还需要说明的是，对于第一标识信号的无效状态，可以是计数统计模块302接收到计数复位信号之后，根据计数复位信号进行计数清零，并根据清零后的计数值使得第一标识信号复位为无效状态。或者，对于第一标识信号的无效状态，也可以是在根据第一标识信号用于指示生成执行ECS操作的第一命令信号之后，同时也会使得第一标识信号处于无效状态。
如此，在本公开实施例中，第一标识信号可以是处于有效状态，也可以是处于无效状态。其中，计数统计模块302会在每间隔一段时间(即计数值达到预设条件)后产生处于有效状态的第一标识信号，用于指示生成执行ECS操作的第一命令信号，同时在生成第一命令信号之后会使得第一标识信号处于无效状态；而在第一标识信号处于无效状态时，通过逻辑控制模块301能够生成计数时钟信号，这时候根据计数时钟信号可以使得计数统计模块302进行计数。
在一些实施例中，对于计数统计模块302而言，在图4所示的计数控制电路30的基础上，参见图6，该计数统计模块302可以包括计数模块3021和译码模块3022，且计数模块3021的输出端与译码模块3022的输入端连接，其中：
计数模块3021，用于接收计数时钟信号，根据计数时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块3022，用于接收计数信号，对计数信号进行译码处理，生成第一标识信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
需要说明的是，在图6中，计数信号可以用N+1位二进制数据Code<N:0>表示。其中，计数信号并不是仅为一个信号，其代表一组信号。在这里，计数信号可以包括N+1个比特位，每一个比特位各自对应一个信号，具体可以为：Code<0>、Code<1>、Code<2>、…、Code<N>；其中，N的取值与预设条件的计数值具有关联关系。示例性地，假设预设条件的计数值为146，对应的二进制数为10001010，那么至少需要8位二进制的计数信号对计数时钟信号进行计数；假设预设条件的计数值为60，对应的二进制数为111100，那么至少需要6位二进制的计数信号对计数时钟信号进行计数。
还需要说明的是，计数模块3021可以由依次级联的若干个触发器组成，触发器的数量等于计数信号的比特位数(N+1)。示例性地，假定计数信号为8位比特的二进制信号，那么计数模块3021中的触发器数量为8个。以16Gb的内存配置为例，为了满足24小时内对DRAM完成一次完整的错误检查与清除，ECS操作的时间间隔为644us，计数时钟信号的周期为4.4us，那么需要计数大约644/4.4＝146次时表示一次计数完成。也就是说，根据计数时钟信号进行计数，可以得到用于表征计数值的计数信号Code<7:0>；然后通过对计数信号Code<7:0>的译码处理，可以得到译码输出结果(即第一标识信号)。其中，只有在计数信号Code<7:0>满足10010010，即计数值达到146(这里，2^1+2^4+2^7＝146)时，此时可以译码生成处于有效状态的第一标识信号。也就是说，计数信号可以包括若干个比特位，而且比特位数量与触发器数量之间具有对应关系；这若干个比特位可以用来表征计数值，且触发器数量能够决定计数值的上限值。示例性地，若这里的触发器数量为8个，则计数信号可以包括8个比特位，如Code<7:0>；此时计数信号Code<7:0>对应的计数值范围是00000000～11111111。
进一步地，对于计数模块3021而言，在一种可能的实施例中，计数模块3021可以包括异步二进制计数器，其中：
异步二进制计数器包括若干个依次级联的触发器，每一级触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一级触发器的第二输出端(Q非)与下一级触发器的时钟端(CK)连接，第一级触发器的时钟端(CK)与第一时钟信号连接。
在本公开实施例中，以图7所示的异步二进制计数器为例，该计数模块3021包括八个触发器。在这里，触发器可以为D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)，D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D型触发器具有两个稳定状态，即“0”和“1”，在该触发器的时钟端所接收的信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
在本公开实施例中，触发器可以包括输入端(D)、时钟端(CK)、第一输出端(Q)和第二输出端(Q非，用/Q表示)，甚至也可以包括复位端(RST)。在这里，每一级触发器的第一输出端(Q)用于依次输出计数信号中的对应比特位，如图7所示，从第一级到最后一级的第一输出端(Q)依次对应：Code<0>、Code<1>、Code<2>、…、Code<7>；而每一级触发器的复位端(RST)用于接收计数复位信号(用ECS_RST表示)，可以实现计数模块3021的复位清零操作，进而重新开始计数。
进一步地，对于计数模块3021而言，在另一种可能的实施例中，计数模块3021可以包括同步二进制计数器，同步二进制计数器可以包括若干个依次级联的计数子模块，且每个计数子模块均包括触发器，每个触发器的时钟端均与计数时钟信号连接，其中：
若干个计数子模块，用于接收计数时钟信号，通过各自包含的触发器进行时钟采样处理，输出计数信号；其中，计数信号包括若干个比特位，且若干个计数子模块与计数信号包含的若干个比特位之间具有对应关系。
简单来说，在本公开实施例中，同步二进制计数器可以包括若干个依次级联的触发器，且这若干个触发器的时钟端均与计数时钟信号连接。
进一步地，在一些实施例中，对于同步二进制计数器而言，在若干个计数子模块中，可以包括：
第一个计数子模块可以包括第一触发器，第一触发器的输入端(D)与第一触发器的第二输出端(/Q)连接，第一触发器的时钟端(CK)用于接收计数时钟信号，且第一触发器的第一输出端(Q)用于输出第一计数，且第一计数信号是计数信号中的第0比特位；
第二个计数子模块可以包括第二触发器和第二异或门，第二异或门的第一输入端与第一触发器的第一输出端(Q)连接，第二异或门的第二输入端与第二触发器的第一输出端(Q)连接，第二异或门的输出端与第二触发器的输入端(D)连接，第二触发器的时钟端(CK)用于接收计数时钟信号，且第二触发器的第一输出端(Q)用于输出第二计数信号，且第二计数信号是计数信号中的第1比特位；
第i个计数子模块可以包括第i触发器、第i与非门、第i非门和第i异或门，第i与非门的第一输入端与第i-1触发器的第一输出端(Q)连接，第i与非门的第二输入端与第i-1异或门的第一输入端连接，第i与非门的输出端与第i非门的输入端连接，第i非门的输出端与第i异或门的第一输入端连接，第i异或门的第二输入端与第i触发器的第一输出端(Q)连接，第i异或门的输出端与第i触发器的输入端(D)连接，第i触发器的时钟端(CK)用于接收计数时钟信号，且第i触发器的第一输出端(Q)用于输出第i计数信号，且第i计数信号是计数信号中的第i-1比特位；其中，i为大于或等于3且小于或等于M的整数，M为正整数。
在本公开实施例中，以图8所示的同步二进制计数器为例，该计数模块3021可以包括八个依次级联的计数子模块，且每个计数子模块均至少包括一个触发器。其中，这八个计数子模块具体为：第一个计数子模块a、第二个计数子模块b、第三个计数子模块c、第四个计数子模块d、第五个计数子模块e、第六个计数子模块f、第七个计数子模块g、第八个计数子模块h。具体地，第一个计数子模块a可以包括第一触发器a1，第一个计数子模块a输出的第一计数信号用Code<0>表示，其对应为计数信号的第0个比特位；第二个计数子模块b可以包括第二触发器b1和第二异或门b2，第二个计数子模块b输出的第二计数信号用Code<1>表示，其对应为计数信号的第1个比特位；第三个计数子模块c可以包括第三触发器c1、第三与非门c2、第三非门c3和第三异或门c4，第三个计数子模块c输出的第三计数信号用Code<2>表示，其对应为计数信号的第2个比特位；第四个计数子模块d可以包括第四触发器d1、第四与非门d2、第四非门d3和第四异或门d4，第四个计数子模块d输出的第四计数信号用Code<3>表示，其对应为计数信号的第3个比特位；以此类推，对于第八个计数子模块h而言，第八个计数子模块h可以包括第八触发器h1、第八与非门h2、第八非门h3和第八异或门h4，第八个计数子模块h输出的第八计数信号用Code<7>表示，其对应为计数信号的第7个比特位。这样，这八个计数子模块均接收计数时钟信号，通过各自包含的触发器进行时钟采样处理，输出包括八个比特位的计数信号，而且这八个计数子模块与计数信号包含的八个比特位之间具有对应关系。示例性地，第一个计数子模块用于输出计数信号的第0个比特位Code<0>，第二个计数子模块用于输出计数信号的第1个比特位Code<1>，第三个计数子模块用于输出计数信号的第2个比特位Code<2>，…，第八个计数子模块用于输出计数信号的第7个比特位Code<7>。
另外，在图8所示的同步二进制计数器中，这八个计数子模块中每一级触发器的复位端(RST)用于接收计数复位信号(用ECS_RST表示)，也可以实现计数模块3021的复位清零操作，进而重新开始计数。
综上可知，对于计数模块3021而言，其可以是异步二进制计数器，也可以是同步二进制计数器。其中，前者的电路实现简单，但是采用异步二进制计数器会导致计数器每一级输出均存在延迟，尤其是在刷新频率较高且计数器级数较高时，该延迟问题更为严重；如果因计数器的延迟问题而使最后一级变化之前第一级就已经再次改变，从而会导致计数器出现错误译码情况，影响译码输出结果的准确性，进而造成根据译码输出结果完成的后续功能无法正常执行；而后者的电路实现相对复杂，但是采用同步二进制计数器可以使每一级的输出对齐，保证计数器输出没有错误的译码过程，从而减少计数器延迟对第一标识信号产生的影响。在这里，为了保证计数器输出没有错误的译码过程，避免影响下一次计数，本公开实施例可以采用同步二进制计数器，使得每一级输出对齐，进而改善计数器延迟对第一标识信号产生的影响。
进一步地，在一些实施例中，对于计数统计模块302而言，在图6所示计数控制电路30的基础上，参见图9，该计数统计模块302还可以包括锁存模块3023，且锁存模块3023与译码模块3022的输出端连接，其中：
计数模块3021，用于接收计数时钟信号，根据计数时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块3022，用于接收计数信号，对计数信号进行译码处理，生成目标计数信号；
锁存模块3023，用于接收目标计数信号，以及在目标计数信号处于有效状态时，对目标计数信号进行锁存处理，生成处于有效状态的第一标识信号。
需要说明的是，在本公开实施例中，在计数值满足预设条件(即计数值达到预设数值)时，可以使目标计数信号处于有效状态。另外，在图9中，计数信号可以用Code<N:0>表示，目标计数信号可以用ECS_CNT表示。其中，ECS_CNT信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若ECS_CNT信号的电平值为逻辑1，则确定ECS_CNT信号处于有效状态；否则，若ECS_CNT信号的电平值为逻辑0，则确定ECS_CNT信号处于无效状态。
还需要说明的是，在本公开实施例中，这里引入了锁存模块3023。其中，当计数完成时可以产生目标计数信号，而目标计数信号经过锁存模块3023后会产生第一标识信号，在第一标识信号处于有效状态时可以产生执行ECS操作的命令信号，以确保24小时完成所有的错误检查与清除。
进一步地，在一些实施例中，对于计数统计模块302而言，在图6所示计数控制电路30的基础上，参见图10，计数统计模块302还可以包括锁存模块3023和自动脉冲模块3024，且自动脉冲模块3024的输入端与译码模块3022的输出端连接，自动脉冲模块3024的输出端与锁存模块3023的置位端(SET)连接，其中：
计数模块3021，用于接收计数时钟信号，根据计数时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块3022，用于接收计数信号，对计数信号进行译码处理，生成目标计数信号；
自动脉冲模块3024，用于根据目标计数信号生成置位信号；其中，在目标计数信号处于有效状态时，使置位信号处于有效状态；
锁存模块3023，用于接收置位信号，以及在置位信号处于有效状态时，根据置位信号生成处于有效状态的第一标识信号。
需要说明的是，本公开实施例所述的锁存模块可以是SR型锁存器(SR Latch)，且SR型锁存器可以是由两个二输入与非门组成的。另外，在本公开实施例中，SR型锁存器包括置位端、复位端和输出端。其中，SR型锁存器的置位端用于接收置位信号，SR型锁存器的复位端用于接收复位信号，SR型锁存器的输出端用于输出第一标识信号。
还需要说明的是，在本公开实施例中，若目标计数信号处于有效状态，则可以使置位信号处于有效状态；若目标计数信号处于无效状态，则可以使置位信号处于无效状态。其中，只有置位信号处于有效状态时，才可以产生处于有效状态的第一标识信号。
还需要说明的是，在本公开实施例中，置位信号可以用SET表示，其中，SET信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若SET信号的电平值为逻辑1，则确定SET信号处于有效状态；否则，若SET信号的电平值为逻辑0，则确定SET信号处于无效状态。
进一步地，在一些实施例中，对于自动脉冲模块3024而言，如图10所示，自动脉冲模块3024可以包括第二延迟反相模块221和第一与门222，其中：
第二延迟反相模块221，用于对目标计数信号进行延迟及反相处理，得到目标计数反相信号；
第一与门222，用于对目标计数反相信号和目标计数信号进行与逻辑运算，得到置位信号。
需要说明的是，在本公开实施例中，第二延迟反相模块221的输入端用于接收目标计数信号，第一与门222的第一输入端与译码模块3022的输出端连接，第一与门222的第二输入端与第二延迟反相模块221的输出端连接，第一与门222的输出端(作为自动脉冲模块3024的输出端)与锁存模块3023的置位端(SET)连接。
还需要说明的是，在本公开实施例中，对于目标计数反相信号而言，可以是通过信号发生器来产生目标计数反相信号，这里所产生的目标计数反相信号与目标计数信号之间具有延迟及反相关系；或者，也可以是通过第二延迟反相模块对目标计数信号进行延迟及反相处理，得到目标计数反相信号，然后再对目标计数反相信号和目标计数信号进行与逻辑运算，从而能够得到SET信号。
也就是说，在本公开实施例中，对于自动脉冲(Auto Pulse)模块而言，Auto Pulse是目标计数信号经过延迟反相后得到的目标计数反相信号再和目标计数信号进行与逻辑所形成的一个较小的脉冲信号，以此作为锁存模块3023的SET信号；其中，该SET可以用于产生第一标识信号。另外，需要注意的是，这里的目标计数信号需要满足一定的条件(具体是由无效状态变为有效状态，例如由低电平状态变为高电平状态)，这时候Auto Pulse才可以形成一个较小的脉冲信号，而且脉冲宽度等于第二延迟反相模块的延迟时间。
具体来说，在本公开实施例中，置位信号为高电平有效的脉冲信号。其中，如果延迟反相模块对目标计数信号的延迟时间越大，那么置位信号的脉冲宽度越宽；如果延迟反相模块对目标计数信号的延迟时间越小，那么置位信号的脉冲宽度越窄。由此可见，置位信号的脉冲宽度与延迟反相模块对目标计数信号的延迟时间具有对应关系。
还需要说明的是，在本公开实施例中，对于延迟反相模块而言，其可以是由延迟模块和反相模块串联构成的，而反相模块可以是反相器、非门等，从而对目标计数信号能够实现延迟及反相作用。
还需要说明的是，在本公开实施例中，对于自动脉冲模块3024而言，除了可以是由延迟反相模块和一个与门组成之外，自动脉冲模块3024还可以是延迟反相模块和一个或非门组成，其中，延迟反相模块的输入端用于接收目标计数信号，延迟反相模块的输出端和或非门的第一输入端连接，或非门的第二输入端用于接收目标计数信号，或非门的输出端用于输出置位信号；或者，自动脉冲模块3024还可以是延迟反相模块、一个或门和一个非门组成，其中，延迟反相模块的输入端用于接收目标计数信号，延迟反相模块的输出端和或门的第一输入端连接，或门的第二输入端用于接收目标计数信号，或门的输出端与非门的输入端连接，该非门的输出端用于输出置位信号；自动脉冲模块3024甚至也可以是其他逻辑器件组合，只要能够产生一个较小的脉冲信号即可，其内部结构并不作任何限定。
还可以理解地，在一些实施例中，在图3所示计数控制电路30的基础上，参见图11，该计数控制电路30还可以包括命令控制模块303，其中：
命令控制模块303，用于接收第一标识信号和刷新命令信号，以及在第一标识信号处于有效状态时，根据刷新命令信号生成第一命令信号；或者，在第一标识信号处于无效状态时，根据刷新命令信号生成第二命令信号。
需要说明的是，对于命令控制模块303而言，在接收到第一标识信号之后，若第一标识信号处于有效状态，则此时会获取刷新命令信号，根据该刷新命令信号生成第一命令信号；若第一标识信号处于无效状态，则此时将刷新命令信号直接输出为第二命令信号。
还需要说明的是，在本公开实施例中，第一命令信号和第二命令信号不同。其中，第一命令信号为ECS命令信号，用于执行ECS操作；第二命令信号为内部刷新信号，用于执行刷新操作。在这里，ECS命令信号可以用ECS_CMD表示，内部刷新信号可以用REF_NEW表示。
还需要说明的是，在本公开实施例中，第一标识信号的电平值可以包括第一值和第二值。其中，第一值可以为指示高电平的逻辑1，第二值可以为指示低电平的逻辑0；或者，第一值可以为指示低电平的逻辑0，第二值可以为指示高电平的逻辑1，对此并不作任何限定。
示例性地，如果第一标识信号的电平值为逻辑1，那么可以确定第一标识信号处于有效状态，此时根据获取的刷新命令信号产生ECS_CMD信号；否则，如果第一标识信号的电平值为逻辑0，那么可以确定第一标识信号处于无效状态，此时根据获取的刷新命令信号可以输出REF_NEW信号。
简单来说，以DDR5 DRAM为例，由于DRAM要求至少在24小时内进行一次完整的错误检查与清除，那么在自动ECS操作模式下就需要计数统计模块302规划ECS操作的间隔时间，具体是在计数值满足预设条件时可以产生一个有效的第一标识信号，可以用ECS_Flag表示；该ECS_Flag信号会传输到命令控制模块303；在该模块中，如果ECS_Flag信号处于有效状态，那么可以偷取下一个刷新命令来产生ECS_CMD信号，以执行ECS操作，同时对应被偷取的刷新命令会消失；如果ECS_Flag信号处于无效状态，那么可以刷新命令不会被偷取，直接传输为REF_NEW信号，以执行正常的刷新操作。
进一步地，在一些实施例中，对于命令控制模块303而言，参见图12，该命令控制模块303可以包括采样模块3031、延迟模块3032和逻辑处理模块3033，其中：
采样模块3031，用于接收刷新命令信号和ECS标识信号，根据刷新命令信号对第一标识信号进行采样处理，得到采样信号；
延迟模块3032，用于对刷新命令信号进行延迟处理，得到延迟刷新信号；
逻辑处理模块3033，用于对采样信号和延迟刷新信号进行逻辑运算，在采样信号处于有效状态时，选择输出用于执行ECS操作的ECS命令信号；以及在采样信号处于无效状态时，选择输出用于执行刷新操作的内部刷新信号。
需要说明的是，在本公开实施例中，在第一标识信号处于有效状态时，使采样信号处于有效状态；在第一标识信号处于无效状态时，使采样信号处于无效状态。其中，采样信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若采样信号的电平值为逻辑1，则确定采样信号处于有效状态；否则，若采样信号的电平值为逻辑0，则确定采样信号处于无效状态。
还需要说明的是，在本公开实施例中，采样模块3031可以为D型触发器。在这里，该D型触发器的输入端(D)用于接收ECS标识信号，该D型触发器的时钟端(CK)用于接收刷新命令信号，该D型触发器的输出端(Q)用于输出采样信号。
进一步地，在一些实施例中，如图12所示，逻辑处理模块3033包括第二逻辑模块231和第三逻辑模块232，其中：
第二逻辑模块231，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行第一逻辑运算，输出ECS命令信号，以执行ECS操作；
第三逻辑模块232，用于在采样信号处于无效状态时，对采样信号和延迟刷新信号进行第二逻辑运算，输出内部刷新信号，以执行刷新操作。
还需要说明的是，在本公开实施例中，可以根据采样信号的有效状态与否来确定是选择第二逻辑模块231来输出处于有效状态的ECS_CMD信号，还是选择第三逻辑模块232来输出处于有效状态的REF_NEW信号。具体地，如果输出ECS_CMD信号，那么就不会再执行刷新操作，这时候会通过ECS操作以确保24小时完成所有的错误检查与清除；如果输出REF_NEW信号，那么刷新操作不受影响，但是这时候不会执行ECS操作。
在一种可能的实施例中，如图12所示，第二逻辑模块231包括第二与非门U6和第五非门U7，且第二与非门U6的第一输入端与采样模块3031的输出端连接，第二与非门U6的第二输入端与延迟模块3032的输出端连接，第二与非门U6的输出端与第五非门U7的输入端连接，其中：
第二与非门U6，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行与非逻辑运算，得到第一中间信号；
第五非门U7，用于对第一中间信号进行非逻辑运算，得到ECS命令信号。
在本公开实施例中，在采样信号处于有效状态时，通过第二逻辑模块231可以产生ECS_CMD信号，具体是偷取下一个刷新命令REF_AB来产生的，而且被偷取的刷新命令会消失。
在一种可能的实施例中，如图12所示，第三逻辑模块232可以包括第三与非门U8、第六非门U9和第七非门U10，且第六非门U9的输入端与采样模块3031的输出端连接，第三与非门U8的第一输入端与第六非门U9的输出端连接，第三与非门U8的第二输入端与延迟模块3032的输出端连接，第三与非门U8的输出端与第七非门U10的输入端连接，其中：
第六非门U9，用于在采样信号处于无效状态时，对采样信号进行非逻辑运算，得到第二中间信号；
第三与非门U8，用于对第二中间信号和延迟刷新信号进行与非逻辑运算，得到第三中间信号；
第七非门U10，用于对第三中间信号进行非逻辑运算，得到内部刷新信号。
在本公开实施例中，在采样信号处于无效状态时，通过第三逻辑模块232可以得到内部刷新信号，具体是刷新命令REF_AB直接输出为REF_NEW信号，这时候的刷新命令不会被偷取，而且所执行的刷新操作也不受影响。
进一步地，如图12所示，在一些实施例中，延迟模块的延迟时间大于采样模块与第六非门的延迟时间之和。
在本公开实施例中，以图12为例，延迟模块3032的延迟时间需要大于采样模块3031与第六非门U9的延迟时间之和。换句话说，延迟模块3032需要使得延迟刷新信号晚于采样信号反相后的第二中间信号。其中，在ECS_Flag信号处于有效状态(即为逻辑1)时，采样模块3031的输出也为逻辑1，可以通过第六非门U9(其输出为逻辑0)来阻断刷新命令REF_AB的输出；但是采样模块3031与第六非门U9均存在有延迟，如果刷新命令REF_AB到达第三与非门U8的时间早于第六非门U9的输出(在ECS_Flag信号的电平值为逻辑1时的输出)，此时就不能起到阻断刷新命令REF_AB的作用；因此，对于刷新命令REF_AB需经过延迟模块3032进行延迟，以使得刷新命令REF_AB到达第三与非门U8的时间稍晚于第六非门U9的输出。
在一些实施例中，这里的刷新命令信号可以包括下述至少之一：刷新信号和自刷新信号。
需要说明的是，在自动ECS操作模式下，DDR5 SPEC中规定自动ECS操作需要在刷新和自刷新中规划并产生ECS_CMD信号，用来检测错误信息并同时执行内部读写检错和修复。由于借助刷新命令信号生成自动ECS操作命令时需要计数刷新和自刷新的个数，但是在自刷新时外部没有时钟；因此，本公开实施例的第一时钟信号可以是采用固有频率的信号作为计数的时钟信号，从而不仅解决了相关技术中无法借助自刷新来生成ECS命令信号的技术问题，也解决了如果发送的是其他方式的刷新命令而导致24小时内无法完成完整ECS操作的技术问题。
还可以理解地，在一些实施例中，对于前述的计数复位信号而言，在图11所示计数控制电路30的基础上，参见图13，该计数控制电路30还可以包括复位逻辑模块304，其中：
复位逻辑模块304，用于接收第一命令信号和外部复位信号，对第一命令信号和外部复位信号进行逻辑运算，生成计数复位信号，计数复位信号用于发送给计数统计模块302。
需要说明的是，在本公开实施例中，第一标识信号处于有效状态时，可以用于指示生成该第一命令信号。另外，复位逻辑模块304在得到计数复位信号后，会将计数复位信号发送给计数统计模块302，具体是内部的计数模块3021中每一级触发器的复位端，以实现计数模块3021的复位清零操作。
在一种具体的实施例中，参见图13，该复位逻辑模块304可以包括第一或门U11，其中：第一或门U11的第一输入端用于接收外部复位信号，第一或门U11的第二输入端用于接收第一命令信号，第一或门U11的输出端用于输出计数复位信号。
需要说明的是，在本公开实施例中，计数控制电路30在刚开始工作时，需要外部复位信号进行复位操作。在首次复位之后，外部复位信号会持续为逻辑0的低电平信号。另外，在本公开实施例中，根据外部复位信号和第一命令信号的逻辑运算，所生成的计数复位信号的电平值可以包括第一值和第二值。示例性地，第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0，若计数复位信号的电平值为逻辑1，则确定计数复位信号处于有效状态；否则，若计数复位信号的电平值为逻辑0，则确定计数复位信号处于无效状态。
还需要说明的是，在本公开实施例中，将计数复位信号发送给计数统计模块302，以使得计数统计模块302重新开始计数并且控制ECS_Flag信号处于无效状态。具体来说，在通过计数统计模块302生成处于有效状态的ECS_Flag信号之后，一方面，ECS_Flag信号和ECS_CLK信号经过逻辑运算后，得到用于计数的CNT_CLK信号，在ECS_Flag信号处于有效状态的时候，可以使得计数统计模块302停止工作，减小功耗；另一方面，在生成第一命令信号后，第一命令信号与外部复位信号经过逻辑运算之后生成作为计数统计模块302的计数复位信号，以使计数统计模块被复位；同时在生成第一命令信号后，还会使得ECS_Flag信号处于无效状态，此时通过逻辑控制模块301可以产生计数时钟信号，以使计数统计模块开始计数。在这里，计数器复位操作完成需要先于产生计数时钟信号的时间，从而保证复位完成后再开始计数，也就不会出现计数和复位同时操作而出现冲突的技术问题。
另外，还需要注意的是，对于ECS_Flag信号的无效状态，可以是根据第一命令信号ECS_CMD直接控制ECS_Flag信号处于无效状态；或者，也可以是根据第一命令信号ECS_CMD产生计数复位信号，使得计数器复位清零，然后根据清零后的计数值以使ECS_Flag信号处于无效状态。
还可以理解地，在一些实施例中，对于前述的第一时钟信号而言，在图3所示计数控制电路30的基础上，参见图14，计数控制电路30还可以包括时钟产生电路305，其中：
时钟产生电路305，用于产生第一时钟信号。
在一种具体的实施例中，参见图14，时钟产生电路305可以包括振荡模块3051和分频模块3052，其中：
振荡模块3051，用于输出预设频率的第二时钟信号；
分频模块3052，用于对第二时钟信号进行n分频处理，得到第一时钟信号。
其中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
需要说明的是，在本公开实施例中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
还需要说明的是，在本公开实施例中，振荡模块3051可以是振荡器(Oscillator，OSC)，例如环形振荡器(Ring OSC)、晶体振荡器(Crystal OSC)等。在这里，振荡模块3051为Ring OSC，用于产生固定频率的第二时钟信号；然后通过分频模块3052对第二时钟信号进行分频处理，可以得到用于计数的第一时钟信号。其中，第二时钟信号可以用OSC_CLK表示，第一时钟信号可以用ECS_CLK表示。
示例性地，可以采用Ring OSC产生固定频率的OSC_CLK信号，假定时钟频率为1818kHz，对应的时钟周期为550ns；那么在经过分频处理之后，输出时钟频率为227kHz的ECS_CLK信号，其对应的时钟周期为4.4us。这样，由于计数控制电路30中包括有时钟产生电路304，可以产生计数所需的第一时钟信号，从而不仅解决了在自刷新时没有外部时钟的技术问题，而且还解决了控制器发送其他方式的刷新命令时计数不会增加，进而导致24小时内无法完成完整ECS操作的问题。
还需要说明的是，在本公开实施例中，对于计数统计模块中的译码模块而言，其内部电路的设计具体可以是根据指令译码规则实现的。对于不同的产品，不同的应用场景，不同的指令，译码规则可能不同，那么该译码模块的具体结构也可进行相应调整，本公开实施例不作具体限定。
本公开实施例提供了一种计数控制电路，该计数控制电路包括逻辑控制模块和计数统计模块。其中，在逻辑控制模块接收到第一时钟信号之后，结合第一标识信号进行逻辑运算可以得到用于计数的计数时钟信号，根据该计数时钟信号可以产生第一标识信号，以此能够产生执行ECS操作的第一命令信号，此时计数无需考虑刷新命令的限制，解决了相关技术中只能借助REF_AB进行计数来产生ECS命令信号的技术问题，能够确保24小时完成完整的ECS操作；另外，该计数时钟信号与第一标识信号之间具有逻辑关系，在使用计数时钟信号进行计数时，根据第一标识信号的状态来控制计数统计模块是否停止计数，从而还能够达到减小功耗的目的，最终提升存储器的性能。
本公开的另一实施例中，基于前述实施例所述的计数控制电路30，参见图15，其示出了本公开实施例提供的另一种计数控制电路30的组成结构示意图。如图15所示。该计数控制电路30可以包括异步计数器1501、译码模块1502、命令控制模块1503和复位逻辑模块1504，而复位逻辑模块1504包括第一或门U11。其中，异步计数器1501的计数时钟信号为刷新命令REF_AB，异步计数器1501输出的计数信号用REF<7:0>表示，REF<7:0>信号用于表征计数值；当计数值满足预设条件时，此时的REF<7:0>信号经过译码模块1502的译码处理后，可以得到处于有效状态的第一标识信号(用ECS_Flag表示)；将该ECS_Flag信号发送到命令控制模块1503，在该模块中可以获取下一时刻接收到的刷新命令REF_AB，并根据刷新命令REF_AB来生成第一命令信号；这时候还可以将外部复位信号(用RESET表示)和第一命令信号(用ECS_CMD表示)输入到复位逻辑模块1504，通过内部的第一或门U11进行或逻辑运算后，可以输出计数复位信号(用ECS_RST表示)，该ECS_RST信号发送至异步计数器1501中每一级触发器的复位端(RST)，使异步计数器1501进行计数清零。另外，在产生ECS_CMD信号之后，还会使得ECS_Flag信号处于无效状态。这时候的命令控制模块1503中，如果为无效状态的ECS_Flag信号，那么根据获取到的刷新命令REF_AB直接输出为第二命令信号(即内部刷新信号，用REF_NEW表示)。
基于图15所示的计数控制电路，图16示出了本公开实施例提供的一种计数控制电路的信号时序示意图。如图16所示，REF<0>、REF<1>、REF<2>、REF<3>、REF<4>、REF<5>、REF<6>、REF<7>为计数信号中包括的八个比特位。由于异步计数器的自身特性，使得异步计数器计数输出会存在延迟没有对齐，此时如果刷新频率过快且计数器级数较高时将会导致计数错误。在图16中，假定在t1时刻，这时候的八位计数信号对应的二进制数为01111111；在下一时刻，正常情况下的计数为10000000，但是由于刷新频率过快导致REF<7>变化之前REF<0>就已经再次改变，即在t2时刻，这时候的八位计数信号对应的二进制数为10000001，即异步计数器发生计数错误，从而使得译码模块1502出现错误译码情况，进而导致无法产生有效的ECS_Flag信号，也就无法根据有效的ECS_Flag信号来产生ECS_CMD信号，进而无法通过复位逻辑模块1504来产生ECS_RST信号，如图16中的虚线所示。简言之，由于译码结果的不准确性，造成根据译码结果完成的后续功能均无法正常执行。
进一步地，对于图15所示的计数控制电路而言，一方面，采用刷新命令REF_AB当做计数器的时钟信号，如果控制器利用REFsb等其他方式来刷新，计数器就不会增加，从而导致出现24小时内无法完成整个ECS操作的问题。另一方面，采用异步计数器会导致计数器每一级的输出延迟，可能导致计数在最后一级变化之前出现错误译码过程，从而有可能影响下一次计数。又一方面，在产生ECS_Flag信号时，该计数器仍然会持续计数刷新命令REF_AB，直到ECS_RST后会重新计数，ECS_RST和计数器的工作会出现冲突的时间。因此，本公开实施例还可以对计数控制电路做进一步改进。
本公开的又一实施例中，基于前述实施例所述的计数控制电路30，参见图17，其示出了本公开实施例提供的又一种计数控制电路30的组成结构示意图。如图17所示。该计数控制电路30可以包括同步计数器1701、译码模块1702、命令控制模块1703、复位逻辑模块1704和逻辑控制模块1705，而逻辑控制模块1705是由第一非门U1、第二非门U2、第三非门U3、第一与非门U4和第四非门U5组成，复位逻辑模块1504是由第一或门U11组成。
在这里，同步计数器1701的计数时钟信号为CNT_CLK信号，其不再是刷新命令REF_AB，而是由逻辑控制模块1705对ECS_CLK信号和ECS_Flag信号进行逻辑运算后产生的；这样，由ECS_Flag信号经过逻辑运算控制计数时钟信号，当ECS_Flag信号为高电平的时候，可以使得计数器停止工作，从而减小功耗。另外，在计数过程中，同步计数器1701根据CNT_CLK信号进行计数，输出的计数信号可以用Code<7:0>或者REF<7:0>表示；以REF<7:0>为例，这里使用REF<7:0>信号用于表征计数值；当计数值满足预设条件时，此时的REF<7:0>信号经过译码模块1702的译码处理后，可以得到处于有效状态的ECS_Flag信号；将该ECS_Flag信号发送到命令控制模块1703，在该模块中可以获取下一时刻接收到的刷新命令REF_AB，并根据刷新命令REF_AB来产生ECS_CMD信号；这时候还可以将外部复位信号RESET和ECS_CMD信号输入到复位逻辑模块1704，通过内部的第一或门U11进行或逻辑运算后，可以输出计数复位信号ECS_RST，以使得同步计数器1701重新开始计数，同时使ECS_Flag信号复位为无效状态。另外，还需要注意的是，在命令控制模块1703中，如果为无效状态的ECS_Flag信号，那么这时候根据获取到的刷新命令REF_AB可以直接输出为内部刷新信号REF_NEW。
基于图17所示的计数控制电路，图18示出了本公开实施例提供的另一种计数控制电路的信号时序示意图。如图18所示，REF<0>、REF<1>、REF<2>、REF<3>、REF<4>、REF<5>、REF<6>、REF<7>为计数信号中包括的八个比特位。由于同步计数器的自身特性，使得同步计数器的计数输出边沿对齐。当计数值满足预设条件(即计数到特定数值)的t1时刻，译码模块会产生有效的ECS_Flag信号；在ECS_Flag为高电平期间，此时ECS_Flag信号会经过逻辑控制计数时钟信号，使得计数时钟信号为低电平，从而在t2时刻就使得计数器停止计数；同时在ECS_Flag为高电平的情况下还会选取一个REF_AB命令来产生ECS_CMD命令，被选取的REF_AB命令不会传输为REF_NEW命令。然后再根据ECS_CMD命令还可以产生计数复位信号ECS_RST，具体是在t3时刻，此时根据ECS_RST可以使得REF<7:0>信号译码复位为0，即REF<7:0>为00000000，随后还可以使ECS_Flag信号复位为低电平。在ECS_Flag信号为低电平期间，刷新命令不会被偷取，直接传输到REF_NEW信号，并且进行的刷新操作也不受影响。在这里，对于ECS_Flag信号的无效状态(低电平状态)，可以是根据ECS_CMD信号直接控制ECS_Flag信号处于无效状态；或者，也可以是根据ECS_CMD信号产生ECS_RST信号，使得计数器复位清零，然后根据清零后的计数值以使ECS_Flag信号处于无效状态。
也就是说，对于图17所示的计数控制电路而言，通过将异步计数器变为同步计数器，用振荡器产生的固定频率的OSC_CLK信号后，再经过分频器产生ECS_CLK信号作为同步计数器的时钟信号，然后在计数到特性数值时，同步计数器的输出经过译码器可以产生ECS_Flag信号。随后，ECS_Flag信号经过命令控制模块会选取下一个刷新命令REF_AB用来产生ECS命令，同时对应被选取的REF_AB不会进行刷新操作。之后命令控制模块产生一个计数复位信号使计数器重新开始计数，同时ECS_Flag信号复位为低电平。在ECS_Flag信号为低电平期间，刷新命令REF_AB不会被选取，直接传输到REF_NEW信号，进行的正常的刷新操作。
本公开实施例提供了一种计数控制电路，通过上述实施例对前述实施例的具体实现进行详细阐述，从中可以看出，基于前述实施例的技术方案，一方面，能够解决控制器发送非REF_AB的其他命令而导致24小时内无法完成完整ECS操作的问题；另一方面，采用同步计数器可以使每一级输出对齐，保证计数器输出没有错误的译码过程，从而减少计数器延迟对ECS_Flag信号产生的影响；又一方面，将ECS_Flag信号经过一些逻辑控制计数时钟信号，具体是ECS_Flag为高电平的时候，可以使得计数器停止工作，从而还能够减小功耗；又一方面，在产生ECS_CMD信号后，还可以复位计数器，由于计数器已经停止工作，这时候还不会出现计数和复位同时操作出现冲突的问题。
本公开的再一实施例中，参见图19，其示出了本公开实施例提供的一种计数控制方法的流程示意图。如图19所示，该流程可以包括：
S1901：接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号。
S1902：根据计数时钟信号进行计数，生成第一标识信号，第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
需要说明的是，在本公开实施例中，该方法可以应用于前述实施例中任一项所述的计数控制电路30或者集成有计数控制电路30的半导体存储器。对于计数控制电路30而言，其可以包括逻辑控制模块和计数统计模块，而且逻辑控制模块的输出端与计数统计模块的输入端连接。其中，步骤S1901是由逻辑控制模块执行的，步骤S1902是由计数统计模块执行的。
在一些实施例中，该方法还可以包括：
在所述第一标识信号处于无效状态时，根据所述第一时钟信号生成所述计数时钟信号，使所述计数统计模块对所述计数时钟信号进行计数；或者，
在所述第一标识信号处于有效状态时，屏蔽所述第一时钟信号以阻止所述计数时钟信号的生成，使所述计数统计模块停止计数。
在本公开实施例中，逻辑控制模块可以包括第一驱动模块和第一逻辑模块。相应地，在一些实施例中，对于S1901而言，通过逻辑控制模块接收第一时钟信号和第一标识信号，并在第一标识信号的控制下，根据第一时钟信号生成计数时钟信号，可以包括：
通过第一驱动模块对第一时钟信号进行驱动处理，得到第一中间信号；
通过第一逻辑模块对第一中间信号和第一标识信号进行逻辑运算，得到计数时钟信号。
在本公开实施例中，第一驱动模块可以包括偶数个级联的第三非门。
在本公开实施例中，第一逻辑模块可以包括第一延迟反相模块、第一与非门和第二非门。相应地，在一些实施例中，通过第一逻辑模块对第一中间信号和第一标识信号进行逻辑运算，得到计数时钟信号，可以包括：
通过第一延迟反相模块对第一标识信号进行延迟及反相处理，得到第二中间信号；
通过第一与非门对第一中间信号和第二中间信号进行与非逻辑运算，得到第三中间信号；
通过第二非门对第三中间信号进行非逻辑运算，得到计数时钟信号。
在本公开实施例中，第一延迟反相模块包括奇数个级联的第三非门。
可以理解地，在本公开实施例中，计数统计模块可以包括计数模块和译码模块。相应地，在一些实施例中，对于S1902来说，通过计数统计模块接收计数时钟信号，根据计数时钟信号进行计数，生成第一标识信号，可以包括：
通过计数模块接收计数时钟信号，根据计数时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
通过译码模块接收计数信号，对计数信号进行译码处理，生成第一标识信号；其中，在计数值满足预设条件时，使第一标识信号处于有效状态。
还可以理解地，在本公开实施例中，计数模块可以包括同步二进制计数器，同步二进制计数器包括若干个依次级联的计数子模块，且每个计数子模块均包括触发器，每个触发器的时钟端均与计数时钟信号连接。相应地，在一些实施例中，该方法还可以包括：
通过若干个计数子模块接收计数时钟信号，通过各自包含的触发器进行时钟采样处理，输出计数信号；其中，计数信号包括若干个比特位，且若干个计数子模块与计数信号包含的若干个比特位之间具有对应关系。
进一步地，在一些实施例中，对于若干个计数子模块而言，可以包括：
第一个计数子模块包括第一触发器，第一触发器的输入端(D)与第一触发器的第二输出端(/Q)连接，第一触发器的时钟端(CK)用于接收计数时钟信号，且第一触发器的第一输出端(Q)用于输出第一计数信号，且第一计数信号是计数信号中的第0比特位；
第二个计数子模块包括第二触发器和第二异或门，第二异或门的第一输入端与第一触发器的第一输出端(Q)连接，第二异或门的第二输入端与第二触发器的第一输出端(Q)连接，第二异或门的输出端与第二触发器的输入端(D)连接，第二触发器的时钟端(CK)用于接收计数时钟信号，且第二触发器的第一输出端(Q)用于输出第二计数信号，且第二计数信号是计数信号中的第1比特位；
第i个计数子模块包括第i触发器、第i与非门、第i非门和第i异或门，第i与非门的第一输入端与第i-1触发器的第一输出端(Q)连接，第i与非门的第二输入端与第i-1异或门的第一输入端连接，第i与非门的输出端与第i非门的输入端连接，第i非门的输出端与第i异或门的第一输入端连接，第i异或门的第二输入端与第i触发器的第一输出端(Q)连接，第i异或门的输出端与第i触发器的输入端(D)连接，第i触发器的时钟端(CK)用于接收计数时钟信号，且第i触发器的第一输出端(Q)用于输出第i计数信号，且第i计数信号是计数信号中的第i-1比特位；其中，i为大于或等于3且小于或等于M的整数，M为正整数。
还可以理解地，在本公开实施例中，计数控制电路还可以包括命令控制模块。相应地，在一些实施例中，该方法还可以包括：
通过命令控制模块接收第一标识信号和刷新命令信号，以及在第一标识信号处于有效状态时，根据刷新命令信号生成第一命令信号；或者，在第一标识信号处于无效状态时，根据刷新命令信号生成第二命令信号。
在本公开实施例中，第一命令信号为ECS命令信号，用于执行ECS操作；第二命令信号为内部刷新信号，用于执行刷新操作。
在本公开实施例中，刷新命令信号可以包括下述至少之一：刷新信号和自刷新信号。
进一步地，在一些实施例中，该方法还可以包括：
通过计数统计模块接收计数复位信号，根据计数复位信号进行计数清零，并使第一标识信号处于无效状态。
还可以理解地，在本公开实施例中，计数控制电路还可以包括复位逻辑模块。相应地，在一些实施例中，该方法还可以包括：
通过复位逻辑模块接收第一命令信号和外部复位信号，对第一命令信号和外部复位信号进行逻辑运算，生成计数复位信号，计数复位信号用于发送给计数统计模块；其中，第一标识信号处于有效状态时，用于指示生成第一命令信号，该第一命令信号用于表征第一操作为ECS操作时产生的命令信号。
进一步地，在一些实施例中，复位逻辑模块可以包括第一或门。其中，第一或门的第一输入端用于接收外部复位信号，或门的第二输入端用于接收第一命令信号，或门的输出端用于输出计数复位信号。
还可以理解地，在本公开实施例中，计数控制电路还可以包括时钟产生电路。相应地，在一些实施例中，该方法还可以包括：通过时钟产生电路产生第一时钟信号。
进一步地，时钟产生电路可以包括振荡模块和分频模块，相应地，在一些实施例中，该方法还可以包括：
通过振荡模块输出预设频率的第二时钟信号；
通过分频模块对第二时钟信号进行n分频处理，得到第一时钟信号。
在本公开实施例中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
本公开实施例提供了一种计数控制方法，不仅能够解决(利用REF_AB命令进行计数产生ECS命令信号时)控制器发送非REF_AB的其他命令而导致24小时内无法完成完整ECS操作的问题，而且采用同步计数器可以使每一级输出对齐，保证计数器输出没有错误的译码过程，从而减少计数器延迟对ECS_Flag信号产生的影响，同时ECS_Flag为高电平的时候，通过对ECS_Flag信号的逻辑运算来控制计数器停止工作，从而还能够减小功耗；另外，在产生ECS_CMD信号后，还可以复位计数器，由于计数器已经停止工作，这时候还不会出现计数和复位同时操作出现冲突的问题。
本公开的再一实施例中，参见图20，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图。如图20所示，该半导体存储器200至少包括前述实施例任一项所述的计数控制电路30。
在一些实施例中，半导体存储器200可以包括DRAM。其中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5等内存规格，这里不作任何限定。
在本公开实施例中，对于该半导体存储器200而言，其主要涉及集成电路计数器计数及命令译码的相关电路，尤其涉及在DRAM芯片中，振荡器输出OSC_CLK信号并且经过分频器的处理，可以产生ECS_CLK信号作为计数器的时钟信号，外部输入RESET作为计数器的初始值，当产生ECS命令时计数器被重置。本公开实施例优化了原有采用刷新命令REF_AB作为时钟，同时采用同步计数器代替异步计数器。使得计数器不会因为刷新命令的改变影响计数，用同步代替异步避免了异步计数器输出延迟导致的计数错误，同时还优化了译码模块，使译码模块不会因为刷新命令的改变而导致ECS命令产生错误。在本公开实施例中，该计数控制电路应用于DRAM芯片中通过计数产生ECS命令的相关电路，但不局限于此范围，其他计数产生命令的电路均可采用此设计。
这样，对于该半导体存储器200而言，不仅能够解决控制器发送非REF_AB的其他命令而导致24小时内无法完成完整ECS操作的问题，而且采用同步计数器可以使每一级输出对齐，保证计数器输出没有错误的译码过程，从而减少计数器延迟对ECS_Flag信号产生的影响，同时ECS_Flag为高电平的时候，通过对ECS_Flag信号的逻辑运算来控制计数器停止工作，从而还能够减小功耗；另外，在产生ECS_CMD信号后，还可以复位计数器，由于计数器已经停止工作，这时候还不会出现计数和复位同时操作出现冲突的问题。
以上所述，仅为本公开的示例性的实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或电路实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或电路实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种计数控制电路，其特征在于，包括逻辑控制模块和计数统计模块，且所述逻辑控制模块的输出端与所述计数统计模块的时钟端连接，其中：
所述逻辑控制模块，用于接收第一时钟信号和第一标识信号，并在所述第一标识信号的控制下，根据所述第一时钟信号生成计数时钟信号；
所述计数统计模块，用于接收所述计数时钟信号，根据所述计数时钟信号进行计数，生成所述第一标识信号，所述第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使所述第一标识信号处于有效状态。
2.根据权利要求1所述的计数控制电路，其特征在于，
所述逻辑控制模块，用于在所述第一标识信号处于无效状态时，根据所述第一时钟信号生成所述计数时钟信号，使所述计数统计模块对所述计数时钟信号进行计数；或者，在所述第一标识信号处于有效状态时，屏蔽所述第一时钟信号以阻止所述计数时钟信号的生成，使所述计数统计模块停止计数。
3.根据权利要求1所述的计数控制电路，其特征在于，所述逻辑控制模块包括第一驱动模块和第一逻辑模块，其中：
所述第一驱动模块，用于对所述第一时钟信号进行驱动处理，得到第一中间信号；
所述第一逻辑模块，用于对所述第一中间信号和所述第一标识信号进行逻辑运算，得到所述计数时钟信号。
4.根据权利要求3所述的计数控制电路，其特征在于，所述第一驱动模块包括偶数个级联的第一非门。
5.根据权利要求3所述的计数控制电路，其特征在于，所述第一逻辑模块包括第一延迟反相模块、第一与非门和第二非门，其中：
所述第一延迟反相模块，用于对所述第一标识信号进行延迟及反相处理，得到第二中间信号；
所述第一与非门，用于对所述第一中间信号和所述第二中间信号进行与非逻辑运算，得到第三中间信号；
所述第二非门，用于对所述第三中间信号进行非逻辑运算，得到所述计数时钟信号。
6.根据权利要求5所述的计数控制电路，其特征在于，所述第一延迟反相模块包括奇数个级联的第三非门。
7.根据权利要求1所述的计数控制电路，其特征在于，
所述计数统计模块，还用于接收计数复位信号，根据所述计数复位信号进行计数清零，并使所述第一标识信号处于无效状态。
8.根据权利要求7所述的计数控制电路，其特征在于，所述计数控制电路还包括复位逻辑模块，其中：
所述复位逻辑模块，用于接收第一命令信号和外部复位信号，对所述第一命令信号和所述外部复位信号进行逻辑运算，生成所述计数复位信号，所述计数复位信号用于发送给所述计数统计模块；其中，所述第一标识信号处于有效状态时，用于指示生成所述第一命令信号。
9.根据权利要求8所述的计数控制电路，其特征在于，所述复位逻辑模块包括第一或门，其中：
所述第一或门的第一输入端用于接收所述外部复位信号，所述第一或门的第二输入端用于接收所述第一命令信号，所述第一或门的输出端用于输出所述计数复位信号。
10.根据权利要求1所述的计数控制电路，其特征在于，所述计数统计模块包括计数模块和译码模块，且所述计数模块的输出端与所述译码模块的输入端连接，其中：
所述计数模块，用于接收所述计数时钟信号，根据所述计数时钟信号进行计数，生成计数信号，所述计数信号用于表征计数值；
所述译码模块，用于接收所述计数信号，对所述计数信号进行译码处理，生成所述第一标识信号；其中，在所述计数值满足预设条件时，使所述第一标识信号处于有效状态。
11.根据权利要求10所述的计数控制电路，其特征在于，所述计数模块包括同步二进制计数器，所述同步二进制计数器包括若干个依次级联的计数子模块，且每个所述计数子模块均包括触发器，每个所述触发器的时钟端均与所述计数时钟信号连接，其中：
若干个所述计数子模块，用于接收所述计数时钟信号，通过各自包含的所述触发器进行时钟采样处理，输出所述计数信号；
其中，所述计数信号包括若干个比特位，且若干个所述计数子模块与所述计数信号包含的若干个比特位之间具有一一对应关系。
12.根据权利要求11所述的计数控制电路，其特征在于，在若干个所述计数子模块中：
第一个所述计数子模块包括第一触发器，所述第一触发器的输入端与所述第一触发器的第二输出端连接，所述第一触发器的时钟端用于接收所述计数时钟信号，且所述第一触发器的第一输出端用于输出第一计数信号，且所述第一计数信号是所述计数信号中的第0比特位；
第二个所述计数子模块包括第二触发器和第二异或门，所述第二异或门的第一输入端与所述第一触发器的第一输出端连接，所述第二异或门的第二输入端与所述第二触发器的第一输出端连接，所述第二异或门的输出端与所述第二触发器的输入端连接，所述第二触发器的时钟端用于接收所述计数时钟信号，且所述第二触发器的第一输出端用于输出第二计数信号，且所述第二计数信号是所述计数信号中的第1比特位；
第i个所述计数子模块包括第i触发器、第i与非门、第i非门和第i异或门，所述第i与非门的第一输入端与第i-1触发器的第一输出端连接，所述第i与非门的第二输入端与第i-1异或门的第一输入端连接，所述第i与非门的输出端与所述第i非门的输入端连接，所述第i非门的输出端与所述第i异或门的第一输入端连接，所述第i异或门的第二输入端与所述第i触发器的第一输出端连接，所述第i异或门的输出端与所述第i触发器的输入端连接，所述第i触发器的时钟端用于接收所述计数时钟信号，且所述第i触发器的第一输出端用于输出第i计数信号，且所述第i计数信号是所述计数信号中的第i-1比特位；其中，i为大于或等于3且小于或等于M的整数，M为正整数。
13.根据权利要求1所述的计数控制电路，其特征在于，所述计数控制电路还包括命令控制模块，其中：
所述命令控制模块，用于接收所述第一标识信号和刷新命令信号，以及在所述第一标识信号处于有效状态时，根据所述刷新命令信号生成第一命令信号；或者，在所述第一标识信号处于无效状态时，根据所述刷新命令信号生成第二命令信号。
14.根据权利要求13所述的计数控制电路，其特征在于，
所述第一命令信号为错误检查与清除ECS命令信号，用于执行ECS操作；
所述第二命令信号为内部刷新信号，用于执行刷新操作。
15.根据权利要求13所述的计数控制电路，其特征在于，所述刷新命令信号包括下述至少之一：刷新信号和自刷新信号。
16.根据权利要求1至15任一项所述的计数控制电路，其特征在于，所述计数控制电路还包括时钟产生电路，其中：
所述时钟产生电路，用于产生所述第一时钟信号。
17.根据权利要求16所述的计数控制电路，其特征在于，所述时钟产生电路包括振荡模块和分频模块，其中：
所述振荡模块，用于输出预设频率的第二时钟信号；
所述分频模块，用于对所述第二时钟信号进行n分频处理，得到所述第一时钟信号；
其中，所述第一时钟信号的频率为所述预设频率的n分之一，n为大于零的整数。
18.一种计数控制方法，其特征在于，所述方法包括：
接收第一时钟信号和第一标识信号，并在所述第一标识信号的控制下，根据所述第一时钟信号生成计数时钟信号；
根据所述计数时钟信号进行计数，生成所述第一标识信号，所述第一标识信号用于指示生成执行第一操作的命令信号；其中，在计数值满足预设条件时，使所述第一标识信号处于有效状态。
19.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至17任一项所述的计数控制电路。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器包括动态随机存取存储器DRAM。
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