KR20210055865A - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20210055865A
KR20210055865A KR1020190142088A KR20190142088A KR20210055865A KR 20210055865 A KR20210055865 A KR 20210055865A KR 1020190142088 A KR1020190142088 A KR 1020190142088A KR 20190142088 A KR20190142088 A KR 20190142088A KR 20210055865 A KR20210055865 A KR 20210055865A
Authority
KR
South Korea
Prior art keywords
ecs
command
error
address
circuit
Prior art date
Application number
KR1020190142088A
Other languages
English (en)
Inventor
송청기
임중호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190142088A priority Critical patent/KR20210055865A/ko
Priority to US16/846,042 priority patent/US11164651B2/en
Priority to CN202010429351.XA priority patent/CN112783686A/zh
Priority to US16/909,184 priority patent/US11249843B2/en
Priority to US16/983,690 priority patent/US11145351B2/en
Priority to US17/091,826 priority patent/US11354189B2/en
Publication of KR20210055865A publication Critical patent/KR20210055865A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1802—Address decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체장치는 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하는 ECS 커맨드생성회로; 및 상기 ECS 커맨드를 토대로 ECS 동작이 수행되는 구간 동안 활성화되는 ECS 모드신호를 생성하고, 상기 ECS 동작을 위해 ECS 액티브커맨드, ECS 리드커맨드 및 ECS 라이트커맨드를 생성하는 ECS 제어회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 메모리셀의 에러를 정정할 수 있는 반도체장치에 관한 것이다.
최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 에러의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.
데이터 전송 시마다 에러 발생 여부를 확인할 수 있는 에러체크코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 에러체크코드에는 발생한 에러를 검출할 수 있는 에러검출코드(Error Detection Code, EDC)와, 에러 발생시 이를 자체적으로 정정할 수 있는 에러정정코드(Error Correction Code, ECC) 등이 있다.
본 발명은 메모리셀들에 저장된 코드워드의 에러를 정정하고, 에러가 정정된 코드워드를 메모리셀들에 저장하는 동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하는 ECS 커맨드생성회로; 및 상기 ECS 커맨드를 토대로 ECS 동작이 수행되는 구간 동안 활성화되는 ECS 모드신호를 생성하고, 상기 ECS 동작을 위해 ECS 액티브커맨드, ECS 리드커맨드 및 ECS 라이트커맨드를 생성하는 ECS 제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드어드레스를 버퍼링하여 내부커맨드어드레스를 생성하는 커맨드어드레스수신회로; 상기 내부커맨드어드레스를 디코딩하여 리프레쉬커맨드를 생성하는 커맨드디코더; 상기 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하는 ECS 커맨드생성회로; 및 상기 ECS 커맨드를 토대로 ECS 동작이 수행되는 구간 동안 활성화되는 ECS 모드신호를 생성하는 ECS 제어회로를 포함하되, 상기 커맨드어드레스수신회로는 상기 ECS 동작이 수행될 때 비활성화되는 반도체장치를 제공한다.
또한, 본 발명은 커맨드 및 어드레스를 출력하고, 에러로그신호 및 에러로그어드레스를 수신하는 컨트롤러; 및 상기 커맨드를 디코딩하여 생성된 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하고, 상기 ECS 커맨드를 토대로 수행되는 ECS 동작 구간 동안 메모리셀에 저장된 데이터 및 패러티를 토대로 코드워드의 에러를 확인하여 에러플래그를 생성하고, 상기 에러플래그를 토대로 로우경로 별 확인된 최대 에러 수에 대한 정보를 상기 에러로그신호로 저장하고, 상기 최대 에러 수가 확인된 상기 로우경로에 대한 정보를 상기 에러로그어드레스로 저장하며, 상기 에러로그신호 및 상기 에러로그어드레스를 출력하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 리프레쉬커맨드를 토대로 에러 체크 및 스크럽(error check and scrub, 이하 'ECS') 동작을 수행함으로써, 메모리셀들에 저장된 코드워드의 에러를 정정하여 다시 메모리셀들에 저장할 수 있는 ECS 동작을 외부에서 입력되는 커맨드를 사용하지 않고 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 ECS 동작이 수행되는 구간 동안 커맨드 및 어드레스의 수신을 차단함으로써, ECS 동작이 수행될 때 커맨드 및 어드레스를 수신하는 회로에서 소모되는 전류를 절감할 수 있고, 의도하지 않은 커맨드 및 어드레스에 의해 오동작이 발생하는 것을 방지할 수 있는 효과도 있다.
또한, 본 발명에 의하면 내부클럭 또는 외부클럭을 사용하여 ECS 동작을 위한 커맨드들이 생성되도록 함으로써, data rate 변화에도 일정한 속도로 ECS 동작이 수행될 수 있는 효과도 있다.
또한, 본 발명에 의하면 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 로우경로에 대한 정보를 토대로 리페어동작을 수행함으로써, 불량이 확률이 높은 로우경로에 대한 리페어동작을 용이하게 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 ECS 커맨드생성회로의 일 실시예에 따른 블럭도이다.
도 4는 도 3에 도시된 ECS 커맨드생성회로에 포함된 선택출력회로의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 반도체장치에 포함된 ECS 제어회로의 일 실시예에 따른 도면이다.
도 6은 도 2에 도시된 반도체장치에 포함된 ECS 제어회로의 다른 실시예에 따른 도면이다.
도 7은 도 6에 도시된 ECS 제어회로에서 사용되는 속도플래그를 설명하기 위한 표이다.
도 8은 도 2에 도시된 반도체장치에 포함된 어드레스카운터의 일 실시예에 따른 도면이다.
도 9는 도 2에 도시된 반도체장치에 포함된 선택커맨드생성회로의 일 실시예에 따른 도면이다.
도 10은 도 2에 도시된 반도체장치에 포함된 선택어드레스생성회로의 일 실시예에 따른 도면이다.
도 11은 도 2에 도시된 반도체장치에 포함된 메모리뱅크의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 12는 도 2에 도시된 반도체장치에 포함된 메모리뱅크, 입출력제어회로 및 에러정정회로를 도시한 블럭도이다.
도 13은 도 2에 도시된 반도체장치의 에러로그저장회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 14는 도 1에 도시된 반도체시스템에 포함된 컨트롤러의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 15는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 16은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블록도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템(1)은 컨트롤러(10) 및 반도체장치(20)를 포함할 수 있다. 반도체장치(20)는 커맨드어드레스수신회로(210), ECS 제어회로(230), 메모리뱅크(250), 에러정정회로(270) 및 에러로그저장회로(290)를 포함할 수 있다.
컨트롤러(10)는 제1 컨트롤핀(111), 제2 컨트롤핀(113) 및 제3 컨트롤핀(115)을 포함할 수 있다. 반도체장치(20)는 제1 반도체핀(131), 제2 반도체핀(133) 및 제3 반도체핀(135)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(111) 및 제1 반도체핀(131) 사이에 연결될 수 있다. 제2 전송라인(L13)은 제2 컨트롤핀(113) 및 제2 반도체핀(133) 사이에 연결될 수 있다. 제3 전송라인(L15)은 제3 컨트롤핀(115) 및 제3 반도체핀(135) 사이에 연결될 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 커맨드어드레스(CA)를 제1 전송라인(L11)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10) 및 반도체장치(20)는 제2 전송라인(L13)을 통해 전송데이터(TD)를 상호 송수신할 수 있다. 반도체장치(20)는 제2 전송라인(L13)을 통해 에러로그신호(ELOG)를 컨트롤러(10)에 전송할 수 있다. 반도체장치(20)는 제3 전송라인(L15)을 통해 에러로그뱅크어드레스(ELBADD) 및 에러로그로우어드레스(ELRADD)를 컨트롤러(10)에 전송할 수 있다. 컨트롤러(10)의 보다 구체적인 구성 및 동작은 도 14를 참고하여 살펴본다.
커맨드어드레스수신회로(210)는 다양한 내부동작을 수행하기 위한 커맨드어드레스(CA)를 제1 전송라인(L11)을 통해 수신할 수 있다. 다양한 내부동작에는 리드동작, 라이트동작 및 리프레쉬동작이 포함될 수 있다. 커맨드어드레스(CA)는 커맨드 및 어드레스를 포함한다. 커맨드어드레스수신회로(210)는 ECS 동작이 수행될 때 비활성화되어 커맨드어드레스(CA)를 수신하는 동작을 중단할 수 있다. 본 실시예에서 ECS 동작은 리프레쉬커맨드가 기 설정된 설정값 이상으로 입력될 때 자동으로 수행될 수 있다. ECS 동작에서 커맨드어드레스수신회로(210)가 비활성화되므로 전류소모가 절감되고, 불필요한 커맨드어드레스(CA)가 수신되어 오동작이 발생되는 것을 방지할 수 있다.
ECS 제어회로(230)는 리프레쉬커맨드를 토대로 ECS 동작을 제어할 수 있다. ECS 동작에는 ECS 리드동작, ECS 에러정정동작 및 ECS 라이트동작이 포함될 수 있다. ECS 제어회로(230)는 ECS 리드동작이 수행될 때 메모리뱅크(250)에서 출력된 코드워드가 에러정정회로(270)에 전달되도록 제어할 수 있다. 코드워드는 데이터 및 패러티를 포함할 수 있다. 패러티는 에러정정코드(ECC)를 이용하여 데이터로부터 생성될 수 있다. ECS 제어회로(230)는 ECS 에러정정동작이 수행될 때 메모리뱅크(250)에서 전달된 코드워드의 에러를 확인하고, 에러를 정정하여 정정된 코드워드가 생성되도록 에러정정회로(270)를 제어할 수 있다. ECS 제어회로(230)는 ECS 에러정정동작에서 정정된 코드워드가 생성될 때 ECS 라이트동작을 통해 메모리뱅크(250)에 정정된 코드워드가 저장되도록 제어할 수 있다. ECS 에러정정동작에서 데이터의 에러가 확인되지 않아 정정된 코드워드가 생성되지 않을 때 ECS 라이트동작은 수행되지 않을 수 있다. ECS 제어회로(230)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행된 후 확인된 에러 수에 대한 정보를 에러로그저장회로(290)에 저장되도록 제어할 수 있다. ECS 제어회로(230)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 로우경로 별로 확인된 에러 수를 비교하여 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 로우경로에 대한 정보를 저장하기 위해 에러로그저장회로(290)를 제어할 수 있다. 여기서, 로우경로는 메모리뱅크(250)에 포함된 메모리셀들에 연결된 워드라인들 중 액티브동작 시 활성화되는 적어도 하나의 워드라인을 의미할 수 있다.
메모리뱅크(250)는 다수의 메모리셀들을 포함하고, 메모리셀들 각각은 리드동작, ECS 리드동작, 라이트동작, ECS 라이트동작 및 리프레쉬동작에서 어드레스에 의해 엑세스된다. 메모리뱅크(250)는 리드동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 저장된 코드워드에 포함된 데이터를 제2 전송라인(L13)을 통해 전송데이터(TD)로 출력할 수 있다. 메모리뱅크(250)는 ECS 리드동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 저장된 코드워드를 에러정정회로(270)로 출력할 수 있다. 리드동작 및 ECS 리드동작이 수행될 때 메모리뱅크(250)에서 출력되는 코드워드에 포함된 데이터의 비트 수는 버스트랭쓰에 따라 다양하게 설정될 수 있다. 메모리뱅크(250)는 라이트동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 코드워드를 저장할 수 있다. 메모리뱅크(250)는 ECS 라이트동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 에러정정회로(270)에서 생성된 정정된 코드워드를 저장할 수 있다. 라이트동작 및 ECS 라이트동작이 수행될 때 메모리뱅크(250)에 저장되는 코드워드에 포함된 데이터 또는 정정데이터의 비트 수는 버스트랭쓰에 따라 다양하게 설정될 수 있다. 메모리뱅크(250)는 리프레쉬동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 대한 리프레쉬동작을 수행할 수 있다.
에러정정회로(270)는 리드동작 또는 ECS 리드동작이 수행될 때 어드레스에 의해 엑세스되는 메모리셀들에 저장된 데이터 및 패러티를 포함한 코드워드를 수신하고, 수신된 코드워드의 에러를 확인할 수 있다. 에러정정회로(270)는 리드동작 또는 ECS 리드동작에서 수신된 코드워드의 에러가 확인될 때 에러를 정정하여 정정된 코드워드를 생성할 수 있다. 에러정정회로(270)는 ECS 리드동작에서 코드워드의 에러가 확인될 때 에러플래그(도 2의 EFLAG)를 생성하여 에러로그저장회로(290)에 전달할 수 있다. 에러정정회로(270)는 ECS 라이트동작에서 정정된 코드워드를 어드레스에 의해 엑세스되는 메모리셀들에 저장할 수 있다. 에러정정회로(270)는 라이트동작에서 정정된 코드워드를 컨트롤러(10)에 전달할 수 있다.
에러로그저장회로(290)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 순차적으로 수행될 때 에러플래그(EFLAG)를 토대로 확인된 에러 수에 대한 정보, 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 로우경로에 대한 정보를 추출하여 저장할 수 있다. 에러로그저장회로(290)는 에러로그커맨드(도2의 ELC)가 발생될 때 내부에 저장된 에러 수에 대한 정보, 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 로우경로에 대한 정보를 제2 전송라인(L13) 및 제3 전송라인(L15)을 통해 컨트롤러(10)에 전달할 수 있다.
도 2는 반도체시스템(1)에 포함된 반도체장치(20)의 일 실시예에 따른 구성을 도시한 블럭도이다. 반도체장치(20a)는 커맨드어드레스수신회로(210), 커맨드디코더(221), ECS 커맨드생성회로(223), 어드레스카운터(225), 어드레스디코더(227), ECS 제어회로(230), 선택커맨드생성회로(241), 선택어드레스생성회로(243), 메모리뱅크(250), 센싱증폭회로(251), 로우제어회로(261), 컬럼제어회로(263), 입출력제어회로(265), 에러정정회로(270), 데이터버퍼(280) 및 에러로그저장회로(290)를 포함할 수 있다.
커맨드어드레스수신회로(210)는 커맨드어드레스버퍼(213) 및 버퍼제어회로(215)를 포함할 수 있다. 커맨드어드레스버퍼(213)는 제1 전송라인(L11)을 통해 수신된 커맨드어드레스(CA)를 버퍼링하여 내부커맨드어드레스(ICA)를 생성할 수 있다. 버퍼제어회로(215)는 ECS 동작이 수행될 때 ECS 모드신호(ECS_M)를 토대로 버퍼제어신호(BUFCNT)를 생성할 수 있다. 커맨드어드레스버퍼(213)는 ECS 동작이 수행될 때 버퍼제어회로(215)에서 생성된 버퍼제어신호(BUFCNT)를 수신하여 커맨드어드레스(CA)를 버퍼링하여 내부커맨드어드레스(ICA)를 생성하는 동작을 중단할 수 있다. 커맨드어드레스(CA) 및 내부커맨드어드레스(ICA)는 실시예에 따라서 다양한 수의 비트들을 포함할 수 있다.
커맨드디코더(221)는 내부커맨드어드레스(ICA)를 디코딩하여 리프레쉬커맨드(REF), 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT), 프리차지커맨드(PCG) 및 에러로그커맨드(ELC)를 생성할 수 있다. 리프레쉬커맨드(REF)는 리프레쉬동작을 수행하기 위해 발생될 수 있다. 액티브커맨드(ACT)는 액티브동작을 수행하기 위해 발생될 수 있다. 리드커맨드(RD)는 리드동작을 수행하기 위해 발생될 수 있다. 라이트커맨드(WT)는 라이트동작을 수행하기 위해 발생될 수 있다. 프리차지커맨드(PCG)는 프리차지동작을 수행하기 위해 발생될 수 있다. 에러로그커맨드(ELC)는 에러플래그(EFLAG)를 토대로 에러가 확인된 코드워드를 저장하는 메모리셀들의 수를 저장하기 위해 발생될 수 있고, 최대 에러 수가 확인된 로우경로를 선택하기 위한 선택뱅크어드레스(SBADD) 및 선택로우어드레스(SRADD)를 저장하기 위해 발생될 수 있다.
ECS 커맨드생성회로(223)는 리프레쉬커맨드(REF)를 토대로 ECS 커맨드(AECS) 및 내부리프레쉬커맨드(IREF)를 생성할 수 있다. ECS 커맨드생성회로(223)는 리프레쉬커맨드(REF)가 설정값만큼 생성될 때마다 ECS 커맨드(AECS)를 발생시킬 수 있다. ECS 커맨드생성회로(223)는 ECS 커맨드(AECS)가 발생되지 않을 때 리프레쉬커맨드(REF)에 의해 내부리프레쉬커맨드(IREF)를 발생시킬 수 있다. 예를 들어, ECS 커맨드생성회로(223)는 설정값이 2 이상의 자연수 'K'로 설정될 때 리프레쉬커맨드(REF)가 첫번째 발생될 때부터 'K-1' 번째 발생될 때까지 리프레쉬커맨드(REF)에 의해 내부리프레쉬커맨드(IREF)를 발생시키고, 리프레쉬커맨드(REF)가 K 번째 발생될때 리프레쉬커맨드(REF)에 의해 ECS 커맨드(AECS)를 발생시킬 수 있다. ECS 커맨드생성회로(223)의 보다 구체적인 구성 및 동작은 도 3 및 도 4를 참고하여 살펴본다.
어드레스카운터(225)는 ECS 커맨드(AECS)를 토대로 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)를 생성할 수 있다. 어드레스카운터(225)는 ECS 커맨드(AECS)를 카운팅하여 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)에 포함된 비트들의 로직레벨조합들을 조절할 수 있다. ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)는 실시예에 따라 다양한 수의 비트들을 포함할 수 있다. 어드레스카운터(225)는 ECS 커맨드(AECS)를 카운팅하여 ECS 컬럼어드레스(ECADD)에 포함된 비트들의 로직레벨조합을 순차적으로 증가시킬 수 있고, ECS 로우어드레스(ERADD)에 포함된 비트들의 로직레벨조합을 순차적으로 증가시킬 수 있으며, ECS 뱅크어드레스(EBADD)에 포함된 비트들의 로직레벨조합을 순차적으로 증가시킬 수 있다. 비트들의 로직레벨조합이 증가하는 것은 '00', '01', '10', '11'의 순서로 변화되는 것을 의미한다. 어드레스카운터(225)의 보다 구체적인 구성 및 동작은 도 8을 참고하여 살펴본다.
어드레스디코더(227)는 내부커맨드어드레스(ICA)를 디코딩하여 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 생성할 수 있다. 어드레스디코더(227)는 액티브동작, 리드동작 및 라이트동작을 포함하는 내부동작이 수행될 때 내부커맨드어드레스(ICA)를 디코딩하여 내부동작을 위한 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 생성할 수 있다.
ECS 제어회로(230)는 ECS 커맨드(AECS)를 토대로 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호(ECS_M)는 ECS 동작이 수행되는 구간 동안 발생될 수 있다. ECS 제어회로(230)는 ECS 동작이 수행되는 구간 동안 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 생성할 수 있다. ECS 제어회로(230)는 ECS 동작이 수행되는 구간 동안 에러플래그(EFLAG)를 토대로 내부클럭(도5의 ICLK)을 카운팅하여 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)를 순차적으로 발생할 수 있다. 예를 들어, ECS 제어회로(230)는 ECS 커맨드(AECS)에 의해 발생된 내부클럭(ICLK)을 3회 카운팅할 때 ECS 액티브커맨드(EACT)를 발생할 수 있고, 내부클럭(ICLK)을 5회 카운팅할 때 ECS 리드커맨드(ERD)를 발생할 수 있으며, 내부클럭(ICLK)을 7회 카운팅할 때 ECS 라이트커맨드(EWT)를 발생할 수 있고, 내부클럭(ICLK)을 9회 카운팅할 때 ECS 프리차지커맨드(EPCG)를 발생할 수 있다. ECS 제어회로(230)에서 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG) 각각을 발생하기 위해 필요한 내부클럭(도 5의 ICLK)의 카운팅 횟수는 실시예에 따라서 다양하게 설정될 수 있다. ECS 제어회로(230)는 ECS 에러정정동작에서 메모리셀에서 전달된 코드워드에 에러가 확인되지 않아 에러플래그(EFLAG)가 발생되지 않을 때 ECS 라이트커맨드(EWT)를 발생시키지 않을 수 있다. ECS 제어회로(230)의 보다 구체적인 구성 및 동작은 도 5 내지 도 7을 참고하여 살펴본다.
선택커맨드생성회로(241)는 ECS 모드신호(ECS_M)를 토대로 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT), 프리차지커맨드(PCG), ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)로부터 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)를 생성할 수 있다. 선택커맨드생성회로(241)는 ECS 동작이 수행되는 구간 동안 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다. 선택커맨드생성회로(241)는 ECS 동작이 수행되지 않는 구간 동안 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT) 및 프리차지커맨드(PCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다. 선택커맨드생성회로(241)의 보다 구체적인 구성 및 동작은 도 9를 참고하여 살펴본다.
선택어드레스생성회로(243)는 ECS 모드신호(ECS_M)를 토대로 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD), ECS 뱅크어드레스(EBADD), 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)로부터 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 생성할 수 있다. 선택어드레스생성회로(243)는 ECS 동작이 수행되는 구간 동안 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다. 선택어드레스생성회로(243)는 ECS 동작이 수행되지 않는 구간 동안 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다. 선택어드레스생성회로(243)의 보다 구체적인 구성 및 동작은 도 10을 참고하여 살펴본다.
메모리뱅크(250)는 메모리셀들을 포함하고, 메모리셀들 각각은 워드라인과 비트라인에 연결될 수 있다. 메모리뱅크(250)에 포함된 메모리셀들에 연결된 워드라인들 중 적어도 하나가 선택로우어드레스(SRADD)에 의해 선택될 수 있다. 메모리뱅크(250)에 포함된 메모리셀들에 연결된 비트라인들 중 적어도 하나가 선택컬럼커맨드(SCADD)에 의해 선택될 수 있다. 메모리뱅크(250)에 포함된 메모리셀들은 적어도 하나의 워드라인과 적어도 하나의 비트라인이 선택되어 엑세스될 수 있다. 메모리뱅크(250)에 포함된 메모리셀들에 연결된 워드라인들과 비트라인들의 수는 실시예에 따라서 다양하게 설정될 수 있다. 메모리뱅크(250)의 보다 구체적인 구성 및 동작은 도 11을 참고하여 살펴본다. 본 실시예에서는 설명 편의 상 선택뱅크어드레스(SBADD)에 의해 선택되는 메모리뱅크(250)에 포함된 메모리셀들에 대해서만 ECS 동작이 수행되는 경우를 예를 들어 설명하였지만 실시예에 따라서 선택뱅크어드레스(SBADD)에 의해 선택되는 다수의 메모리뱅크들에 포함되는 메모리셀들에 대해서 ECS 동작이 수행되도록 구현될 수도 있다.
센싱증폭회로(251)는 다수의 센스앰프(미도시)를 포함할 수 있다. 센싱증폭회로(251)에 포함된 센스앰프들은 메모리뱅크(250)에 포함된 메모리셀들에 연결된 비트라인들에 연결되고, 비트라인들에 실린 데이터를 센싱증폭할 수 있다.
로우제어회로(261)는 선택로우어드레스(SRADD)에 의해 선택된 메모리뱅크(250)에 포함된 메모리셀들에 연결된 워드라인들 중 적어도 하나를 로우경로로 선택할 수 있다. 로우제어회로(261)는 선택로우어드레스(SRADD)에 의해 선택된 로우경로의 메모리셀들에 저장된 코드워드를 센싱증폭회로(251)에서 센싱 및 증폭하기 위해 비트라인들에 싣는 액티브동작을 수행할 수 있다.
컬럼제어회로(263)는 로우경로의 메모리셀들에 연결된 센스앰프들 중 선택컬럼커맨드(SCADD)에 의해 선택된 센스앰프들에서 코드워드가 입출력되도록 입출력제어회로(265)를 제어할 수 있다. 컬럼제어회로(263)는 액티브동작이 수행된 뱅크에 포함된 메모리셀들 중 선택컬럼커맨드(SCADD)에 의해 선택된 센스앰프들에 연결된 메모리셀들에 대한 리드동작 및 라이트동작이 수행되도록 입출력제어회로(265)를 제어할 수 있다.
입출력제어회로(265)는 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 ECS 모드신호(ECS_M)를 토대로 센싱증폭회로(251)와 에러정정회로(270) 사이에서 코드워드의 입출력을 제어할 수 있다. 입출력제어회로(265)는 리드동작 또는 ECS 리드동작에서 메모리뱅크(250)에서 출력된 데이터 및 패러티에 대한 정보를 포함하는 코드워드(CW)를 에러정정회로(270)로 출력할 수 있다. 입출력제어회로(265)는 라이트동작 또는 ECS 라이트동작에서 에러정정회로(270)로부터 수신된 코드워드(CW)를 메모리뱅크(250)에 저장할 수 있다.
에러정정회로(270)는 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 ECS 모드신호(ECS_M)를 토대로 입출력제어회로(265)와 코드워드(CW)를 상호 송수신하거나 데이터버퍼(280)와 전송데이터(TD)를 상호 송수신할 수 있다. 에러정정회로(270)는 코드워드(CW)를 토대로 에러플래그(EFLAG)를 생성할 수 있다. 에러정정회로(270)는 리드동작이 수행될 때 입출력제어회로(265)를 통해 출력되는 코드워드(CW)를 수신하고, 코드워드(CW)를 디코딩하여 코드워드(CW)에 에러가 확인되었을 때 에러플래그(EFLAG)와 에러가 정정된 코드워드에 포함된 데이터를 데이터버퍼(280)를 통해 전송데이터(TD)로 출력할 수 있다. 에러정정회로(270)는 라이트동작이 수행될 때 데이터버퍼(280)를 통해 수신된 전송데이터(TD)를 인코딩하여 데이터 및 패러티를 포함하는 코드워드(CW)를 생성하고, 생성된 코드워드(CW)를 입출력제어회로(265)에 전달하여 메모리뱅크(250)에 저장할 수 있다. 에러정정회로(270)는 ECS 리드동작이 수행될 때 입출력제어회로(265)를 통해 출력되는 코드워드(CW)를 수신하고, 코드워드(CW)를 디코딩하여 코드워드(CW)에 에러가 확인되었을 때 에러플래그(EFLAG)와 에러가 정정된 코드워드(CW)를 생성할 수 있다. 에러정정회로(270)는 ECS 리드동작에서 에러가 정정된 코드워드(CW)를 생성하고, ECS 라이트동작이 수행될 때 에러가 정정된 코드워드(CW)를 입출력제어회로(265)에 전달하여 메모리뱅크(250)에 저장할 수 있다. 에러정정회로(270)의 보다 구체적인 구성 및 동작은 도 12를 참고하여 살펴본다.
데이터버퍼(280)는 선택리드커맨드(SRD) 및 선택라이트커맨드(SWT)를 토대로 에러정정회로(270)와 전송데이터(TD)를 상호 송수신하거나 컨트롤러(도 1의 10)와 전송데이터(TD)를 상호 송수신할 수 있다. 데이터버퍼(280)는 라이트동작이 수행될 때 제2 전송라인(도 1의 L13)을 통해 수신된 전송데이터(TD)를 에러정정회로(270)에 전송할 수 있다. 데이터버퍼(280)는 리드동작이 수행될 때 에러정정회로(270)에서 출력된 전송데이터(TD)를 제2 전송라인(L13)을 통해 컨트롤러(10)에 전송할 수 있다.
에러로그저장회로(290)는 에러플래그(EFLAG), ECS 모드신호(ECS_M), ECS 커맨드(AECS), 에러로그커맨드(ELC), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 토대로 에러로그신호(ELOG), 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 생성할 수 있다. 에러로그저장회로(290)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 에러플래그(EFLAG)를 토대로 확인된 에러 수에 대한 정보를 에러로그신호(ELOG)로 출력할 수 있다. 에러로그저장회로(290)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 에러플래그(EFLAG), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 토대로 로우경로 별로 확인된 에러 수를 비교하여 로우경로 별 확인된 최대 에러 수에 대한 정보를 에러로그신호(ELOG)로 출력할 수 있고, 최대 에러 수가 확인된 로우경로에 대한 정보를 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)로 출력할 수 있다. 에러로그저장회로(290)는 에러로그신호(ELOG)를 제2 전송라인(L13)을 통해 컨트롤러(10)에 전달할 수 있다. 에러로그저장회로(290)는 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 제3 전송라인(L15)을 통해 컨트롤러(10)에 전달할 수 있다. 에러로그저장회로(290)의 보다 구체적인 구성 및 동작은 도 13을 참고하여 살펴본다.
도 3은 반도체장치(20a)에 포함된 ECS 커맨드생성회로(223)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, ECS 커맨드생성회로(223)는 리프레쉬카운터(31), 비교회로(33) 및 선택출력회로(35)를 포함할 수 있다.
리프레쉬카운터(31)는 리프레쉬커맨드(REF)를 카운팅하여 리프레쉬카운팅신호(RCNT<L:1>)를 생성할 수 있다. 리프레쉬카운터(31)는 리프레쉬커맨드(REF)가 입력될 때마다 리프레쉬카운팅신호(RCNT<L:1>)에 포함된 비트들의 로직레벨조합들을 증가시킬 수 있다. 여기서, 'L'은 2 이상의 자연수로 설정될 수 있다. 예를 들어, L이 2로 설정될 때 리프레쉬커맨드(REF)가 입력될 때마다 리프레쉬카운팅신호(RCNT<2:1>)의 로직레벨조합은 '00', '01','10', '11'로 증가될 수 있다. 리프레쉬카운팅신호(RCNT<2:1>)의 로직레벨조합인 '01'은 리프레쉬카운팅신호의 제2 비트(RCNT<2>)가 로직로우레벨이고, 리프레쉬카운팅신호의 제1 비트(RCNT<1>)가 로직하이레벨임을 의미한다.
비교회로(33)는 리프레쉬카운팅신호(RCNT<L:1>)와 설정코드(MRC<L:1>)를 비교하여 비교신호(COM)를 생성할 수 있다. 비교회로(33)는 리프레쉬카운팅신호(RCNT<L:1>)의 로직레벨조합과 설정코드(MRC<L:1>)의 로직레벨조합이 동일한지 여부에 따라 로직레벨이 조절되는 비교신호(COM)를 생성할 수 있다. 비교신호(COM)는 리프레쉬카운팅신호(RCNT<L:1>)의 로직레벨조합과 설정코드(MRC<L:1>)의 로직레벨조합이 동일할 때 제1 로직레벨을 갖을 수 있고, 리프레쉬카운팅신호(RCNT<L:1>)의 로직레벨조합과 설정코드(MRC<L:1>)의 로직레벨조합이 상이할 때 제2 로직레벨을 갖을 수 있다. 설정코드(MRC<L:1>)는 설정값에 대응되는 로직레벨조합을 갖고, 모드레지스터셋(MRS, Mode Register Set)에 의해 모드레지스터에 저장될 수 있다. 본 실시예에서 제1 로직레벨은 로직하이레벨로 설정될 수 있고, 제2 로직레벨은 로직로우레벨로 설정될 수 있다.
선택출력회로(35)는 비교신호(COM) 및 리프레쉬커맨드(REF)를 토대로 ECS 커맨드(AECS) 및 내부리프레쉬커맨드(IREF)를 생성할 수 있다. 선택출력회로(35)는 리프레쉬카운팅신호(RCNT<L:1>)의 로직레벨조합과 설정코드(MRC<L:1>)의 로직레벨조합이 동일하여 비교신호(COM)가 제1 로직레벨일 때 리프레쉬커맨드(REF)를 ECS 커맨드(AECS)로 출력할 수 있다. 선택출력회로(35)는 리프레쉬카운팅신호(RCNT<L:1>)의 로직레벨조합과 설정코드(MRC<L:1>)의 로직레벨조합이 상이하여 비교신호(COM)가 제2 로직레벨일 때 리프레쉬커맨드(REF)를 내부리프레쉬커맨드(IREF)로 출력할 수 있다.
도 4는 ECS 커맨드생성회로(223)에 포함된 선택출력회로(35)의 일 실시예에 따른 회로도이다. 도 4에 도시된 바와 같이, 선택출력회로(35)는 인버터(IV351), 전달게이트들(T351, T353)을 포함할 수 있다. 인버터(IV351)는 비교신호(COM)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T351)는 비교신호(COM)가 로직하이레벨일 때 턴온되어 리프레쉬커맨드(REF)를 ECS 커맨드(AECS)로 전달할 수 있다. 전달게이트(T353)는 비교신호(COM)가 로직로우레벨일 때 턴온되어 리프레쉬커맨드(REF)를 내부리프레쉬커맨드(IREF)로 전달할 수 있다.
도 5는 반도체장치(20a)에 포함된 ECS 제어회로(230)의 일시예에 따른 회로도이다. 도 5에 도시된 바와 같이, ECS 제어회로(230a)는 ECS 모드신호생성회로(411), 내부클럭생성회로(413), ECS 카운터(415) 및 ECS 디코더(417)를 포함할 수 있다.
ECS 모드신호생성회로(411)는 노어게이트들(NOR411, NOR413) 및 인버터(IV411)를 포함할 수 있다. 노어게이트(NOR411)는 ECS 커맨드(AECS) 및 노어게이트(NOR413)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 노어게이트(NOR413)는 리셋신호(RST), ECS 종료커맨드(ECS_END) 및 노어게이트(NOR411)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV411)는 노어게이트(NOR411)의 출력신호를 반전버퍼링하여 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호생성회로(411)는 ECS 커맨드(AECS), 리셋신호(RST) 및 ECS 종료커맨드(ECS_END)를 토대로 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호생성회로(411)는 ECS 커맨드(AECS)가 로직하이레벨로 발생할 때 ECS 모드신호(ECS_M)를 로직하이레벨로 발생시킬 수 있다. ECS 모드신호생성회로(411)는 리셋신호(RST) 또는 ECS 종료커맨드(ECS_END)가 로직하이레벨로 발생할 때 ECS 모드신호(ECS_M)를 로직하이레벨에서 로직로우레벨로 천이시킬 수 있다. 리셋신호(RST)는 반도체장치(20)의 초기화동작을 위해 로직하이레벨로 발생될 수 있다.
내부클럭생성회로(413)는 ECS 모드신호(ECS_M)를 토대로 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(413)는 ECS 모드신호(ECS_M)가 로직하이레벨인 구간 동안 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(413)는 ECS 모드신호(ECS_M)가 로직로우레벨일 때 내부클럭(ICLK)의 생성을 중단할 수 있다. 내부클럭생성회로(413)는 오실레이터로 구현될 수 있다.
ECS 카운터(415)는 내부클럭(ICLK)을 카운팅하여 카운팅신호(CNT<M:1>)를 생성할 수 있다. ECS 카운터(415)는 내부클럭(ICLK)의 라이징에지(실시예에 따라서 '폴링에지)에 동기하여 카운팅신호(CNT<M:1>)의 로직레벨조합을 증가시킬 수 있다. 여기서 'M'은 2 이상의 자연수로 설정될 수 있다. 예를 들어, 'M'이 4로 설정될 때 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 천이할 때마다 카운팅신호(CNT<4:1>)는 '0000', '0001', '0010', '0011', '0100',,,'1111'의 순서로 1 비트씩 증가할 수 있다. 카운팅신호(CNT<4:1>)가 '0001'인 경우는 카운팅신호의 제4 내지 제2 비트(CNT<4:2>)가 로직로우레벨이고, 카운팅신호의 제1 비트(CNT<1>)가 로직하이레벨임을 의미한다.
ECS 디코더(417)는 카운팅신호(CNT<M:1>) 및 에러플래그(EFLAG)를 토대로 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 생성할 수 있다. ECS 디코더(417)는 카운팅신호(CNT<M:1>)의 로직레벨조합에 따라 CS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 순차적으로 생성할 수 있다. 예를 들어, ECS 디코더(417)는 카운팅신호(CNT<M:1>)가 '0011'일 때 ECS 액티브커맨드(EACT)를 발생시키고, 카운팅신호(CNT<M:1>)가 '0101'일 때 ECS 리드커맨드(ERD)를 발생시키며, 카운팅신호(CNT<M:1>)가 '0111'일 때 ECS 라이트커맨드(EWT)를 발생시키고, 카운팅신호(CNT<M:1>)가 '1001'일 때 ECS 프리차지커맨드(EPCG)를 발생시키며, 카운팅신호(CNT<M:1>)가 '1011'일 때 ECS 종료커맨드(ECS_END)를 발생시킬 수 있다. ECS 디코더(417)는 선택된 메모리셀에 저장된 코드워드에 에러가 확인되어 에러플래그(EFLAG)가 발생될 때 ECS 라이트커맨드(EWT)가 발생되는 것을 차단할 수 있다.
도 6은 반도체장치(20a)에 포함된 ECS 제어회로(230)의 다른 실시예에 따른 회로도이다. 도 6에 도시된 바와 같이, ECS 제어회로(230b)는 ECS 모드신호생성회로(431), 전치클럭생성회로(433), 내부클럭생성회로(435), ECS 카운터(437) 및 ECS 디코더(439)를 포함할 수 있다.
ECS 모드신호생성회로(431)는 노어게이트들(NOR431, NOR433) 및 인버터(IV431)를 포함할 수 있다. 노어게이트(NOR431)는 ECS 커맨드(AECS) 및 노어게이트(NOR433)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 노어게이트(NOR433)는 리셋신호(RST), ECS 종료커맨드(ECS_END) 및 노어게이트(NOR431)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV431)는 노어게이트(NOR431)의 출력신호를 반전버퍼링하여 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호생성회로(431)는 ECS 커맨드(AECS), 리셋신호(RST) 및 ECS 종료커맨드(ECS_END)를 토대로 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호생성회로(431)는 ECS 커맨드(AECS)가 로직하이레벨로 발생할 때 ECS 모드신호(ECS_M)를 로직하이레벨로 발생시킬 수 있다. ECS 모드신호생성회로(431)는 리셋신호(RST) 또는 ECS 종료커맨드(ECS_END)가 로직하이레벨로 발생할 때 ECS 모드신호(ECS_M)를 로직하이레벨에서 로직로우레벨로 천이시킬 수 있다.
전치클럭생성회로(433)는 앤드게이트(AND431)를 포함할 수 있다. 전치클럭생성회로(433)는 ECS 모드신호(ECS_M) 및 외부클럭(CLK)을 입력받아 논리곱 연산을 수행하여 전치클럭(PCLK)을 생성할 수 있다. 외부클럭(CLK)은 컨트롤러(도 1의 10)에서 인가될 수 있다. 전치클럭생성회로(433)는 ECS 동작이 수행되어 ECS 모드신호(ECS_M)가 로직하이레벨인 구간 동안 외부클럭(CLK)을 버퍼링하여 전치클럭(PCLK)으로 출력할 수 있다. 전치클럭생성회로(433)는 ECS 동작이 수행되지 않아 ECS 모드신호(ECS_M)가 로직로우레벨인 구간 동안 전치클럭(PCLK)을 로직로우레벨로 유지할 수 있다.
내부클럭생성회로(435)는 전치클럭(PCLK) 및 동작속도플래그(tCCD or tDLLK)를 토대로 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(435)는 속도플래그(tCCD or tDLLK)에 따라 전치클럭(PCLK)의 주기를 조절하여 내부클럭(ICLK)을 생성할 수 있다. 속도플래그(tCCD or tDLLK)는 data rate의 범위별로 구분되는 값으로 설정된다. 도 7을 참고하면 data rate의 범위가 2000~3200 (Mbps)일 때 속도플래그(tCCD, Cas to Cas Delay period)는 8로 설정되고, 속도플래그(tDLLK, 지연고정클럭 주기)는 1024로 설정되며, data rate의 범위가 증가할 수록 속도플래그(tCCD or tDLLK)도 증가함을 확인할 수 있다.
내부클럭생성회로(435)는 동작속도플래그(tCCD or tDLLK)에 의해 data rate의 범위가 증가할수록 외부클럭(CLK)의 주기가 감소하므로, 전치클럭(PCLK)의 주기를 증가시켜 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(435)는 동작속도플래그(tCCD or tDLLK)에 의해 data rate의 범위가 감소할수록 외부클럭(CLK)의 주기가 증가하므로, 전치클럭(PCLK)의 주기를 감소시켜 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(435)는 data rate의 범위가 변화하더라도 전치클럭(PCLK)의 주기를 조절하여 내부클럭(ICLK)을 생성함으로써, data rate 변화에 무관하게 일정한 주기를 갖는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(435)는 링오실레이터로 구현될 수 있다.
ECS 카운터(437)는 내부클럭(ICLK)을 카운팅하여 카운팅신호(CNT<M:1>)를 생성할 수 있다. ECS 카운터(437)는 내부클럭(ICLK)의 라이징에지(실시예에 따라서 '폴링에지)에 동기하여 카운팅신호(CNT<M:1>)의 로직레벨조합을 증가시킬 수 있다.
ECS 디코더(439)는 카운팅신호(CNT<M:1>) 및 에러플래그(EFLAG)를 토대로 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 생성할 수 있다. ECS 디코더(439)는 카운팅신호(CNT<M:1>)의 로직레벨조합에 따라 CS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 순차적으로 생성할 수 있다.
도 8은 반도체장치(20a)에 포함된 어드레스카운터(225)의 일 실시예에 따른 도면이다. 도 8에 도시된 바와 같이, 어드레스카운터(225)는 ECS 커맨드(AECS)를 카운팅하여 ECS 컬럼어드레스(ECADD<2:1>), ECS 로우어드레스(ERADD<2:1>) 및 ECS 뱅크어드레스(EBADD<2:1>)를 생성하는 카운터(511)를 포함할 수 있다. 카운터(511)는 ECS 커맨드(AECS)가 입력될 때마다 ECS 컬럼어드레스(ECADD<2:1>), ECS 로우어드레스(ERADD<2:1>) 및 ECS 뱅크어드레스(EBADD<2:1>)를 순차적으로 증가시킬 수 있다. 예를 들어, ECS 커맨드(AECS)가 입력될 때마다 ECS 컬럼어드레스(ECADD<2:1>)를 '00', '01', '10' 및 '11'의 순서로 증가시킨 후 ECS 로우어드레스(ERADD<2:1>)를 '00'에서 '01'로 증가시킬 수 있고, ECS 로우어드레스(ERADD<2:1>)를 '00', '01', '10' 및 '11'의 순서로 증가시킨 후 ECS 뱅크어드레스(EBADD<2:1>)를 '00'에서 '01'로 증가시킬 수 있다. 즉, 하나의 로우경로의 메모리셀에 연결된 모든 컬럼경로들이 순차적으로 선택된 후 다음 로우경로가 선택되고, 하나의 메모리뱅크에 포함된 모든 로우경로들이 순차적으로 선택된 후 다음 메모리뱅크가 선택된다. 본 실시예에서는 메모리뱅크(250)에 포함된 메모리셀들에 대해 ECS 동작이 수행되는 경우를 한정하여 설명하였다. 여기서, 로우경로는 메모리뱅크(250)에 포함된 워드라인들 중 ECS 로우어드레스(ERADD)에 의해 선택되는 적어도 하나의 워드라인을 의미할 수 있고, 컬럼경로는 로우경로의 메모리셀들이 연결된 비트라인들(또는 센스앰프들) 중 ECS 컬럼어드레스(ECADD)에 의해 선택되는 적어도 하나의 비트라인(또는 센스앰프)를 의미할 수 있다.
도 9는 반도체장치(20a)에 포함된 선택커맨드생성회로(241)의 일 실시예에 따른 도면이다. 도 9에 도시된 바와 같이, 선택커맨드생성회로(241)는 ECS 모드신호(ECS_M)를 토대로 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT), 프리차지커맨드(PCG), ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)로부터 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)를 생성하는 커맨드선택기(513)를 포함할 수 있다. 커맨드선택기(513)는 ECS 동작이 수행되는 구간 동안 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다. 커맨드선택기(513)는 ECS 동작이 수행되지 않는 구간 동안 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT) 및 프리차지커맨드(PCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다.
도 10은 반도체장치(20a)에 포함된 선택어드레스생성회로(243)의 일 실시예에 따른 도면이다. 도 10에 도시된 바와 같이, 선택어드레스생성회로(243)는 ECS 모드신호(ECS_M)를 토대로 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD), ECS 뱅크어드레스(EBADD), 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)로부터 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 생성하는 어드레스선택기(515)를 포함할 수 있다. 어드레스선택기(515)는 ECS 동작이 수행되는 구간 동안 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다. 어드레스선택기(515)는 ECS 동작이 수행되지 않는 구간 동안 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다.
도 11은 반도체장치(20a)에 포함된 메모리뱅크(250)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 메모리뱅크(250)는 제1 셀어레이(611), 제1 센스앰프회로(613), 제2 셀어레이(631), 제2 센스앰프회로(633), 제3 셀어레이(651) 및 제3 센스앰프회로(653)를 포함할 수 있다. 제1 셀어레이(611), 제2 셀어레이(631) 및 제3 셀어레이(651)는 워드라인(WL)과 비트라인(BL)에 연결된 메모리셀들을 다수개 포함할 수 있다. 제1 셀어레이(611), 제2 셀어레이(631) 및 제3 셀어레이(651)에 포함된 메모리셀들의 수는 실시예에 따라서 다양하게 설정될 수 있다. 제1 셀어레이(611), 제2 셀어레이(631) 및 제3 셀어레이(651) 각각에는 데이터 및 패러티가 저장될 수 있다. 실시예에 따라서 제1 셀어레이(611), 제2 셀어레이(631) 및 제3 셀어레이(651) 각각에는 데이터 및 패러티 중 하나가 저장되도록 설정될 수 있다. 제1 셀어레이(611), 제2 셀어레이(631) 및 제3 셀어레이(651) 중 적어도 하나는 불량이 발생된 셀을 교체하는 리페어동작에서 리던던시셀로 사용될 수 있다. 제1 센스앰프회로(613)는 제1 셀어레이(611)의 비트라인들에 연결된 센스앰프들을 포함할 수 있다. 제2 센스앰프회로(633)는 제2 셀어레이(631)의 비트라인들에 연결된 센스앰프들을 포함할 수 있다. 제3 센스앰프회로(653)는 제3 셀어레이(651)의 비트라인들에 연결된 센스앰프들을 포함할 수 있다.
도 12는 반도체장치(20a)에 포함된 메모리뱅크(250), 입출력제어회로(265) 및 에러정정회로(270)를 도시한 블럭도이다. 에러정정회로(270)는 인코더(711) 및 디코더(713)를 포함할 수 있다. 인코더(711)는 선택라이트커맨드(SWT) 및 라이트전송데이터(TDW)를 토대로 라이트코드워드(CWW)를 생성할 수 있다. 디코더(713)는 선택리드커맨드(SRD), ECS 모드신호(ECS_M) 및 리드코드워드(CWR)를 토대로 리드전송데이터(TDR), 에러플래그(EFLAG) 및 정정코드워드(CWF)를 생성할 수 있다. 입출력제어회로(265)는 라이트드라이버(731) 및 리드드라이버(733)를 포함할 수 있다. 라이트드라이버(731)는 선택라이트커맨드(SWT) 및 ECS 모드신호(ECS_M)를 토대로 라이트코드워드(CWW) 또는 정정코드워드(CWF)를 메모리뱅크(250)에 저장할 수 있다. 리드드라이버(733)는 메모리뱅크(250)에서 출력되는 리드코드워드(CWR)를 디코더(713)로 전달할 수 있다. 이와 같이 구성된 반도체장치(20a)의 라이트동작, 리드동작 및 ECS 동작을 나누어 살펴보면 다음과 같다.
라이트동작이 수행될 때 인코더(711)는 라이트전송데이터(TDW)를 디코딩하여 라이트코드워드(CWW)를 생성하여 라이트드라이버(731)에 전달할 수 있다. 라이트전송데이터(TDW)는 라이트동작에서 데이터버퍼(도 2의 280)에서 입력되는 전송데이터(도2의 TD)를 의미한다. 인코더(711)는 해밍코드(Hamming Code)를 이용하여 라이트전송데이터(TDW)로부터 패러티를 생성하고, 라이트전송데이터(TDW) 및 패러티가 포함된 라이트코드워드(CWW)를 생성할 수 있다. 라이트코드워드(CWW)는 라이트동작에서 사용되는 코드워드임을 의미한다. 라이트드라이버(731)는 라이트코드워드(CWW)를 메모리뱅크(250)에 저장할 수 있다.
리드동작이 수행될 때 리드드라이버(733)는 메모리뱅크(250)에 저장된 데이터 및 패러티를 포함하는 리드코드워드(CWR)를 디코더(713)에 전달할 수 있다. 디코더(713)는 리드코드워드(CWR)의 에러를 정정하여 정정된 데이터를 리드전송데이터(TDR)로 출력할 수 있다.
ECS 동작이 수행될 때 리드드라이버(733)는 메모리뱅크(250)에 저장된 데이터 및 패러티를 포함하는 리드코드워드(CWR)를 디코더(713)에 전달할 수 있다. 리드코드워드(CWR)는 리드동작에서 사용되는 코드워드임을 의미한다. 디코더(713)는 리드코드워드(CWR)의 에러를 정정하여 정정된 데이터 및 패러티를 포함하는 정정코드워드(CWF)를 생성하여 라이트드라이버(731)에 전달할 수 있다. 라이트드라이버(731)는 정정코드워드(CWF)를 메모리뱅크(250)에 저장할 수 있다.
도 13은 반도체장치(20a)에 포함된 에러로그저장회로(290)의 일 실시예에 따른 구성을 도시한 도면이다. 도 13에 도시된 바와 같이, 에러로그저장회로(290)는 내부에러플래그생성회로(811), 선택리셋신호생성회로(812), 에러로그제어회로(813), 로우에러로그제어회로(815) 및 에러로그출력회로(817)를 포함할 수 있다.
내부에러플래그생성회로(811)는 앤드게이트(AND811)를 포함할 수 있다. 앤드게이트(AND811)는 ECS 모드신호(ECS_M) 및 에러플래그(EFLAG)를 입력받아 논리곱 연산을 수행하여 내부에러플래그(IEFLAG)를 생성할 수 있다. 내부에러플래그생성회로(811)는 ECS 동작이 수행되어 ECS 모드신호(ECS_M)가 로직하이레벨인 구간 동안 엑세스된 메모리셀에 저장된 코드워드에 에러가 확인되어 로직하이레벨의 에러플래그(EFLAG)가 발생될 때 로직하이레벨의 내부에러플래그(IEFLAG)를 생성할 수 있다.
선택리셋신호생성회로(812)는 오어게이트들(OR821, OR823) 및 전치리셋신호생성회로(821)를 포함할 수 있다. 오어게이트(OR821)는 리셋신호(RST) 및 모드레지스터리셋신호(MRST)를 입력받아 논리합 연산을 수행하여 에러리셋신호(ERST)를 생성할 수 있다. 오어게이트(OR821)는 리셋신호(RST) 또는 모드레지스터리셋신호(MRST)가 로직하이레벨로 발생될 때 에러리셋신호(ERST)를 로직하이레벨로 발생시킬 수 있다. 모드레지스터리셋신호(MRST)는 모드레지스터를 리셋하기 위해 로직하이레벨로 발생될 수 있다. 전치리셋신호생성회로(821)는 ECS 커맨드(AECS) 및 선택로우어드레스의 제1 비트(SRADD<1>)를 토대로 전치리셋신호(PRST)를 생성할 수 있다. 전치리셋신호생성회로(821)는 메모리뱅크(250)에 포함된 하나의 로우경로에 연결된 메모리셀에 대한 ECS 동작이 모두 수행되고, 다음 로우경로에 연결된 메모리셀에 대한 ECS 동작이 수행될 때 전치리셋신호(PRST)를 로직하이레벨로 발생시킬 수 있다. 오어게이트(OR823)는 에러리셋신호(ERST) 및 전치리셋신호(PRST)를 입력받아 논리합 연산을 수행하여 선택리셋신호(SRST)를 생성할 수 있다. 오어게이트(OR823)는 에러리셋신호(ERST) 또는 전치리셋신호(PRST)가 로직하이레벨로 발생될 때 선택리셋신호(SRST)를 로직하이레벨로 발생시킬 수 있다.
선택리셋신호생성회로(812)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들을 수행하고, 리셋신호(RST) 또는 모드레지스터리셋신호(MRST)가 로직하이레벨로 발생될 때 에러리셋신호(ERST) 및 선택리셋신호(SRST)를 로직하이레벨로 발생시킬 수 있다. 선택리셋신호생성회로(812)는 메모리뱅크(250)에 포함된 하나의 로우경로에 연결된 메모리셀에 대한 ECS 동작이 모두 수행되고, 다음 로우경로에 연결된 메모리셀에 대한 ECS 동작이 수행될 때 선택리셋신호(SRST)를 로직하이레벨로 발생시킬 수 있다.
에러로그제어회로(813)는 에러카운터(831), 에러비교기(833) 및 에러코드래치(835)를 포함할 수 있다. 에러카운터(831)는 내부에러플래그(IEFLAG)를 카운팅하여 에러카운팅신호(ECNT)를 생성할 수 있다. 에러카운터(831)는 ECS 동작이 수행된 메모리셀에 저장된 코드워드에 에러가 확인되어 내부에러플래그(IEFLAG)가 로직하이레벨로 발생될 때마다 에러카운팅신호(ECNT)를 증가시킬 수 있다. 에러카운터(831)는 에러리셋신호(ERST)가 로직하이레벨로 발생될 때 에러카운팅신호(ECNT)를 초기화할 수 있다. 에러비교기(833)는 에러카운팅신호(ECNT)와 최대에러값(MAXE)을 비교하여 에러비교신호(ECOM)를 생성할 수 있다. 에러비교기(833)는 에러카운팅신호(ECNT)가 최대에러값(MAXE) 이상으로 증가할 때 제1 로직레벨을 갖는 에러비교신호(ECOM)를 생성할 수 있다. 에러비교기(833)는 에러카운팅신호(ECNT)가 최대에러값(MAXE) 미만일 때 제2 로직레벨을 갖는 에러비교신호(ECOM)를 생성할 수 있다. 에러코드래치(835)는 에러비교신호(ECOM)를 토대로 에러카운팅신호(ECNT)를 래치하여 래치에러코드(LEC)를 생성할 수 있다. 에러코드래치(835)는 에러카운팅신호(ECNT)가 최대에러값(MAXE) 이상으로 증가하여 제1 로직레벨을 갖는 에러비교신호(ECOM)가 생성될 때 에러카운팅신호(ECNT)를 래치하여 래치에러코드(LEC)로 출력할 수 있다. 최대에러값(MAXE)은 모드레지스터셋(Mode Resgister Set)에 의해 모드레지스터에 저장될 수 있다.
에러로그제어회로(813)는 메모리뱅크(250)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 모두 수행된 후 ECS 동작 중 확인된 에러 수가 최대에러값(MAXE) 이상일 때 에러카운팅신호(ECNT)를 래치하여 래치에러코드(LEC)를 생성할 수 있다.
로우에러로그제어회로(815)는 로우카운터(841), 로우비교기(843), 로우에러코드래치(845), 뱅크어드레스래치(847) 및 로우어드레스래치(849)를 포함할 수 있다. 로우카운터(841)는 내부에러플래그(IEFLAG)를 카운팅하여 로우에러카운팅신호(RECNT)를 생성할 수 있다. 로우카운터(841)는 하나의 로우경로에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 메모리셀에 저장된 코드워드에 에러가 확인되어 내부에러플래그(IEFLAG)가 로직하이레벨로 발생될 때마다 로우에러카운팅신호(RECNT)를 증가시킬 수 있다. 로우카운터(841)는 하나의 로우경로에 포함된 메모리셀들에 대한 ECS 동작들이 완료된 후 다음 로우경로에 대한 ECS 동작이 수행되어 선택리셋신호(SRST)가 로직하이레벨로 발생될 때 로우에러카운팅신호(RECNT)를 초기화할 수 있다. 로우비교기(843)는 로우에러카운팅신호(RECNT)와 로우래치에러코드(RLEC)를 비교하여 로우비교신호(RCOM)를 생성할 수 있다. 로우비교기(843)는 로우에러카운팅신호(RECNT)가 로우래치에러코드(RLEC) 이상으로 증가할 때 제1 로직레벨을 갖는 로우비교신호(RCOM)를 생성할 수 있다. 로우비교기(843)는 로우에러카운팅신호(RECNT)가 로우래치에러코드(RLEC) 미만일 때 제2 로직레벨을 갖는 로우비교신호(RCOM)를 생성할 수 있다. 로우에러코드래치(845)는 로우비교신호(RCOM)를 토대로 로우에러카운팅신호(RECNT)를 래치하여 로우래치에러코드(RLEC)를 생성할 수 있다. 로우에러코드래치(845)는 로우에러카운팅신호(RECNT)가 로우래치에러코드(RLEC) 이상으로 증가하여 제1 로직레벨을 갖는 로우비교신호(RCOM)가 생성될 때 로우에러카운팅신호(RECNT)를 래치하여 로우래치에러코드(RLEC)로 출력할 수 있다. 뱅크어드레스래치(847)는 로우비교신호(RCOM)를 토대로 선택뱅크어드레스(SBADD)로부터 래치뱅크어드레스(LBADD)를 생성할 수 있다. 뱅크어드레스래치(847)는 로우비교신호(RCOM)가 제1 로직레벨일 때 선택뱅크어드레스(SBADD)를 래치하고, 래치된 선택뱅크어드레스(SBADD)를 래치뱅크어드레스(LBADD)로 출력할 수 있다. 로우어드레스래치(849)는 로우비교신호(RCOM)를 토대로 선택로우어드레스(SRADD)로부터 래치로우어드레스(LRADD)를 생성할 수 있다. 로우어드레스래치(849)는 로우비교신호(RCOM)가 제1 로직레벨일 때 선택로우어드레스(SRADD)를 래치하고, 래치된 선택로우어드레스(SRADD)를 래치로우어드레스(LRADD)로 출력할 수 있다.
로우에러로그제어회로(815)는 로우경로 별로 확인된 에러 수를 비교하여 로우경로 별 확인된 최대 에러 수에 대한 정보를 로우래치에러코드(RLEC)로 출력하고, 최대 에러 수가 확인된 로우경로에 대한 정보를 래치뱅크어드레스(LBADD) 및 래치로우어드레스(LRADD)로 출력할 수 있다.
에러로그출력회로(817)는 인버터들(IV811, IV813, IV815, IV817, IV821, IV823)을 포함할 수 있다. 인버터(IV811)는 에러로그커맨드의 제1 비트(ELC<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV813)는 에러로그커맨드의 제1 비트(ELC<1>)가 로직하이레벨일 때 래치에러코드(LEC)를 반전버퍼링하여 에러로그신호(ELOG)로 출력할 수 있다. 인버터(IV815)는 에러로그커맨드의 제2 비트(ELC<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV817)는 에러로그커맨드의 제2 비트(ELC<2>)가 로직하이레벨일 때 로우래치에러코드(RLEC)를 반전버퍼링하여 에러로그신호(ELOG)로 출력할 수 있다. 인버터(IV821)는 에러로그커맨드의 제2 비트(ELC<2>)가 로직하이레벨일 때 래치뱅크어드레스(LBADD)를 반전버퍼링하여 에러로그뱅크어드레스(ELBADD)로 출력할 수 있다. 인버터(IV823)는 에러로그커맨드의 제2 비트(ELC<2>)가 로직하이레벨일 때 래치로우어드레스(LRADD)를 반전버퍼링하여 에러로그로우어드레스(ELRADD)로 출력할 수 있다.
도 14는 도 1에 도시된 반도체시스템(1)에 포함된 컨트롤러(10)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 14에 도시된 바와 같이, 컨트롤러(10)는 에러로그레지스터(831), 에러로그감지회로(833), 제어로직회로(835), 커맨드생성회로(837), 스케줄러(839) 및 입출력버퍼(841)를 포함할 수 있다.
에러로그레지스터(831)는 반도체장치(20)에서 전송된 에러로그신호(ELOG), 에러로그뱅크어드레스(ELBADD) 및 에러로그로우어드레스(ELRADD)를 저장할 수 있다.
에러로그감지회로(833)는 에러로그신호(ELOG)를 토대로 에러로그감지신호(ELDET)를 생성할 수 있다. 에러로그감지회로(833)는 에러로그신호(ELOG)에 의해 에러가 확인된 코드워드를 저장하는 메모리셀들의 수가 기 설정된 에러한계값 이상일 때 활성화되는 에러로그감지신호(ELDET)를 생성할 수 있다. 에러한계값은 실시예에 따라서 다양하게 설정될 수 있다.
제어로직회로(835)는 호스트(도 16의 1100)로부터 수신된 호스트커맨드(HCMD)와 호스트어드레스(HADD)를 토대로 반도체장치(20)의 리플레쉬동작, 액티브동작, 리드동작, 라이트동작 및 ECS 동작이 수행되도록 커맨드생성회로(837), 스케줄러(839) 및 입출력버퍼(841)를 제어할 수 있다.
제어로직회로(835)는 에러로그감지신호(ELDET)가 활성화될 때 반도체장치(20)에서 에러로그뱅크어드레스(ELBADD) 및 에러로그로우어드레스(ELRADD)에 의해 선택되는 로우경로에 포함된 메모리셀들에 대한 내부동작이 수행되지 않도록 커맨드생성회로(837), 스케줄러(839) 및 입출력버퍼(841)를 제어할 수 있다.
입출력버퍼(841)는 반도체장치(20)로 커맨드어드레스(CA) 및 전송데이터(TD)를 전송할 수 있다. 입출력버퍼(841)는 반도체장치(20)로부터 전송데이터(TD)를 수신할 수 있다.
도 15는 도 1에서 설명된 반도체시스템(1)에 포함된 반도체장치(20)의 다른 실시예에 따른 구성을 도시한 블럭도이다. 도 15에 도시된 바와 같이, 반도체장치(20b)는 커맨드어드레스수신회로(910), 커맨드디코더(921), ECS 커맨드생성회로(923), 어드레스카운터(925), 어드레스디코더(927), ECS 제어회로(930), 선택커맨드생성회로(941), 선택어드레스생성회로(943), 메모리뱅크(950), 센싱증폭회로(951), 로우제어회로(961), 컬럼제어회로(963), 입출력제어회로(965), 에러정정회로(970), 데이터버퍼(980), 에러로그저장회로(990) 및 리페어제어회로(993)를 포함할 수 있다.
커맨드어드레스수신회로(910)는 커맨드어드레스버퍼(913) 및 버퍼제어회로(915)를 포함할 수 있다. 커맨드어드레스버퍼(913)는 제1 전송라인(L11)을 통해 수신된 커맨드어드레스(CA)를 버퍼링하여 내부커맨드어드레스(ICA)를 생성할 수 있다. 버퍼제어회로(915)는 ECS 동작이 수행될 때 ECS 모드신호(ECS_M)를 토대로 버퍼제어신호(BUFCNT)를 생성할 수 있다. 커맨드어드레스버퍼(913)는 ECS 동작이 수행될 때 버퍼제어회로(915)에서 생성된 버퍼제어신호(BUFCNT)를 수신하여 커맨드어드레스(CA)를 버퍼링하여 내부커맨드어드레스(ICA)를 생성하는 동작을 중단할 수 있다.
커맨드디코더(921)는 내부커맨드어드레스(ICA)를 디코딩하여 리프레쉬커맨드(REF), 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT), 프리차지커맨드(PCG) 및 에러로그커맨드(ELC)를 생성할 수 있다.
ECS 커맨드생성회로(923)는 리프레쉬커맨드(REF)를 토대로 ECS 커맨드(AECS) 및 내부리프레쉬커맨드(IREF)를 생성할 수 있다. ECS 커맨드생성회로(923)는 리프레쉬커맨드(REF)가 설정값만큼 생성될 때마다 ECS 커맨드(AECS)를 발생시킬 수 있다. ECS 커맨드생성회로(923)는 ECS 커맨드(AECS)가 발생되지 않을 때 리프레쉬커맨드(REF)에 의해 내부리프레쉬커맨드(IREF)를 발생시킬 수 있다.
어드레스카운터(925)는 ECS 커맨드(AECS)를 토대로 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)를 생성할 수 있다. 어드레스카운터(925)는 ECS 커맨드(AECS)를 카운팅하여 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)에 포함된 비트들의 로직레벨조합들을 순차적으로 증가시킬 수 있다.
어드레스디코더(927)는 내부커맨드어드레스(ICA)를 디코딩하여 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 생성할 수 있다. 어드레스디코더(927)는 액티브동작, 리드동작 및 라이트동작을 포함하는 내부동작이 수행될 때 내부커맨드어드레스(ICA)를 디코딩하여 내부동작을 위한 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 생성할 수 있다.
ECS 제어회로(930)는 ECS 커맨드(AECS)를 토대로 ECS 모드신호(ECS_M)를 생성할 수 있다. ECS 모드신호(ECS_M)는 ECS 동작이 수행되는 구간 동안 발생될 수 있다. ECS 제어회로(930)는 ECS 동작이 수행되는 구간 동안 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 생성할 수 있다. ECS 제어회로(930)는 ECS 동작이 수행되는 구간 동안 에러플래그(EFLAG)를 토대로 내부클럭(ICLK)을 카운팅하여 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT), ECS 프리차지커맨드(EPCG) 및 ECS 종료커맨드(ECS_END)를 순차적으로 발생할 수 있다. ECS 제어회로(930)는 ECS 에러정정동작에서 메모리셀에서 전달된 코드워드에 에러가 확인되지 않아 정정된 코드워드가 생성되지 않아 에러플래그(EFLAG)가 발생되지 않을 때 ECS 라이트커맨드(EWT)를 발생시키지 않을 수 있다.
선택커맨드생성회로(941)는 ECS 동작이 수행되는 구간 동안 ECS 액티브커맨드(EACT), ECS 리드커맨드(ERD), ECS 라이트커맨드(EWT) 및 ECS 프리차지커맨드(EPCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다. 선택커맨드생성회로(941)는 ECS 동작이 수행되지 않는 구간 동안 액티브커맨드(ACT), 리드커맨드(RD), 라이트커맨드(WT) 및 프리차지커맨드(PCG)를 선택액티브커맨드(SACT), 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 선택프리차지커맨드(SPCG)로 선택하여 출력할 수 있다.
선택어드레스생성회로(943)는 ECS 동작이 수행되는 구간 동안 ECS 컬럼어드레스(ECADD), ECS 로우어드레스(ERADD) 및 ECS 뱅크어드레스(EBADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다. 선택커맨드생성회로(941)는 ECS 동작이 수행되지 않는 구간 동안 컬럼어드레스(CADD), 로우어드레스(RADD) 및 뱅크어드레스(BADD)를 선택컬럼커맨드(SCADD), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)로 선택하여 출력할 수 있다.
메모리뱅크(950)는 메모리셀들을 포함할 수 있고, 메모리셀들 각각은 워드라인과 비트라인에 연결될 수 있다. 메모리뱅크(950)에 포함된 메모리셀들에 연결된 워드라인들 중 적어도 하나가 선택로우어드레스(SRADD)에 의해 선택될 수 있다. 메모리뱅크(950)에 포함된 메모리셀들에 연결된 비트라인들 중 적어도 하나가 선택컬럼커맨드(SCADD)에 의해 선택될 수 있다. 메모리뱅크(950)에 포함된 메모리셀들은 적어도 하나의 워드라인과 적어도 하나의 비트라인이 선택되어 엑세스될 수 있다.
센싱증폭회로(951)는 다수의 센스앰프(미도시)를 포함할 수 있다. 센싱증폭회로(951)에 포함된 센스앰프들은 메모리뱅크(950)에 포함된 메모리셀들에 연결된 비트라인들에 연결되고, 비트라인들에 실린 코드워드를 센싱증폭할 수 있다.
로우제어회로(961)는 선택로우어드레스(SRADD)에 의해 선택된 메모리뱅크(950)에 포함된 메모리셀들에 연결된 워드라인들 중 하나를 선택할 수 있다. 로우제어회로(961)는 선택로우어드레스(SRADD)에 의해 선택된 워드라인에 연결된 메모리셀들에 저장된 코드워드를 센싱증폭회로(251)에서 센싱 및 증폭하기 위해 비트라인들에 싣는 액티브동작을 수행할 수 있다. 로우제어회로(961)는 리페어제어신호(REPCNT)를 토대로 최대 에러 수가 확인된 로우경로에 대한 리페어동작을 수행할 수 있다. 로우제어회로(961)는 최대 에러 수가 확인된 로우경로를 리던던시셀이 연결된 로우경로로 교체하는 방식으로 리페어동작을 수행할 수 있다. 최대 에러 수가 확인된 로우경로에 연결된 메모리셀들은 불량일 확률이 높으므로, 로우제어회로(961)는 리페어동작을 통해 불량메모리셀을 리던던시셀로 교체할 수 있다.
컬럼제어회로(963)는 선택로우어드레스(SRADD)에 의해 선택된 메모리셀들에 연결된 센스앰프들 중 선택컬럼커맨드(SCADD)에 의해 선택된 센스앰프들에서 코드워드가 입출력되도록 입출력제어회로(965)를 제어할 수 있다. 컬럼제어회로(963)는 액티브동작이 수행된 뱅크에 포함된 메모리셀들 중 선택컬럼커맨드(SCADD)에 의해 선택된 센스앰프들에 연결된 메모리셀들에 대한 리드동작 및 라이트동작이 수행되도록 입출력제어회로(965)를 제어할 수 있다. 실시예에 따라서, 컬럼제어회로(963)에서 리페어제어신호(REPCNT)를 토대로 컬럼경로를 리던던시셀이 연결된 컬럼경로로 교체하는 방식의 리페어동작이 수행되도록 구현될 수도 있다.
입출력제어회로(965)는 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 ECS 모드신호(ECS_M)를 토대로 센싱증폭회로(951)와 에러정정회로(970) 사이에서 코드워드의 입출력을 제어할 수 있다. 입출력제어회로(965)는 리드동작 또는 ECS 리드동작에서 메모리뱅크(950)에서 출력된 데이터 및 패러티에 대한 정보를 코드워드(CW)로서 에러정정회로(970)로 출력할 수 있다. 입출력제어회로(965)는 라이트동작 또는 ECS 라이트동작에서 에러정정회로(970)로부터 수신된 코드워드(CW)를 메모리뱅크(950)에 저장할 수 있다.
에러정정회로(970)는 선택리드커맨드(SRD), 선택라이트커맨드(SWT) 및 ECS 모드신호(ECS_M)를 토대로 입출력제어회로(965)와 코드워드(CW)를 상호 송수신하거나 데이터버퍼(980)와 전송데이터(TD)를 상호 송수신할 수 있다. 에러정정회로(970)는 코드워드(CW)를 토대로 에러플래그(EFLAG)를 생성할 수 있다. 에러정정회로(970)는 리드동작이 수행될 때 입출력제어회로(965)를 통해 출력되는 코드워드(CW)를 수신하고, 코드워드(CW)를 디코딩하여 코드워드(CW)에 에러가 확인되었을 때 에러플래그(EFLAG)와 에러가 정정된 코드워드에 포함된 데이터를 데이터버퍼(980)를 통해 전송데이터(TD)로 출력할 수 있다. 에러정정회로(970)는 라이트동작이 수행될 때 데이터버퍼(980)를 통해 수신된 전송데이터(TD)를 인코딩하여 데이터 및 패러티를 포함하는 코드워드(CW)를 생성하고, 생성된 코드워드(CW)를 입출력제어회로(965)에 전달하여 메모리뱅크(950)에 저장할 수 있다. 에러정정회로(970)는 ECS 리드동작이 수행될 때 입출력제어회로(965)를 통해 출력되는 코드워드(CW)를 수신하고, 코드워드(CW)를 디코딩하여 코드워드(CW)에 에러가 확인되었을 때 에러플래그(EFLAG)와 에러가 정정된 코드워드(CW)를 생성할 수 있다. 에러정정회로(970)는 ECS 리드동작에서 에러가 정정된 코드워드(CW)를 생성하고, ECS 라이트동작이 수행될 때 에러가 정정된 코드워드(CW)를 입출력제어회로(965)에 전달하여 메모리뱅크(950)에 저장할 수 있다.
데이터버퍼(980)는 선택리드커맨드(SRD) 및 선택라이트커맨드(SWT)를 토대로 에러정정회로(970)와 전송데이터(TD)를 상호 송수신하거나 컨트롤러(10)와 전송데이터(TD)를 상호 송수신할 수 있다. 데이터버퍼(980)는 라이트동작이 수행될 때 제2 전송라인(L13)을 통해 수신된 전송데이터(TD)를 에러정정회로(970)에 전송할 수 있다. 데이터버퍼(980)는 리드동작이 수행될 때 에러정정회로(970)에서 출력된 전송데이터(TD)를 제2 전송라인(L13)을 통해 컨트롤러(10)에 전송할 수 있다.
에러로그저장회로(990)는 에러플래그(EFLAG), ECS 모드신호(ECS_M), ECS 커맨드(AECS), 에러로그커맨드(ELC), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 토대로 에러로그신호(ELOG), 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 생성할 수 있다. 에러로그저장회로(990)는 메모리뱅크(950)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 에러플래그(EFLAG)를 토대로 확인된 에러 수에 대한 정보를 에러로그신호(ELOG)로 출력할 수 있다. 에러로그저장회로(990)는 메모리뱅크(950)에 포함된 모든 메모리셀들에 대한 ECS 동작들이 수행될 때 에러플래그(EFLAG), 선택로우어드레스(SRADD) 및 선택뱅크어드레스(SBADD)를 토대로 로우경로 별로 확인된 에러 수를 비교하여 로우경로 별 확인된 최대 에러 수에 대한 정보를 에러로그신호(ELOG)로 출력할 수 있고, 최대 에러 수가 확인된 로우경로에 대한 정보를 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)로 출력할 수 있다. 에러로그저장회로(990)는 에러로그신호(ELOG)를 제2 전송라인(L13)을 통해 컨트롤러(10)에 전달할 수 있다. 에러로그저장회로(990)는 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 제3 전송라인(L15)을 통해 컨트롤러(10)에 전달할 수 있다.
리페어제어회로(993)는 에러로그신호(ELOG), 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 수신하여 최대 에러 수가 확인된 로우경로에 대한 리페어동작을 수행하기 위한 리페어제어신호(REPCNT)를 생성할 수 있다. 리페어제어신호(REPCNT)는 리페어동작이 필요한 로우경로에 대한 정보, 예를 들어, 에러로그로우어드레스(ELRADD) 및 에러로그뱅크어드레스(ELBADD)를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 16에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 리프레쉬동작, 리드동작, 라이트동작 및 ECS 동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 리프레쉬커맨드를 토대로 ECS 동작을 수행하여 메모리셀들에 저장된 코드워드의 에러를 정정하여 다시 메모리셀들에 저장할 수 있다. 반도체장치들(1400(K:1)) 각각은 모든 메모리셀들에 대한 ECS 동작을 통해 확인된 에러 수에 대한 정보, 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 로우경로에 대한 정보를 저장할 수 있다. 반도체장치들(1400(K:1)) 각각은 ECS 동작 중 저장된 정보들을 토대로 리페어동작을 수행할 수 있다. 컨트롤러(1300)는 ECS 동작 중 저장된 정보들을 토대로 반도체장치들(1400(K:1))로부터 수신하여 최대 에러 수가 확인된 로우경로에 연결된 메모리셀들에 대한 내부동작을 제한할 수 있다.
컨트롤러(1300)는 도 1에 도시된 컨트롤러(10) 또는 도 14에 도시된 컨트롤러(10)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 2에 도시된 반도체장치(20a) 또는 도 15에 도시된 반도체장치(20b)로 구현될 수 있다. 실시예에 따라서 반도체장치(20a) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1: 반도체시스템 10: 컨트롤러
20: 반도체장치 210: 커맨드어드레스수신회로
221: 커맨드디코더 223: ECS 커맨드생성회로
225: 어드레스카운터 227: 어드레스디코더
230: ECS 제어회로 241: 선택커맨드생성회로
243: 선택어드레스생성회로 250:, 메모리뱅크
251: 센싱증폭회로 261: 로우제어회로
263: 컬럼제어회로 265: 입출력제어회로
270: 에러정정회로 280: 데이터버퍼
290: 에러로그저장회로

Claims (22)

  1. 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하는 ECS 커맨드생성회로; 및
    상기 ECS 커맨드를 토대로 ECS 동작이 수행되는 구간 동안 활성화되는 ECS 모드신호를 생성하고, 상기 ECS 동작을 위해 ECS 액티브커맨드, ECS 리드커맨드 및 ECS 라이트커맨드를 생성하는 ECS 제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 ECS 커맨드생성회로는 상기 리프레쉬커맨드가 설정값만큼 생성될 때마다 상기 ECS 커맨드를 발생시키는 반도체장치.
  3. 제 2 항에 있어서, 상기 ECS 커맨드생성회로는
    상기 리프레쉬커맨드를 카운팅하여 생성되는 리프레쉬카운팅신호와 상기 설정값에 대응되는 설정코드를 비교하여 비교신호를 생성하는 비교회로; 및
    상기 비교신호를 토대로 상기 리프레쉬커맨드를 상기 ECS 커맨드 또는 리프레쉬동작을 수행하기 위한 내부리프레쉬커맨드로 출력하는 선택출력회로를 포함하는 반도체장치.
  4. 제 1 항에 있어서, 상기 ECS 제어회로는
    상기 ECS 커맨드를 토대로 활성화되는 상기 ECS 모드신호를 생성하는 ECS 모드신호생성회로; 및
    상기 ECS 모드신호가 활성화된 구간 동안 내부클럭을 카운팅하여 생성된 카운팅신호를 디코딩하여 상기 ECS 액티브커맨드, 상기 ECS 리드커맨드 및 상기 ECS 라이트커맨드를 생성하는 ECS 디코더를 포함하는 반도체장치.
  5. 제 1 항에 있어서, 상기 ECS 액티브커맨드는 로우어드레스에 의해 선택된 로우경로에 연결된 적어도 하나의 메모리셀에 저장된 코드워드가 비트라인에 실려 센싱증폭되는 ECS 액티브동작을 수행하기 위해 발생되는 반도체장치.
  6. 제 1 항에 있어서, 상기 ECS 리드커맨드는 컬럼어드레스에 의해 선택된 컬럼경로의 코드워드가 에러정정회로로 전달되는 ECS 리드동작을 수행하기 위해 발생되는 반도체장치.
  7. 제 1 항에 있어서,
    상기 ECS 액티브커맨드 및 상기 ECS 리드커맨드를 토대로 진행되는 ECS 액티브동작 및 ECS 리드동작에 따라 메모리셀들에서 출력되는 데이터 및 패러티를 포함하는 코드워드를 수신하고, 상기 코드워드의 에러를 확인하여 에러플래그를 생성하며, 상기 코드워드의 에러를 정정하여 에러가 정정된 코드워드를 생성하는 에러정정회로를 더 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 ECS 라이트커맨드는 컬럼어드레스에 의해 선택된 컬럼경로에 상기 정정된 코드워드를 전달하는 ECS 라이트동작을 수행하기 위해 발생되는 반도체장치.
  9. 제 1 항에 있어서, 상기 ECS 라이트커맨드는 상기 ECS 리드커맨드에 의해 수행되는 ECS 리드동작에 따라 출력되는 코드워드의 에러가 확인되지 않았을 때 발생되지 않는 반도체장치.
  10. 제 1 항에 있어서, 상기 ECS 동작 결과 확인된 에러 수에 대한 정보, 로우경로 별 확인된 최대 에러 수에 대한 정보 및 최대 에러 수가 확인된 상기 로우경로에 대한 정보를 에러로그신호 및 에러로그어드레스로 저장하는 에러로그저장회로를 더 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 에러로그저장회로는 상기 에러로그신호 및 상기 에러로그어드레스를 적어도 하나의 반도체핀을 통해 출력하는 반도체장치.
  12. 제 10 항에 있어서, 상기 에러로그저장회로는
    메모리셀들에 대한 ECS 동작들이 순차적으로 수행될 때 상기 에러플래그를 토대로 확인된 에러 수에 대한 정보를 포함하는 래치에러코드를 생성하는 에러로그제어회로;
    상기 로우경로 별 확인된 에러 수를 비교하여 상기 로우경로 별 확인된 최대 에러수에 대한 정보를 포함하는 로우래치에러코드를 생성하고, 상기 최대 에러 수가 확인된 로우경로에 대한 정보를 포함하는 래치뱅크어드레스 및 래치로우어드레스를 생성하는 로우에러로그제어회로; 및
    에러로그커맨드를 토대로 상기 래치에러코드 또는 상기 로우래치에러코드를 상기 에러로그신호로 출력하고, 상기 래치뱅크어드레스 및 상기 래치로우어드레스를 에러로그뱅크어드레스 및 에러로그로우어드레스로 출력하는 에러로그출력회로를 포함하는 반도체장치.
  13. 제 10 항에 있어서, 상기 에러로그어드레스에 대응하는 로우경로에 연결된 메모리셀들을 리던던시셀들로 교체하기 위한 리페어제어신호를 생성하는 리페어제어회로를 더 포함하는 반도체장치.
  14. 제 1 항에 있어서, 커맨드어드레스를 버퍼링하여 내부커맨드어드레스를 생성하는 커맨드어드레스수신회로를 더 포함하되, 상기 커맨드어드레스수신회로는 상기 ECS 동작이 수행될 때 비활성화되는 반도체장치.
  15. 커맨드어드레스를 버퍼링하여 내부커맨드어드레스를 생성하는 커맨드어드레스수신회로;
    상기 내부커맨드어드레스를 디코딩하여 리프레쉬커맨드를 생성하는 커맨드디코더;
    상기 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하는 ECS 커맨드생성회로; 및
    상기 ECS 커맨드를 토대로 ECS 동작이 수행되는 구간 동안 활성화되는 ECS 모드신호를 생성하는 ECS 제어회로를 포함하되, 상기 커맨드어드레스수신회로는 상기 ECS 동작이 수행될 때 비활성화되는 반도체장치.
  16. 제 15 항에 있어서, 상기 ECS 커맨드생성회로는 상기 리프레쉬커맨드가 설정값만큼 생성될 때마다 상기 ECS 커맨드를 발생시키는 반도체장치.
  17. 제 15 항에 있어서, 상기 ECS 제어회로는
    상기 ECS 커맨드를 토대로 활성화되는 상기 ECS 모드신호를 생성하는 ECS 모드신호생성회로; 및
    상기 ECS 모드신호가 활성화된 구간 동안 내부클럭을 카운팅하여 생성된 카운팅신호를 디코딩하여 상기 ECS 액티브커맨드, 상기 ECS 리드커맨드 및 상기 ECS 라이트커맨드를 생성하는 ECS 디코더를 포함하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 ECS 액티브커맨드 및 ECS 리드커맨드를 토대로 진행되는 ECS 액티브동작 및 ECS 리드동작에 따라 메모리셀들에서 출력되는 데이터 및 패러티를 포함하는 코드워드를 수신하고, 상기 코드워드의 에러를 확인하여 에러플래그를 생성하며, 상기 코드워드의 에러를 정정하여 에러가 정정된 코드워드를 생성하는 에러정정회로를 더 포함하는 반도체장치.
  19. 제 17 항에 있어서, 상기 ECS 라이트커맨드는 상기 ECS 리드커맨드에 따라 수행되는 ECS 리드동작에 따라 출력되는 코드워드에 에러가 확인되지 않았을 때 발생되지 않는 반도체장치.
  20. 제 15 항에 있어서, 상기 ECS 동작이 수행되는 구간 동안 에러플래그를 토대로 에러가 확인된 코드워드를 저장하는 메모리셀들의 수 및 상기 에러가 확인된 코드워드를 저장하는 메모리셀들이 가장 많이 연결된 로우경로에 대한 정보를 에러로그신호 및 에러로그어드레스로 저장하는 에러로그저장회로를 더 포함하는 반도체장치.
  21. 커맨드 및 어드레스를 출력하고, 에러로그신호 및 에러로그어드레스를 수신하는 컨트롤러; 및
    상기 커맨드를 디코딩하여 생성된 리프레쉬커맨드를 토대로 ECS 커맨드를 생성하고, 상기 ECS 커맨드를 토대로 수행되는 ECS 동작 구간 동안 메모리셀에 저장된 데이터 및 패러티를 토대로 코드워드의 에러를 확인하여 에러플래그를 생성하고, 상기 에러플래그를 토대로 로우경로 별 확인된 최대 에러 수에 대한 정보를 상기 에러로그신호로 저장하고, 상기 최대 에러 수가 확인된 상기 로우경로에 대한 정보를 상기 에러로그어드레스로 저장하며, 상기 에러로그신호 및 상기 에러로그어드레스를 출력하는 반도체장치를 포함하는 반도체시스템.
  22. 제 21 항에 있어서, 상기 컨트롤러는 상기 에러로그신호 및 에러로그어드레스를 수신하여 상기 최대 에러 수가 확인된 로우경로에 연결된 메모리셀들의 내부동작이 수행되지 않도록 상기 반도체장치를 제어하는 반도체시스템.
KR1020190142088A 2019-11-07 2019-11-07 반도체장치 및 반도체시스템 KR20210055865A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190142088A KR20210055865A (ko) 2019-11-07 2019-11-07 반도체장치 및 반도체시스템
US16/846,042 US11164651B2 (en) 2019-11-07 2020-04-10 Semiconductor devices and semiconductor systems including the same
CN202010429351.XA CN112783686A (zh) 2019-11-07 2020-05-20 半导体器件以及包括其的半导体系统
US16/909,184 US11249843B2 (en) 2019-11-07 2020-06-23 Semiconductor devices and semiconductor systems including the same
US16/983,690 US11145351B2 (en) 2019-11-07 2020-08-03 Semiconductor devices
US17/091,826 US11354189B2 (en) 2019-11-07 2020-11-06 Semiconductor devices and semiconductor systems including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190142088A KR20210055865A (ko) 2019-11-07 2019-11-07 반도체장치 및 반도체시스템

Publications (1)

Publication Number Publication Date
KR20210055865A true KR20210055865A (ko) 2021-05-18

Family

ID=75749274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190142088A KR20210055865A (ko) 2019-11-07 2019-11-07 반도체장치 및 반도체시스템

Country Status (3)

Country Link
US (1) US11164651B2 (ko)
KR (1) KR20210055865A (ko)
CN (1) CN112783686A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11354189B2 (en) * 2019-11-07 2022-06-07 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
KR20220090794A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 메모리 시스템 및 그것의 동작 방법
US11579971B2 (en) * 2021-07-14 2023-02-14 Micron Technology, Inc. Apparatuses, systems, and methods for forced error check and scrub readouts
KR20230095437A (ko) * 2021-12-22 2023-06-29 삼성전자주식회사 메모리 시스템 및 이의 동작 방법
US12014797B2 (en) 2022-04-27 2024-06-18 Micron Technology, Inc. Apparatuses, systems, and methods for managing metadata storage at a memory
US12019513B2 (en) * 2022-04-27 2024-06-25 Micron Technology, Inc. Apparatuses, systems, and methods for per row error scrub information
US11972789B2 (en) * 2022-08-17 2024-04-30 Changxin Memory Technologies, Inc. Memory device with error per row counter (EpRC) performing error check and scrub (ECS)
CN115223615B (zh) * 2022-09-20 2022-12-09 睿力集成电路有限公司 一种译码电路、译码方法和半导体存储器
CN117894363A (zh) * 2022-10-08 2024-04-16 长鑫存储技术有限公司 一种ecs电路、方法和存储器
CN115295040B (zh) * 2022-10-08 2023-06-02 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器
CN117894355A (zh) * 2022-10-08 2024-04-16 长鑫存储技术有限公司 计数控制电路、计数控制方法以及半导体存储器
CN118675572A (zh) * 2023-03-13 2024-09-20 长鑫存储技术有限公司 存储器及其控制电路与操作方法
CN118711633A (zh) * 2023-03-15 2024-09-27 长鑫存储技术有限公司 一种命令处理电路和存储器
CN118711644A (zh) * 2023-03-17 2024-09-27 长鑫存储技术有限公司 一种存储系统、存储芯片以及错误检查与清除方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560725B1 (en) 1999-06-18 2003-05-06 Madrone Solutions, Inc. Method for apparatus for tracking errors in a memory system
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
US7111224B1 (en) 2001-02-28 2006-09-19 Xilinx, Inc. FPGA configuration memory with built-in error correction mechanism
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
EP1745377A2 (en) 2004-04-29 2007-01-24 Koninklijke Philips Electronics N.V. Error correction in an electronic circuit
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
KR100667784B1 (ko) 2004-12-15 2007-01-11 삼성전자주식회사 Ｌｏｗ에 의한 ｒｍｗ를 수행하는 기록/재생 장치, 그기록/재생 방법 및 그 정보 저장 매체
US7471569B2 (en) 2005-06-15 2008-12-30 Infineon Technologies Ag Memory having parity error correction
JP4547313B2 (ja) 2005-08-01 2010-09-22 株式会社日立製作所 半導体記憶装置
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US20140063983A1 (en) 2012-09-06 2014-03-06 International Business Machines Corporation Error Detection And Correction In A Memory System
JP2016024837A (ja) * 2014-07-22 2016-02-08 マイクロン テクノロジー， インク． 半導体装置
US10127101B2 (en) 2015-08-28 2018-11-13 Intel Corporation Memory device error check and scrub mode and error transparency
KR102435181B1 (ko) 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US10049006B2 (en) 2015-12-08 2018-08-14 Nvidia Corporation Controller-based memory scrub for DRAMs with internal error-correcting code (ECC) bits contemporaneously during auto refresh or by using masked write commands
KR20180060084A (ko) 2016-11-28 2018-06-07 삼성전자주식회사 반도체 메모리 장치의 스크러빙 컨트롤러, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102415867B1 (ko) 2017-11-29 2022-07-04 에스케이하이닉스 주식회사 메모리 셀의 결함을 제거하기 위한 메모리 시스템 및 그의 동작 방법
US10402116B2 (en) 2017-12-11 2019-09-03 Micron Technology, Inc. Systems and methods for writing zeros to a memory array
KR102393427B1 (ko) * 2017-12-19 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102649315B1 (ko) * 2018-12-03 2024-03-20 삼성전자주식회사 휘발성 메모리 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
US10817371B2 (en) 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh

Also Published As

Publication number Publication date
CN112783686A (zh) 2021-05-11
US11164651B2 (en) 2021-11-02
US20210142860A1 (en) 2021-05-13

Similar Documents

Publication Publication Date Title
US11164651B2 (en) Semiconductor devices and semiconductor systems including the same
US10572341B2 (en) Semiconductor devices
US10613928B2 (en) Semiconductor devices and semiconductor systems including the same
US11249843B2 (en) Semiconductor devices and semiconductor systems including the same
US10803971B2 (en) Device for supporting error correction code and test method thereof
US11354189B2 (en) Semiconductor devices and semiconductor systems including the same
US10379947B2 (en) Semiconductor device
US10579472B2 (en) Semiconductor devices
US10162703B2 (en) Methods of correcting data errors and semiconductor devices used therein
US20170286218A1 (en) Semiconductor devices, and semiconductor systems
KR20180029803A (ko) 반도체장치 및 반도체시스템
US11145351B2 (en) Semiconductor devices
US10319455B2 (en) Semiconductor device
US20170344422A1 (en) Semiconductor devices and semiconductor systems
US11276451B2 (en) Error correction methods and semiconductor devices and semiconductor systems using the same
KR20210070138A (ko) 반도체장치
US12007834B2 (en) Semiconductor device
KR20180086817A (ko) 반도체장치
US11921578B2 (en) Error correction methods and semiconductor devices and semiconductor systems using the error correction methods and the semiconductor devices
US11599413B2 (en) Electronic system including error calculation circuit for performing error correction operation
US11705170B2 (en) Memory device related to performing a column operation
US11475971B1 (en) Semiconductor device and semiconductor system for testing error correction circuit
US11514998B2 (en) Electronic device for performing data masking operation
KR102504176B1 (ko) 반도체장치
KR20230131029A (ko) 반도체장치 및 반도체시스템