CN112783686A - 半导体器件以及包括其的半导体系统 - Google Patents

半导体器件以及包括其的半导体系统 Download PDF

Info

Publication number
CN112783686A
CN112783686A CN202010429351.XA CN202010429351A CN112783686A CN 112783686 A CN112783686 A CN 112783686A CN 202010429351 A CN202010429351 A CN 202010429351A CN 112783686 A CN112783686 A CN 112783686A
Authority
CN
China
Prior art keywords
ecs
command
error
address
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010429351.XA
Other languages
English (en)
Inventor
宋清基
林重昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112783686A publication Critical patent/CN112783686A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1802—Address decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本申请公开了一种半导体器件以及包括其的半导体系统。半导体器件包括错误检查和清理(ECS)命令生成电路和ECS控制电路。ECS命令生成电路基于刷新命令来生成ECS命令。在ECS操作期间，ECS控制电路基于ECS命令来生成被激活的ECS模式信号，并生成ECS激活命令、ECS读取命令和ECS写入命令，以继续ECS操作。

Description

半导体器件以及包括其的半导体系统
相关申请的交叉引用
本申请要求2019年11月7日提交的申请号为10-2019-0142088的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体器件以及包括其的半导体系统，并且更具体地，涉及校正存储单元的错误的半导体器件以及包括其的半导体系统。
背景技术
近来，在每个时钟周期时间期间接收和输出四比特数据或八比特数据的DDR2方案或DDR3方案已经被用于提高半导体器件的操作速度。如果半导体器件的数据传输速度变得更快，则在半导体器件中传输数据时发生错误的可能性会增大。因此，已经提出了先进的设计方案以保证数据传输的可靠性。
每当在半导体器件中传输数据时，就可以生成能够检测错误发生的错误校验码，并且错误校验码与该数据一起传输，以保证数据传输的可靠性。错误校验码可以包括能够检测错误的错误检测码(EDC)和能够自身校正错误的错误校正码(ECC)。
发明内容
根据一个实施例，半导体器件包括错误检查和清理(ECS，error check andscrub)命令生成电路和ECS控制电路。ECS命令生成电路基于刷新命令来生成ECS命令。在ECS操作期间，ECS控制电路基于所述ECS命令来生成被激活的ECS模式信号，并且生成ECS激活命令、ECS读取命令和ECS写入命令以继续ECS操作。
根据另一实施例，一种半导体器件包括：命令/地址接收电路、命令解码器、错误检查和清理(ECS)命令生成电路以及ECS控制电路。命令/地址接收电路被配置为缓冲命令/地址信号以生成内部命令/地址信号。命令解码器被配置为对内部命令/地址信号进行解码以生成刷新命令。ECS命令生成电路被配置为基于刷新命令来生成ECS命令。ECS控制电路被配置为在ECS操作期间基于所述ECS命令来生成被激活的ECS模式信号。当执行所述ECS操作时，命令/地址接收电路被去激活。
根据又一个实施例，半导体系统包括控制器和半导体器件。控制器被配置为输出命令和地址，并且被配置为接收错误日志信号和错误日志地址。半导体器件被配置为基于通过对所述命令进行解码而生成的刷新命令来生成错误检查和清理(ECS)命令，所述半导体器件被配置为检测储存在存储单元中的、包括数据和奇偶校验的码字的错误，以在ECS操作期间基于所述ECS命令来生成错误标志，所述半导体器件被配置为基于所述错误标志来将关于行路径的最大错误数目的信息储存为所述错误日志信号，所述半导体器件被配置为将关于具有最大错误数目的行路径的信息储存为所述错误日志地址，以及所述半导体器件被配置为输出所述错误日志信号和所述错误日志地址。
附图说明
图1是示出根据本公开的实施例的半导体系统的配置的框图。
图2是示出包括在图1的半导体系统中的半导体器件的示例的框图。
图3是示出包括在图2的半导体器件中的错误检查和清理(ECS)命令生成电路的示例的框图。
图4是示出包括在图3的ECS命令生成电路中的选择输出电路的示例的电路图。
图5示出了包括在图2的半导体器件中的ECS控制电路的示例。
图6示出了包括在图2的半导体器件中的ECS控制电路的另一示例。
图7是示出在图6的ECS控制电路中使用的速度标志的表格。
图8示出了包括在图2的半导体器件中的地址计数器的示例。
图9示出了包括在图2的半导体器件中的选择命令生成电路的示例。
图10示出了包括在图2的半导体器件中的选择地址生成电路的示例。
图11是示出包括在图2的半导体器件中的存储体的示例的框图。
图12是示出包括在图2的半导体器件中的存储体、输入/输出(I/O)控制电路以及错误校正电路的框图。
图13示出了包括在图2的半导体器件中的错误日志储存电路的示例。
图14是示出包括在图1的半导体系统中的控制器的示例的框图。
图15是示出包括在图1的半导体系统中的半导体器件的另一示例的框图。
图16是示出根据本公开的实施例的电子系统的配置的框图。
具体实施方式
在下面的实施例的描述中，当一个参数被称为“预定的”时，其可以旨在表示当在过程或算法中使用该参数时预先确定该参数的值。参数的值可以在过程或算法开始时被设置，或者可以在执行过程或算法的时段期间被设置。
将理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件与另一个元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件。
此外，将理解的是，当一个元件被称为“连接”或“耦接”至另一元件时，它可以直接连接或耦接至另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为其电压电平高于逻辑“低”电平的电压电平。此外，根据实施例，可以将信号的逻辑电平设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以被设置为在另一实施例中具有逻辑“低”电平。
在下文中将参考附图详细地描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。
在该实施例中，如图1所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括：命令/地址接收电路210、错误检查和清理(ECS)控制电路230、存储体250、错误校正电路270和错误日志储存电路290。
控制器10可以包括：第一控制引脚111、第二控制引脚113和第三控制引脚115。半导体器件20可以包括：第一半导体引脚131、第二半导体引脚133和第三半导体引脚135。第一控制引脚111可以通过第一传输线L11连接至第一半导体引脚131。第二控制引脚113可以通过第二传输线L13连接至第二半导体引脚133。第三控制引脚115可以通过第三传输线L15连接至第三半导体引脚135。控制器10可以经由第一传输线L11将命令/地址信号CA传输至半导体器件20，以便控制半导体器件20。控制器10可以经由第二传输线L13从半导体器件20接收传输数据TD，或者可以经由第二传输线L13将传输数据TD输出至半导体器件20。半导体器件20可以经由第二传输线L13将错误日志信号ELOG传输至控制器10。半导体器件20可以经由第三传输线L15将错误日志存储体地址ELBADD和错误日志行地址ELRADD传输至控制器10。将参照图14更详细地描述控制器10的配置和操作。
命令/地址接收电路210可以经由第一传输线L11接收命令/地址信号CA以执行各种内部操作。各种内部操作可以包括：读取操作、写入操作和刷新操作。命令/地址信号CA可以包括命令和地址。当执行ECS操作时，命令/地址接收电路210可以被去激活以停止接收命令/地址信号CA的操作。在本实施例中，当刷新命令具有等于或大于预定值的值时，可以自动执行ECS操作。因为在ECS操作期间命令/地址接收电路210被去激活，所以可以减小半导体器件20的功耗，并且可以防止由于命令/地址信号CA输入至命令/地址接收电路210而发生的半导体器件20的故障。
ECS控制电路230可以基于刷新命令来控制ECS操作。ECS操作可以包括：ECS读取操作、ECS错误校正操作和ECS写入操作。ECS控制电路230可以控制存储体250和错误校正电路270，使得当执行ECS读取操作时，从存储体250输出的码字被传输至错误校正电路270。码字可以包括数据和奇偶校验。可以利用错误校正码(ECC)从数据生成奇偶校验。当执行ECS错误校正操作时，ECS控制电路230可以控制错误校正电路270，使得错误校正电路270检查从存储体250输出的码字的错误，并且将码字的错误校正，以生成被校正的码字。当在ECS错误校正操作期间生成被校正的码字时，ECS控制电路230可以控制存储体250和错误校正电路270，使得通过ECS写入操作将被校正的码字储存在存储体250中。当在ECS错误校正操作期间未生成被校正的码字时，不执行ECS写入操作。ECS控制电路230可以控制错误日志储存电路290，使得在执行了包括在存储体250中的所有存储单元的ECS操作之后，错误日志储存电路290储存关于错误数目的信息。当执行包括在存储体250中的所有存储单元的ECS操作时，ECS控制电路230可以控制错误日志储存电路290以将所有行路径的错误数目彼此比较，并且储存关于最大错误数目的信息和关于具有最大错误数目的行路径的信息。行路径可以指的是在连接至包括在存储体250中的存储单元的多条字线之中，在激活操作期间被激活的至少一个字线。
存储体250可以包括多个存储单元，并且在读取操作、ECS读取操作、写入操作、ECS写入操作以及刷新操作期间，可以通过地址选择多个存储单元中的至少一个。当执行读取操作时，存储体250可以经由第二传输线L13将储存在由地址选择的存储单元中的码字所包括的数据输出为传输数据TD。当执行ECS读取操作时，存储体250可以将储存在由地址选择的存储单元中的码字输出至错误校正电路270。可以基于突发长度来设置在读取操作和ECS读取操作期间包括从存储体250输出的码字中的数据所包括的比特数目。当执行写入操作时，存储体250可以将码字储存在由地址选择的存储单元中。当执行ECS写入操作时，存储体250可以将由错误校正电路270生成的被校正的码字储存在由地址选择的存储单元中。可以基于突发长度来设置在写入操作和ECS写入操作期间包括在储存于存储体250的码字中的数据或校正的数据中所包括的比特数目。当执行刷新操作时，存储体250可以周期性地恢复由地址选择的存储单元的数据。
当执行读取操作或ECS读取操作时，错误校正电路270可以接收包括储存在由地址选择的存储单元中的数据和奇偶校验的码字，以检测码字的错误。当在读取操作或ECS读取操作期间从输入至错误校正电路270的码字中检测到错误时，错误校正电路270可以校正码字的错误以生成被校正的码字。当在ECS读取操作期间检测到码字的错误时，错误校正电路270可以生成错误标志(图2的EFLAG)以将错误标志EFLAG传输至错误日志储存电路290。当执行ECS写入操作时，错误校正电路270可以将被校正的码字储存在由地址选择的存储单元中。当执行写入操作时，错误校正电路270可以将被校正的码字传输至控制器10。
当顺序地执行包括在存储体250中的所有存储单元的ECS操作时，错误日志储存电路290可以基于错误标志EFLAG来提取并储存关于行路径的错误数目的信息、关于最大错误数目的信息以及关于具有最大错误数目的行路径的信息。当生成错误日志命令(图2的ELC)时，错误日志储存电路290可以经由第二传输线L13和第三传输线L15而将关于行路径的错误数目的信息、关于最大错误数目的信息以及关于具有最大错误数目的行路径的信息传输至控制器10。
图2是示出包括在半导体系统1中的与半导体器件20的示例相对应的半导体器件20a的配置的框图。半导体器件20a可以包括：命令/地址接收电路210、命令解码器221、ECS命令生成电路223、地址计数器225、地址解码器227、ECS控制电路230、选择命令生成电路241、选择地址生成电路243、存储体250、感测/放大电路251、行控制电路261、列控制电路263、I/O控制电路265、错误校正电路270、数据缓冲器280和错误日志储存电路290。
命令/地址接收电路210可以包括命令/地址缓冲器213和缓冲器控制电路215。命令/地址缓冲器213可以缓冲经由第一传输线L11接收的命令/地址信号CA，以生成内部命令/地址信号ICA。当执行ECS操作时，缓冲器控制电路215可以基于ECS模式信号ECS_M来生成缓冲器控制信号BUFCNT。当执行ECS操作时，命令/地址缓冲器213可以接收由缓冲器控制电路215生成的缓冲器控制信号BUFCNT，并且可以缓冲命令/地址信号CA以停止用于生成内部命令/地址信号ICA的操作。根据实施例，可以将包括在命令/地址信号CA和内部命令/地址信号ICA中的比特数目设置为不同。
命令解码器221可以对内部命令/地址信号ICA进行解码，以生成刷新命令REF、激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG和错误日志命令ELC。可以生成刷新命令REF以执行刷新操作。可以生成激活命令ACT以执行激活操作。可以生成读取命令RD以执行读取操作。可以生成写入命令WT以执行写入操作。可以生成预充电命令PCG以执行预充电操作。可以生成错误日志命令ELC以基于错误标志EFLAG来储存储存有包括错误的码字的存储单元的数目，并且可以生成错误日志命令ELC以储存选择存储体地址SBADD和选择行地址SRADD，以用于选择具有最大错误数目的行路径。
ECS命令生成电路223可以基于刷新命令REF来生成ECS命令AECS和内部刷新命令IREF。每当刷新命令REF被生成预定次数时，ECS命令生成电路223可以生成ECS命令AECS。当未生成ECS命令AECS时，ECS命令生成电路223可以基于刷新命令REF来生成内部刷新命令IREF。例如，当预定的设置值为等于或大于2的自然数“K”时，ECS命令生成电路223可以生成内部刷新命令IREF，直到刷新命令REF被生成“K-1”次为止，并且当刷新命令REF被生成“K”次时，ECS命令生成电路223可以生成ECS命令AECS。将参照图3和图4更详细地描述ECS命令生成电路223的配置和操作。
地址计数器225可以基于ECS命令AECS来生成ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD。地址计数器225可以对ECS命令AECS进行计数，以控制ECS列地址ECADD的逻辑电平组合、ECS行地址ERADD的逻辑电平组合以及ECS存储体地址EBADD的逻辑电平组合。根据实施例，包括在ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD中的每个中的比特数目可以被设置为不同。地址计数器225可以对ECS命令AECS进行计数，以顺序地增加与包括在ECS列地址ECADD中的比特的逻辑电平组合相对应的二进制数，顺序地增加与包括在ECS行地址ERADD中的比特的逻辑电平组合相对应的二进制数，以及顺序地增加与包括在ECS存储体地址EBADD中的比特的逻辑电平组合相对应的二进制数。当ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD中的每个包括两比特时，ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD中的每个的逻辑电平组合的顺序增加可以意味着ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD中的每个的逻辑电平组合按“00”、“01”、“10”和“11”的次序改变。将参照图8更详细地描述地址计数器225的配置和操作。
地址解码器227可以对内部命令/地址信号ICA进行解码，以生成列地址CADD、行地址RADD和存储体地址BADD。地址解码器227可以对内部命令/地址信号ICA进行解码，以生成用于内部操作的列地址CADD、行地址RADD和存储体地址BADD，所述内部操作包括激活操作、读取操作和写入操作。
ECS控制电路230可以基于ECS命令AECS来生成ECS模式信号ECS_M。可以在ECS操作期间生成ECS模式信号ECS_M。ECS控制电路230可以在执行ECS操作时生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令(图5的ECS_END)。当执行ECS操作时，ECS控制电路230可以基于错误标志EFLAG来对内部时钟信号(图5的ICLK)进行计数，以顺序地生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT以及ECS预充电命令EPCG。例如，当由ECS命令AECS生成的内部时钟信号ICLK被计数三次时，ECS控制电路230可以生成ECS激活命令EACT。此外，当内部时钟信号ICLK被计数五次时，ECS控制电路230可以生成ECS读取命令ERD，当内部时钟信号ICLK被计数七次时，ECS控制电路230可以生成ECS写入命令EWT，以及当内部时钟信号ICLK被计数9次时，ECS控制电路230可以生成ECS预充电命令EPCG。根据实施例，内部时钟信号ICLK被计数以生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT和ECS预充电命令EPCG中的每个的次数可以被设置为不同。当在ECS错误校正操作期间从存储单元输出的码字中未检测到错误时，不生成错误标志EFLAG，并且ECS控制电路230可能不生成ECS写入命令EWT。将参照图5至图7更详细地描述ECS控制电路230的配置和操作。
选择命令生成电路241可以基于ECS模式信号ECS_M来从激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG、ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT以及ECS预充电命令EPCG生成选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。当执行ECS操作时，选择命令生成电路241可以选择并输出ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT和ECS预充电命令EPCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。当不执行ECS操作时，选择命令生成电路241可以选择并输出激活命令ACT、读取命令RD、写入命令WT和预充电命令PCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。将参照图9更详细地描述选择命令生成电路241的配置和操作。
选择地址生成电路243可以基于ECS模式信号ECS_M来从ECS列地址ECADD、ECS行地址ERADD、ECS存储体地址EBADD、列地址CADD、行地址RADD和存储体地址BADD生成选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。当执行ECS操作时，选择地址生成电路243可以选择并输出ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。当不执行ECS操作时，选择地址生成电路243可以选择并输出列地址CADD、行地址RADD和存储体地址BADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。将参照图10更详细地描述选择地址生成电路243的配置和操作。
存储体250可以包括多个存储单元，并且每个存储单元可以耦接至字线中的任意一个和位线中的任意一个。可以通过选择行地址SRADD来选择连接至包括在存储体250中的存储单元的字线中的一个。可以通过选择列地址SCADD来选择连接至包括在存储体250中的存储单元的位线中的至少一个。可以通过选择字线中的一个和位线中的至少一个来访问存储单元中的至少一个。根据实施例，耦接至包括在存储体250中的存储单元的字线数目和耦接至包括在存储体250中的存储单元的位线数目可以被设置为不同。将参照图11更详细地描述存储体250的配置和操作。尽管本实施例描述了基于选择存储体地址SBADD来对仅在存储体250中的存储单元执行ECS操作的情况，但是本公开不限于此。例如，在其它实施例中，半导体器件20a可以包括基于选择存储体地址SBADD来对包括在多个存储体的一个中的存储单元执行的ECS操作。
感测/放大电路251可以包括多个感测放大器(未示出)。包括在感测/放大电路251中的感测放大器可以连接至包括在存储体250中的存储单元，并且可以感测和放大加载在位线上的数据信号的电平。
行控制电路261可以基于选择行地址SRADD来将耦接至包括在存储体250中的存储单元的字线中的一个选择为行路径。行控制电路261可以执行激活操作，以将储存在由选择行地址SRADD选择的行路径的存储器元中的码字加载到位线上，使得感测/放大电路251感测并放大码字的数据信号。
列控制电路263可以控制I/O控制电路265，使得码字被输入至耦接至在行路径中的存储单元的多个感测放大器之中的、由选择列地址SCADD选择的感测放大器，或者从其中输出。列控制电路263可以控制I/O控制电路265，使得对包括在执行激活操作的存储体的多个存储单元之中的、耦接至由选择列地址SCADD选择的感测放大器的存储单元执行读取操作和写入操作。
I/O控制电路265可以耦接在感测/放大电路251与错误校正电路270之间，以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M来控制输入或输出码字。在读取操作或ECS读取操作期间，I/O控制电路265可以将从存储体250输出的、包括数据和奇偶校验的码字CW输出至错误校正电路270。在写入操作或ECS写入操作期间，I/O控制电路265可以将从错误校正电路270接收的码字CW输出至存储体250。
错误校正电路270可以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M，从I/O控制电路265接收码字CW，或者可以将码字CW输出至I/O控制电路265。错误校正电路270可以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M，从数据缓冲器280接收传输数据TD，或者可以将传输数据TD输出至数据缓冲器280。错误校正电路270可以基于码字CW来生成错误标志EFLAG。当执行读取操作时，错误校正电路270可以从I/O控制电路265接收码字CW，并且可以对码字CW进行解码以生成错误标志EFLAG，以及如果从码字CW中检测到错误，则经由数据缓冲器280将包括在由错误校正电路270校正的码字CW中的数据输出为传输数据TD。当执行写入操作时，错误校正电路270可以对从数据缓冲器280接收的传输数据TD进行编码以生成包括数据和奇偶校验的码字CW，并且可以将码字CW传输至I/O控制电路265以将码字CW储存到存储体250中。当执行ECS读取操作时，错误校正电路270可以从I/O控制电路265接收码字CW，并且可以对码字CW进行解码，以如果从码字CW中检测到错误，则生成由错误校正电路270校正的错误标志EFLAG和码字CW。错误校正电路270可以在ECS读取操作期间生成被校正的码字CW，并且错误校正电路270可以在ECS写入操作期间将被校正的码字CW传输至I/O控制电路265，以将被校正的码字CW储存在存储体250中。将参照图12更详细地描述错误校正电路270的配置和操作。
数据缓冲器280可以基于选择读取命令SRD和选择写入命令SWT，从错误校正电路270接收传输数据TD，或者可以将传输数据TD输出至错误校正电路270。数据缓冲器280可以基于选择读取命令SRD和选择写入命令SWT，从控制器(图1的10)接收传输数据TD，或者可以将传输数据TD输出至控制器(图1的10)。当执行写入操作时，数据缓冲器280可以将经由第二传输线(图1的L13)接收的传输数据TD传输至错误校正电路270。当执行读取操作时，数据缓冲器280可以经由第二传输线L13将从错误校正电路270接收的传输数据TD传输至控制器10。
错误日志储存电路290可以基于错误标志EFLAG、ECS模式信号ECS_M、ECS命令AECS、错误日志命令ELC、选择行地址SRADD和选择存储体地址SBADD来生成错误日志信号ELOG、错误日志行地址ELRADD和错误日志存储体地址ELBADD。当对包括在存储体250中的所有存储单元执行ECS操作时，错误日志储存电路290可以将关于基于错误标志EFLAG检测到的错误数目的信息输出为错误日志信号ELOG。当对包括在存储体250中的所有存储单元执行ECS操作时，错误日志储存电路290可以基于错误标志EFLAG、选择行地址SRADD和选择存储体地址SBADD来将所有行路径的错误数目彼此进行比较。错误日志储存电路290可以将所有行路径的错误数目进行比较，以输出错误日志信号ELOG、关于最大错误数目的信息、错误日志行地址ELRADD和错误日志存储体地址ELBADD、关于具有最大错误数目的行路径的信息。错误日志储存电路290可以经由第二传输线L13将错误日志信号ELOG传输至控制器10。错误日志储存电路290可以经由第三传输线L15将错误日志行地址ELRADD和错误日志存储体地址ELBADD传输至控制器10。将参考图13更详细地描述错误日志储存电路290的配置和操作。
图3是示出包括在半导体器件20a中的ECS命令生成电路223的框图。如图3中所示，ECS命令生成电路223可以包括：刷新计数器31、比较电路33和选择输出电路35。
刷新计数器31可以对刷新命令REF进行计数以生成刷新计数信号RCNT<L:1>。每当刷新命令REF被输入至刷新计数器31中时，刷新计数器31可以增加包括在刷新计数信号RCNT<L:1>中的比特的逻辑电平组合。包括在刷新计数信号RCNT<L:1>中的比特数目“L”可以被设置为等于或大于2的自然数。例如，在数目“L”被设置为两个的情况下，每当刷新命令REF被输入至刷新计数器31中时，刷新计数信号RCNT<L:1>的逻辑电平组合可以顺序地依次增加(“00”、“01”、“10”和“11”)。关于具有两比特的刷新计数信号RCNT<2:1>，逻辑电平组合“01”意味着刷新计数信号RCNT<2:1>的第二比特RCNT<2>具有逻辑“低”电平，并且刷新计数信号RCNT<2:1>的第一比特RCNT<1>具有逻辑“高”电平。
比较电路33可以将刷新计数信号RCNT<L:1>与置位信号MRC<L:1>进行比较，以生成比较信号COM。比较电路33可以生成比较信号COM，所述比较信号COM的逻辑电平基于刷新计数信号RCNT<L:1>的逻辑电平组合是否与置位信号MRC<L:1>的逻辑电平组合相同来确定。当刷新计数信号RCNT<L:1>的逻辑电平组合与置位信号MRC<L:1>的逻辑电平组合相同时，比较信号COM可以被生成为具有第一逻辑电平，并且当刷新计数信号RCNT<L:1>的逻辑电平组合不同于置位信号MRC<L:1>的逻辑电平组合时，比较信号COM可以被生成为具有第二逻辑电平。置位信号MRC<L:1>可以具有与置位值相对应的逻辑电平组合，并且可以基于模式寄存器组(MRS，mode register set)被储存在模式寄存器中。在本实施例中，第一逻辑电平可以被设置为逻辑“高”电平，并且第二逻辑电平可以被设置为逻辑“低”电平。
选择输出电路35可以基于比较信号COM和刷新命令REF来生成ECS命令AECS和内部刷新命令IREF。当由于刷新计数信号RCNT<L:1>和置位信号MRC<L:1>具有相同的逻辑电平组合而比较信号COM被生成为具有第一逻辑电平时，选择输出电路35可以将刷新命令REF输出为ECS命令AESC。当由于刷新计数信号RCNT<L:1>和置位信号MRC<L:1>具有不同的逻辑电平组合而比较信号COM被生成为具有第二逻辑电平时，选择输出电路35可以将刷新命令REF输出为内部刷新命令IREF。
图4是示出包括在ECS命令生成电路223中的选择输出电路35的电路图。如图4所示，选择输出电路35可以包括反相器IV351以及传输门T351和T353。反相器IV351可以反相缓冲比较信号COM以输出比较信号COM的反相缓冲信号。当比较信号COM具有逻辑“高”电平时，传输门T351可以被导通以将刷新命令REF输出为ECS命令AECS。当比较信号COM具有逻辑“低”电平时，传输门T351可以被导通以将刷新命令REF输出为内部刷新命令IREF。
图5示出了包括在半导体器件20a中的与ECS控制电路230的示例相对应的ECS控制电路230a。如图5所示，ECS控制电路230a可以包括：ECS模式信号生成电路411、内部时钟生成电路413、ECS计数器415和ECS解码器417。
ECS模式信号生成电路411可以包括或非门NOR411和NOR413以及反相器IV411。或非门NOR411可以接收ECS命令AECS和或非门NOR413的输出信号，以基于ECS命令AECS和或非门NOR413的输出信号执行逻辑或非运算。或非门NOR413可以接收复位信号RST、ECS结束命令ECS_END和或非门NOR411的输出信号，以基于复位信号RST、ECS结束命令ECS_END和或非门NOR411的输出信号进行逻辑或非运算。反相器IV411可以反相缓冲或非门NOR411的输出信号，以生成ECS模式信号ECS_M。ECS模式信号生成电路411可以基于ECS命令AECS、复位信号RST和ECS结束命令ECS_END来生成ECS模式信号ECS_M。当ECS命令AECS被生成为具有逻辑“高”电平时，ECS模式信号生成电路411可以生成具有逻辑“高”电平的ECS模式信号ECS_M。当复位信号RST或ECS结束命令ECS_END被生成为具有逻辑“高”电平时，ECS模式信号生成电路411可以将ECS模式信号ECS_M的逻辑电平从逻辑“高”电平改变为逻辑“低”电平。复位信号RST可以被生成为具有用于半导体器件20的初始化操作的逻辑“高”电平。
内部时钟生成电路413可以基于ECS模式信号ECS_M来生成内部时钟信号ICLK。当ECS模式信号ECS_M具有逻辑“高”电平时，内部时钟生成电路413可以生成内部时钟信号ICLK。当ECS模式信号ECS_M具有逻辑“低”电平时，内部时钟生成电路413可以停止内部时钟信号ICLK的生成。内部时钟生成电路413可以包括振荡器。
ECS计数器415可以对内部时钟信号ICLK进行计数，以生成计数信号CNT<M:1>。ECS计数器415可以与内部时钟信号ICLK的上升沿(或根据实施例的下降沿)同步，以增加与计数信号CNT<M:1>的逻辑电平组合相对应的二进制数。包括在计数信号CNT<M:1>中的比特数目“M”可以被设置为等于或大于2的自然数。例如，在数目“M”被设置为四的情况下，每当内部时钟信号ICLK的逻辑电平从逻辑“低”电平改变为逻辑“高”电平时，计数信号CNT<4:1>可以被逐比特地递增计数，以顺序地具有逻辑电平组合“0000”、“0001”、“0010”、“0011”、“0100”、……和“1111”。在计数信号CNT<4:1>中，逻辑电平组合“0001”表示计数信号CNT<4:1>的第四比特至第二比特CNT<4:2>具有逻辑“低”电平，而计数信号CNT<4:1>的第一比特CNT<1>具有逻辑“高”电平。
ECS解码器417可以基于计数信号CNT<M:1>和错误标志EFLAG来生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令ECS_END。ECS解码器417可以基于计数信号CNT<M:1>的逻辑电平组合来顺序地生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令ECS_END。例如，当计数信号CNT<M:1>具有逻辑电平组合“0011”时，ECS解码器417可以生成ECS激活命令EACT，当计数信号CNT<M:1>具有逻辑电平组合“0101”时，ECS解码器417可以生成ECS读取命令ERD，当计数信号CNT<M:1>具有逻辑电平组合“0111”时，ECS解码器417可以生成ECS写入命令EWT，当计数信号CNT<M:1>具有逻辑电平组合“1001”时，ECS解码器417可以生成ECS预充电命令EPCG，以及当计数信号CNT<M:1>具有逻辑电平组合“1011”时，ECS解码器417可以生成ECS结束命令ECS_END。当由从储存在选择的存储单元中的码字检测到的错误生成错误标志EFLAG时，ECS解码器417可以停止ECS写入命令EWT的生成。
图6示出了与包括在半导体器件20a中的ECS控制电路230的另一示例相对应的ECS控制电路230b。如图6所示，ECS控制电路230b可以包括：ECS模式信号生成电路431、预时钟生成电路433、内部时钟生成电路435、ECS计数器437和ECS解码器439。
ECS模式信号生成电路431可以包括或非门NOR431和NOR433以及反相器IV431。或非门NOR431可以接收ECS命令AESC和或非门NOR433的输出信号，以基于ECS命令AECS和或非门NOR433的输出信号执行逻辑或非运算。或非门NOR433可以接收复位信号RST、ECS结束命令ECS_END和或非门NOR431的输出信号，以基于复位信号RST、ECS结束命令ECS_END和或非门NOR431的输出信号来执行逻辑或非运算。反相器IV431可以反相缓冲或非门NOR431的输出信号，以生成ECS模式信号ECS_M。ECS模式信号生成电路431可以基于ECS命令AECS、复位信号RST和ECS结束命令ECS_END来生成ECS模式信号ECS_M。当ECS命令AECS被生成为具有逻辑“高”电平时，ECS模式信号生成电路431可以生成具有逻辑“高”电平的ECS模式信号ECS_M。当复位信号RST或ECS结束命令ECS_END被生成为具有逻辑“高”电平时，ECS模式信号生成电路431可以将ECS模式信号ECS_M的逻辑电平从逻辑“高”电平改变为逻辑“低”电平。
预时钟生成电路433可以包括与门AND431。预时钟生成电路433可以基于ECS模式信号ECS_M和外部时钟信号CLK执行逻辑与运算，以生成预时钟信号PCLK。外部时钟信号CLK可以由控制器(图1的10)提供。当通过具有逻辑“高”电平的ECS模式信号ECS_M执行ECS操作时，预时钟生成电路433可以缓冲外部时钟信号CLK，以将外部时钟信号CLK的缓冲信号输出为预时钟信号PCLK。当通过具有逻辑“低”电平的ECS模式信号ECS_M而未执行ECS操作时，预时钟生成电路433可以输出具有逻辑“低”电平的预时钟信号PCLK。
内部时钟生成电路435可以基于预时钟信号PCLK和操作速度标志tCCD或tDLLK来生成内部时钟信号ICLK。内部时钟生成电路435可以基于速度标志tCCD或tDLLK来控制预时钟信号PCLK的周期，以生成内部时钟信号ICLK。速度标志tCCD或tDLLK可以基于数据速率的范围而被设置为不同。参考图7，当数据速率在2,000Mbps至3,200Mbps的范围内时，可以将速度标志tCCD(CAS至CAS延迟时段)设置为“8”，并且可以将速度标志tDLLK(延迟锁定时钟时段)设置为“1024”。另外，随着数据速率增大，速度标志tCCD或tDLLK也会增大。
当数据速率增大时，由于通过速度标志tCCD或tDLLK减少了外部时钟信号CLK的周期，因此内部时钟生成电路435可以通过增加预时钟信号PCLK的周期来生成内部时钟信号ICLK。当数据速率减小时，由于通过速度标志tCCD或tDLLK增加了外部时钟信号CLK的周期，因此内部时钟生成电路435可以通过减少预时钟信号PCLK的周期来生成内部时钟信号ICLK。因为即使数据速率变化，内部时钟生成电路435也控制预时钟信号PCLK的周期以生成内部时钟信号ICLK，所以内部时钟生成电路435可以生成具有恒定周期的内部时钟信号ICLK，而与数据速率的变化无关。内部时钟生成电路435可以包括环形振荡器。
ECS计数器437可以对内部时钟信号ICLK进行计数以生成计数信号CNT<M:1>。ECS计数器437可以与内部时钟信号ICLK的上升沿(或基于实施例的下降沿)同步，以增加与计数信号CNT<M:1>的逻辑电平组合相对应的二进制数目。
ECS解码器439可以基于计数信号CNT<M:1>和错误标志EFLAG来生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令ECS_END。ECS解码器439可以基于计数信号CNT<M:1>的逻辑电平组合来顺序地生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令ECS_END。
图8示出了包括在半导体器件20a中的地址计数器225。如图8所示，地址计数器225可以包括计数器511，所述计数器511对ECS命令AECS进行计数以生成ECS列地址ECADD<2:1>、ECS行地址ERADD<2:1>和ECS存储体地址EBADD<2:1>。每当ECS命令AECS被输入至计数器511时，计数器511可以顺序地增加ECS列地址ECADD<2:1>的逻辑电平组合、ECS行地址ERADD<2:1>的逻辑电平组合以及ECS存储体地址EBADD<2:1>的逻辑电平组合。例如，每当将ECS命令AECS输入至计数器511时，计数器511可以按次序(“00”、“01”、“10”和“11”)顺序地增加ECS列地址ECADD<2:1>的逻辑电平组合，可以在顺序地增加ECS列地址ECADD<2:1>的逻辑电平组合之后按次序(“00”、“01”、“10”和“11”)顺序地增加ECS行地址ERADD<2:1>的逻辑电平组合，并且可以在顺序地增加ECS行地址ERADD<2:1>的逻辑电平组合之后按次序(“00”和“01”)顺序地增加ECS存储体地址EBADD<2:1>的逻辑电平组合。也就是说，在顺序选择了连接至该特定行路径中的存储单元的所有列路径之后，可以选择紧邻该特定行路径的行路径，并且在顺序选择包括在特定存储体中的所有行路径之后，可以选择紧邻着该特定存储体的存储体。本实施例描述了仅对包括在存储体250中的存储单元执行ECS操作的情况。在这种情况下，行路径可以指在包括在存储体250的多个字线之中的、由ECS行地址ERADD选择的至少一个字线，并且列路径可以指在耦接至一个行路径中排列的存储单元的多个位线(或多个感测放大器)之中的、由ECS列地址ECADD选择的至少一个位线(或至少一个感测放大器)。
图9示出了包括在半导体器件20a中的选择命令生成电路241。如图9所示，选择命令生成电路241可以包括命令选择器513，所述命令选择器513基于ECS模式信号ECS_M来从激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG、ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT以及ECS预充电命令EPCG生成选择激活命令SACT、选择读取命令SRD、选择写入命令SWT以及选择预充电命令SPCG。在ECS操作期间，命令选择器513可以选择并输出ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT以及ECS预充电命令EPCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。在不执行ECS操作的时段期间，命令选择器513可以选择并输出激活命令ACT、读取命令RD、写入命令WT和预充电命令PCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。
图10示出了包括在半导体器件20a中的选择地址生成电路243。如图10所示，选择地址生成电路243可以包括地址选择器515，所述地址选择器515基于ECS模式信号ECS_M来从ECS列地址ECADD、ECS行地址ERADD、ECS存储体地址EBADD、列地址CADD、行地址RADD和存储体地址BADD生成选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。在ECS操作期间，地址选择器515可以选择并输出ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。在不执行ECS操作的时段期间，地址选择器515可以选择并输出列地址CADD、行地址RADD和存储体地址BADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。
图11是示出包括在半导体器件20a中的存储体250的配置的框图。如图11所示，存储体250可以包括：第一单元阵列611、第一感测/放大电路613、第二单元阵列631、第二感测/放大电路633、第三单元阵列651和第三感测/放大电路653。第一单元阵列611、第二单元阵列631和第三单元阵列651中的每个可以包括连接至字线WL和位线BL的多个存储单元。根据实施例，包括在第一单元阵列611、第二单元阵列631和第三单元阵列651中的每个中的存储单元的数目可以被设置为不同。数据和奇偶校验可以储存在第一单元阵列611、第二单元阵列631和第三单元阵列651的每个中。替代地，数据或奇偶校验可以储存在第一单元阵列611、第二单元阵列631和第三单元阵列651的每个中。第一单元阵列611、第二单元阵列631和第三单元阵列651中的至少一个可以在修复操作期间用作冗余单元阵列，以利用冗余单元阵列中的冗余存储单元来修复错误的存储单元。第一感测/放大电路613可以包括连接至包括在第一单元阵列611中的位线的感测放大器。第二感测/放大电路633可以包括连接至包括在第二单元阵列631中的位线的感测放大器。第三感测/放大电路653可以包括连接至包括在第三单元阵列651中的位线的感测放大器。
图12是示出包括在半导体器件20a中的存储体250、I/O控制电路265和错误校正电路270的框图。错误校正电路270可以包括编码器711和解码器713。编码器711可以基于选择写入命令SWT和写入传输数据TDW来生成写入码字CWW。解码器713可以基于选择读取命令SRD、ECS模式信号ECS_M和读取码字CWR来生成读取传输数据TDR、错误标志EFLAG和被校正的码字CWF。I/O控制电路265可以包括写入驱动器731和读取驱动器733。写入驱动器731可以基于选择写入命令SWT和ECS模式信号ECS_M来将写入码字CWW或被校正的码字CWF储存在存储体250中。读取驱动器733可以将从存储体250输出的读取码字CWR传输至解码器713。下文将描述具有上述配置的半导体器件20a的写入操作、读取操作以及ECS操作。
当执行写入操作时，编码器711可以对写入传输数据TDW进行编码以生成写入码字CWW，并且将写入码字CWW传输至写入驱动器731。写入传输数据TDW可以对应于在写入操作期间从数据缓冲器(图2的280)输出的传输数据(图2的TD)。编码器711可以利用汉明码从写入传输数据TDW生成奇偶校验，并且可以生成包括写入传输数据TDW和奇偶校验的写入码字CWW。写入码字CWW可以对应于在写入操作期间使用的码字。写入驱动器731可以将写入码字CWW储存在存储体250中。
当执行读取操作时，读取驱动器733可以将储存在存储体250中的、包括数据和奇偶校验的读取码字CWR传输至解码器713。解码器713可以校正读取码字CWR的错误，以将校正的数据输出为读取传输数据TDR。
当执行ECS操作时，读取驱动器733可以将储存在存储体250中的、包括数据和奇偶校验的读取码字CWR传输至解码器713。读取码字CWR可以对应于在读取操作期间使用的码字。解码器713可以校正读取码字CWR的错误，以生成包括被校正的数据和奇偶校验的被校正的码字CWF，并且将被校正的码字CWF输出至写入驱动器731。写入驱动器731可以将被校正的码字CWF储存在存储体250中。
图13示出了包括在半导体器件20a中的错误日志储存电路290的配置。如图13所示，错误日志储存电路290可以包括：内部错误标志生成电路811、选择复位信号生成电路812、错误日志控制电路813、行错误日志控制电路815以及错误日志输出电路817。
内部错误标志生成电路811可以包括与门AND811。与门AND811可以对ECS模式信号ECS_M和错误标志EFLAG执行逻辑与操作，以生成内部错误标志IEFLAG。在ECS模式信号ECS_M具有逻辑“高”电平以执行ECS操作的情况下，当通过从储存在选择的存储单元的码字中检测到错误而生成具有逻辑“高”电平的错误标志EFLAG时，内部错误标志生成电路811可以生成具有逻辑“高”电平的内部错误标志IEFLAG。
选择复位信号生成电路812可以包括或门OR821和OR823以及预复位信号生成电路821。或门OR821可以对复位信号RST和模式寄存器复位信号MRST执行逻辑或运算，以生成错误复位信号ERST。当复位信号RST或模式寄存器复位信号MRST被生成为具有逻辑“高”电平时，或门OR821可以生成具有逻辑“高”电平的错误复位信号ERST。模式寄存器复位信号MRST可以被生成为具有逻辑“高”电平以使模式寄存器(未示出)复位。预复位信号生成电路821可以基于ECS命令AECS和选择行地址SRADD的第一比特SRADD<1>来生成预复位信号PRST。在对连接至包括在存储体250中的特定行路径的存储单元执行ECS操作之后，当对连接至紧邻在特定行路径的行路径的存储单元执行ECS操作时，预复位信号生成电路821可以生成具有逻辑“高”电平的预复位信号PRST。或门OR823可以对错误复位信号ERST和预复位信号PRST执行逻辑或运算，以生成选择复位信号SRST。当错误复位信号ERST或预复位信号PRST被生成为具有逻辑“高”电平时，“或”门OR823可以生成具有逻辑“高”电平的选择复位信号SRST。
在对包括在存储体250中的所有存储单元执行ECS操作之后，当复位信号RST或模式寄存器复位信号MRST被生成为具有逻辑“高”电平时，选择复位信号生成电路812可以生成具有逻辑“高”电平的错误复位信号ERST和具有逻辑“高”电平的选择复位信号SRST。在对连接至包括在存储体250中的特定行路径的所有存储单元执行ECS操作之后，当对连接至紧邻特定行路径的行路径的存储单元执行ECS操作时，选择复位信号生成电路812可以生成具有逻辑“高”电平的选择复位信号SRST。
错误日志控制电路813可以包括错误计数器831、错误比较器833和错误码锁存器835。错误计数器831可以对内部错误标志IEFLAG进行计数以生成错误计数信号ECNT。每当通过从储存在对其执行ECS操作的存储单元中的码字检测到的错误而生成具有逻辑“高”电平的内部错误标志IEFLAG时，错误计数器831可以对错误计数信号ECNT进行递增计数。当错误复位信号ERST被生成为具有逻辑“高”电平时，错误计数器831可以将错误计数信号ECNT初始化。错误比较器833可以将错误计数信号ECNT与最大错误值MAXE进行比较，以生成错误比较信号ECOM。当错误计数信号ECNT增加到具有等于或大于最大错误值MAXE的值时，错误比较器833可以生成具有第一逻辑电平的错误比较信号ECOM。当错误计数信号ECNT具有小于最大错误值MAXE的值时，错误比较器833可以生成具有第二逻辑电平的错误比较信号ECOM。错误码锁存器835可以基于错误比较信号ECOM来锁存错误计数信号ECNT，以生成被锁存的错误码LEC。当通过具有等于或大于最大错误值MAXE的值的错误计数信号ECNT生成具有第一逻辑电平的错误比较信号ECOM时，错误码锁存器835可以锁存错误计数信号ECNT，以将错误计数信号ECNT的锁存信号输出为被锁存的错误码LEC。最大错误值MAXE可以通过模式寄存器组被储存在模式寄存器中。
在对存储体250中的所有存储单元执行ECS操作之后，当在ECS操作期间检测到的错误数目等于或大于最大错误值MAXE时，错误日志控制电路813可以锁存错误计数信号ECNT，以将错误计数信号ECNT的锁存信号输出为被锁存的错误码LEC。
行错误日志控制电路815可以包括：行计数器841、行比较器843、行错误码锁存器845、存储体地址锁存器847和行地址锁存器849。行计数器841可以对内部错误标志IEFLAG进行计数，以生成行错误计数信号RECNT。在对包括在一个行路径中的所有存储单元执行ECS操作的情况下，每当内部错误标志IEFLAG通过从储存在存储单元中的码字检测到错误而被生成为具有逻辑“高”电平时，行计数器841可以增加行错误计数信号RECNT。在对包括在特定行路径中的存储单元执行ECS操作之后，当对紧邻特定行路径的行路径执行ECS操作时，如果选择复位信号SRST被生成为具有逻辑“高”电平，则行计数器841可以将行错误计数信号RECNT初始化。行比较器843可以将行错误计数信号RECNT与行锁存错误码RLEC进行比较，以生成行比较信号RCOM。当行错误计数信号RECNT增加到具有等于或大于行锁存错误码RLEC的值时，行比较器843可以生成具有第一逻辑电平的行比较信号RCOM。当行错误计数信号RECNT具有小于行锁存错误码RLEC的值时，行比较器843可以生成具有第二逻辑电平的行比较信号RCOM。行错误码锁存器845可以基于行比较信号RCOM来锁存行错误计数信号RECNT，以生成行锁存错误码RLEC。当通过行错误计数信号RECNT的值等于或大于行锁存错误码RLEC而生成具有第一逻辑电平的行比较信号RCOM时，行错误码锁存器845可以锁存行错误计数信号RECNT，以将行错误计数信号RECNT的锁存信号输出为行锁存错误码RLEC。存储体地址锁存器847可以基于行比较信号RCOM从选择存储体地址SBADD生成被锁存的存储体地址LBADD。当行比较信号RCOM具有第一逻辑电平时，存储体地址锁存器847可以锁存选择存储体地址SBADD，并且可以将选择存储体地址SBADD的锁存地址输出为被锁存的存储体地址LBADD。行地址锁存器849可以基于行比较信号RCOM从选择行地址SRADD生成被锁存的行地址LRADD。当行比较信号RCOM具有第一逻辑电平时，行地址锁存器849可以锁存选择行地址SRADD，并且可以将选择行地址SRADD的锁存地址输出为被锁存的行地址LRADD。
行错误日志控制电路815可以将所有行路径的错误数目彼此进行比较，以将关于最大错误数目的信息输出为行锁存错误码RLEC，并且将具有最大错误数目的行路径的信息输出为被锁存的存储体地址LBADD和被锁存的行地址LRADD。
错误日志输出电路817可以包括：反相器IV811、IV813、IV815、IV817、IV821和IV823。反相器IV811可以反相缓冲错误日志命令ELC的第一比特信号ELC<1>，以输出错误日志命令ELC的第一比特信号ELC<1>的反相缓冲信号。当错误日志命令ELC的第一比特信号ELC<1>具有逻辑“高”电平时，反相器IV813可以反相缓冲被锁存的错误码LEC，以将被锁存的错误码LEC的反相缓冲信号输出为错误日志信号ELOG。反相器IV815可以反相缓冲错误日志命令ELC的第二比特信号ELC<2>，以输出错误日志命令ELC的第二比特信号ELC<2>的反相缓冲信号。当错误日志命令ELC的第二比特信号ELC<2>具有逻辑“高”电平时，反相器IV817可以反相缓冲行锁存错误码RLEC，以将行锁存错误码RLEC的反相缓冲信号输出为错误日志信号ELOG。当错误日志命令ELC的第二比特信号ELC<2>具有逻辑“高”电平时，反相器IV821可以反相缓冲被锁存的存储体地址LBADD，以将被锁存的存储体地址LBADD的反相缓冲信号输出为错误日志存储体地址ELBADD。当错误日志命令ELC的第二比特信号ELC<2>具有逻辑“高”电平时，反相器IV823可以反相缓冲被锁存的行地址LRADD，以将被锁存的行地址LARD的反相缓冲信号输出为错误日志行地址ELRADD。
图14是示出包括在图1的半导体系统1中的控制器10的配置的框图。如图14所示，控制器10可以包括：错误日志寄存器851、错误日志检测电路853、控制逻辑电路855、命令生成电路857、调度器859和I/O缓冲器861。
错误日志寄存器851可以储存从半导体器件20输出的错误日志信号ELOG、错误日志存储体地址ELBADD和错误日志行地址ELRADD。
错误日志检测电路853可以基于错误日志信号ELOG来生成错误日志检测信号ELDET。错误日志检测电路853可以生成错误日志检测信号ELDET，当储存由错误日志信号ELOG验证的错误码字的存储单元的数目等于或大于预定的错误限制值时，所述错误日志检测信号ELDET被激活。根据实施例，预定的错误限制值可以被设置为不同。
控制逻辑电路855可以基于从主机(图16的1100)输出的主机命令HCMD和主机地址HADD来控制命令生成电路857、调度器859和I/O缓冲器861，以执行半导体器件20的刷新操作、激活操作、读取操作、写入操作或ECS操作。
当错误日志检测信号ELDET被激活时，控制逻辑电路855可以控制命令生成电路857、调度器859和I/O缓冲器861，使得不会在半导体器件20中对由错误日志存储体地址ELBADD和错误日志行地址ELRADD选择的、包括在行路径中的存储单元执行内部操作。
在写入操作期间，I/O缓冲器861可以将命令/地址信号CA和传输数据TD传输至半导体器件20。在读取操作期间，I/O缓冲器861可以从半导体器件20接收传输数据TD。
图15是示出包括在图1的半导体系统1中的、与半导体器件20的另一示例相对应的半导体器件20b的配置的框图。如图15所示，半导体器件20b可以包括：命令/地址接收电路910、命令解码器921、ECS命令生成电路923、地址计数器925、地址解码器927、ECS控制电路930、选择命令生成电路941、选择地址生成电路943、存储体950、感测/放大电路951、行控制电路961、列控制电路963、I/O控制电路965、错误校正电路970、数据缓冲器980、错误日志储存电路990和修复控制电路993。
命令/地址接收电路910可以包括命令/地址缓冲器913和缓冲器控制电路915。命令/地址缓冲器913可以缓冲经由第一传输线(图1的L11)接收的命令/地址信号CA，以生成内部命令/地址信号ICA。当执行ECS操作时，缓冲器控制电路915可以基于ECS模式信号ECS_M来生成缓冲器控制信号BUFCNT。当执行ECS操作时，命令/地址缓冲器913可以接收由缓冲器控制电路915生成的缓冲器控制信号BUFCNT，并且可以缓冲命令/地址信号CA以停止操作来生成内部命令/地址信号ICA。
命令解码器921可以对内部命令/地址信号ICA进行解码，以生成刷新命令REF、激活命令ACT、读取命令RD、写入命令WT、预充电命令PCG和错误日志命令ELC。
ECS命令生成电路923可以基于刷新命令REF来生成ECS命令AECS和内部刷新命令IREF。每当刷新命令REF被生成预定次数时，ECS命令生成电路923可以生成ECS命令AECS。当未生成ECS命令AECS时，ECS命令生成电路923可以基于刷新命令REF来生成内部刷新命令IREF。
地址计数器925可以基于ECS命令AECS来生成ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD。地址计数器925可以对ECS命令AECS进行计数，以顺序地增加与包括在ECS列地址ECADD中的比特的逻辑电平组合相对应的二进制数，顺序地增加与包括在ECS行地址ERADD中的比特的逻辑电平组合相对应的二进制数，以及顺序地增加与包括在ECS存储体地址EBADD中的比特的逻辑电平组合相对应的二进制数。
地址解码器927可以对内部命令/地址信号ICA进行解码，以生成列地址CADD、行地址RADD和存储体地址BADD。地址解码器927可以对内部命令/地址信号ICA进行解码，以生成用于内部操作(诸如激活操作、读取操作和写入操作)的列地址CADD、行地址RADD和存储体地址BADD。
ECS控制电路930可以基于ECS命令AECS来生成ECS模式信号ECS_M。在执行ECS操作时，可以生成ECS模式信号ECS_M。在执行ECS操作时，ECS控制电路930可以生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令(图5的ECS_END)。在执行ECS操作时，ECS控制电路930可以基于错误标志EFLAG来对内部时钟信号(图5的ICLK)进行计数，以顺序地生成ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT、ECS预充电命令EPCG和ECS结束命令ECS_END。当在ECS错误校正操作期间未从存储单元输出的码字中检测到错误，而未生成错误标志EFLAG时，ECS控制电路930可能不会生成ECS写入命令EWT。
在执行ECS操作时，选择命令生成电路941可以选择并输出ECS激活命令EACT、ECS读取命令ERD、ECS写入命令EWT和ECS预充电命令EPCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。在未执行ECS操作时，选择命令生成电路941可以选择并输出激活命令ACT、读取命令RD、写入命令WT和预充电命令PCG作为选择激活命令SACT、选择读取命令SRD、选择写入命令SWT和选择预充电命令SPCG。
在执行ECS操作时，选择地址生成电路943可以选择并输出ECS列地址ECADD、ECS行地址ERADD和ECS存储体地址EBADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。在未执行ECS操作时，选择地址生成电路943可以选择并输出列地址CADD、行地址RADD和存储体地址BADD作为选择列地址SCADD、选择行地址SRADD和选择存储体地址SBADD。
存储体950可以包括多个存储单元，并且每个存储单元可以耦接至字线中的任何一个和位线中的任何一个。可以通过选择行地址SRADD来选择连接至包括在存储体950的存储单元的字线中的一个。可以通过选择列地址SCADD来选择连接至包括在存储体950的存储单元的位线中的至少一个。可以通过选择字线中的一个和位线中的至少一个来访问存储单元中的至少一个。
感测/放大电路951可以包括多个感测放大器(未示出)。包括在感测/放大电路951中的感测放大器可以连接至包括在存储体950的存储单元，并且可以感测和放大加载在位线上的数据信号的电平。
行控制电路961可以基于选择行地址SRADD来将耦接至包括在存储体250的存储单元的字线中的一个选择为行路径。行控制电路961可以执行激活操作，用于将储存在连接至由选择行地址SRADD选择的字线的存储单元中的码字加载在位线上，使得感测/放大电路951感测并放大码字的数据信号。行控制电路961可以基于修复控制信号REPCNT来对具有最大错误数目的行路径执行修复操作。行控制电路961可以利用如下的方法来执行修复操作，用连接至冗余存储单元的行路径替换具有最大错误数目的行路径。因为连接至具有最大错误数目的行路径的大多数存储单元是故障存储单元的概率非常高，所以行控制电路961可以利用修复操作来用连接至冗余存储单元的行路径来替换具有最大错误数目的行路径。
列控制电路963可以控制I/O控制电路965，使得码字输入至如下的感测放大器或从该感测放大器输出，该感测放大器是在由选择行地址SRADD选择的行路径中的存储单元的多个感测放大器之中的、由选择列地址SCADD选择。列控制电路963可以控制I/O控制电路965，使得对在包括在执行激活操作的存储体的多个存储单元之中的、耦接至由选择列地址SCADD选择的感测放大器的存储单元执行读取操作和写入操作。在一些其他实施例中，列控制电路963可以基于修复控制信号REPCNT来执行利用以下方式实施的列修复操作：用连接至冗余存储单元的冗余列路径来替换连接至故障存储单元的列路径。
I/O控制电路965可以耦接在感测/放大电路951与错误校正电路970之间，以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M来控制码字的输入/输出。在读取操作或ECS读取操作期间，I/O控制电路965可以将从存储体950输出的包括数据和奇偶校验的码字CW输出至错误校正电路970。在写入操作或ECS写入操作期间，I/O控制电路965可以将从错误校正电路970接收的码字CW输出至存储体950。
错误校正电路970可以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M来从I/O控制电路965接收码字CW，或者可以将码字CW输出至I/O控制电路965。错误校正电路970可以基于选择读取命令SRD、选择写入命令SWT和ECS模式信号ECS_M，从数据缓冲器980接收传输数据TD，或者可以将传输数据TD输出至数据缓冲器980。错误校正电路970可以基于码字CW来生成错误标志EFLAG。当执行读取操作时，如果从码字CW检测到错误，则错误校正电路970可以从I/O控制电路965接收码字CW，以及可以对码字CW进行解码以生成错误标志EFLAG并且通过数据缓冲器980将由错误校正电路970校正的、包括在码字CW中的数据输出为传输数据TD。当执行写入操作时，错误校正电路970可以对从数据缓冲器980接收的传输数据TD进行编码以生成包括数据和奇偶校验的码字CW，并且可以将码字CW传输至I/O控制电路965以将码字CW储存到存储体950中。当执行ECS读取操作时，如果从码字CW中检测到错误，则错误校正电路970可以从I/O控制电路965接收码字CW，并且可以对码字CW进行解码以生成由错误校正电路970校正的错误标志EFLAG和码字CW。错误校正电路970可以在ECS读取操作期间生成被校正的码字CW，并且错误校正电路970可以将被校正的码字CW传输至I/O控制电路965，以在ECS写入操作期间将被校正的码字CW储存到存储体950中。
数据缓冲器980可以基于选择读取命令SRD和选择写入命令SWT来从错误校正电路970接收传输数据TD，或者可以将传输数据TD输出至错误校正电路970。数据缓冲器980可以基于选择读取命令SRD和选择写入命令SWT来从控制器(图1的10)接收传输数据TD，或者可以将传输数据TD输出至控制器(图1的10)。当执行写入操作时，数据缓冲器980可以将经由第二传输线(图1的L13)接收的传输数据TD传输至错误校正电路970。当执行读取操作时，数据缓冲器980可以经由第二传输线L13将从错误校正电路970接收的传输数据TD传输至控制器10。
错误日志储存电路990可以基于错误标志EFLAG、ECS模式信号ECS_M、ECS命令AECS、错误日志命令ELC、选择行地址SRADD和选择存储体地址SBADD来生成错误日志信号ELOG、错误日志行地址ELRADD和错误日志存储体地址ELBADD。当对包括在存储体950中的所有存储单元执行ECS操作时，错误日志储存电路990可以将关于基于错误标志EFLAG检测到的错误数目的信息输出为错误日志信号ELOG。当对包括在存储体950中的所有存储单元执行ECS操作时，错误日志储存电路990可以基于错误标志EFLAG、选择行地址SRADD和选择存储体地址SBADD来将所有行路径的错误数目彼此进行比较，以将关于最大错误数目的信息输出为错误日志信号ELOG，并且将具有最大错误数目的行路径的信息输出为错误日志行地址ELRADD和错误日志存储体地址ELBADD。错误日志储存电路990可以经由第二传输线L13将错误日志信号ELOG传输至控制器10。错误日志储存电路990可以经由第三传输线L15将错误日志行地址ELRADD和错误日志存储体地址ELBADD传输至控制器10。
修复控制电路993可以接收错误日志信号ELOG、错误日志行地址ELRADD和错误日志存储体地址ELBADD，以生成修复控制信号REPCNT，用于对具有最大错误数目的行路径执行修复操作。修复控制信号REPCNT可以包括关于需要修复操作的行路径的信息(例如，错误日志行地址ELRADD和错误日志存储体地址ELBADD)。
根据实施例，可以基于刷新命令来执行ECS操作。因此，可以在不利用由外部设备提供的任何其他命令的情况下，执行用于校正储存在存储单元中的码字的错误以将被校正的码字恢复到存储单元中的ECS操作。
另外，根据实施例，在ECS操作期间中断命令和地址的接收。因此，可以降低在ECS操作期间命令/地址接收电路的功耗，并且可以防止在ECS操作期间发生由于命令/地址信号引起的故障。
此外，根据实施例，可以利用内部时钟信号或外部时钟信号来生成用于ECS操作的命令。因此，可以以恒定的速度执行ECS操作，而与数据速率的变化无关。
此外，根据实施例，可以基于关于从行路径检测到的最大错误数目的信息和关于具有最大错误数目的行路径的信息来执行修复操作。因此，可以更容易地执行对具有很多故障存储单元的行路径的修复操作。
图16是示出根据本公开的实施例的电子系统1000的配置的框图。如图16所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以利用接口协议相互传输信号。用于主机1100与半导体系统1200之间的通信的接口协议可以包括如下各种接口协议中的任意一种，诸如多媒体卡(MMC)、增强型小设备接口(ESDI)、集成驱动电子设备(IDE)、外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接的SCSI(SAS)和通用串行总线(USB)。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)，使得半导体器件1400(K:1)执行刷新操作、读取操作、写入操作或ECS操作。半导体器件1400(K:1)中的每个可以基于刷新命令来执行ECS操作，以校正储存在半导体器件包括的存储单元中的码字的错误，并且将被校正的码字恢复至存储单元中。半导体器件1400(K:1)的每个可以储存：关于通过对所有存储单元的ECS操作检测到的错误数目的信息、关于行路径的最大错误数目的信息以及关于具有最大错误数目的行路径的信息。半导体器件1400(K:1)中的每个可以基于在ECS操作期间储存的信息来执行修复操作。控制器1300可以从半导体器件1400(K:1)接收在ECS操作期间储存的信息，以限制针对连接至具有最大错误数目的行路径的存储单元的内部操作。
控制器1300可以包括在图1和图14中示出的控制器10。半导体器件1400(K:1)中的每个可以包括图2中所示的半导体器件20a或者图15中所示的半导体器件20b。在一些实施例中，半导体器件20a或半导体器件20b可以包括诸如下中的任意一种：动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)以及铁电随机存取存储器(FRAM)。

Claims (22)

1.一种半导体器件，其包括：
错误检查和清理ECS命令生成电路，其被配置为基于刷新命令来生成ECS命令；以及
ECS控制电路，其在ECS操作期间，被配置为基于所述ECS命令来生成被激活的ECS模式信号，并且被配置为生成ECS激活命令、ECS读取命令和ECS写入命令，以执行所述ECS操作。
2.根据权利要求1所述的半导体器件，其中，每当所述刷新命令被生成预定次数时，所述ECS命令生成电路生成所述ECS命令。
3.根据权利要求2所述的半导体器件，其中，所述ECS命令生成电路包括：
比较电路，其被配置为比较通过对生成的预定数目的刷新命令进行计数所生成的刷新计数信号，以生成比较信号；以及
选择输出电路，其被配置为基于所述比较信号来将所述刷新命令输出为内部刷新命令，以执行所述ECS操作或刷新操作。
4.根据权利要求1所述的半导体器件，其中，所述ECS控制电路包括：
ECS模式信号生成电路，其被配置为基于所述ECS命令来生成被激活的ECS模式信号；以及
ECS解码器，其配置为在所述ECS模式信号被激活时，对通过对内部时钟信号进行计数而生成的计数信号进行解码，以生成所述ECS激活命令、所述ECS读取命令和所述ECS写入命令。
5.根据权利要求1所述的半导体器件，其中，所述ECS激活命令被生成为执行ECS激活操作，以将储存在连接至由行地址选择的行路径的至少一个存储单元中的码字加载到至少一个位线，从而感测和放大所述码字。
6.根据权利要求1所述的半导体器件，其中，所述ECS读取命令被生成为执行ECS读取操作，以将由列地址选择的列路径的码字传输至错误校正电路。
7.根据权利要求1所述的半导体器件，其还包括错误校正电路，所述错误校正电路被配置为：
根据基于所述ECS激活命令和所述ECS读取命令执行的ECS激活操作和ECS读取操作，接收从存储单元输出的、包括数据和奇偶校验的码字，
检测所述码字的错误以生成错误标志，以及
校正所述码字的错误以生成被校正的码字。
8.根据权利要求7所述的半导体器件，其中，所述ECS写入命令被生成为执行ECS写入操作，以将所述被校正的码字传输至由列地址选择的列路径。
9.根据权利要求1所述的半导体器件，其中，当从由所述ECS读取命令执行的ECS读取操作输出的码字中未检测到错误时，不生成所述ECS写入命令。
10.根据权利要求1所述的半导体器件，还包括错误日志储存电路，所述错误日志储存电路被配置为基于错误标志来将信息储存为错误日志信号和错误日志地址，所述信息包括：
通过所述ECS操作检测到的错误数目，
行路径的最大错误数目，以及
具有所述最大错误数目的行路径。
11.根据权利要求10所述的半导体器件，其中，所述错误日志储存电路经由至少一个半导体引脚输出所述错误日志信号和所述错误日志地址。
12.根据权利要求10所述的半导体器件，其中，所述错误日志储存电路包括：
错误日志控制电路，其被配置为当对所有存储单元顺序地执行ECS操作时，生成包括关于基于所述错误标志而检测到的错误数目的信息的被锁存的错误码；
行错误日志控制电路，其被配置为将所述行路径的错误数目彼此进行比较以生成行锁存错误码，所述行锁存错误码包括关于所述行路径中的一个的所述最大错误数目的信息，并且所述行错误日志控制电路被配置为生成包括关于具有所述最大错误数目的所述行路径的信息的被锁存的存储体地址和被锁存的行地址；以及
错误日志输出电路，其被配置为基于错误日志命令来将所述被锁存的错误码或所述行锁存错误码输出为所述错误日志信号，并且被配置为基于所述错误日志命令来将所述被锁存的存储体地址和所述被锁存的行地址输出为错误日志存储体地址和错误日志行地址。
13.根据权利要求10所述的半导体器件，其还包括修复控制电路，所述修复控制电路被配置为生成修复控制信号，以用冗余存储单元替换连接至与所述错误日志地址相对应的行路径的存储单元。
14.根据权利要求1所述的半导体器件，其还包括命令/地址接收电路，所述命令/地址接收电路被配置为缓冲命令/地址信号以生成内部命令/地址信号，
其中，当执行所述ECS操作时，所述命令/地址接收电路被去激活。
15.一种半导体器件，其包括：
命令/地址接收电路，其被配置为缓冲命令/地址信号以生成内部命令/地址信号；
命令解码器，其被配置为对所述内部命令/地址信号进行解码以生成刷新命令；
错误检查和清理ECS命令生成电路，其被配置为基于所述刷新命令来生成ECS命令；以及
ECS控制电路，其被配置为在ECS操作期间，基于所述ECS命令来生成被激活的ECS模式信号，
其中，当执行所述ECS操作时，所述命令/地址接收电路被去激活。
16.根据权利要求15所述的半导体器件，其中，每当所述刷新命令被生成预定次数时，所述ECS命令生成电路生成所述ECS命令。
17.根据权利要求15所述的半导体器件，其中，所述ECS控制电路包括：
ECS模式信号生成电路，其被配置为基于所述ECS命令来生成被激活的所述ECS模式信号；以及
ECS解码器，其被配置为在所述ECS模式信号被激活时，对通过对内部时钟信号进行计数而生成的计数信号进行解码，以生成ECS激活命令、ECS读取命令和ECS写入命令。
18.根据权利要求17所述的半导体器件，还包括错误校正电路，所述错误校正电路被配置为：
根据基于所述ECS激活命令和所述ECS读取命令执行的ECS激活操作和ECS读取操作，接收从存储单元输出的、包括数据和奇偶校验的码字，
检测所述码字的错误以生成错误标志，以及
校正所述码字的错误以生成被校正的码字。
19.根据权利要求17所述的半导体器件，其中，当从由所述ECS读取命令执行的ECS读取操作输出的码字中未检测到错误时，不生成所述ECS写入命令。
20.根据权利要求15所述的半导体器件，还包括错误日志储存电路，所述错误日志储存电路被配置为在所述ECS操作期间基于错误标志来将信息储存为错误日志信号和错误日志地址，所述信息包括：
储存错误码字的存储单元的数目，
在行路径中储存所述错误码字的最大存储单元数目；以及
具有储存所述错误码字的最大存储单元数目的所述行路径。
21.一种半导体系统，其包括：
控制器，其被配置为输出命令和地址，并且被配置为接收错误日志信号和错误日志地址；以及
半导体器件，其被配置为：
基于通过对所述命令进行解码而生成的刷新命令来生成错误检查和清理ECS命令，
检测储存在存储单元中的、包括数据和奇偶校验的码字的错误，以在ECS操作期间基于所述ECS命令来生成错误标志，
基于所述错误标志来将关于行路径的最大错误数目的信息储存为所述错误日志信号，
将关于具有最大错误数目的行路径的信息储存为所述错误日志地址，以及
输出所述错误日志信号和所述错误日志地址。
22.根据权利要求21所述的半导体系统，其中，所述控制器接收所述错误日志信号和所述错误日志地址以控制所述半导体器件，使得不执行连接至具有所述最大错误数目的所述行路径的存储单元的内部操作。
CN202010429351.XA 2019-11-07 2020-05-20 半导体器件以及包括其的半导体系统 Withdrawn CN112783686A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190142088A KR20210055865A (ko) 2019-11-07 2019-11-07 반도체장치 및 반도체시스템
KR10-2019-0142088 2019-11-07

Publications (1)

Publication Number Publication Date
CN112783686A true CN112783686A (zh) 2021-05-11

Family

ID=75749274

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010429351.XA Withdrawn CN112783686A (zh) 2019-11-07 2020-05-20 半导体器件以及包括其的半导体系统

Country Status (3)

Country Link
US (1) US11164651B2 (zh)
KR (1) KR20210055865A (zh)
CN (1) CN112783686A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115295040A (zh) * 2022-10-08 2022-11-04 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器
WO2024073907A1 (zh) * 2022-10-08 2024-04-11 长鑫存储技术有限公司 一种ecs电路、方法和存储器
WO2024073904A1 (zh) * 2022-10-08 2024-04-11 长鑫存储技术有限公司 计数控制电路、计数控制方法以及半导体存储器
US11972789B2 (en) 2022-08-17 2024-04-30 Changxin Memory Technologies, Inc. Memory device with error per row counter (EpRC) performing error check and scrub (ECS)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11354189B2 (en) * 2019-11-07 2022-06-07 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
KR20220090794A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 메모리 시스템 및 그것의 동작 방법
US11579971B2 (en) * 2021-07-14 2023-02-14 Micron Technology, Inc. Apparatuses, systems, and methods for forced error check and scrub readouts
KR20230095437A (ko) * 2021-12-22 2023-06-29 삼성전자주식회사 메모리 시스템 및 이의 동작 방법
US12014797B2 (en) 2022-04-27 2024-06-18 Micron Technology, Inc. Apparatuses, systems, and methods for managing metadata storage at a memory
US12019513B2 (en) * 2022-04-27 2024-06-25 Micron Technology, Inc. Apparatuses, systems, and methods for per row error scrub information
CN115223615B (zh) * 2022-09-20 2022-12-09 睿力集成电路有限公司 一种译码电路、译码方法和半导体存储器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560725B1 (en) 1999-06-18 2003-05-06 Madrone Solutions, Inc. Method for apparatus for tracking errors in a memory system
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
US7111224B1 (en) 2001-02-28 2006-09-19 Xilinx, Inc. FPGA configuration memory with built-in error correction mechanism
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US20110126073A1 (en) 2004-04-29 2011-05-26 Nieuwland Andre K Error Correction in an Electronic Circuit
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
KR100667784B1 (ko) 2004-12-15 2007-01-11 삼성전자주식회사 Ｌｏｗ에 의한 ｒｍｗ를 수행하는 기록/재생 장치, 그기록/재생 방법 및 그 정보 저장 매체
US7471569B2 (en) 2005-06-15 2008-12-30 Infineon Technologies Ag Memory having parity error correction
JP4547313B2 (ja) 2005-08-01 2010-09-22 株式会社日立製作所 半導体記憶装置
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US20140063983A1 (en) 2012-09-06 2014-03-06 International Business Machines Corporation Error Detection And Correction In A Memory System
JP2016024837A (ja) * 2014-07-22 2016-02-08 マイクロン テクノロジー， インク． 半導体装置
US9817714B2 (en) 2015-08-28 2017-11-14 Intel Corporation Memory device on-die error checking and correcting code
KR102435181B1 (ko) 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US10049006B2 (en) 2015-12-08 2018-08-14 Nvidia Corporation Controller-based memory scrub for DRAMs with internal error-correcting code (ECC) bits contemporaneously during auto refresh or by using masked write commands
KR20180060084A (ko) 2016-11-28 2018-06-07 삼성전자주식회사 반도체 메모리 장치의 스크러빙 컨트롤러, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102415867B1 (ko) 2017-11-29 2022-07-04 에스케이하이닉스 주식회사 메모리 셀의 결함을 제거하기 위한 메모리 시스템 및 그의 동작 방법
US10402116B2 (en) 2017-12-11 2019-09-03 Micron Technology, Inc. Systems and methods for writing zeros to a memory array
KR102393427B1 (ko) * 2017-12-19 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102649315B1 (ko) * 2018-12-03 2024-03-20 삼성전자주식회사 휘발성 메모리 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
US10817371B2 (en) 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972789B2 (en) 2022-08-17 2024-04-30 Changxin Memory Technologies, Inc. Memory device with error per row counter (EpRC) performing error check and scrub (ECS)
CN115295040A (zh) * 2022-10-08 2022-11-04 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器
CN115295040B (zh) * 2022-10-08 2023-06-02 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器
WO2024073907A1 (zh) * 2022-10-08 2024-04-11 长鑫存储技术有限公司 一种ecs电路、方法和存储器
WO2024073904A1 (zh) * 2022-10-08 2024-04-11 长鑫存储技术有限公司 计数控制电路、计数控制方法以及半导体存储器
WO2024073903A1 (zh) * 2022-10-08 2024-04-11 长鑫科技集团股份有限公司 控制电路、控制方法以及半导体存储器

Also Published As

Publication number Publication date
US20210142860A1 (en) 2021-05-13
US11164651B2 (en) 2021-11-02
KR20210055865A (ko) 2021-05-18

Similar Documents

Publication Publication Date Title
US11164651B2 (en) Semiconductor devices and semiconductor systems including the same
US10613928B2 (en) Semiconductor devices and semiconductor systems including the same
US10572341B2 (en) Semiconductor devices
US11249843B2 (en) Semiconductor devices and semiconductor systems including the same
US11354189B2 (en) Semiconductor devices and semiconductor systems including the same
KR20170082066A (ko) 반도체시스템
US10579472B2 (en) Semiconductor devices
US10162703B2 (en) Methods of correcting data errors and semiconductor devices used therein
US20170286218A1 (en) Semiconductor devices, and semiconductor systems
US11145351B2 (en) Semiconductor devices
US10153028B2 (en) Semiconductor devices
US10319455B2 (en) Semiconductor device
US20170344422A1 (en) Semiconductor devices and semiconductor systems
US11276451B2 (en) Error correction methods and semiconductor devices and semiconductor systems using the same
US10460826B2 (en) Test methods of semiconductor devices and semiconductor systems used therein
US10379786B2 (en) Semiconductor devices
US12007834B2 (en) Semiconductor device
US10360105B2 (en) Semiconductor devices and semiconductor systems including the same
KR20210070138A (ko) 반도체장치
US11921578B2 (en) Error correction methods and semiconductor devices and semiconductor systems using the error correction methods and the semiconductor devices
US20230280930A1 (en) Memory controller and memory system for executing error correction operation
US11599413B2 (en) Electronic system including error calculation circuit for performing error correction operation
US11048602B2 (en) Electronic devices
US10014073B2 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20210511

WW01 Invention patent application withdrawn after publication