JP2016024837A - 半導体装置 - Google Patents

Abstract

【課題】消費電流の増大を抑制しつつ、エラーが生じているメモリセルのデータを正しく保持する。
【解決手段】リフレッシュ動作による情報の保持が必要な複数のメモリセルＭＣがそれぞれ接続された複数のワード線ＷＬと、複数のワード線ＷＬを順次選択することによってリフレッシュ動作を制御するリフレッシュ制御回路２０と、複数のメモリセルＭＣから読み出されたデータを検証するエラー訂正ブロック１５とを備える。リフレッシュ制御回路２０は、複数のワード線ＷＬのうちエラー訂正ブロック１５によってデータの誤りが検出されたメモリセルに対応するワード線に対するリフレッシュ頻度を他のワード線に対するリフレッシュ頻度よりも高める。本発明によれば、誤りが検出されたユーザデータを保持する所定のメモリセルに対してリフレッシュ頻度が高められることから、該メモリセルのデータを保持することができる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ユーザデータに誤りが含まれている否かを検証可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、ユーザデータのエラー訂正機能が備えられていることがある。このようなタイプの半導体装置においては、ユーザデータ用の記憶領域とは別に、エラー訂正情報（ＥＣＣ）用の記憶領域が設けられる（特許文献１参照）。

そして、このようなタイプの半導体装置においては、リード動作によって読み出されたユーザデータがエラー訂正情報に基づいて訂正され、訂正されたユーザデータが外部に出力される。また、ライト動作時においては、外部から入力されたユーザデータに基づいてエラー訂正情報が生成され、ユーザデータ及びエラー訂正情報がそれぞれ対応する記憶領域に書き込まれる。

特許文献１に記載された半導体装置は、エラーレートに応じてリフレッシュ周期をチップ単位で切り替えることにより、各チップのエラーレートを所定値以下に抑制している。また、エラー訂正機能を有するＤＲＡＭは、特許文献２にも記載されている。さらに、リフレッシュ周期を可変とするＤＲＡＭは、特許文献３に記載されている。

特開２００２−２５２９９号公報 特開２００１−２５０３７８号公報 特開２０１１−１６５２４３号公報

しかしながら、特許文献１に記載された半導体装置では、リフレッシュ周期がチップ単位で切り替えられることから、リフレッシュ周期が短く設定されるチップについては消費電流が大幅に増大するという問題が生じる。

本発明の一側面による半導体装置は、ユーザデータを保持する複数の第１のメモリセルからなる第１のメモリセルアレイと、前記ユーザデータに関する検証データを保持する複数の第２のメモリセルからなる第２のメモリセルアレイと、前記第２のメモリセルアレイから読み出された前記検証データを用いて、前記第１のメモリセルアレイから読み出された前記ユーザデータに誤りが含まれているか否かを検証する検証回路と、前記第１のメモリセルアレイに対してリフレッシュ制御を行うリフレッシュ制御回路と、を備え、前記リフレッシュ制御回路は、前記複数の第１のメモリセルのうち、前記検証回路によって誤りが検出されたユーザデータを保持する所定のメモリセルに対するリフレッシュ頻度を高める。

本発明の他の側面による半導体装置は、リフレッシュ動作による情報の保持が必要な複数のメモリセルがそれぞれ接続された複数のワード線と、前記複数のワード線を順次選択することによって前記リフレッシュ動作を制御するリフレッシュ制御回路と、前記複数のメモリセルから読み出されたデータを検証する検証回路と、を備え、前記リフレッシュ制御回路は、前記複数のワード線のうち前記検証回路によってデータの誤りが検出されたメモリセルに対応する第１のワード線に対するリフレッシュ頻度を他のワード線に対するリフレッシュ頻度よりも高める。

本発明によれば、誤りが検出されたユーザデータを保持する所定のメモリセルに対してリフレッシュ頻度が高められる。このため、消費電流の増大を抑制しつつ、情報保持特性が低下しているメモリセルのデータを正しく保持することが可能となる。

本発明の一実施形態による半導体装置１０の構成を示すブロック図である。 エラー訂正ブロック１５の構成を示すブロック図である。 第１の実施形態によるリフレッシュ制御回路２０の構成を示すブロック図である。 比較回路２５による比較方法の第１例を説明するための模式図である。 比較回路２５による比較方法の第２例を説明するための模式図である。 第２の実施形態によるリフレッシュ制御回路２０の構成を示すブロック図である。 変形例による半導体装置１０Ａの構成を示すブロック図である。

以下、図面を参照しながら、本発明の好ましい一実施形態について詳細に説明する。

図１は、本発明の一実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、データを保持するメモリセルアレイ１１を備えている。メモリセルアレイ１１は、ユーザデータ（ＤＱ）を保持するメモリセルアレイ１１Ａと、検証データであるエラー訂正情報（ＥＣＣ）を保持するメモリセルアレイ１１Ｂに分割されている。メモリセルアレイ１１Ａ，１１Ｂは、いずれも複数のワード線ＷＬ及び複数のビット線ＢＬを備えており、その交点にそれぞれＤＲＡＭセルが配置されている。メモリセルアレイ１１Ａのワード線ＷＬとメモリセルアレイ１１Ｂのワード線ＷＬは別個であっても共通であっても構わない。いずれにしても、あるロウアドレスが入力されると、メモリセルアレイ１１Ａ，１１Ｂに対して同時にアクセスされる。この点は、リフレッシュ動作時においても同様である。

メモリセルアレイ１１に対するアクセスは、アクセス制御回路１２によって行われる。アクセス制御回路１２は、内部コマンドアドレス信号ＩＣＡに基づいて、半導体装置１０に含まれる各回路ブロックの動作を制御する。内部コマンドアドレス信号ＩＣＡは、外部コマンドアドレス信号ＣＡに基づき入力レシーバ１３によって生成される。アクセス制御回路１２には、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ及びリフレッシュ制御回路２０が含まれている。ロウデコーダＸＤＥＣは、メモリセルアレイ１１に対するロウアクセスを行う回路であり、カラムデコーダＹＤＥＣは、メモリセルアレイ１１に対するカラムアクセスを行う回路である。リフレッシュ制御回路２０については追って詳述する。

メモリセルアレイ１１に対してカラムアクセスが行われると、メモリセルアレイ１１Ａ，１１Ｂがメインアンプ１４に接続される。メモリセルアレイ１１Ａとメインアンプ１４はメインデータ配線ＭＩＯ１を介して接続され、メモリセルアレイ１１Ｂとメインアンプ１４はメインデータ配線ＭＩＯ２を介して接続される。メインアンプ１４には、リードアンプＲＡＭＰとライトアンプＷＡＭＰが含まれている。リードアンプＲＡＭＰはリード動作時に活性化され、メモリセルアレイ１１Ａ，１１Ｂからメインデータ配線ＭＩＯ１，ＭＩＯ２を介してそれぞれ読み出されたユーザデータＤＱ及びエラー訂正情報ＥＣＣを増幅する。また、ライトアンプＷＡＭＰはライト動作時に活性化され、メインデータ配線ＭＩＯ１，ＭＩＯ２を介してユーザデータＤＱ及びエラー訂正情報ＥＣＣをそれぞれメモリセルアレイ１１Ａ，１１Ｂに書き込む。

メインアンプ１４は、エラー訂正ブロック１５を介してデータ入出力回路１６に接続されている。エラー訂正ブロック１５の詳細については後述する。データ入出力回路１６は、リード動作時においてはエラー訂正ブロック１５によって訂正されたユーザデータＤＱを外部に出力し、ライト動作時においては外部から入力されたユーザデータＤＱをエラー訂正ブロック１５に転送する。

本実施形態による半導体装置１０は、相補の外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＰＣＬＫを生成するクロックレシーバ回路１７を備えている。内部クロック信号ＰＣＬＫは、タイミングジェネレータ１８及びＤＬＬ回路１９に供給される。タイミングジェネレータ１８は、内部クロック信号ＰＣＬＫに基づいて種々の内部クロック信号ＩＣＬＫを生成し、これらをアクセス制御回路１２やメインアンプ１４などの各種回路ブロックに供給する。また、ＤＬＬ回路１９は、内部クロック信号ＰＣＬＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成し、これをデータ入出力回路１６に供給する。出力クロック信号ＬＣＬＫは、データ入出力回路１６から外部に出力されるユーザデータＤＱの出力タイミングを規定する信号として用いられる。

図２は、エラー訂正ブロック１５の構成を示すブロック図である。

図２に示すように、エラー訂正ブロック１５は、メモリマットＭ１から読み出された６４ビットのユーザデータＤＱとメモリマットＭ２から読み出された８ビットのエラー訂正情報ＥＣＣに基づいてエラー訂正処理を行うエラー訂正回路３１と、ライトアンプＷＡＭＰに供給する６４ビットのユーザデータＤＱに基づいて８ビットのエラー訂正情報ＥＣＣを生成するエラー訂正情報生成回路３２を備える。

エラー訂正回路３１は、８ビットのエラー訂正情報ＥＣＣを用いて６４ビットのユーザデータＤＱを検証し、誤りが含まれている場合にはこれを訂正する一種の検証回路である。訂正されたユーザデータＤＱは、切り替えスイッチ３３を介してデータ入出力回路１６に転送される。切り替えスイッチ３３は、リード動作時においてはリード側ノードＲを選択し、ライト動作時においてはライト側ノードＷを選択する回路である。かかる構成により、リード動作時においては、エラー訂正情報ＥＣＣを用いてエラー訂正された６４ビットのユーザデータＤＱが外部に出力されることになる。

一方、ライト動作時において外部から入力される６４ビットのユーザデータＤＱは、ライトアンプＷＡＭＰに供給されるとともに、エラー訂正情報生成回路３２に供給される。エラー訂正情報生成回路３２は、６４ビットのユーザデータＤＱに基づいて８ビットのエラー訂正情報ＥＣＣを生成し、これをライトアンプＷＡＭＰに供給する。これにより、６４ビットのユーザデータＤＱがメモリマットＭ１に書き込まれ、８ビットのエラー訂正情報ＥＣＣがメモリマットＭ２に書き込まれる。

図３は、第１の実施形態によるリフレッシュ制御回路２０の構成を示すブロック図である。

図３に示すように、第１の実施形態によるリフレッシュ制御回路２０は、リフレッシュ動作の対象となるワード線のアドレスを保持するリフレッシュカウンタ２１を含む。リフレッシュカウンタ２１は、リフレッシュ信号ＩＲＥＦに応答してカウント値が更新されるカウンタであり、これによりリフレッシュ信号ＩＲＥＦに応答して複数のワード線が順次リフレッシュされる。

リフレッシュカウンタ２１のカウント値であるリフレッシュアドレスＲＥＦＡＤＤは、リフレッシュ信号ＩＲＥＦが活性化すると、選択制御回路２２及びマルチプレクサ２３を介し、ロウアドレスＸＡＤＤとしてメモリセルアレイ１１に供給される。これにより、メモリセルアレイ１１内においては、リフレッシュアドレスＲＥＦＡＤＤが示すワード線が選択され、当該ワード線に接続された複数のメモリセルがリフレッシュされる。リフレッシュ信号ＩＲＥＦは、リフレッシュ動作時に活性化する内部コマンドアドレス信号ＩＣＡの一種であり、例えば外部からオートリフレッシュコマンドが発行された場合に活性化する。また、セルフリフレッシュモードにエントリしている場合には、リフレッシュ信号ＩＲＥＦが周期的に自動生成される。

リフレッシュ信号ＩＲＥＦはリフレッシュカウンタ２１にも供給され、リフレッシュ信号ＩＲＥＦに応答してリフレッシュカウンタ２１のカウント値が更新される。そして、リフレッシュ信号ＩＲＥＦが所定の回数活性化すると、リフレッシュカウンタ２１のカウント値が一周する。リフレッシュカウンタ２１のカウント値が一周すると、メモリセルアレイ１１に含まれる全てのワード線がリフレッシュされる。

一方、アクティブコマンドとともに外部からロウアドレスＸＡＤＤが入力された場合、ロウアドレスＸＡＤＤはマルチプレクサ２３を介してメモリセルアレイ１１に供給される。これにより、メモリセルアレイ１１内においては、ロウアドレスＸＡＤＤが示すワード線が選択され、当該ワード線に接続された複数のメモリセルからデータが読み出される。

メモリセルアレイ１１から読み出されたユーザデータＤＱ及びエラー訂正情報ＥＣＣは、図２を用いて説明した通り、メインアンプ１４を介してエラー訂正ブロック１５に供給される。エラー訂正ブロック１５においては、エラー訂正回路３１によってユーザデータＤＱの検証が行われる。その結果、ユーザデータＤＱに誤りが含まれていない場合には、メモリセルアレイ１１から読み出されたユーザデータＤＱがそのまま切り替えスイッチ３３を介してデータ入出力回路１６に転送され、外部に出力される。

これに対し、ユーザデータＤＱに誤りが含まれている場合、エラー訂正回路３１は、エラー訂正情報ＥＣＣを用いてユーザデータＤＱに含まれている誤りを訂正し、訂正されたユーザデータＤＱが切り替えスイッチ３３を介してデータ入出力回路１６に転送され、外部に出力される。また、エラー訂正が行われた場合、エラー訂正回路３１はエラー信号ＥＲＲを活性化させる。エラー信号ＥＲＲは、リフレッシュ制御回路２０に含まれるアドレスレジスタ２４に供給される。

アドレスレジスタ２４は、エラー信号ＥＲＲが活性化すると、現在のロウアドレスＸＡＤＤをラッチする。これにより、アドレスレジスタ２４には、誤ったデータが保持されているメモリセルのロウアドレスＤＥＦＡＤＤが蓄積されることになる。

アドレスレジスタ２４に保持されたロウアドレスＤＥＦＡＤＤは、比較回路２５に供給される。比較回路２５は、リフレッシュカウンタ２１から出力されるリフレッシュアドレスＲＥＦＡＤＤとアドレスレジスタ２４に保持されたロウアドレスＤＥＦＡＤＤを比較し、所定の条件が満たされた場合に判定信号ＨＩＴを活性化させる。判定信号ＨＩＴは選択制御回路２２に供給される。選択制御回路２２は、判定信号ＨＩＴが活性化している場合には、リフレッシュアドレスＲＥＦＡＤＤの代わりにアドレスレジスタ２４に保持されたロウアドレスＤＥＦＡＤＤのうち、判定信号ＨＩＴが活性化する原因となったロウアドレスＨＩＴＡＤＤを選択し、これをマルチプレクサ２３に供給する。

図４は、比較回路２５による比較方法の第１例を説明するための模式図である。

図４に示すように、リフレッシュアドレスＲＥＦＡＤＤ及びロウアドレスＤＥＦＡＤＤは、いずれも最上位ビット（ＭＳＢ）ＢＭから最下位ビット（ＬＳＢ）Ｂ１までのＭビット構成である。そして、比較回路２５は、リフレッシュアドレスＲＥＦＡＤＤ及びロウアドレスＤＥＦＡＤＤのうち、最上位ビットＢＭを除くＭ−１ビットであるビットＢ（Ｍ−１）からビットＢ１からなる部分を比較し、両者が一致した場合に判定信号ＨＩＴを活性化させる。この例では、最上位ビットＢＭを無視した状態で比較を行っていることから、リフレッシュカウンタ２１のカウント値が一周する間に、１つのロウアドレスＤＥＦＡＤＤに対して判定信号ＨＩＴが２回活性化することになる。この場合、ロウアドレスＤＥＦＡＤＤに対するリフレッシュ頻度は、他のアドレスの２倍となる。

図５は、比較回路２５による比較方法の第２例を説明するための模式図である。

図５に示す例では、比較回路２５は、リフレッシュアドレスＲＥＦＡＤＤ及びロウアドレスＤＥＦＡＤＤのうち、上位２ビットを除くＭ−２ビットであるビットＢ（Ｍ−２）からビットＢ１からなる部分を比較し、両者が一致した場合に判定信号ＨＩＴを活性化させる。この例では、上位２ビットであるＢＭ及びＢ（Ｍ−１）を無視した状態で比較を行っていることから、リフレッシュカウンタ２１のカウント値が一周する間に、１つのロウアドレスＤＥＦＡＤＤに対して判定信号ＨＩＴが４回活性化することになる。この場合、ロウアドレスＤＥＦＡＤＤに対するリフレッシュ頻度は、他のアドレスの４倍となる。

このように、上位Ｋビットを無視した状態で比較を行えば、ロウアドレスＤＥＦＡＤＤに対するリフレッシュ頻度を他のアドレスのＮ倍（Ｎ＝２^Ｋ）とすることができる。

上述の通り、判定信号ＨＩＴが活性化すると、選択制御回路２２はリフレッシュアドレスＲＥＦＡＤＤの代わりにロウアドレスＨＩＴＡＤＤを選択し、これをマルチプレクサ２３に供給する。このため、リフレッシュアドレスＲＥＦＡＤＤが示すワード線の代わりに、ロウアドレスＨＩＴＡＤＤが示すワード線に対してリフレッシュ動作が実行されることになる。また、選択制御回路２２は、判定信号ＨＩＴが活性化している場合には、更新停止信号ＳＴＰをリフレッシュカウンタ２１に供給することにより、カウント値の更新動作を一時的に停止させる。その結果、判定信号ＨＩＴが活性化すると、ロウアドレスＨＩＴＡＤＤが示すワード線に対してリフレッシュ動作が割り込み的に実行されることになる。

尚、更新停止信号ＳＴＰによってリフレッシュカウンタ２１の更新動作を停止させた場合、選択制御回路２２は、次のリフレッシュ信号ＩＲＥＦに応答した判定信号ＨＩＴは無効化する必要がある。これは、リフレッシュカウンタ２１の更新動作を停止させると判定信号ＨＩＴが活性化し続けるため、リフレッシュカウンタ２１のカウント値が更新されなくなるからである。これにより、次にリフレッシュ信号ＩＲＥＦが活性化すると、必ずリフレッシュアドレスＲＥＦＡＤＤが選択されるとともに、リフレッシュカウンタ２１のカウント値が更新されることになる。

このように、本実施形態によるリフレッシュ制御回路２０を用いれば、エラー訂正回路３１により誤りが検出されたユーザデータＤＱを保持する所定のメモリセルに対してリフレッシュ頻度が高められる。これにより、誤りの原因がリフレッシュ不良である場合、当該アドレスを高頻度にリフレッシュすることにより、正常なメモリセルとして扱うことが可能となる。また、誤りの原因がリフレッシュ不良である場合、リフレッシュ不良を起こしているメモリセルとワード線を共有する他のメモリセルについてもリフレッシュ不良が発生しやすいが、本実施形態によれば、当該ワード線が高頻度にリフレッシュされることから、新たなリフレッシュ不良の発生を防止することも可能となる。

しかも、本実施形態では、特定のアドレスに対してリフレッシュ頻度を高めていることから、消費電流の増大を最小限に抑制することが可能となる。

図６は、第２の実施形態によるリフレッシュ制御回路２０の構成を示すブロック図である。

図６に示す第２の実施形態によるリフレッシュ制御回路２０は、比較回路２６及びライト回路２７が追加されている点において、図３に示した第１の実施形態によるリフレッシュ制御回路２０と相違している。その他の点については、第１の実施形態によるリフレッシュ制御回路２０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

比較回路２６は、アクセスが要求されたロウアドレスＸＡＤＤとアドレスレジスタ２４に保持されたロウアドレスＤＥＦＡＤＤを比較し、ロウアドレスＸＡＤＤと完全に一致するロウアドレスＤＥＦＡＤＤがアドレスレジスタ２４に保持されていない場合に判定信号ＭＩＳを活性化させる。判定信号ＭＩＳはライト回路２７に供給される。ライト回路２７は、判定信号ＭＩＳ及びエラー信号ＥＲＲの両方が活性化している場合に、現在のロウアドレスＸＡＤＤをアドレスレジスタ２４に供給する。つまり、アドレスレジスタ２４に新たに書き込むべきロウアドレスＸＡＤＤがすでに書き込まれている場合には、当該ロウアドレスＸＡＤＤのアドレスレジスタ２４への書き込みを禁止する。

このように、本実施形態によるリフレッシュ制御回路２０は、比較回路２６を備えているため、同一のロウアドレスＸＡＤＤがアドレスレジスタ２４に重複して書き込まれることがない。このため、誤りを含む同じユーザデータＤＱが繰り返しアクセスされた場合であっても、アドレスレジスタ２４には当該ロウアドレスＸＡＤＤが１つだけ保持されるため、第１の実施形態に比べてアドレスレジスタ２４の容量を小さくすることが可能となる。

図７は、変形例による半導体装置１０Ａの構成を示すブロック図である。

図７に示す半導体装置１０Ａは、メモリセルアレイ１１ＢがユーザデータＤＱのパリティを記憶するとともに、エラー訂正ブロック１５が検証回路３０に置き換えられている点において、図１に示した半導体装置１０と相違している。その他の点については、図１に示した半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

メモリセルアレイ１１Ｂに記憶されるパリティは検証データであり、ユーザデータＤＱの複数ビットに対して１ビット割り当てられる。このため、読み出されたユーザデータＤＱに誤りが含まれているか否かを検出することはできるものの、誤りを訂正することはできない。検証回路３０は、読み出されたユーザデータＤＱに誤りが含まれていることを検出した場合、エラー信号ＥＲＲを活性化させる。これにより、リフレッシュ制御回路２０に含まれるアドレスレジスタ２４には、当該ロウアドレスＤＥＦＡＤＤが記憶されることになる。

このように、本発明において検出されたユーザデータＤＱの誤りを訂正することは必須でなく、図７に示す変形例のように、誤りを検出するのみであっても構わない。本実施形態においては、誤りが含まれたユーザデータＤＱがそのまま外部に出力されるが、ユーザデータＤＱの誤りは例えばメモリコントローラにて訂正される。尚、パリティがユーザデータＤＱに対して１ビットであることは必須でなく、２ビット以上のパリティを用いても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０，１０Ａ 半導体装置
１１，１１Ａ，１１Ｂ メモリセルアレイ
１２ アクセス制御回路
１３ 入力レシーバ
１４ メインアンプ
１５ エラー訂正ブロック
１６ データ入出力回路
１７ クロックレシーバ回路
１８ タイミングジェネレータ
１９ ＤＬＬ回路
２０ リフレッシュ制御回路
２１ リフレッシュカウンタ
２２ 選択制御回路
２３ マルチプレクサ
２４ アドレスレジスタ
２５，２６ 比較回路
２７ ライト回路
３０ 検証回路
３１ エラー訂正回路
３２ エラー訂正情報生成回路
３３ 切り替えスイッチ
ＢＬ ビット線
Ｍ１，Ｍ２ メモリマット
ＭＩＯ１，ＭＩＯ２ メインデータ配線
ＲＡＭＰ リードアンプ
ＷＡＭＰ ライトアンプ
ＷＬ ワード線

Claims (17)

1. ユーザデータを保持する複数の第１のメモリセルからなる第１のメモリセルアレイと、
   前記ユーザデータに関する検証データを保持する複数の第２のメモリセルからなる第２のメモリセルアレイと、
   前記第２のメモリセルアレイから読み出された前記検証データを用いて、前記第１のメモリセルアレイから読み出された前記ユーザデータに誤りが含まれているか否かを検証する検証回路と、
   前記第１のメモリセルアレイに対してリフレッシュ制御を行うリフレッシュ制御回路と、を備え、
   前記リフレッシュ制御回路は、前記複数の第１のメモリセルのうち、前記検証回路によって誤りが検出されたユーザデータを保持する所定のメモリセルに対するリフレッシュ頻度を高めることを特徴とする半導体装置。
2. 前記リフレッシュ制御回路は、前記所定のメモリセルのアドレスを保持するアドレスレジスタを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記リフレッシュ制御回路は、前記複数の第１のメモリセルのうち、リフレッシュ動作の対象となるメモリセルのアドレスを保持するリフレッシュカウンタをさらに含むことを特徴とする請求項２に記載の半導体装置。
4. 前記リフレッシュ制御回路は、前記リフレッシュカウンタから出力されるアドレスと前記アドレスレジスタに保持されたアドレスを比較することによって判定信号を生成する第１の比較回路と、前記判定信号が活性化したことに応答して、前記リフレッシュカウンタから出力されるアドレスに代えて、前記アドレスレジスタに保持されたアドレスを選択する選択制御回路と、をさらに含むことを特徴とする請求項３に記載の半導体装置。
5. 前記選択制御回路は、前記アドレスレジスタに保持されたアドレスを選択する場合、前記リフレッシュカウンタの更新動作を停止させることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の比較回路は、前記リフレッシュカウンタから出力されるアドレスの少なくとも一部と、前記アドレスレジスタに保持されたアドレスの少なくとも一部を比較し、両者が一致したことに応答して前記判定信号を活性化させることを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第１の比較回路は、前記リフレッシュカウンタから出力されるアドレスと前記アドレスレジスタに保持されたアドレスとを比較し、１又は２以上の所定ビットを除いて両者が一致したことに応答して前記判定信号を活性化させることを特徴とする請求項６に記載の半導体装置。
8. 前記１又は２以上の所定ビットは、最上位ビットを含むことを特徴とする請求項７に記載の半導体装置。
9. 前記リフレッシュ制御回路は、前記アドレスレジスタに書き込むべきアドレスと前記アドレスレジスタに保持されたアドレスを比較する第２の比較回路をさらに含むことを特徴とする請求項２乃至８のいずれか一項に記載の半導体装置。
10. 前記第２の比較回路は、前記アドレスレジスタに書き込むべきアドレスと前記アドレスレジスタに保持されたアドレスが一致した場合、前記書き込むべきアドレスの前記アドレスレジスタへの書き込みを禁止することを特徴とする請求項９に記載の半導体装置。
11. 前記検証回路は、前記第２のメモリセルアレイから読み出された前記検証データを用いて、前記第１のメモリセルアレイから読み出された前記ユーザデータに含まれる誤りを訂正することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記リフレッシュ制御回路は、前記第１及び第２のメモリセルアレイに対して前記リフレッシュ制御を行うことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記リフレッシュ制御回路は、リフレッシュコマンドに応答して、前記第１及び第２のメモリセルを同時にリフレッシュすることを特徴とする請求項１２に記載の半導体装置。
14. リフレッシュ動作による情報の保持が必要な複数のメモリセルがそれぞれ接続された複数のワード線と、
    前記複数のワード線を順次選択することによって前記リフレッシュ動作を制御するリフレッシュ制御回路と、
    前記複数のメモリセルから読み出されたデータを検証する検証回路と、を備え、
    前記リフレッシュ制御回路は、前記複数のワード線のうち前記検証回路によってデータの誤りが検出されたメモリセルに対応する第１のワード線に対するリフレッシュ頻度を他のワード線に対するリフレッシュ頻度よりも高めることを特徴とする半導体装置。
15. 前記リフレッシュ制御回路は、前記第１のワード線に対するリフレッシュ頻度を前記他のワード線に対するリフレッシュ頻度の少なくとも２倍とすることを特徴とする請求項１４に記載の半導体装置。
16. 前記リフレッシュ制御回路は、前記第１のワード線に対するリフレッシュ頻度を前記他のワード線に対するリフレッシュ頻度のＮ倍（Ｎは２のべき乗）とすることを特徴とする請求項１５に記載の半導体装置。
17. 前記リフレッシュ制御回路は、前記複数のワード線のうち前記リフレッシュ動作の対象となるワード線のアドレスを記憶するリフレッシュカウンタを含み、
    前記リフレッシュ制御回路は、前記リフレッシュカウンタのカウント値が一周する間に、前記第１のワード線に対する前記リフレッシュ動作を２回以上実行することを特徴とする請求項１５又は１６に記載の半導体装置。

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