WO2019026197A1 - 半導体記憶装置 - Google Patents

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refresh
address
victim
control circuit
row control
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文章 倉盛
峰男 野口
廣田　彰宏
政広 石原
満 米山
久保　貴志
原口　大
潤 瀬戸川
伊賀　裕倫
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ゼンテルジャパン株式会社
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    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Definitions

  • the present invention relates to a semiconductor memory device composed of a semiconductor integrated circuit or the like, such as a dynamic access memory (hereinafter referred to as a DRAM).
  • a DRAM dynamic access memory
  • the present invention in particular, when the same word line (WL) is selected a plurality of times, the charge of the memory cell connected to the adjacent word line is lost and a reading failure (disturb or loss) occurs (row hammer (RH ))
  • the problem is referred to as a low hammer problem), and relates to preventing occurrence of a defect by performing refresh (Ref) of a word line (WL) that can be a target at the time of an auto refresh command.
  • a refresh command for instructing a refresh operation is periodically issued from the control circuit that controls the DRAM (see Patent Document 1).
  • the refresh command is issued from the control circuit at a frequency where every word line is always refreshed once in a period of one refresh cycle (for example, 64 ms).
  • the information holding characteristic of the predetermined memory cell may be deteriorated. Then, if the information holding time of a predetermined memory cell is reduced to less than one refresh cycle, even if a refresh command is issued at a frequency where all word lines are refreshed once in the period of one refresh cycle, some information is There was a risk of losing.
  • Patent Documents 2 and 3 disclose a method of providing a mechanism for counting the number of accesses to each word line, and refreshing adjacent word lines when the specified number is exceeded. There is.
  • the problem is that a counter circuit is required for each word line, and the circuit scale becomes large.
  • a storage element that counts 8192 WL ⁇ 64 K times in the peripheral reference of a 38 nm rule DRAM process is prepared as an SRAM, a space of about 730 ⁇ m ⁇ 520 ⁇ m is required only in the core portion of the SRAM.
  • a peripheral area for control is also required, so a large area is required, and an increase in chip size is essential.
  • An object of the present invention is to solve the above problems and provide a semiconductor memory device capable of preventing a refresh failure of a memory cell whose information retention characteristic is degraded by an access history.
  • a semiconductor memory device includes a target address at the time of issuance of an active command to the semiconductor memory device or a row address of a victim cell affected by data of a memory cell by the target address, a predetermined row address.
  • a row control circuit is provided, which latches as a victim address by a latch method and refreshes with a predetermined refresh method when a refresh command is issued to a victim cell having the victim address.
  • the semiconductor memory device of the present invention it is possible to prevent the same kind of refresh failure as the prior art without significantly increasing the number of circuits as compared with the prior art.
  • FIG. 1 is a block diagram showing a configuration example of a data processing device including a DRAM chip 1 and its peripheral circuit according to an embodiment of the present invention. It is a table
  • FIG. 6 is a diagram showing a schematic configuration example of one refresh cycle in the DRAM of FIG. 1;
  • FIG. 7 is a diagram showing another example of schematic configuration of one refresh cycle in the DRAM of FIG. 1;
  • FIG. 2 is a block diagram showing a configuration example of a part of the row control circuit 10 of the DRAM according to the first embodiment. It is a block diagram which shows the example of a structure of the row control circuit 10 of FIG. It is a block diagram which shows the structural example of the victim address calculation circuit 53 of FIG. It is a truth table which shows operation
  • movement of the victim address calculation circuit 53 of FIG. 5 is a timing chart showing the operation of the row control circuit 10 according to the first embodiment.
  • FIG. 7 is a timing chart showing a first operation example of the row active and precharge command RAPRECC in the DRAM of FIG. 1;
  • FIG. 7 is a timing chart showing a second operation example of the row active and precharge command RAPRECC in the DRAM of FIG. 1; FIG.
  • FIG. 13 is a timing chart showing a third operation example of the row active and precharge command RAPRECC in the DRAM of FIG. 1;
  • FIG. 13 is a timing chart showing a fourth operation example of the row active and precharge command RAPRECC in the DRAM of FIG. 1;
  • 5 is a timing chart showing an operation example of the row control circuit 10 according to the first embodiment.
  • FIG. 13 is a block diagram showing an example of a configuration of part of the row control circuit 10A of the DRAM according to the second embodiment.
  • FIG. 16 is a block diagram showing an example of a configuration of part of the row control circuit 10B of the DRAM according to the third embodiment.
  • FIG. 16 is a block diagram showing an example of a configuration of part of the row control circuit 10C of the DRAM according to the fourth embodiment.
  • FIG. 18 is a block diagram showing an example of a configuration of part of the row control circuit 10D of the DRAM according to the fifth embodiment;
  • FIG. 18 is a block diagram showing an example of a configuration of part of a row control circuit 10E of a DRAM according to a sixth embodiment.
  • FIG. 18 is a block diagram showing an example of a configuration of part of the row control circuit 10F of the DRAM according to the seventh embodiment.
  • FIG. 18 is a block diagram showing an example of a configuration of part of a row control circuit 10G of a DRAM according to an eighth embodiment;
  • FIG. 18 is a block diagram showing an example of a configuration of part of the row control circuit 10H of the DRAM according to the ninth embodiment.
  • FIG. 21 is a block diagram showing an exemplary configuration of part of a row control circuit 10I of a DRAM according to a tenth embodiment.
  • FIG. 21 is a block diagram showing an example of a configuration of part of a row control circuit 10J of a DRAM according to an eleventh embodiment.
  • FIG. 21 is a block diagram showing an example of a configuration of part of a row control circuit 10K of a DRAM according to a twelfth embodiment.
  • the timer period is shorter than a predetermined value in the case where the active command is taken in and latched after the timer signal is output and latching continues until the next auto refresh. It is a timing chart.
  • an operation example is shown in which the timer cycle is longer than a predetermined value in the case where the active command is taken in and latched after the timer signal is output and the latch continues until the next auto refresh. It is a timing chart.
  • a timing chart showing an operation example in the case where the timer cycle is shorter than a predetermined value when the operation of continuously capturing and latching the first active command after the timer signal is output is continued. is there.
  • FIG. 21 is a timing chart showing an operation example when the first trigger signal after the auto-refresh command is valid when the address fetch cycle is shorter than the auto-refresh cycle in the row control circuit 10C according to the fourth embodiment.
  • FIG. 21 is a timing chart showing an operation example in the case where the trigger signal is valid until immediately before the auto-refresh command when the address take-in cycle is shorter than the auto-refresh cycle in the row control circuit 10C according to the fourth embodiment.
  • FIG. 21 is a timing chart showing an operation example of the row control circuit 10D according to the fifth embodiment when the address fetching cycle is shorter than the victim refresh cycle and the first trigger signal after the auto refresh command is valid.
  • FIG. 21 is a timing chart showing an operation example in the case where the trigger signal is valid until immediately before the auto-refresh command when the address fetching cycle is shorter than the victim refresh cycle in the row control circuit 10D according to the fifth embodiment.
  • FIG. 21 is a timing chart showing an operation example at the time of victim refresh enable in the row control circuits 10E, 10F, 10G according to the sixth to eighth embodiments.
  • FIG. 21 is a timing chart showing an operation example when victim refresh is disabled in the row control circuits 10E, 10F, and 10G according to the sixth to eighth embodiments.
  • 21 is a timing chart showing a first operation example of the row control circuit 10H according to the ninth embodiment.
  • 21 is a timing chart showing a second operation example of the row control circuit 10H according to the ninth embodiment.
  • 21 is a timing chart showing a first operation example of the row control circuits 10I, 10J, and 10K according to the tenth to twelfth embodiments.
  • 51 is a timing chart showing a second operation example of the row control circuits 10I, 10J, and 10K according to the tenth to twelfth embodiments.
  • 51 is a timing chart showing a third operation example of the row control circuits 10I, 10J, and 10K according to the tenth to twelfth embodiments.
  • FIG. 17 is a timing chart showing an operation example in the case where the row address is continued to be latched in the next auto-refresh after the timer signal is output and the first active command is fetched and latched in the row control circuit 10C according to the fourth embodiment.
  • FIG. 21 is a timing chart showing an operation example in the case where the operation of taking in and latching the first active command after the timer signal is outputted in the row control circuit 10C according to the fourth embodiment is continuously continued.
  • FIG. 21 is a block diagram showing an example of a configuration of a part of the row control circuit 10L according to a thirteenth embodiment.
  • FIG. 21 is a block diagram showing an example of a configuration of part of the row control circuit 10M according to a fourteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10M according to a fourteenth embodiment.
  • FIG. 21 is a block diagram showing an example of a configuration of part of the row control circuit 10N according to a fifteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10N according to a fifteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10O according to a sixteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10P according to a seventeenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10Q according to an eighteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10R according to a nineteenth embodiment.
  • FIG. 21 is a block diagram showing an example of configuration of a row control circuit 10R according to a nineteenth embodiment.
  • 21 is a timing chart showing an example of the refresh operation in the row control circuits 10N, 10O and 10P according to the fifteenth to seventeenth embodiments.
  • 51 is a timing chart showing an example of the 4K-time refresh operation in the row control circuits 10N, 10O, and 10P according to the fifteenth to seventeenth embodiments.
  • 51 is a timing chart showing an operation example of a victim refresh using 4K refreshes in the row control circuits 10N, 10O, and 10P according to the fifteenth to seventeenth embodiments.
  • FIG. 56 is a timing chart showing an operation example of address control in a victim refresh using 4K refreshes in the row control circuits 10N, 10O and 10P according to the fifteenth to seventeenth embodiments.
  • FIG. 31 is a timing chart showing an operation example for indicating a stored row address (last row activation) in the row control circuits 10N, 10O and 10P according to the fifteenth to seventeenth embodiments.
  • 55 is a timing chart showing an operation example of (8K + 1) times of refresh in the row control circuit 10N according to the fourteenth embodiment.
  • FIG. 33 is a timing chart showing a first operation example of distributing power by bank control at the time of refresh operation in the row control circuit 10N according to the fifteenth embodiment.
  • 51 is a timing chart illustrating a second operation example of distributing power by bank control at the time of refresh operation in the row control circuit 10N according to the fifteenth embodiment.
  • 51 is a timing chart showing a first operation example of bank control at the time of refresh in which the victim refresh is taken in the row control circuit 10N according to the fifteenth embodiment.
  • 51 is a timing chart showing a second operation example of bank control at the time of refresh in which the victim refresh is taken in the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 16 is a timing chart showing an operation example in the case where the address fetched based on the active command immediately before the issuance of the refresh command becomes the victim address for victim refresh in the row control circuits 10 and 10A according to the first and second embodiments.
  • FIG. 17 is a timing chart showing an operation example in the case where an address fetched based on an active command immediately after issuance of a refresh command becomes the victim refresh address in the row control circuit 10A according to the second embodiment.
  • 14 is a timing chart showing an operation example in the case where an address fetched based on a predetermined number of (for example, two) active commands after issuance of a refresh command in the row control circuit 10A according to the second embodiment becomes a victim refresh address.
  • the row control circuit 10C according to the fourth embodiment receives a pulse generated as a result calculated from the timer cycle, latches the victim refresh address by an active command that comes after that, and latches the address until the timing of the auto refresh command.
  • FIG. 7 is a timing chart showing an operation example in the case of The row control circuits 10, 10E, 10F, and 10G according to the first, sixth, seventh, and eighth embodiments receive a pulse generated as a result of calculation from the timer period, and an address for victim refresh based on an active command that comes after that.
  • FIG. 31 is a timing chart showing an operation example in the case where AutoRef / VictimRef switching signal always selects victim refresh in a test mode or the like in the row control circuit 10H according to the ninth embodiment.
  • FIG. 7 is a timing chart showing an operation example in the case where the timer cycle is automatically fluctuated by, for example, a temperature change, a voltage change, a counter inside the timer or the like in the row control circuit 10 according to the first embodiment.
  • FIG. 16 is a timing chart showing an operation example in the case of switching the method of holding the victim address latched for each auto refresh in the row control circuit 10C according to the fourth embodiment.
  • FIG. 33 is a timing chart showing an operation example in the case where victim refresh is sequentially performed in continuous refresh in the row control circuit 10L according to the thirteenth embodiment.
  • FIG. 1 is a block diagram showing an example of the configuration of a data processing apparatus including a DRAM chip 1 and its peripheral circuits according to an embodiment of the present invention.
  • the data processing apparatus of FIG. 1 includes a DRAM chip 1, a memory controller 101, and a processor 102.
  • the DRAM chip 1 includes a memory cell array 2, a row control circuit 10, an internal signal generation circuit 11, a data processing circuit 12, data input / output circuits 13, internal data buses 14 and 15, and external data input / output pins 16.
  • the memory cell array 2 includes a plurality of memory cells 6, a plurality of bit lines 7, a sense amplifier circuit 4, a plurality of word lines 8, a plurality of column selection lines 9, a word line decode circuit 3, and a column selection line decode circuit. 5 is provided.
  • the memory controller 101 transmits a command, an address, and a clock to the DRAM chip 1 under the control of the processor 102, and transmits and receives data signals to and from the DRAM chip 1.
  • the internal signal generation circuit 11 converts a command or the like from the memory controller 101 into an internal signal such as an internal command, generates it, outputs it to the row control circuit 10, and outputs a data control clock to the data processing circuit 12.
  • the row control circuit 10 outputs a column control signal to the column selection line decode circuit 5 based on the converted internal signal, generates a row control signal (row address), and outputs the row control signal to the word line decode circuit 3.
  • the plurality of memory cells 6 are arranged in a lattice shape along the plurality of bit lines 7 and the plurality of word lines 8 orthogonal to each other. Each memory cell 6 arranged along each word line 8 is connected or disconnected to each bit line 7 by a switching element operating in accordance with the active or inactive state of the word line 8.
  • Sense amplifier circuit 4 includes a plurality of sense amplifiers each connected to a plurality of bit lines 7.
  • the plurality of column selection lines 9 select one of the plurality of sense amplifiers in the sense amplifier circuit 4.
  • the word line decode circuit 3 decodes the address sent from the row control circuit 10 to the position of the word line, and selects one or more of the plurality of word lines 8.
  • the column selection line decode circuit 5 decodes the address sent from the row control circuit 10 to the position of the column selection line 9 and selects one or more of the plurality of column selection lines 9. In FIG. 1, only one memory cell 6, one bit line 7, one word line 8, and one column selection line 9 are shown for simplification of the drawing.
  • Data input / output circuit 13 transmits / receives a data signal to / from memory controller 101 via external data input / output pin 16, and further via internal data bus 15, data processing circuit 12 and internal data bus 14. Data signals are transmitted / received to / from each sense amplifier in sense amplifier circuit 4.
  • bit line 7 is precharged based on the charge signal PRE and the sense voltage corresponding to the charge of the data is read and transmitted to the sense amplifier circuit 4, it is amplified to logical 1 or 0.
  • column select line 9 is activated by column access to select a part of sense amplifier circuit 4 for storing data activated by row access, and data processing circuit 12, data input / output circuit 13 and external data input are selected. It is read out to the memory controller 101 of the external circuit through the output pin 16.
  • refresh Ref
  • the address required for normal word line activation is generated by row control circuit 10 of FIG. 1, and the address to be refreshed is generated by refresh controller 10 (FIG. 7) and supplied to memory cell array 2. Ru.
  • the refresh operation needs to be performed at predetermined intervals within a predetermined time for all the word lines 8 in the DRAM chip 1.
  • the row control circuit 10 is characterized by having the following configuration.
  • the auto-refresh counter 36 (FIG. 7) is included, and refresh is performed on the DRAM chip 1 according to the count value of the auto-refresh counter 36 when the auto-refresh command is issued.
  • the row address at the time of receiving an active command (ACT command) before the start of auto-refresh is latched in latch 39 (FIG.
  • the address of the auto-refresh counter is issued when an auto-refresh command is issued to memory cell 6 (hereinafter referred to as a victim cell) that is affected by the stored data by the row address latched at the time of issue
  • a victim cell memory cell 6
  • a row address (a row address for writing or reading data, also referred to as a “target address”) at the time of issuance of an active command input from the memory controller 101 before entering auto-refresh It is latched at latch 39 (FIG. 7) via switch 33, latch 34 and switch 38.
  • the victim cell affected by the row address (referred to as the victim's address, referred to as "victim address”) latched in the latch 39 separately from the target row address of the auto-refresh Perform refresh (hereinafter referred to as victim refresh).
  • victim refresh If the row address latched in the latch 39 is selected many times and may cause a failure, the refresh for the victim cell can be completed at this point to prevent a malfunction.
  • the probability that this failure actually occurs (the same row address is selected until the number of failures is generated, and the probability that this address is not latched even once in the above sequence) is determined in the following calculation example.
  • the number N of active commands included in one auto-refresh period t REFI is expressed by the following equation.
  • the opportunity A (number of times) of victim refresh to be reached before reaching the selection number upper limit (the number of allowable RH) is expressed by the following equation.
  • the number A of times of auto-refreshing that occurs when the address selected multiple times when there are Ka different addresses reaches the upper limit (the number of RH allowances) is represented by the following equation.
  • the overall probability B is expressed by the following equation.
  • FIG. 2 is a table showing calculation results of failure probability in the DRAM of FIG. 1
  • FIG. 3 is a graph showing failure probability with respect to the ratio of the other address count value to the entire address count value in the DRAM of FIG.
  • “XE-Y” indicates X to the power of ⁇ Y.
  • r The same address selection upper limit count
  • n The maximum number of times an active command can be issued before the refresh is completed
  • v Number of times the victim address has been refreshed
  • the diagram of FIG. 4 holds. At this rate, the number of different addresses is the largest and the upper limit number of times of selection for the same address is also satisfied. This can be represented by the diagram of FIG.
  • the calculation in FIG. 6 is a result of performing one refresh operation on a victim cell for four auto refreshes, and it can be seen that a sufficient result is obtained without performing the refresh operation each time. (See Embodiment 1, FIG. 60).
  • FIG. 7 is a block diagram showing an example of the configuration of part of the row control circuit 10 of the DRAM according to the first embodiment.
  • 8 is a block diagram showing a configuration example of the row control circuit 10 of FIG. 7
  • FIG. 9 is a block diagram showing a configuration example of the victim address calculation circuit 53 of FIG.
  • FIG. 10 is a truth table showing the operation of the victim address calculation circuit 53 of FIG.
  • the row control circuit 10 includes a row address buffer 20, a refresh controller 21, a timer circuit 41, and the circuit of FIG.
  • the row address buffer 20 includes an address pad 31, an address buffer 32, a switch 33, a latch 34, an address buffer 35, an auto refresh counter 36, a selector 37, a switch 38 and a victim address latch 39.
  • row redundancy judgment circuit 51, row address generation circuit 52, victim address calculation circuit 53, and row decoder 54 are provided for 13 row address buffers 20-1 to 20-13. Prepare.
  • the refresh controller 21 operates at each timing described later in detail. (1) Generate an auto-refresh command instructing auto-refresh and output it to the auto-refresh counter 36, (2) Generate and output to the switch 33 a Normal / Autoref switching signal for selectively switching between normal operation and auto-refresh operation. (3) Generate an AutoRef / VictimRef switching signal for selectively switching between the auto-refresh operation and the refresh operation for the victim address, and output the signal to the selector 37.
  • a designated address from memory controller 101 is input via address pad 31 and an active (ACT) command from memory controller 101 (note that a signal by the active command is referred to as an active (ACT) signal), in address buffer 32. After being temporarily stored, it is latched by the latch 34 via the switch 33.
  • the switch 33 outputs the address of the address buffer 32 to the latch 34 to latch it based on the Normal / autoref switching signal instructing normal operation. Further, the switch 33 outputs the address from the selector 37 to the latch 34 to latch it based on the Normal / autoref switching signal instructing the auto refresh operation.
  • the address from the latch 34 is output as an internal row address RA through the address buffer 35 and is latched by the latch 39 through the switch 38.
  • the switch 38 takes in the address latched by the latch 34 at a timing indicated by the Victim take-in timing signal from the timer circuit 41 which generates the Victim take-in timing signal at a predetermined cycle, and causes the latch 39 to latch it as a victim address.
  • the address from the latch 39 is output to the latch 34 via the selector 37 and the switch 33.
  • the auto refresh counter 36 includes an up counter, increments a count value based on an auto refresh command from the refresh controller 21, and outputs data of the count value to the switch 33 via the selector 37.
  • the selector 37 selects data from the auto-refresh counter 36 based on the AutoRef / VictimRef switching signal instructing the auto-refresh operation from the refresh controller 21 and outputs the selected data to the switch 33 while instructing the victim refresh operation.
  • the address from the latch 39 is selected based on the / VictimRef switching signal and output to the switch 33.
  • row redundancy judgment circuit 51 is input to row redundancy judgment circuit 51 and row address generation circuit 52.
  • the row redundancy determining circuit 51 is a known circuit disclosed in, for example, Patent Document 4, and determines whether or not the input row address is redundant, based on the information stored in advance.
  • Row address SRA ⁇ 5: 0> which is information, is output to row address generation circuit 52.
  • Row address generation circuit 52 generates row address RAD ⁇ 12: 0> to be used based on input row address RA ⁇ 12: 0> and row address SRA ⁇ 5: 0> to generate victim address calculation circuit 53.
  • the victim address calculation circuit 53 includes a buffer amplifier 61, an inverter 62, an EXOR gate 63, and two inverters 54 and 6, and an AutoRef / VictimRef switching signal VictimRefsw and a row address RAD ⁇ 0>. 10, the victim row address is calculated and output to the row decoder 54.
  • the victim address calculation circuit 53 of FIG. 9 calculates the victim address by changing only the lower address, and outputs the other upper addresses as they are.
  • the row decoder 54 decodes the input row address into a row control signal (row address) and outputs it.
  • the components added or changed as compared with the row control circuit of the prior art are the refresh controller 21, the selector 37, the switch 38, the timer circuit 41, and the victim.
  • the address calculation circuit 53 is characterized by further including these circuits. Note that the AutoRef / VictimRef switching signal requires circuit modification depending on different specifications of each embodiment. In the first embodiment, for example, after the end of the auto-refresh in the refresh controller 21, the victim refresh is performed.
  • the Victim capture timing signal also differs depending on the specifications of each embodiment.
  • the timer signal generated by the timer circuit 41 is generated as a Victim capture timing signal, and the address latched in the latch 34 is captured in the latch 39 as a victim address at the timing of the Victim capture timing signal.
  • the process of converting into the victim address is performed after the determination of the row redundancy determination circuit 51, so that it is possible to take measures without mistake of the victim address with respect to a portion affected even if it is replaced after the redundancy determination.
  • the row control circuit 10 of FIG. 7 can be configured by including the refresh controller 21, the selector 37, the latch 39, the switches 38 and 33, and the timer circuit 41. Therefore, according to the row control circuit 10, the target address at the time of issuance of the active command to the semiconductor storage device such as DRAM or the row address of the victim cell affected to the data of the memory cell by the target address It can be latched as a victim address by an address latch method, and can be refreshed by a predetermined refresh method when a refresh command is issued to a victim cell having the victim address.
  • a timer circuit 41 is provided, and the row address is latched as a victim address by the switch 38 and the latch 39 at the timing indicated by the timer signal output from the timer circuit 41 by the row address latch method. Can.
  • the specific calculation of the victim address can be performed by the victim address calculation circuit 53 shown in FIGS.
  • FIG. 12 is a timing chart showing a first operation example of the row active and precharge command RAPRECC in the DRAM of FIG.
  • FIG. 13 is a timing chart showing a second operation example of the row active and precharge command RAPRECC in the DRAM of FIG.
  • FIG. 14 is a timing chart showing a third operation example of the row active and precharge command RAPRECC in the DRAM of FIG.
  • FIG. 15 is a timing chart showing a fourth operation example of the row active and precharge command RAPRECC in the DRAM of FIG.
  • addresses accessed a plurality of times in actual use are accessed only other than immediately before auto-refreshing. Then, the countermeasure method according to the present embodiment can not cope with it. In a real machine, although there is not much concern, it will be defective if such an operation is intentionally performed in a sorting test of devices.
  • the capture position is made random by making the cycle different from 7.8 ⁇ s which is the cycle of the auto refresh using the timer circuit 41 installed inside. It becomes possible.
  • FIG. 11 is a timing chart showing the operation of the row control circuit 10 according to the first embodiment.
  • the following abbreviations are used.
  • Timer signal Timer signal
  • CMD Active command
  • ACT Precharge command
  • PRE Precharge command
  • ARF Auto refresh
  • ARF AutoRef
  • CKE Clock enable signal
  • the row address can be latched as a victim address by the switch 38 and the latch 39 at the timing indicated by the timer signal output from the timer circuit 41.
  • FIG. 60 shows an operation example in which the address fetched based on the active command immediately before issuance of the refresh command in the row control circuit 10 (10A) according to the present embodiment (including the second embodiment) is the victim address for victim refresh.
  • the row control circuit 10 of FIG. 7 includes an auto-refresh counter 36 for counting auto-refresh commands, and the row control circuit 10 performs the same auto-refresh after the refresh of the address designated by the count value from the auto-refresh counter 36.
  • a refresh is performed on the victim cell having the victim address latched by the active command. For this operation, for example, as apparent from FIG.
  • the AutoRef / VictimRef switching signal switches, and after the auto refresh in the same AutoRef command, the victim having the victim address. It can be seen that a refresh (referred to as a victim refresh) is being performed on the address.
  • the operation of performing a refresh on a victim cell having a victim address latched by an active command is performed in all auto-refresh commands.
  • the AutoRef / VictimRef switching signal switches at any auto refresh time, and all of the victim refresh is executed after the auto refresh. I understand that.
  • FIG. 64 is a row control circuit 10 (10E, 10F, 10G) according to this embodiment (including the sixth, seventh, and eighth embodiments), and receives a timer signal which is a pulse signal generated as a result of calculation from a timer period. Then, it is a timing chart showing an operation example in the case of latching the victim refresh address based on an active command coming after that and latching up to the timing of the active command after performing the victim refresh.
  • the operation of performing refresh on a victim cell having a victim address latched by an active command is performed based on the auto-refresh command, for example, once in a plurality of auto-refresh commands. It may be performed.
  • the AutoRef / VictimRef switching signal rises once every two times, and the victim refresh is for two times of the auto refresh. It is shown that it has been executed once.
  • FIG. 66 is a timing chart showing an operation example in the case where the timer cycle is automatically fluctuated by, for example, a temperature change, a voltage change, a counter inside the timer or the like in the row control circuit 10 according to the first embodiment.
  • the cycle of the timer signal (Victim capture timing signal) generated by the timer circuit 41 may be selectively changed automatically.
  • the period of the timer signal is automatically changed (due to temperature change, voltage change, counter value in the timer circuit, etc.), and in FIG. 66, timer periods A, B and C are different from each other.
  • a trigger signal of the timer cycle or address fetch cycle is counted by an internal counter, and the timer cycle itself is switched by a specific counter value.
  • the randomness of the address acquisition can be enhanced.
  • the row address after row redundancy determination by the row redundancy determination circuit 51 is used as the victim address. This can be understood from the fact that the address signal after row redundancy judgment by the row redundancy judgment circuit 51 is inputted to the victim address calculation circuit 53, as apparent from FIG.
  • a victim is affected on data of a memory cell by a target address or a target address at the time of issuance of an active command to a semiconductor storage device such as a DRAM.
  • the row address of the cell is latched as a victim address, and the victim cell having the victim address is refreshed when a refresh command is issued. Therefore, it is possible to prevent the refresh failure of the memory cell whose information retention characteristic is deteriorated by the access history.
  • FIG. 17 is a block diagram showing a configuration example of a part of the row control circuit 10A of the DRAM according to the second embodiment.
  • the row control circuit 10A according to the second embodiment of FIG. 17 replaces the timer circuit 41 and takes in Victim based on the Normal / Autoref switching signal. It is characterized in that a latch controller 42 for generating timing signals is provided.
  • the latch controller 42 is configured to latch the row address (row address stored by the address buffer 32) at the time of issuance of the active command executed immediately before issuance of the refresh command. Control the timing.
  • the latch controller 42 is configured to latch the row address (row address stored by the address buffer 32) at the time of issuance of the active command executed immediately before issuance of the refresh command. Control the timing.
  • the latch 39 that latches the row address always becomes an active command, the address that became the active command immediately before auto-refreshing is latched. It will be. In this case, an extra circuit such as the timer circuit 41 is not necessary. This operation is disclosed, for example, in FIG.
  • the latch controller 42 latches a row address (stored by 32) at the time of issuance of an active command which is executed immediately after issuance of a refresh command.
  • the reset of the latch 39 for latching the row address is at the completion of the AutoRef command, and the address (latched by 32 and 34) latched once by the ACT command is held in the latch 39 until reset is performed.
  • the row address is latched at the next active command. In this case, an extra circuit such as the timer circuit 41 is not necessary.
  • FIG. 61 is a timing chart showing an operation example in the case where an address fetched based on an active command immediately after issuance of a refresh command in the row control circuit 10A according to the second embodiment becomes a victim refresh address. As apparent from FIG. 61, it is disclosed to latch a row address (stored by 32) at the time of issuance of an active command which is executed immediately after issuance of a refresh command.
  • the latch controller 42 latches a row address at the time of issuance of an active command after a predetermined number of times after the issuance of a refresh command.
  • the latch controller 42 includes, instead of the timer circuit 41, an auto refresh counter which is an up counter for counting an active command.
  • the auto-refresh counter has a function to be refreshed for each AutoRef signal, and issues a latch trigger signal when a predetermined count number is reached, thereby latching the row address after a certain number of ACTs after auto-refreshing. Can be taken into
  • FIG. 62 is a timing chart showing an operation example in the case where an address fetched based on a predetermined number of (for example, 2) active commands after issuance of a refresh command in the row control circuit 10A according to the second embodiment becomes a victim refresh address. It is a chart. As apparent from FIG. 62, after issuance of the refresh command, an address fetched based on, for example, two active commands is latched as a victim refresh address.
  • FIG. 18 is a block diagram showing a configuration example of a part of the row control circuit 10B of the DRAM according to the third embodiment.
  • the row control circuit 10B according to the third embodiment of FIG. 18 has two timer circuits 41A and 41B and an OR logic in place of the timer circuit 41. And an arithmetic circuit 43.
  • timer circuits 41A and 41B generate timer signals of different cycles from each other and output the same to OR logic operation circuit 43.
  • the OR logic operation circuit 43 executes an OR operation of the two timer signals input thereto, and outputs the resultant signal to the switch 38 as a Victim capture timing signal which is a timer signal.
  • the number of timer circuits 41A and 41B may be three or more.
  • FIG. 19 is a block diagram showing a configuration example of a part of the row control circuit 10C of the DRAM according to the fourth embodiment.
  • the row control circuit 10C according to the fourth embodiment of FIG. 19 includes a timer circuit 44 and a timer controller 41C1 in place of the timer circuit 41 in comparison with the row control circuit 10 according to the first embodiment of FIG. 41C1 is characterized in that the cycle of the timer signal is set to be longer than the cycle of the auto refresh based on the Normal / Auto ref switching signal.
  • timer cycle of timer circuit 44 or the address fetch timing cycle determined by timer circuit 44 (hereinafter referred to as the address fetch cycle) is shorter than the auto refresh cycle, it changes depending on which point in time the latch is continued. There is a bias. Therefore, it is preferable that the address fetching cycle be longer than the auto-refresh cycle or the cycle of refreshing the victim cell.
  • the auto fetch is performed when the address fetch cycle is shorter than the refresh cycle.
  • the address latch at the time of the active command can not be performed immediately before the refresh and at the time of (auto refresh cycle-address fetch cycle).
  • FIG. 28A shows an operation in the case where the timer cycle is shorter than a predetermined value in the case where the active command is captured and latched after the timer signal is output and the latch is continued until the next auto refresh in the row control circuit 10C according to the fourth embodiment. It is a timing chart which shows an example. As apparent from FIG. 28A, when the timer cycle is shorter than the predetermined value, the row address loading positions are concentrated immediately after the auto refresh command.
  • FIG. 28B shows an operation when the timer cycle is longer than a predetermined value in the case where the active command is taken in and latched after the timer signal is output and the latch is continued until the next auto refresh in the row control circuit 10C according to the fourth embodiment. It is a timing chart which shows an example. As apparent from FIG. 28B, when the timer period is longer than a predetermined value, the row address fetch positions are dispersed at various positions between the auto-refresh commands.
  • FIG. 29A shows an operation example in the case where the timer cycle is shorter than a predetermined value in the case where the operation of taking in and latching the first active command after the output of the timer signal is constantly continued in the row control circuit 10C according to the fourth embodiment. It is a timing chart. As apparent from FIG. 29A, when the timer period is shorter than a predetermined value, the row address loading positions are concentrated in the vicinity of immediately before the auto-refresh command.
  • FIG. 29B shows an operation example in the case where the timer cycle is longer than a predetermined value in the case where the row control circuit 10C according to the fourth embodiment constantly takes in and latches the first active command after the timer signal is output. It is a timing chart. As apparent from FIG. 29, when the timer period is longer than a predetermined value, the row address fetching positions are dispersed at various positions between the auto-refresh commands.
  • FIG. 30 is a timing chart showing an operation example in the case where the first cycle of the trigger signal after the auto refresh command is valid when the address fetch cycle is shorter than the auto refresh cycle in the row control circuit 10C according to the fourth embodiment. is there.
  • FIG. 31 is a timing chart showing an operation example in the case where the trigger signal is valid until immediately before the auto refresh command when the address fetch cycle is shorter than the auto refresh cycle in the row control circuit 10C according to the fourth embodiment. is there.
  • the address fetch cycle is preferably longer than the auto-refresh cycle.
  • the timer controller 41C1 of the row control circuit 10C of FIG. 19 holds the method for holding the victim refresh address latch 39 every time auto refresh is performed based on the Normal / AutoRef switching signal from the refresh controller 21. It can be realized by switching.
  • a latch address to be the victim refresh address is determined (for example, by latching with an active command generated after the timer signal of timer circuit 41) Depending on the method of holding up to the auto refresh, the method of latching the address of the active command after that every time the timer signal is generated, etc.), there is a timing that can not be latched before or after the refresh of the victim cell.
  • the latch determination timing is switched every time a victim refresh signal is generated or by an internal counter circuit or the like so that a non-latching section does not occur. That is, the latch period of the victim address is preferably changed based on an auto-refresh command or another control signal.
  • FIG. 67 is a timing chart showing an operation example in the case of switching the method of holding the victim address latched for each auto refresh in the row control circuit 10C according to the fourth embodiment.
  • the timer controller 41C1 switches the method for holding the victim refresh address latch 39 each time the auto refresh is performed, based on the Normal / AutoRef switching signal from the refresh controller 21.
  • the timer controller 41C1 sets the cycle of the timer signal to be longer than the cycle of the auto refresh, the row address is fetched at various positions of the auto refresh command. Can be dispersed.
  • the timer controller 41C1 may change, for example, the latch period of the victim address based on an auto-refresh command or another control signal (Modification of Embodiment 4).
  • a specific operation example is shown in FIGS. 40A to 40C.
  • FIG. 40A shows an operation example of the row control circuit 10C according to the modification of the fourth embodiment, in which after the timer signal is output, the first active command is taken in and latched, and then the row address is continued to be latched in the next auto refresh.
  • FIG. 40B is a timing chart showing an operation example in the case where the operation to take in and latch the first active command is always continued after the timer signal is output in the row control circuit 10C according to the modification of the fourth embodiment.
  • the timer cycle is shorter than the predetermined value, the row address loading positions are concentrated in the vicinity of immediately before the auto refresh.
  • FIG. 40C is a row control circuit 10C according to the modification of the fourth embodiment. After the timer signal is output, an operation period T11 in which the first active command is continuously captured and latched, and after the timer signal is output, the first active It is a timing chart which shows an operation example when performing with operation period T12 which always carries out operation which takes in and latches a command always. As is clear from FIG. 40C, by alternating the periods T11 and T12, the row address loading position can be dispersed.
  • the timer controller 41C1 distributes the fetching of the row address at various positions of the auto-refresh command by alternately controlling the period of the timer signal, for example, different periods T11 and T12. It can be done.
  • FIG. 20 is a block diagram showing a configuration example of a part of the row control circuit 10D of the DRAM according to the fifth embodiment.
  • the row control circuit 10D according to the fifth embodiment of FIG. 20 includes a timer circuit 44 and a timer controller 41C2 in place of the timer circuit 41 in comparison with the row control circuit 10 according to the first embodiment of FIG. 41C2 is characterized in that the cycle of the timer signal is set to be longer than the cycle of refreshing the victim cell based on the AutoRef / VictimRef switching signal.
  • FIG. 32 is a timing chart showing an operation example in the case where the first trigger signal after the victim refresh is valid when the address take-in cycle is shorter than the victim refresh cycle in the row control circuit 10D according to the fifth embodiment.
  • FIG. 33 is a timing chart showing an operation example in the case where the trigger signal is valid until immediately before the victim refresh when the address taking cycle is shorter than the victim refresh cycle in the row control circuit 10D according to the fifth embodiment.
  • the same relationship as that of the fourth embodiment holds when focusing on the refresh cycle of the victim cell and the address fetch cycle. Therefore, it is desirable that the address fetching cycle be longer than the victim refresh cycle.
  • the timer controller 41C2 sets the cycle of the timer signal to be longer than the refresh cycle of the victim cell based on the AutoRef / VictimRef switching signal. Row address fetching can be distributed at various positions of the auto-refresh command.
  • FIG. 21 is a block diagram showing a configuration example of a part of the row control circuit 10E of the DRAM according to the sixth embodiment.
  • the row control circuit 10E according to the sixth embodiment of FIG. 21 is characterized in that the refresh controller 21A and the test controller 22 are provided instead of the refresh controller 21 as compared with the refresh controller 20 according to the first embodiment of FIG. I assume.
  • the refresh controller 21A controls the generation of the AutoRef / VictimRef switching signal based on the Victimu enable switching signal or the Victimu execution frequency switching signal from the test controller 22.
  • the test controller 22 is characterized in that in the test mode, it instructs whether or not to execute the refresh for the victim cell.
  • FIG. 34A is a timing chart showing an operation example at the time of victim refresh enable in the row control circuit 10E (10F, 10G) according to the sixth embodiment (including the seventh and seventh embodiments).
  • FIG. 34B is a timing chart showing an operation example at the time of victim refresh disable in the row control circuit 10E (10F, 10G) according to the sixth embodiment (including the seventh and eighth embodiments).
  • the test controller 22 sets a cycle of victim refresh to the refresh controller 21A using the VictimRef enable switching signal.
  • the operation of performing refresh on a victim cell having a victim address latched by an active command is executed based on the auto-refresh command at a frequency ratio of once in a plurality of times of the auto-refresh command, The ratio is set by the Victimu execution frequency switching signal from the test controller 22.
  • the test controller 22 can set the cycle of victim refresh to the refresh controller 21A using the VictimRef enable switching signal.
  • the frequency ratio of victim refresh can be set by the Victimu execution frequency switching signal from the test controller 22.
  • FIG. 22 is a block diagram showing a configuration example of a part of the row control circuit 10F of the DRAM according to the seventh embodiment.
  • the row control circuit 10F according to the seventh embodiment of FIG. 22 generates a control signal similar to that of the test controller 22 in place of the test controller 22 in comparison with the row control circuit 10E according to the sixth embodiment of FIG.
  • a register 23 is provided.
  • the seventh embodiment for example, by exposing the mode register for enabling victim refresh only to the customers who need the specific RH resistance, the user can use the same product without the difference between the mask and the fuse cutting. It is possible to realize two mode states in which this function is victim refresh / disabled each time.
  • the consumption current is small by not disclosing the mode register 23 for enabling the victim refresh to the user who does not require the RH resistance and the consumption current is preferably small.
  • Product can be supplied in a state where it does not refresh).
  • FIG. 23 is a block diagram showing a configuration example of a part of the row control circuit 10G of the DRAM according to the eighth embodiment.
  • the row control circuit 10G according to the eighth embodiment of FIG. 23 is a fuse that generates a control signal similar to that of the test controller 22 in place of the test controller 22 as compared with the row control circuit 10E according to the sixth embodiment of FIG.
  • a circuit 24 is provided.
  • the mode register 23 in which the victim refresh is enabled it is not necessary to disclose the mode register 23 in which the victim refresh is enabled to a specific customer, but instead the victim refresh within the process before shipping. It is necessary to select whether or not the fuse of the fuse circuit 24 to be enabled / disabled is cut. In that case, for example, the fuse may be cut for all the shipped products, or as shown in the example of the mode register 23 according to the seventh embodiment, to a product to be shipped to a customer who requires a specific RH resistance. Alternatively, the fuse of the fuse circuit 24 in which the victim refresh is enabled may be cut, and the product to be shipped to the customer may be disabled and shipped without cutting the fuse.
  • FIG. 24 is a block diagram showing a configuration example of a part of the row control circuit 10H of the DRAM according to the ninth embodiment.
  • the row control circuit 10H according to the ninth embodiment of FIG. 24 is different from the row control circuit 10E according to the ninth embodiment of FIG. 21 in the following points.
  • the test controller 22A is replaced with the test controller 22A which generates the execution signal only for the VictimRef and outputs it to the refresh controller 21D.
  • the refresh controller 21D is provided with a refresh controller 21D that generates an AutoRef / VictimRef switching signal based on an execution signal instead of the refresh controller 21A.
  • the difference will be described in detail.
  • the test controller 22A provides a test mode in which the auto-refresh address refresh is stopped and only the victim address refresh is performed. This is a function to confirm that the victim address is being refreshed. This function is useful for evaluating whether or not the victim address to be latched is biased to a specific timing between auto-refreshing, for example, a position immediately before the auto-refresh command described in the eighth embodiment, as described below. Become.
  • FIG. 35 is a timing chart showing a first operation example of the row control circuit 10H according to the ninth embodiment.
  • FIG. 36 is a timing chart showing a second operation example of the row control circuit 10H according to the ninth embodiment.
  • the victim address when the victim address is latched, the victim address is calculated from the address at the time of the active command immediately before the auto-refresh command and latched, the RH address only at the active command just before the auto-refresh command (FIG. If the operation is performed with a pattern that selects addresses other than B) (A and C in FIG. 35), victim addresses A 'and C' calculated from addresses A and C are refreshed, and victim addresses that are originally intended to be refreshed.
  • the address B ′ calculated from the RH address ( B), which is This is a phenomenon that occurs because the victim address to be refreshed is an address calculated from an address latched at a specific timing, and if the timing to latch is completely random, the relatively long period shown in FIG.
  • address B 'calculated from address B being latched is not low as a victim address, and furthermore there is a chance to refresh the memory cell of address B' by the number of times of auto-refresh, for example, 8192 times, during this time
  • the probability that B 'will never be refreshed is very low. Therefore, it is important to evaluate the fact that the victim address to be refreshed is random at the timing between auto refreshes.
  • the auto-refresh and auto-refresh intervals are divided into eight equal parts, and if the victim address is calculated from the addresses activated in all the sections T1 to T8, it can be confirmed if it is refreshed. It can be confirmed that there is no malfunction such that only the victim address calculated only from the address activated at the specific timing between auto refresh and auto refresh, for example, the period T8 is refreshed.
  • the row control circuit 10H of the ninth embodiment of FIG. 24 is used for this confirmation.
  • the row control circuit 10H is characterized by stopping the auto-refresh operation based on the auto-refresh command in the test mode, and refreshing the victim cell when the auto-refresh command is issued to the victim cell having the victim address.
  • this sequence is performed with all data in the memory cell as physical data “1”, for example, at 85 ° C. for several seconds or more. If it repeats, since it is not refreshed except a victim address, it will become a failure. In this case, if the address B 'calculated from the address B which is active in the period T1 is refreshed as a victim address, the row address indicated by the address B' becomes a pass in this test. Conversely, if the victim address calculated from the row address activated in period T1 can not be refreshed, the address B 'fails.
  • the row control circuit 10H stops the auto-refresh operation based on the auto-refresh command in the test mode, and issues the auto-refresh command to the victim cell having the victim address. Refresh against victim cells. As a result, it can be confirmed that there is no defect that the victim address is not refreshed at a specific point in the timing of the period T1 to T8 in the test mode.
  • FIG. 25 is a block diagram showing a configuration example of a part of the row control circuit 10I of the DRAM according to the tenth embodiment.
  • the row control circuit 10I according to the tenth embodiment of FIG. 25 is different from the row control circuit 10 according to the first embodiment of FIG. 7 in the following points.
  • a fuse circuit 45 is provided which generates a timer cycle change signal for changing the cycle of the timer signal.
  • the timer circuit 41D is provided to change the cycle of the Victim capture timing signal, which is a timer signal, based on the timer cycle change signal.
  • the difference will be described in detail.
  • FIG. 37 to 39 are timing charts showing first to third operation examples of the row control circuit 10I (including 10J and 10K) according to the tenth embodiment (including 11 and 12).
  • FIG. 37 shows the current consumption at the time of normal auto-refreshing
  • FIG. 38 shows the current consumption at the time of performing the refresh of the victim address every auto-refreshing.
  • current consumption can be reduced, for example, by refreshing the victim address only once every two auto-refresh commands as shown in FIG.
  • the chance of refreshing the victim address may be reduced to half, and the RH resistance may be reduced. For this reason, for example, switching whether to execute the refresh of the victim address once in a plurality of times of the auto-refresh command by the fuse circuit 45 is useful as described below.
  • the fuse circuit 45 has a function of switching whether or not the victim address is to be refreshed once in a plurality of times of the auto-refresh command, whereby RH resistance and current consumption can be achieved without changing the mask. Setting can be changed for each customer.
  • the fuse circuit 45 changes even if the auto refresh cycle completely matches due to process variation. Can respond. Further, when the frequency of performing the victim address refresh is changed by the fuse circuit 45 or the like, the address taking cycle can be changed accordingly.
  • FIG. 26 is a block diagram showing a configuration example of a part of the row control circuit 10J of the DRAM according to the eleventh embodiment.
  • the row control circuit 10J according to the eleventh embodiment of FIG. 26 is different from the row control circuit 10I according to the tenth embodiment of FIG. 25 in the following points.
  • (1) The fuse circuit 45 is replaced by a mode register 46 that generates a timer cycle change signal for changing the cycle of the timer signal.
  • the mode register 46 has a function of switching whether to perform the refresh of the victim address once in a plurality of times of the auto-refresh command, thereby performing the specification change by the mask or the fuse. Instead, if necessary, the mode register of different settings can be disclosed for each customer, and the settings can be optimized for each customer.
  • the cycle of the timer signal can be changed by the mode register 46
  • the cycle of the victim address refresh can be changed by the user, and the fetch timing can be changed accordingly, so that the bias of the fetch position can be eliminated.
  • FIG. 27 is a block diagram showing a configuration example of a part of the row control circuit 10K of the DRAM according to the twelfth embodiment.
  • the row control circuit 10K according to the twelfth embodiment of FIG. 27 is different from the row control circuit 10I according to the tenth embodiment of FIG. 25 in the following points.
  • the test controller 47 is provided which generates a timer cycle change signal for changing the cycle of the timer signal.
  • the test controller 47 operating in the test mode has a function capable of switching whether the refresh of the victim address is to be executed once in a plurality of times of the auto refresh command, thereby setting for each chip. It is possible to evaluate RH resistance and current consumption when changing.
  • FIG. 41 is a block diagram showing a configuration example of a part of the row control circuit 10L according to the thirteenth embodiment.
  • the row control circuit 10L according to the thirteenth embodiment of FIG. 41 is different from the row control circuit 10 according to the first embodiment of FIG. 7 in the following points.
  • (1) instead of the latch 39, for example, eight (or more) latch 39-1 to 39-8 are provided.
  • the code of the row address buffer provided with the latches 39-1 to 39-8 is 20A.
  • refresh controller 21 further selects a latch data selection signal ⁇ 7: 0> indicating which data of the plurality of data latched by latches 39-1 to 39-8 is to be selected and output to selector 37. Are generated and output to latches 39-1 to 39-8.
  • the difference will be described in detail.
  • the row address buffer 20A of the row control circuit 10L includes latches 39-1 to 39-8 for latching a plurality of victim addresses.
  • the row control circuit 10L refreshes the victim cells having the respective victim addresses sequentially at the time of continuous refresh using the latched plurality of victim addresses.
  • FIG. 68 is a timing chart showing an operation example in the case where victim refresh is sequentially performed at the time of continuous refresh in the row control circuit 10L according to the thirteenth embodiment. As apparent from FIG. 68, in the row control circuit 10L, it is possible to sequentially perform victim refresh at the time of continuous refresh.
  • the refresh command is basically issued equally, in an example 1 Gb DDR3-SDRAM, by pulling in the refresh command to be originally equalized, the refresh command is performed eight times. It is possible to issue continuously. At this time, in the case where only one row address is latched at the refresh interval, only one victim refresh has an execution meaning with respect to eight consecutive refresh operations. , Latches 39-1 to 39-8 with a plurality of row addresses, and adds a function for giving different ones of a plurality of latched row addresses to a victim refresh for continuous refresh operation. By doing so, means may be realized to perform an effective victim refresh even when continuous refresh is performed.
  • FIG. 42 is a block diagram showing a configuration example of a part of the row control circuit 10M according to the fourteenth embodiment.
  • FIG. 43 is a block diagram showing a configuration example of the row control circuit 10M according to the fourteenth embodiment.
  • the row control circuit 10M according to the fourteenth embodiment of FIGS. 42 and 43 is different from the row control circuit 10L according to the thirteenth embodiment of FIG. 41 in the following points.
  • the DRAM chip 1 of FIG. 1 is divided into a plurality of banks and controlled for each bank.
  • a row address buffer 20B provided with latches 39A-1 to 39A-8 is provided instead of the row address buffer 20A provided with latches 39-1 to 39-8.
  • the AutoRef / VictimRef switching signal from the refresh controller 21 includes a bank control signal.
  • the bank address buffer 70 includes a bank address pad 71, an address buffer 72, a latch 73, and an address buffer 74.
  • the bank address from the memory controller 101 is input to the address buffer 72 through the bank address pad 71, stored at the timing of the ACT signal according to the active command, and then latched in the latch 73.
  • the latched bank address is output to bank address decoder 75 in FIG. 43 as bank address BA through address buffer 74.
  • bank address BA ⁇ 2: 0> from each bank address buffer 70-1 to 70-3 is input to bank address decoder 75, and bank address decoder 75 receives a bank control signal from refresh controller 21.
  • the input bank address BA ⁇ 2: 0> is decoded to the bank address BANK ⁇ 7: 0> and output to the latches 39A-1 to 39-8 and the like.
  • the addresses latched by the latch latches 39A-1 to 39-8 are selected by the decoded bank address BANK ⁇ 7: 0> and output to the selector 37.
  • the row control circuit 10M can latch a plurality of victim addresses for each bank of the DRAM chip 1.
  • the row control circuit 10M performs the refresh for the victim cell in addition to the normal refresh so as to make the refresh time longer than the refresh period in the normal refresh.
  • FIG. 55 is a timing chart showing an example of the (8K + 1) refresh operation in the row control circuit 10M according to the fourteenth embodiment.
  • 8,000 refresh commands are issued at intervals of about 8 ⁇ s within 64 ms in order to refresh 8,000 word lines in each bank.
  • a case is shown in which one word line is refreshed without adding normal refresh and victim refresh is added.
  • adding one victim refresh as shown in FIG. 55 will extend the refresh time (t REF ) from 64 ms to 64 ms + 8 ⁇ s.
  • the refresh time (t REF ) is 128 ms. Therefore, although it is necessary to increase the interrupt of victim refresh in order to lower RH failure stochastically, it causes an increase in refresh time.
  • row control circuit 10M has bank address buffers 70-1 to 70-3 and latches 39A-1 to 39A-8 for each bank, thereby simultaneously performing a victim refresh for a different victim address for each bank. Realize that.
  • FIG. 44 is a block diagram showing a configuration example of a part of the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 45 is a block diagram showing a configuration example of the row control circuit 10N according to the fifteenth embodiment.
  • the row control circuit 10N according to the fifteenth embodiment of FIGS. 44 and 45 is different from the row control circuit 10M according to the fourteenth embodiment of FIG. 42 in the following points.
  • a bank address buffer 70A is provided instead of the bank address buffer 70.
  • the bank address buffer 70A is controlled by the switch 76 controlled based on the Victim capture timing signal which is a timer signal from the timer circuit 41 compared with the bank address buffer 70, and from the latch 73 through the switch 76.
  • the circuit further comprises a latch 77 for latching the input bank address, and a switch 78 inserted between the address buffer 72 and the latch 78.
  • the bank address buffer 70A operates similarly to the row address buffer 20 or the like although the target address is different.
  • a refresh controller 21E is provided instead of the refresh controller 21.
  • the RH tolerance determination circuit 25 and the temperature sensor 26 are connected to the refresh controller 21E.
  • Bank address buffers 70A-1 to 70A-3 also output bank addresses BA ⁇ 2: 0> to the refresh controller 21E.
  • the row control circuit 10N latches the bank address for all of the plurality of victim addresses. Further, the row control circuit 10N executes the refresh for the victim cell within the same refresh cycle period at the time of the normal refresh. Alternatively, the row control circuit 10N executes activation of the bank performing normal refresh and the bank performing refresh of the victim cell at the minimum value of the interval of active commands or at least one row activation period by refresh. You may Furthermore, the row control circuit 10N may change the activation order of the banks performing the normal refresh according to the bank address performing the refresh on the victim cell.
  • FIG. 50 is a timing chart showing an example of the refresh operation in the row control circuit 10N (including 10O and 10P) according to the fifteenth embodiment (including 16 and 17).
  • FIG. 51 is a timing chart showing an operation example of 4K refresh operations in the row control circuit 10N (including 10O and 10P) according to the fifteenth embodiment (including 16 and 17).
  • FIG. 52 is a timing chart showing an operation example of a victim refresh using 4K refreshes in the row control circuit 10N (also including 10O and 10P) according to the fifteenth embodiment (including 16 and 17).
  • FIG. 53 is a timing chart showing an operation example of the address control in the victim refresh using the refresh of 4K times in the row control circuit 10N (also including 10O and 10P) according to the fifteenth embodiment (including 16 and 17).
  • FIG. 54 is a timing chart showing an operation example for indicating a stored row address (last row activation) in the row control circuit 10N (including also 10O and 10P) according to the fifteenth embodiment (including 16 and 17). is there. In FIG. 51, it is shown that the NOP In DRAM is inoperative.
  • the refresh operation must be performed at predetermined intervals within a predetermined period of time for all word lines 8 in DRAM chip 1. As shown in FIG. 50 as an example, in 1 Gb x 16 DDR3-SDRAM, it is necessary to refresh 8,000 word lines in each bank within 64 ms. Basically, a refresh command is issued from the outside to one word line every approximately 8 ⁇ s in order to uniformly perform the refresh operation.
  • the normal refresh address and the victim address are alternately switched by the selector 37 of FIG.
  • the victim addresses are physically adjacent addresses calculated from the address of a certain row access (see the victim address calculation circuit 53 in FIG. 8) latched in the latches 39A-1 to 39A8.
  • the circuit placed in the row control circuit 10N may be placed elsewhere in the DRAM chip 1 as an example.
  • the refresh controller 21E may change the frequency of the refresh for the victim cell in accordance with the RH resistance determined by the RH resistance determination circuit 25. Furthermore, when the normal refresh frequency is changed according to the temperature detected by the temperature sensor 26, the refresh frequency for the victim cell may be changed.
  • FIG. 55 is a timing chart showing an operation example of (8K + 1) refresh operations in the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 56 is a timing chart showing a first operation example of power distribution by bank control at the time of refresh operation in the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 57 is a timing chart showing a second operation example according to power distribution by bank control at the time of refresh operation in the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 58 is a timing chart showing a first operation example according to bank control at the time of refresh in which the victim refresh is taken in the row control circuit 10N according to the fifteenth embodiment.
  • FIG. 59 is a timing chart showing a second operation example according to bank control at the time of refresh in which the victim refresh is taken in the row control circuit 10N according to the fifteenth embodiment.
  • a refresh operation is basically performed on all banks by one refresh command (at least without exception in the DDR3-SDRAM mentioned as an example).
  • the refresh period (t RFC ) is 110 ns.
  • t RFC the refresh period
  • one word line can be refreshed at 45 ns (which is equal to or less than a predetermined minimum value t RCmin and its neighboring value)
  • power consumption is as shown in FIG. 56 as an example. It can be distributed. The distribution method is not specified in FIG. 56 for each clock, but may be another method such as FIG. 57 for each half clock.
  • FIG. 57 shows an example where victim refresh is incorporated in bank control at the time of refresh.
  • the victim refresh is not always performed every time, and can be included once in a plurality of refreshes.
  • the victim refresh is not necessarily the first in the refresh cycle (t RFC), if the refresh period (t RFC) in may be performed at any timing.
  • t RFC refresh period
  • the number of victim refreshes is not limited to once as long as it is completed within the refresh cycle (t RFC ). In addition, it is not necessary to shift the timings between the victim refreshes or between the victim refresh and the normal refresh unless they are in the same bank.
  • FIG. 46 is a block diagram showing a configuration example of the row control circuit 10O according to the sixteenth embodiment.
  • the row control circuit 100 according to the sixteenth embodiment shown in FIG. 46 is different from the row control circuit 10N according to the fifteenth embodiment shown in FIG. 45 in the following points.
  • a pseudo random number generation circuit 48 and a victim determination circuit 49 are provided instead of the timer circuit 41.
  • the difference will be described in detail.
  • the pseudo random number generation circuit 48 generates a pseudo random number based on a predetermined initial value and outputs the pseudo random number to the victim determination circuit 49.
  • the victim determination circuit 49 determines whether or not the row address RA from the address buffer 35 matches the pseudo random number, and when they match, generates and outputs a Victim capture timing signal which is a timer signal.
  • the resistance to RH failure varies depending on the rule of the semiconductor manufacturing process, the word line voltage, or the individual difference.
  • the RH resistance of the DRAM can be improved.
  • the victim refresh interrupt frequency required to stochastically avoid RH failure depends on the RH resistance of the DRAM.
  • execution of victim refresh has side effects such as increase in power consumption or refresh period, it has a function to adjust the execution frequency of victim refresh according to the RH resistance of individual DRAMs, and the above-mentioned side effects Can be realized.
  • the victim address is latched at timings not fixed with respect to the refresh, or latched at random timings. Specifically, it is determined whether or not the row address RA matches the pseudo random number, and when the row address RA matches, the Victim capture timing signal which is a timer signal is generated to determine the victim address, and the victim cell is determined. By changing the refresh frequency, it is possible to prevent an increase in power consumption or an increase in the refresh period.
  • FIG. 47 is a block diagram showing a configuration example of the row control circuit 10P according to the seventeenth embodiment.
  • the row control circuit 10P according to the seventeenth embodiment shown in FIG. 47 differs from the row control circuit 10N according to the fifteenth embodiment shown in FIG. 45 in the following points.
  • (1) A victim determination circuit 49 is provided in place of the timer circuit 41.
  • the difference will be described in detail.
  • the victim determination circuit 49 counts the lower 3 bits of the row address RA output from the address buffer 35, and determines it as a victim refresh address when the count value becomes 0 or the maximum value, for example. , Victim generate timing signal. That is, the row control circuit 10P latches a row address designated by a predetermined refresh address as the victim address. Thereby, the same effects as those of the sixteenth embodiment are obtained.
  • FIG. 48 is a block diagram showing a configuration example of the row control circuit 10Q according to the eighteenth embodiment.
  • the row control circuit 10Q according to the eighteenth embodiment shown in FIG. 48 is different from the row control circuit 10O according to the sixteenth embodiment shown in FIG. (1) Latches 39B-1 to 39B-8 based on individual match signals ⁇ 7: 0> indicating whether a plurality of addresses latched in latches 39B-1 to 39B-8 individually coincide with each other.
  • the refresh controller 21 does not include the RH tolerance determination circuit 25 and the temperature sensor 26. Hereinafter, the difference will be described in detail.
  • match address count determination circuit 81 determines the number of identical addresses in which a plurality of addresses latched in latches 39B-1 to 39B-8 match each other based on individual match signals ⁇ 7: 0>. Is counted by the counter, and the coincidence determination signal ⁇ 7: 0> indicating the coincidence judgment address is generated and output to the latches 39B-1 to 39B-8, which indicates the largest identical address whose count value is the largest. That is, the coincidence address count determination circuit 81 is characterized in that the same maximum number of victim addresses having the largest number of coincidences among the plurality of victim addresses to be latched is the victim address to be refreshed as the victim cell. There is.
  • a counter that latches a plurality of row addresses and counts the number of addresses if they are the same address, and by performing a victim refresh on the address stored most frequently, a word suspected of being a victim cell more
  • the refresh of memory cell 6 connected to line 8 is realized.
  • the match address count determination circuit 81 determines the row address stored most frequently as the target address, and generates a victim address based on the address. Thus, unnecessary refresh can be eliminated to prevent an increase in power consumption or refresh period.
  • FIG. 49 is a block diagram showing a configuration example of the row control circuit 10R according to the nineteenth embodiment.
  • the row control circuit 10R according to the nineteenth embodiment shown in FIG. 49 differs from the row control circuit 10 according to the first embodiment shown in FIG. 8 in the following points.
  • (1) Using the Normal / Autoref switching signal from the refresh controller 21 as a signal for degenerating the row address RA ⁇ 12> instead of the row decoder 54, the victim address calculated by the victim address calculation circuit 53 is A row decoder 54A is provided which generates a row address by degenerating and decoding.
  • the row decoder 54A degenerates the row address RA ⁇ 12> at the time of auto-refreshing, and is controlled so that, for example, the double word line 8 is selected at the time of auto-refreshing (see FIG. 51). That is, the row control circuit 10R reduces the number of normal refreshes by increasing the number of word lines to be refreshed in comparison with the number of word lines to be normally refreshed in the normal refresh, and Control is made to interrupt the refresh for the victim cell during the reduced refresh time period. Thus, unnecessary refresh can be eliminated to prevent an increase in power consumption or refresh period.
  • the semiconductor memory device of the present invention it is possible to prevent the same kind of refresh failure as that of the prior art without significantly increasing the number of circuits as compared with the prior art.

Landscapes

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Abstract

ＤＲＡＭなどの半導体記憶装置において、ロウハンマー問題を解決するために、半導体記憶装置に対するアクティブコマンドの発行時におけるターゲットアドレスもしくはそのターゲットアドレスでメモリセルのデータに対して影響を受けるビクティムセルのロウアドレスを、所定のロウアドレスラッチ方法によりビクティムアドレスとしてラッチし、当該ビクティムアドレスを有するビクティムセルに対して、リフレッシュコマンドの発行時に所定のリフレッシュ方法でリフレッシュするロウ制御回路を備える。

Description

半導体記憶装置
　本発明は、例えばダイナミックアクセスメモリ（以下、ＤＲＡＭという）などの、半導体集積回路等で構成された半導体記憶装置に関する。本発明は特に、同一のワード線（ＷＬ）を複数回選択するときに隣接するワード線につながるメモリセルの電荷が抜け読み出し不良を起こす（ディスターブ又はロスする）症状（ロウハンマー（Ｒｏｗ　Ｈａｍｍｅｒ（ＲＨ））不良といい、その問題をロウハンマー問題という）に対して、オートリフレッシュコマンド時に対象となりうるワード線（ＷＬ）のリフレッシュ（Ｒｅｆ）を実施することで不良の発現を防止することに関する。
　代表的な半導体メモリデバイスであるＤＲＡＭは、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御する制御回路からは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュ周期（例えば６４ｍｓ）の期間に全てのワード線が必ず１回リフレッシュされる頻度で制御回路から発行される。
特開２０１１－２５８２５９号公報 特開２０１６－０１８５７８号公報 特開２０１１－０５１４８９号公報 特開２０１２－０３８４００号公報
　しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュ周期未満に低下すると、１リフレッシュ周期の期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
　この問題点を解決するために、例えば特許文献２、３では、それぞれ各ワード線にアクセス回数をカウントする機構を備え、規定数を超えたときに隣接するワード線をリフレッシュする方法が開示されている。この方法では、各ワード線それぞれにカウンタ回路が必要となり回路規模が大きくなることが課題であった。例えば、仮に３８ｎｍルールのＤＲＡＭプロセスの周辺基準で８１９２ＷＬ×６４Ｋ回の回数をカウントする記憶素子をＳＲＡＭで準備した場合、ＳＲＡＭのコアの部分だけで７３０μｍ×５２０μｍ程度のスペースが必要となる。これに加えて、制御用周辺回路も必要となるため膨大な領域が必要となり、チップサイズの増加は必須であった。
　本発明の目的は以上の問題点を解決し、アクセス履歴により情報保持特性の低下したメモリセルのリフレッシュ不良を防止することができる半導体記憶装置を提供する。
　本発明の一態様にかかる半導体記憶装置は、半導体記憶装置に対するアクティブコマンドの発行時におけるターゲットアドレスもしくはそのターゲットアドレスでメモリセルのデータに対して影響を受けるビクティムセルのロウアドレスを、所定のロウアドレスラッチ方法によりビクティムアドレスとしてラッチし、当該ビクティムアドレスを有するビクティムセルに対して、リフレッシュコマンドの発行時に所定のリフレッシュ方法でリフレッシュするロウ制御回路を備えたことを特徴とする。
　本発明に係る半導体記憶装置によれば、従来技術に比較して大幅な回路の増加を伴うことなく、先行特許と同等のリフレッシュ不良を防止できる。
本発明の一実施形態にかかるＤＲＡＭチップ１とその周辺回路を含むデータ処理装置の構成例を示すブロック図である。 図１のＤＲＡＭにおいて不良確率の計算結果を示す表である。 図１のＤＲＡＭにおいて、全体のアドレス計数値に対する他のアドレス計数値の比率に対する不良確率を示すグラフである。 図１のＤＲＡＭにおいて、１リフレッシュ周期の図式構成例を示す図である。 図１のＤＲＡＭにおいて、１リフレッシュ周期の別の図式構成例を示す図である。 図１のＤＲＡＭにおいて、１０年間のはずれ確率の計算結果を示す表である。 実施形態１にかかるＤＲＡＭのロウ制御回路１０の一部の構成例を示すブロック図である。 図７のロウ制御回路１０の構成例を示すブロック図である。 図８のビクティムアドレス計算回路５３の構成例を示すブロック図である。 図９のビクティムアドレス計算回路５３の動作を示す真理値表である。 実施形態１にかかるロウ制御回路１０の動作を示すタイミングチャートである。 図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第１の動作例を示すタイミングチャートである。 図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第２の動作例を示すタイミングチャートである。 図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第３の動作例を示すタイミングチャートである。 図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第４の動作例を示すタイミングチャートである。 実施形態１にかかるロウ制御回路１０の動作例を示すタイミングチャートである。 実施形態２にかかるＤＲＡＭのロウ制御回路１０Ａの一部の構成例を示すブロック図である。 実施形態３にかかるＤＲＡＭのロウ制御回路１０Ｂの一部の構成例を示すブロック図である。 実施形態４にかかるＤＲＡＭのロウ制御回路１０Ｃの一部の構成例を示すブロック図である。 実施形態５にかかるＤＲＡＭのロウ制御回路１０Ｄの一部の構成例を示すブロック図である。 実施形態６にかかるＤＲＡＭのロウ制御回路１０Ｅの一部の構成例を示すブロック図である。 実施形態７にかかるＤＲＡＭのロウ制御回路１０Ｆの一部の構成例を示すブロック図である。 実施形態８にかかるＤＲＡＭのロウ制御回路１０Ｇの一部の構成例を示すブロック図である。 実施形態９にかかるＤＲＡＭのロウ制御回路１０Ｈの一部の構成例を示すブロック図である。 実施形態１０にかかるＤＲＡＭのロウ制御回路１０Ｉの一部の構成例を示すブロック図である。 実施形態１１にかかるＤＲＡＭのロウ制御回路１０Ｊの一部の構成例を示すブロック図である。 実施形態１２にかかるＤＲＡＭのロウ制御回路１０Ｋの一部の構成例を示すブロック図である。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後にアクティブコマンドを取り込みラッチし、次のオートリフレッシュまでラッチし続ける場合において、タイマ周期が所定値よりも短い場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後にアクティブコマンドを取り込みラッチし、次のオートリフレッシュまでラッチし続ける場合において、タイマ周期が所定値よりも長い場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後に最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合において、タイマ周期が所定値よりも短い場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後に最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合において、タイマ周期が所定値よりも長い場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、アドレス取込周期がオートリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの後１回目のトリガ信号が有効である場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、アドレス取込周期がオートリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの直前までトリガ信号が有効である場合の動作例を示すタイミングチャートである。 実施形態５にかかるロウ制御回路１０Ｄにおいて、アドレス取込周期がビクティムリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの後１回目のトリガ信号が有効である場合の動作例を示すタイミングチャートである。 実施形態５にかかるロウ制御回路１０Ｄにおいて、アドレス取込周期がビクティムリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの直前までトリガ信号が有効である場合の動作例を示すタイミングチャートである。 実施形態６～８にかかるロウ制御回路１０Ｅ，１０Ｆ，１０Ｇにおいて、ビクティムリフレッシュイネーブル時における動作例を示すタイミングチャートである。 実施形態６～８にかかるロウ制御回路１０Ｅ，１０Ｆ，１０Ｇにおいて、ビクティムリフレッシュディスエーブル時における動作例を示すタイミングチャートである。 実施形態９にかかるロウ制御回路１０Ｈにおける第１の動作例を示すタイミングチャートである。 実施形態９にかかるロウ制御回路１０Ｈにおける第２の動作例を示すタイミングチャートである。 実施形態１０～１２にかかるロウ制御回路１０Ｉ，１０Ｊ，１０Ｋにおける第１の動作例を示すタイミングチャートである。 実施形態１０～１２にかかるロウ制御回路１０Ｉ，１０Ｊ，１０Ｋにおける第２の動作例を示すタイミングチャートである。 実施形態１０～１２にかかるロウ制御回路１０Ｉ，１０Ｊ，１０Ｋにおける第３の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチした後、次のオートリフレッシュでロウアドレスをラッチし続ける場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチし続ける動作期間Ｔ１１と、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチする動作を常時続ける動作期間Ｔ１２とを交互に実行するときの動作例を示すタイミングチャートである。 実施形態１３にかかるロウ制御回路１０Ｌの一部の構成例を示すブロック図である。 実施形態１４にかかるロウ制御回路１０Ｍの一部の構成例を示すブロック図である。 実施形態１４にかかるロウ制御回路１０Ｍの構成例を示すブロック図である。 実施形態１５にかかるロウ制御回路１０Ｎの一部の構成例を示すブロック図である。 実施形態１５にかかるロウ制御回路１０Ｎの構成例を示すブロック図である。 実施形態１６にかかるロウ制御回路１０Ｏの構成例を示すブロック図である。 実施形態１７にかかるロウ制御回路１０Ｐの構成例を示すブロック図である。 実施形態１８にかかるロウ制御回路１０Ｑの構成例を示すブロック図である。 実施形態１９にかかるロウ制御回路１０Ｒの構成例を示すブロック図である。 実施形態１５～１７にかかるロウ制御回路１０Ｎ，１０Ｏ，１０Ｐにおいて、リフレッシュの動作例を示すタイミングチャートである。 実施形態１５～１７にかかるロウ制御回路１０Ｎ，１０Ｏ，１０Ｐにおいて、４Ｋ回のリフレッシュの動作例を示すタイミングチャートである。 実施形態１５～１７にかかるロウ制御回路１０Ｎ，１０Ｏ，１０Ｐにおいて、４Ｋ回のリフレッシュを用いたビクティムリフレッシュの動作例を示すタイミングチャートである。 実施形態１５～１７にかかるロウ制御回路１０Ｎ，１０Ｏ，１０Ｐにおいて、４Ｋ回のリフレッシュを用いたビクティムリフレッシュにおけるアドレス制御の動作例を示すタイミングチャートである。 実施形態１５～１７にかかるロウ制御回路１０Ｎ，１０Ｏ，１０Ｐにおいて、格納されるロウアドレス（最後のロウ活性）を示すための動作例を示すタイミングチャートである。 実施形態１４にかかるロウ制御回路１０Ｎにおいて、（８Ｋ＋１）回のリフレッシュの動作例を示すタイミングチャートである。 実施形態１５にかかるロウ制御回路１０Ｎにおいて、リフレッシュ動作時のバンク制御による電力分散にかかる第１の動作例を示すタイミングチャートである。 実施形態１５にかかるロウ制御回路１０Ｎにおいて、リフレッシュ動作時のバンク制御による電力分散にかかる第２の動作例を示すタイミングチャートである。 実施形態１５にかかるロウ制御回路１０Ｎにおいて、ビクティムリフレッシュを取り入れたリフレッシュ時のバンク制御にかかる第１の動作例を示すタイミングチャートである。 実施形態１５にかかるロウ制御回路１０Ｎにおいて、ビクティムリフレッシュを取り入れたリフレッシュ時のバンク制御にかかる第２の動作例を示すタイミングチャートである。 実施形態１及び２にかかるロウ制御回路１０，１０Ａにおいて、リフレッシュコマンドの発行直前でアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用ビクティムアドレスとなる場合の動作例を示すタイミングチャートである。 実施形態２にかかるロウ制御回路１０Ａにおいて、リフレッシュコマンドの発行直後のアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用アドレスになる場合の動作例を示すタイミングチャートである。 実施形態２にかかるロウ制御回路１０Ａにおいて、リフレッシュコマンドの発行後、所定回数（例えば２回）のアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用アドレスになる場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ周期から演算された結果で発生するパルスを受信し、その後に来るアクティブコマンドでビクティムリフレッシュ用アドレスをラッチし、オートリフレッシュコマンドのタイミングまで当該アドレスをラッチする場合の動作例を示すタイミングチャートである。 実施形態１、６、７、８にかかるロウ制御回路１０，１０Ｅ，１０Ｆ，１０Ｇにおいて、タイマ周期から演算された結果で発生するパルスを受信し、その後に来るアクティブコマンドに基づいてビクティムリフレッシュ用アドレスをラッチし、ビクティムリフレッシュを実行した後のアクティブコマンドのタイミングまでラッチする場合の動作例を示すタイミングチャートである。 実施形態９にかかるロウ制御回路１０Ｈにおいて、テストモード等によりＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号が常にビクティムリフレッシュを選択している場合の動作例を示すタイミングチャートである。 実施形態１にかかるロウ制御回路１０において、タイマ周期が例えば温度変化、電圧の変化もしくはタイマ内部のカウンタ等により自動的に変動する場合の動作例を示すタイミングチャートである。 実施形態４にかかるロウ制御回路１０Ｃにおいて、オートリフレッシュ毎にラッチしたビクティムアドレスの保持方法を切り替える場合の動作例を示すタイミングチャートである。 実施形態１３にかかるロウ制御回路１０Ｌにおいて、連続的なリフレッシュ時に順次ビクティムリフレッシュを実行する場合の動作例を示すタイミングチャートである。
　本発明の実施形態について以下に説明する。なお、図面において、同様の構成要素については同一の符号を付して、詳細説明を省略する。
　図１は本発明の一実施形態にかかるＤＲＡＭチップ１とその周辺回路を含むデータ処理装置の構成例を示すブロック図である。図１のデータ処理装置は、ＤＲＡＭチップ１、メモリコントローラ１０１、及びプロセッサ１０２を備える。
　ＤＲＡＭチップ１は、メモリセルアレイ２、ロウ制御回路１０、内部信号発生回路１１、データ処理回路１２、データ入出力回路１３、内部データバス１４，１５、及び外部データ入出力ピン１６を備える。ここで、メモリセルアレイ２は、複数のメモリセル６、複数のビット線７、センスアンプ回路４、複数のワード線８、複数のコラム選択線９、ワード線デコード回路３、及びコラム選択線デコード回路５を備える。
　メモリコントローラ１０１は、プロセッサ１０２の制御下で、ＤＲＡＭチップ１にコマンド、アドレス、及びクロックを送信し、ＤＲＡＭチップ１との間でデータ信号を送受信する。内部信号発生回路１１はメモリコントローラ１０１からのコマンド等を内部コマンド等の内部信号に変換して発生してロウ制御回路１０に出力し、データ制御用クロックをデータ処理回路１２に出力する。ロウ制御回路１０は、変換された内部信号に基づいてコラム制御信号をコラム選択線デコード回路５に出力するとともに、ロウ制御信号（ロウアドレス）を発生してワード線デコード回路３に出力する。
　複数のメモリセル６は、互いに直交する複数のビット線７及び複数のワード線８に沿って格子形状で配列される。各ワード線８に沿って配列された各メモリセル６は、ワード線８の活性又は非活性の状態に応じて動作するスイッチング素子によって、各ビット線７にそれぞれ接続又は切断される。センスアンプ回路４は、複数のビット線７にそれぞれ接続された複数のセンスアンプを含む。複数のコラム選択線９は、センスアンプ回路４内の複数のセンスアンプのうちの１つを選択する。ワード線デコード回路３は、ロウ制御回路１０から送られるアドレスをワード線の位置にデコードして、複数のワード線８のうちの１つ又は複数を選択する。コラム選択線デコード回路５は、ロウ制御回路１０から送られるアドレスをコラム選択線９の位置にデコードして、複数のコラム選択線９のうちの１つ又は複数を選択する。なお、図１では、図示の簡単化のために、１つのメモリセル６、１本のビット線７、１本のワード線８、及び１本のコラム選択線９のみを示す。
　データ入出力回路１３は、外部データ入出力ピン１６を介してメモリコントローラ１０１との間でデータ信号を送受信し、さらに、内部データバス１５、データ処理回路１２、及び内部データバス１４を介して、センスアンプ回路４内の各センスアンプとの間でデータ信号を送受信する。
　以上のように構成されたＤＲＡＭチップ１及びその周辺回路において、データを格納するメモリセル６の少量の電荷は、ロウアクセスによりワード線８が活性されることで、ビット線７に接続され、プリチャージ信号ＰＲＥに基づいてビット線７がプリチャージされデータの電荷に対応するセンス電圧が読み出されてセンスアンプ回路４に伝送された後、論理的な１もしくは０に増幅される。その後、コラムアクセスによりコラム選択線９が活性されることで、ロウアクセスで活性されたデータを蓄えるセンスアンプ回路４の一部が選択され、データ処理回路１２、データ入出力回路１３及び外部データ入出力ピン１６を通して外部回路のメモリコントローラ１０１に読み出される。また逆に、外部のデータはコラム選択線９で指定されたセンスアンプ回路４に書き込まれ、ワード線８が活性されたメモリセル６に対してビット線７を通じて格納される。なお、メモリセル６へ格納されたデータは時間と共に揮発するため、定期的にリフレッシュ（Ｒｅｆ）と呼ばれる動作で揮発した量のデータを補う必要がある。通常のワード線活性時に必要とされるアドレスは、図１のロウ制御回路１０にて発生され、またリフレッシュされるべきアドレスはリフレッシュコントローラ１０（図７）より発生され、メモリセルアレイ２へと供給される。リフレッシュ動作はＤＲＡＭチップ１内のすべてのワード線８が既定の時間内に規定の間隔で行われる必要がある。
　以上のように構成された実施形態にかかるＤＲＡＭチップ１において、ロウ制御回路１０は、以下の構成を有することを特徴としている。
（１）オートリフレッシュカウンタ３６（図７）を含み、オートリフレッシュコマンドの発行時に当該オートリフレッシュカウンタ３６の計数値に従って、ＤＲＡＭチップ１に対してリフレッシュを実行する。
（２）オートリフレッシュ入る前のアクティブコマンド（ＡＣＴコマンド）を受信したときのロウアドレスを、アドレスバッファ３２からスイッチ３３、ラッチ３４及びスイッチ３８を介してラッチ３９（図７）においてラッチし、アクティブコマンドの発行時にラッチしたロウアドレスにより格納データに対して影響を受ける（データのディスターブ又はロスを受ける）メモリセル６（以下、ビクティムセルという）に対して、オートリフレッシュコマンドの発行時にオートリフレッシュカウンタのアドレスのリフレッシュ動作の後、もしくはその代わりにリフレッシュを実行する回路を備え、ビクティムセルをリフレッシュ動作させることでリフレッシュ不良の出現を抑える。
　すなわち、本実施形態にかかるＤＲＡＭチップ１では、特許文献２，３のようにアクセスした各ワード線毎にアクセス回数をカウントすることをやめ、オートリフレッシュコマンドから次のオートリフレッシュコマンドが入るまでの期間にあるアクティブコマンドで選択されたあるワード線８により各データに対する影響を受けるワード線８に対して追加のリフレッシュを行うことを特徴としている。あるアクティブコマンド時のロウアドレスを少なくとも１つラッチすればよいので、増加する構成要素は非常に少なくチップサイズへの影響はほとんどない。
　まず、本発明の実施形態にかかる基本的な概念について以下、説明する。
（１）オートリフレッシュに入る前に、メモリコントローラ１０１から入力されるアクティブコマンドの発行時のロウアドレス（データを書き込み又は読み出しするロウアドレスであり、「ターゲットアドレス」ともいう）を、アドレスバッファ３２からスイッチ３３、ラッチ３４及びスイッチ３８を介してラッチ３９（図７）においてラッチしておく。
（２）オートリフレッシュコマンドの発行時に、オートリフレッシュの対象ロウアドレスとは別に上記ラッチ３９にラッチしたロウアドレス（被害者のアドレスという意味で、「ビクティムアドレス」という）で影響を受けるビクティムセルに対してリフレッシュ（以下、ビクティムリフレッシュという）を実行する。
（３）ラッチ３９にラッチされたロウアドレスが何度も選択され不具合を引き起こす可能性のあるビクティムアドレスであれば、ビクティムセルに対するリフレッシュがこの時点で完了し誤動作を防止することができる。
（４）ここで、ラッチ３９にラッチされたロウアドレスが対象のビクティムアドレスでない場合、この時点ではビクティムセルに対するリフレッシュは完了していない。
（５）不良が引き起こるまでにこのサイクルは何度も来るのでその都度このビクティムセルに対するリフレッシュの機会が訪れる。このため確率的にこの方法でほぼ１００％このビクティムセルのリフレッシュは実行され、不具合は回避することが可能となる。
　実際にこの不具合が発生する確率（不良が引き起こされる回数まで同じロウアドレスが選択され、その間上記のシーケンスで一度もこのアドレスがラッチされない確率）を以下の計算例において求める。
計算例１．
　設定条件は以下の通りである。
（１）複数回選択されるアドレスの選択回数上限（ＲＨ許容回数）＝１００Ｋ回；
（２）オートリフレッシュ周期ｔＲＥＦＩ＝７．８μｓ；
（３）オートリフレッシュ時間ｔＲＦＣ＝３００ｎｓ；
（４）アクティブコマンド間隔ｔＲＣｍｉｎ＝４５ｎｓ。
　当該設定条件の場合において、１オートリフレッシュ周期ｔＲＥＦＩの中に入れられるアクティブコマンドの数Ｎは次式で表される。
Ｎ＝（７．８μｓ－３００ｎｓ）／４５ｎｓ＝１６７回
　このとき、すべてのアクティブコマンドにおける入力アドレスが同じ場合、このサイクルにおけるラッチアドレスが違うものになる確率は０％となる。このとき、上限に達するまでに訪れるビクティムリフレッシュの機会Ａ（回数）は次式で表される。
Ａ＝１００Ｋ／１６７＝５９８．８
　従って、全体の不良確率は０５９８．８＝０％となる。
計算例２．
　１アドレスのみ異なる場合、このサイクルにおけるラッチアドレスが違うものになる確率Ｂは次式で表される。
Ｂ＝１／１６７
　このとき、選択回数上限（ＲＨ許容回数）に達するまでに訪れるビクティムリフレッシュの機会Ａ（回数）は次式で表される。
Ａ＝１００Ｋ／（１６７－１）＝６０２．４
　従って、全体の不良確率は次式で表される。
（１／１６７）６０２．４＝０％
計算例３．
　複数Ｋａ個のアドレスのみ異なる場合、このサイクルにおけるラッチアドレスが違うものになる確率は全体のアクティブコマンド回数Ｎから１を引いたものと、Ｋａ個から１個引いたもの（すでに抽選で異なるアドレスを選んだ状態）の組み合わせ数で求められるので、Ｎ－１ＣＫａ－１通りある。ここで、全体の組み合わせは、ＮＣＫａ通りである。
　従って、１オートリフレッシュ周期ｔＲＥＦＩ中の異なるアドレスを選択する確率Ｂは次式で表される。
Ｂ＝（Ｎ－１ＣＫａ－１）／（ＮＣＫａ）
　Ｋａ個の異なるアドレスがあるときの複数回選択されるアドレスがその選択回数上限（ＲＨ許容回数）に到達するまでに来るオートリフレッシュの回数Ａは次式で表される。
Ａ
＝（ＲＨ許容回数）／（Ｎ－Ｋａ）
＝１０００００／（１６７－Ｋａ）
　全体の確率Ｂは次式で表される。
ＢＡ
＝（（Ｎ－１ＣＫａ－１）／（ＮＣＫａ））１０００００／（１６７－Ｋａ）
　この式により求められる確率を図２及び３に示す。ここでの条件は以下の通りである。
（１）ＲＨ許容回数＝１００Ｋ回；
（２）オートリフレッシュ周期ｔＲＥＦＩ＝７．８μｓ；
（３）アクティブコマンド間隔ｔＲＣ＝４５ｎｓ；
（４）オートリフレッシュ周期ｔＲＥＦＩにおけるアクティブコマンドの計数値＝１６７回。
　図２は図１のＤＲＡＭにおいて不良確率の計算結果を示す表であり、図３は図１のＤＲＡＭにおいて、全体のアドレス計数値に対する他のアドレス計数値の比率に対する不良確率を示すグラフである。図２以降の図面等において、「ＸＥ－Ｙ」はＸの－Ｙ乗を示す。図２及び図３から明らかなように、すべての組み合わせにおいて１０年でもほぼ０％の不良発生確率になっていることがわかる。ちなみにオートリフレッシュ回数Ａが８１９２回を超えると、通常のオートリフレッシュによりビクティムアドレスのリフレッシュも実行されるので不良は起こらなくなる。
　次いで、一般的な確率への拡張について以下に説明する。
　上記の計算結果によれば、異なるアドレスの数Ｋａが大きくなると確率が上昇していることがわかる。このことからリフレッシュが完了するまでの期間において以下の場合に不良となる確率が最大になると考えられる。
　ここで、
ｒ：同一アドレス選択上限回数；
ｎ：リフレッシュ完了までにアクティブコマンドを発行できる最大回数；
ｖ：ビクティムアドレスのリフレッシュ回数；
とすると、図４の図式が成り立つ。この割合のとき、違うアドレスの数が最大でかつ同一アドレスの選択上限回数も満たされる。これは図５の図式で表すことができる。
　図５を計算例１の数式に当てはめていくと以下の通りである。
Ｎ＝オートリフレッシュ周期ｔＲＥＦＩ間に入力できるアクティブコマンド数＝ｎ／ｖ
Ｋ＝オートリフレッシュ周期ｔＲＥＦＩ間の異なるアドレスの数＝（ｎ－ｒ）／ｖ
Ａ＝ビクティムアドレスのリフレッシュを実行する機会回数＝ｖ
Ｂ＝オートリフレッシュ周期ｔＲＥＦＩ中に異なるアドレスを選択する確率
＝（Ｎ－１ＣＫａ－１）／（ＮＣＫａ）
＝（ｎ／ｖ－１）Ｃ（ｎ／ｖ－ｒ／ｖ－１）／（ｎ／ｖ）Ｃ（ｎ－ｒ）／ｖ
＝（ｎ／ｖ－１）！／｛（ｎ／ｖ－１－ｎ／ｖ＋ｒ／ｖ＋１）！×（ｎ／ｖ－ｒ／ｖ－１）！｝／｛（ｎ／ｖ）！／（ｎ／ｖ－ｎ／ｖ＋ｒ／ｖ）！／（ｎ／ｖ－ｒ／ｖ）！｝
＝（ｎ／ｖ－１）！／（ｒ／ｖ）！／（ｎ／ｖ－ｒ／ｖ－１）！／（ｎ／ｖ）！×（ｒ／ｖ）！×（ｎ／ｖ－ｒ／ｖ）！
＝｛（ｎ／ｖ－１）×（ｎ／ｖ－２）×…×２×１｝／｛（ｎ／ｖ－ｒ／ｖ－１）×（ｎ／ｖ－ｒ／ｖ－２）×…×２×１｝／｛ｎ／ｖ×（ｎ／ｖ－１）×（ｎ／ｖ－２）×…×２×１｝×｛（ｎ／ｖ－ｒ／ｖ）×（ｎ／ｖ－ｒ／ｖ－１）×（ｎ／ｖ－ｒ／ｖ－２）×…×２×１｝
＝（ｎ／ｖ－ｒ／ｖ）／（ｎ／ｖ）
＝（ｎ－ｒ）／ｎ
　ここで、全体で不良となる確率は次式で表される。
ＢＡ＝｛（ｎ－ｒ）／ｎ｝ｖ
　この式で図６の条件でのはずれ続ける確率を求めると、図６のようになり、不良確率は十分に小さいことがわかる。なお、図６において、スキップは４回に１回のビクティムアドレスのリフレッシュを実行する。
　図６の計算は、４回のオートリフレッシュに対して、１回のビクティムセルに対するリフレッシュを実行した場合の結果であって、毎回リフレッシュを実行しなくても十分な結果になっていることがわかる（実施形態１、図６０参照）。
実施形態１．
　図７は実施形態１にかかるＤＲＡＭのロウ制御回路１０の一部の構成例を示すブロック図である。また、図８は図７のロウ制御回路１０の構成例を示すブロック図であり、図９は図８のビクティムアドレス計算回路５３の構成例を示すブロック図である。さらに、図１０は図９のビクティムアドレス計算回路５３の動作を示す真理値表である。
　図７及び図８において、ロウ制御回路１０は、ロウアドレスバッファ２０と、リフレッシュコントローラ２１と、タイマ回路４１と、図８の回路とを備える。ロウアドレスバッファ２０は、アドレスパッド３１と、アドレスバッファ３２と、スイッチ３３と、ラッチ３４と、アドレスバッファ３５と、オートリフレッシュカウンタ３６と、セレクタ３７と、スイッチ３８と、ビクティムアドレス用ラッチ３９とを備える。図８の回路において、例えば１３個のロウアドレスバッファ２０－１～２０－１３に対して、ロウ冗長判定回路５１と、ロウアドレス発生回路５２と、ビクティムアドレス計算回路５３と、ロウデコーダ５４とを備える。
　図７において、リフレッシュコントローラ２１は詳細後述する各タイミングにおいて、
（１）オートリフレッシュを指示するオートリフレッシュコマンドを発生してオートリフレッシュカウンタ３６に出力し、
（２）通常動作と、オートリフレッシュ動作とを選択的に切り替えて指示するためのＮｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号を発生してスイッチ３３に出力し、
（３）オートリフレッシュ動作と、ビクティムアドレスに対するリフレッシュ動作とを選択的に切り替えて指示するためのＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号を発生してセレクタ３７に出力する。
　メモリコントローラ１０１からの指定アドレスは、アドレスパッド３１を介して入力され、メモリコントローラ１０１からのアクティブ（ＡＣＴ）コマンド（なお、アクティブコマンドによる信号をアクティブ（ＡＣＴ）信号という）に基づいてアドレスバッファ３２において一時的に格納された後、スイッチ３３を介してラッチ３４にてラッチされる。スイッチ３３は、通常動作を指示するＮｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号に基づいて、アドレスバッファ３２のアドレスをラッチ３４に出力してラッチさせる。また、スイッチ３３は、オートリフレッシュ動作を指示するＮｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号に基づいて、セレクタ３７からのアドレスをラッチ３４に出力してラッチさせる。
　ラッチ３４からのアドレスはアドレスバッファ３５を介して内部ロウアドレスＲＡとして出力されるとともに、スイッチ３８を介してラッチ３９にラッチされる。スイッチ３８は、所定の周期でＶｉｃｔｉｍ取込タイミング信号を発生するタイマ回路４１からのＶｉｃｔｉｍ取込タイミング信号が示すタイミングでラッチ３４でラッチされたアドレスを取り込んで、ラッチ３９にビクティムアドレスとしてラッチさせる。ラッチ３９からのアドレスはセレクタ３７及びスイッチ３３を介してラッチ３４に出力される。
　オートリフレッシュカウンタ３６はアップカウンタを含み、リフレッシュコントローラ２１からのオートリフレッシュコマンドに基づいて計数値をインクリメントし、その計数値のデータを、セレクタ３７を介してスイッチ３３に出力する。セレクタ３７は、リフレッシュコントローラ２１からの、オートリフレッシュ動作を指示するＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号に基づいて、オートリフレッシュカウンタ３６からのデータを選択してスイッチ３３に出力する一方、ビクティムリフレッシュ動作を指示するＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号に基づいて、ラッチ３９からのアドレスを選択してスイッチ３３に出力する。
　図８において、ロウアドレスバッファ２０－１～２０－１３からの１３個のロウアドレスＲＡ＜１２：０＞はロウ冗長判定回路５１及びロウアドレス発生回路５２に入力される。ロウ冗長判定回路５１は例えば特許文献４において開示された公知の回路であって、予め格納された情報に基づいて、入力されるロウアドレスが冗長であるか否かを判定し、置換元ロウアドレス情報であるロウアドレスＳＲＡ＜５：０＞をロウアドレス発生回路５２に出力する。ロウアドレス発生回路５２は入力されるロウアドレスＲＡ＜１２：０＞とロウアドレスＳＲＡ＜５：０＞とに基づいて、使用するロウアドレスＲＡＤ＜１２：０＞を発生してビクティムアドレス計算回路５３に出力する。
　図９において、ビクティムアドレス計算回路５３は、バッファアンプ６１と、インバータ６２と、ＥＸＯＲゲート６３と、２個のインバータ５４，６とを備え、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号ＶｉｃｔｉｍＲｅｆｓｗと、ロウアドレスＲＡＤ＜０＞とに基づいて、図１０の論理演算を実行することでビクティムロウアドレスを計算してロウデコーダ５４に出力する。なお、図９のビクティムアドレス計算回路５３は下位アドレスのみを変更することでビクティムアドレスを計算し、その他の上位アドレスはそのまま出力する。ロウデコーダ５４は入力されるロウアドレスをロウ制御信号（ロウアドレス）に復号化して出力する。
　図７～図９のロウ制御回路１０において、従来技術のロウ制御回路に比較して、追加又は変更した構成要素は、リフレッシュコントローラ２１と、セレクタ３７と、スイッチ３８と、タイマ回路４１と、ビクティムアドレス計算回路５３であって、これらの回路をさらに備えたことを特徴としている。なお、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号は各実施形態の異なる仕様に依存して回路変更が必要となる。実施形態１では、例えばリフレッシュコントローラ２１内でオートリフレッシュが終了した後に続けてビクティムリフレッシュを実行するように構成している。
　また、Ｖｉｃｔｉｍ取込タイミング信号も各実施形態の仕様により異なる。実施形態１の例ではタイマ回路４１により発生されたタイマ信号をＶｉｃｔｉｍ取込タイミング信号として発生し、当該Ｖｉｃｔｉｍ取込タイミング信号のタイミングでラッチ３４にラッチされたアドレスをラッチ３９にビクティムアドレスとして取り込む。なお、ビクティムアドレスに変換する処理は、ロウ冗長判定回路５１の判定後に行うことで、冗長判定後に置き換わっていても影響を受ける部分に対してビクティムアドレスを間違うことなく対策を行うことができる。
　図７のロウ制御回路１０を、リフレッシュコントローラ２１と、セレクタ３７と、ラッチ３９と、スイッチ３８，３３と、タイマ回路４１とを備えることで構成できる。従って、ロウ制御回路１０によれば、ＤＲＡＭなどの半導体記憶装置に対するアクティブコマンドの発行時におけるターゲットアドレスもしくはそのターゲットアドレスでメモリセルのデータに対して影響を受けるビクティムセルのロウアドレスを、所定のロウアドレスラッチ方法によりビクティムアドレスとしてラッチし、当該ビクティムアドレスを有するビクティムセルに対して、リフレッシュコマンドの発行時に所定のリフレッシュ方法でリフレッシュできる。
　図７のロウ制御回路１０においてタイマ回路４１を備え、ロウアドレスラッチ方法により、タイマ回路４１から出力されるタイマ信号が示すタイミングにおいて、スイッチ３８及びラッチ３９により、ロウアドレスをビクティムアドレスとしてラッチすることができる。なお、ビクティムアドレスの具体的な計算は、図８及び図９のビクティムアドレス計算回路５３により行うことができる。
　ここで、タイマ回路４１の有効性について図１２～図１５を参照して以下に説明する。
　図１２は図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第１の動作例を示すタイミングチャートである。図１３は図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第２の動作例を示すタイミングチャートである。図１４は図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第３の動作例を示すタイミングチャートである。図１５は図１のＤＲＡＭにおいて、ロウアクティブ及びプリチャージコマンドＲＡＰＲＥＣＣの第４の動作例を示すタイミングチャートである。
　図１２及び図１３から明らかなように、例えばオートリフレッシュの直前のアクティブコマンド時のロウアドレスをラッチする方法の場合においては、実使用時に複数回アクセスされるアドレスがオートリフレッシュの直前以外のみにアクセスされると本実施形態にかかる対策法では対処できない。実機において、あまり心配はないことだが、デバイスの選別試験等で意図的にこのような動作をされると不良となってしまう。
　図１４から明らかなように、取り込む位置を特定の方法で指定（たとえばオートリフレッシュ後の２回目や４回目など）したとしても同様である。
　上記課題解決のため、図１５から明らかなように、内部に設置したタイマ回路４１を使用してその周期をオートリフレッシュの周期となる７．８μｓと異なるものにすることで取り込み位置をランダムにすることが可能となる。
　図１１は実施形態１にかかるロウ制御回路１０の動作を示すタイミングチャートである。なお、図１１以降の図面において、以下の略語を用いる。
タイマ信号（Ｔｉｍｅｒ信号）
コマンド（ＣＭＤ）
アクティブコマンド（ＡＣＴ）
プリチャージコマンド（ＰＲＥ）
オートリフレッシュ（ＡＲＦ；ＡｕｔｏＲｅｆ）
クロックイネーブル信号（ＣＫＥ）
　図１１から明らかなように、タイマ回路４１から出力されるタイマ信号が示すタイミングにおいて、スイッチ３８及びラッチ３９により、ロウアドレスをビクティムアドレスとしてラッチすることができる。
　図６０は本実施形態（実施形態２も含む）にかかるロウ制御回路１０（１０Ａ）において、リフレッシュコマンドの発行直前でアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用ビクティムアドレスとなる場合の動作例を示すタイミングチャートである。図７のロウ制御回路１０は、オートリフレッシュコマンドを計数するオートリフレッシュカウンタ３６を備え、ロウ制御回路１０は、オートリフレッシュカウンタ３６からの計数値で指定されたアドレスのリフレッシュの後に、同一のオートリフレッシュコマンドの期間で続けて、アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する。この動作については、例えば図６０から明らかなように、通常動作モードからオートリフレッシュモードに切り替わった後、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切り替え信号が切り替わり、同一のＡｕｔｏＲｅｆコマンド内でオートリフレッシュの後、ビクティムアドレスを有するビクティムアドレスに対してリフレッシュ（ビクティムリフレッシュという）が実行されていることがわかる。
　また、アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する動作は、すべてのオートリフレッシュコマンドで実行される。この動作については、図６０から明らかなように、通常動作モードからオートリフレッシュモードに切り替わった後、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切り替え信号がどのオートリフレッシュ時にも切り替わり、ビクティムリフレッシュがオートリフレッシュの後にすべて実行されていることがわかる。
　図６４は本実施形態（実施形態６、７、８も含む）にかかるロウ制御回路１０（１０Ｅ，１０Ｆ，１０Ｇ）において、タイマ周期から演算された結果で発生するパルス信号であるタイマ信号を受信し、その後に来るアクティブコマンドに基づいてビクティムリフレッシュ用アドレスをラッチし、ビクティムリフレッシュを実行した後のアクティブコマンドのタイミングまでラッチする場合の動作例を示すタイミングチャートである。図７のロウ制御回路１０では、アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する動作は、例えばオートリフレッシュコマンドの複数回に１回の割合で前記オートリフレッシュコマンドに基づいて実行されてもよい。この動作については、図６４から明らかなように、通常動作モードからオートリフレッシュモードに切り替わった後、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切り替え信号が２回に１回立ち上がっており、ビクティムリフレッシュがオートリフレッシュの２回に対して１回実行されていることが示されている。
　図６６は実施形態１にかかるロウ制御回路１０において、タイマ周期が例えば温度変化、電圧の変化もしくはタイマ内部のカウンタ等により自動的に変動する場合の動作例を示すタイミングチャートである。図７のロウ制御回路１０において、タイマ回路４１で発生されるタイマ信号（Ｖｉｃｔｉｍ取込タイミング信号）の周期は、自動的に選択的に変更されてもよい。図６６から明らかなように、タイマ信号の周期が自動で（温度変化、電圧変化、タイマ回路内部のカウンタ値等により）変化し、図６６において、タイマ周期Ａ，Ｂ，Ｃは互いに異なる。すなわち、タイマ周期もしくはタイマ信号を演算したアドレス取込周期に対して、タイマ周期もしくはアドレス取込周期のトリガ信号を内部のカウンタでカウントし、特定のカウンタ値により、タイマ周期そのものをきりかえるか、もしくは演算の方法を変更することでアドレス取込周期を自動的にかつ選択的に変化させることで、アドレス取り込みのランダム性を高めることができる。
　図８のロウ制御回路１０において、ビクティムアドレスとしてロウ冗長判定回路５１によるロウ冗長判定後のロウアドレスを用いる。これについては、図８から明らかなように、ロウ冗長判定回路５１によるロウ冗長判定後のアドレス信号をビクティムアドレス計算回路５３に入力していることからわかる。
　以上のように構成された実施形態１のロウ制御回路１０によれば、ＤＲＡＭなどの半導体記憶装置に対するアクティブコマンドの発行時におけるターゲットアドレスもしくはそのターゲットアドレスでメモリセルのデータに対して影響を受けるビクティムセルのロウアドレスを、ビクティムアドレスとしてラッチし、当該ビクティムアドレスを有するビクティムセルに対して、リフレッシュコマンドの発行時にリフレッシュする。従って、アクセス履歴により情報保持特性の低下したメモリセルのリフレッシュ不良を防止することができる。
実施形態２．
　図１７は実施形態２にかかるＤＲＡＭのロウ制御回路１０Ａの一部の構成例を示すブロック図である。図１７の実施形態２にかかるロウ制御回路１０Ａは、図７の実施形態１にかかるロウ制御回路１０に比較して、タイマ回路４１に代えて、Ｎｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号に基づいて、Ｖｉｃｔｉｍ取込タイミング信号を発生するラッチコントローラ４２を備えたことを特徴としている。
　図１７において、ラッチコントローラ４２は、例えば、リフレッシュコマンドの発行直前に実行されたアクティブコマンドの発行時のロウアドレス（アドレスバッファ３２により格納されたロウアドレス）をラッチするようにＶｉｃｔｉｍ取込タイミング信号のタイミングを制御する。ここで、ロウアドレスをラッチするラッチ３９が常にアクティブコマンドとなった時の各ロウアドレス（３２，３４によりラッチ）をラッチし直すだけで、オートリフレッシュ直前にアクティブコマンドとなったアドレスがラッチされることになる。この場合、タイマ回路４１などの余分な回路が不要となる。この動作は例えば図６０において開示されている。
　図１７において、ラッチコントローラ４２は、例えば、リフレッシュコマンドの発行直後に実行されたアクティブコマンドの発行時のロウアドレス（３２により格納）をラッチする。ここで、ロウアドレスをラッチするラッチ３９のリセットがＡｕｔｏＲｅｆコマンド完了時であり、ＡＣＴコマンドで一度ラッチしたアドレス（３２，３４によりラッチ）はリセットがかかるまでラッチ３９において保持するようにしておけばＡｕｔｏＲｅｆ直後のアクティブコマンド時ロウアドレスがラッチされることになる。この場合、タイマ回路４１などの余分な回路が不要となる。
　図６１は実施形態２にかかるロウ制御回路１０Ａにおいて、リフレッシュコマンドの発行直後のアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用アドレスになる場合の動作例を示すタイミングチャートである。図６１から明らかなように、リフレッシュコマンドの発行直後に実行されたアクティブコマンドの発行時のロウアドレス（３２により格納）をラッチすることが開示されている。
　図１７において、ラッチコントローラ４２は、リフレッシュコマンドの発行後であって、アクティブコマンドの所定の回数後のアクティブコマンドの発行時のロウアドレスをラッチする。ここで、ラッチコントローラ４２は、タイマ回路４１の代わりに、アクティブコマンドをカウントするアップカウンタであるオートリフレッシュカウンタを含む。当該オートリフレッシュカウンタはＡｕｔｏＲｅｆ信号毎にリフレッシュされる機能を有し、所定のカウント数に達するとラッチトリガ信号を発行するようにしておくことで、オートリフレッシュ後の一定ＡＣＴ回数後のロウアドレスをラッチ３９に取り込むことができる。
　図６２は実施形態２にかかるロウ制御回路１０Ａにおいて、リフレッシュコマンドの発行後、所定回数（例えば２回）のアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用アドレスになる場合の動作例を示すタイミングチャートである。図６２から明らかなように、リフレッシュコマンドの発行後、例えば２回のアクティブコマンドに基づいて取り込んだアドレスがビクティムリフレッシュ用アドレスとしてラッチされている。
　以上のように構成された実施形態２にかかるロウ制御回路１０Ａによれば、タイマ回路４１に代えてラッチコントローラ４２を備えることで、タイマ回路４１などの余分な回路を不要とし、回路構成を簡単化できる。
実施形態３．
　図１８は実施形態３にかかるＤＲＡＭのロウ制御回路１０Ｂの一部の構成例を示すブロック図である。図１８の実施形態３にかかるロウ制御回路１０Ｂは、図７の実施形態１にかかるロウ制御回路１０に比較して、タイマ回路４１に代えて、２個のタイマ回路４１Ａ，４１Ｂと、ＯＲ論理演算回路４３とを備えたことを特徴とする。
　図１８において、タイマ回路４１Ａ，４１Ｂは互いに異なる周期のタイマ信号を発生してＯＲ論理演算回路４３に出力する。ＯＲ論理演算回路４３は入力される２つのタイマ信号の論理和演算を実行して、その結果の信号をタイマ信号であるＶｉｃｔｉｍ取込タイミング信号としてスイッチ３８に出力する。異なる周期のタイマ回路４１Ａ，４１Ｂを組み合わせることでより、ロウアドレスに対してランダムな取り込みが可能となる。なお、タイマ回路４１Ａ，４１Ｂの個数は３以上であってもよい。
実施形態４．
　図１９は実施形態４にかかるＤＲＡＭのロウ制御回路１０Ｃの一部の構成例を示すブロック図である。図１９の実施形態４にかかるロウ制御回路１０Ｃは、図１の実施形態１にかかるロウ制御回路１０に比較して、タイマ回路４１に代えて、タイマ回路４４及びタイマコントローラ４１Ｃ１を備え、タイマコントローラ４１Ｃ１は、Ｎｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号に基づいて、タイマ信号の周期を、オートリフレッシュの周期よりも長くなるように設定したことを特徴とする。
　タイマ回路４４のタイマ周期もしくはタイマ回路４４で決まるアドレス取り込みタイミング周期（以下、アドレス取込周期という）がオートリフレッシュの周期よりも短い場合、どの時点のものをラッチし続けるかにより変わるが取り込み位置に偏りが生じる。このためアドレス取り込み周期はオートリフレッシュの周期、もしくはビクティムセルをリフレッシュする周期よりも長い方が好ましい。
　アドレス取り込み周期による取り込みトリガ信号を発生した後のアクティブコマンド時アドレスがラッチ３９でラッチされ、オートリフレッシュ信号が受信されるまでそのアドレスがラッチされる場合、アドレス取り込み周期がリフレッシュ周期より短いとき、オートリフレッシュの直前、（オートリフレッシュ周期－アドレス取り込み周期）の時間においてアクティブコマンド時のアドレスラッチができなくなる。
　逆にアドレス取り込み周期による取り込みトリガが出るたびにその後にくるアクティブコマンドのロウアドレスをラッチする方式の場合、アドレス取り込み周期が短いとオートリフレッシュコマンド直前付近に取り込み位置が片寄り、オートリフレッシュ後において、（オートリフレッシュ周期－アドレス取り込み周期）の時間においてアクティブコマンド時のアドレスラッチができなくなる。従って、アドレス取り込み周期はオートリフレッシュ周期よりも長い方が好ましい。
　図２８Ａは実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後にアクティブコマンドを取り込みラッチし、次のオートリフレッシュまでラッチし続ける場合において、タイマ周期が所定値よりも短い場合の動作例を示すタイミングチャートである。図２８Ａから明らかなように、タイマ周期が所定値よりも短いと、オートリフレッシュコマンド直後付近においてロウアドレスの取り込み位置が集中する。
　図２８Ｂは実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後にアクティブコマンドを取り込みラッチし、次のオートリフレッシュまでラッチし続ける場合において、タイマ周期が所定値よりも長い場合の動作例を示すタイミングチャートである。図２８Ｂから明らかなように、タイマ周期が所定値よりも長いと、オートリフレッシュコマンド間の種々の位置でロウアドレスの取り込み位置が分散される。
　図２９Ａは実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後に最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合において、タイマ周期が所定値よりも短い場合の動作例を示すタイミングチャートである。図２９Ａから明らかなように、タイマ周期が所定値よりも短いと、オートリフレッシュコマンド直前付近においてロウアドレスの取り込み位置が集中する。
　図２９Ｂは実施形態４にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後に最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合において、タイマ周期が所定値よりも長い場合の動作例を示すタイミングチャートである。図２９から明らかなように、タイマ周期が所定値よりも長いと、オートリフレッシュコマンド間の種々の位置でロウアドレスの取り込み位置が分散される。
　図３０は実施形態４にかかるロウ制御回路１０Ｃにおいて、アドレス取込周期がオートリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの後１回目のトリガ信号が有効である場合の動作例を示すタイミングチャートである。また、図３１は実施形態４にかかるロウ制御回路１０Ｃにおいて、アドレス取込周期がオートリフレッシュ周期よりも短い場合でオートリフレッシュコマンドの直前までトリガ信号が有効である場合の動作例を示すタイミングチャートである。図３０及び図３１から明らかなように、アドレス取込周期はオートリフレッシュ周期よりも長い方が好ましいことがわかる。
　具体的には、例えば、図１９のロウ制御回路１０Ｃのタイマコントローラ４１Ｃ１は、リフレッシュコントローラ２１からのＮｏｒｍａｌ／ＡｕｔｏＲｅｆ切り替え信号に基づいて、オートリフレッシュになる度にビクティムリフレッシュ用アドレスラッチ３９の保持方法を切り替えることで実現できる。
　詳細後述するように、アドレス取込周期がビクティムリフレッシュ周期より短いと、ビクティムリフレッシュアドレスとなるラッチアドレスが確定する方法（例えば、タイマ回路４１のタイマ信号後に発生されたアクティブコマンドでラッチして次のオートリフレッシュまで保持する方法や、タイマ信号が発生される毎にそのあとのアクティブコマンドのアドレスをラッチし直す方法など）により、ビクティムセルのリフレッシュの前や後にラッチできないタイミングが存在することになる。この問題を解消するため、ラッチ確定タイミングをビクティムリフレッシュ信号が発生される毎に、もしくは内部のカウンタ回路等で切り替え、ラッチできない区間が発生しないようにする。すなわち、ビクティムアドレスのラッチ期間は、オートリフレッシュコマンド、もしくは他の制御信号に基づいて変更されることが好ましい。
　図６７は実施形態４にかかるロウ制御回路１０Ｃにおいて、オートリフレッシュ毎にラッチしたビクティムアドレスの保持方法を切り替える場合の動作例を示すタイミングチャートである。図６７から明らかなように、タイマコントローラ４１Ｃ１は、リフレッシュコントローラ２１からのＮｏｒｍａｌ／ＡｕｔｏＲｅｆ切り替え信号に基づいて、オートリフレッシュになる度にビクティムリフレッシュ用アドレスラッチ３９の保持方法を切り替える。
　以上説明したように、実施形態４によれば、タイマコントローラ４１Ｃ１は、タイマ信号の周期を、オートリフレッシュの周期よりも長くなるように設定したので、オートリフレッシュコマンドの種々の位置でロウアドレスの取り込みを分散させることができる。
　また、図１９のロウ制御回路１０Ｃにおいて、タイマコントローラ４１Ｃ１は、例えば、ビクティムアドレスのラッチ期間をオートリフレッシュコマンド、もしくは他の制御信号に基づいて変更してもよい（実施形態４の変形例）。具体的な動作例を図４０Ａ～図４０Ｃに示す。
　図４０Ａは実施形態４の変形例にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチした後、次のオートリフレッシュでロウアドレスをラッチし続ける場合の動作例を示すタイミングチャートである。図４０Ａから明らかなように、タイマ周期が所定値よりも短いとき、オートリフレッシュ直後付近にロウアドレスの取り込み位置が集中する。
　図４０Ｂは実施形態４の変形例にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチする動作を常時続ける場合の動作例を示すタイミングチャートである。図４０Ｂから明らかなように、タイマ周期が所定値よりも短いとき、オートリフレッシュ直前付近にロウアドレスの取り込み位置が集中する。
　図４０Ｃは実施形態４の変形例にかかるロウ制御回路１０Ｃにおいて、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチし続ける動作期間Ｔ１１と、タイマ信号が出力された後、最初のアクティブコマンドを取り込みラッチする動作を常時続ける動作期間Ｔ１２とを交互に実行するときの動作例を示すタイミングチャートである。図４０Ｃから明らかなように、期間Ｔ１１，Ｔ１２を交互にすることで、ロウアドレスの取りこみ位置を分散させることができる。
　従って、実施形態４の変形例によれば、タイマコントローラ４１Ｃ１は、タイマ信号の周期を例えば異なる期間Ｔ１１，Ｔ１２を交互に制御することで、オートリフレッシュコマンドの種々の位置でロウアドレスの取り込みを分散させることができる。
実施形態５．
　図２０は実施形態５にかかるＤＲＡＭのロウ制御回路１０Ｄの一部の構成例を示すブロック図である。図２０の実施形態５にかかるロウ制御回路１０Ｄは、図１の実施形態１にかかるロウ制御回路１０に比較して、タイマ回路４１に代えて、タイマ回路４４及びタイマコントローラ４１Ｃ２を備え、タイマコントローラ４１Ｃ２は、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号に基づいて、タイマ信号の周期を、ビクティムセルのリフレッシュの周期よりも長くなるように設定したことを特徴とする。
　図３２は実施形態５にかかるロウ制御回路１０Ｄにおいて、アドレス取込周期がビクティムリフレッシュ周期よりも短い場合でビクティムリフレッシュの後１回目のトリガ信号が有効である場合の動作例を示すタイミングチャートである。また、図３３は実施形態５にかかるロウ制御回路１０Ｄにおいて、アドレス取込周期がビクティムリフレッシュ周期よりも短い場合でビクティムリフレッシュの直前までトリガ信号が有効である場合の動作例を示すタイミングチャートである。実施形態５において、複数回のオートリフレッシュ後に１回のビクティムリフレッシュを実行する場合、ビクティムセルのリフレッシュ周期と、アドレス取込周期に着目すると、実施形態４と同様の関係が成り立つ。従って、ビクティムリフレッシュ周期よりアドレス取込周期が長い方が望ましい。
　以上説明したように、実施形態５によれば、例えばタイマコントローラ４１Ｃ２により、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号に基づいて、タイマ信号の周期を、ビクティムセルのリフレッシュの周期よりも長くなるように設定することで、オートリフレッシュコマンドの種々の位置でロウアドレスの取り込みを分散させることができる。
実施形態６．
　図２１は実施形態６にかかるＤＲＡＭのロウ制御回路１０Ｅの一部の構成例を示すブロック図である。図２１の実施形態６にかかるロウ制御回路１０Ｅは、図７の実施形態１にかかるリフレッシュコントローラ２０に比較して、リフレッシュコントローラ２１に代えて、リフレッシュコントローラ２１Ａ及びテストコントローラ２２を備えたことを特徴とする。ここで、リフレッシュコントローラ２１Ａは、テストコントローラ２２からのＶｉｃｔｉｍｕイネーブル切替信号又はＶｉｃｔｉｍｕ実施頻度切替信号に基づいて、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号の発生を制御する。ここで、テストコントローラ２２は、テストモードにおいて、ビクティムセルに対するリフレッシュを実行することをイネーブルするか否かを指示することを特徴とする。
　本実施形態では、例えば、ＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号を切り替えることによって、ＲＨ耐性に対する効果の確認と、逆にリフレッシュするロウアドレスが増加することによる消費電流の増加等を確認するために有用である。
　図３４Ａは実施形態６（実施形態７，８を含む）にかかるロウ制御回路１０Ｅ（１０Ｆ，１０Ｇ）において、ビクティムリフレッシュイネーブル時における動作例を示すタイミングチャートである。図３４Ｂは実施形態６（実施形態７、８を含む）にかかるロウ制御回路１０Ｅ（１０Ｆ，１０Ｇ）において、ビクティムリフレッシュディスエーブル時における動作例を示すタイミングチャートである。
　例えば実施形態５にかかるリフレッシュ方法では、図３４Ａに示すように、ビクティムリフレッシュイネーブル時はオートリフレッシュコマンド発行後に、オートリフレッシュすることで、ロウアドレスをリフレッシュ後、ビクティムアドレスのリフレッシュを行う。ビクティムリフレッシュディスエーブルとした場合は、図３４Ｂに示すように、ビクティムアドレスのリフレッシュを実行しない、従来のオートリフレッシュと同等の動作である。このように、ビクティムアドレスのリフレッシュをディスエーブルとすることで、テストモードにおいて、ＲＨ耐性を与える効果及び消費電流の増加等をチップ毎に確認することができる。
　図２１において、テストコントローラ２２はリフレッシュコントローラ２１Ａに対して、ＶｉｃｔｉｍＲｅｆイネーブル切替信号を用いて、ビクティムリフレッシュの周期を設定する。ここで、アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する動作は、前記オートリフレッシュコマンドの複数回に１回の頻度割合で前記オートリフレッシュコマンドに基づいて実行され、その頻度割合は、テストコントローラ２２からのＶｉｃｔｉｍｕ実施頻度切替信号により設定される。
　以上説明したように、実施形態６によれば、テストコントローラ２２はリフレッシュコントローラ２１Ａに対して、ＶｉｃｔｉｍＲｅｆイネーブル切替信号を用いて、ビクティムリフレッシュの周期を設定することができる。また、ビクティムリフレッシュの頻度割合は、テストコントローラ２２からのＶｉｃｔｉｍｕ実施頻度切替信号により設定することができる。
実施形態７．
　図２２は実施形態７にかかるＤＲＡＭのロウ制御回路１０Ｆの一部の構成例を示すブロック図である。図２２の実施形態７にかかるロウ制御回路１０Ｆは、図２１の実施形態６にかかるロウ制御回路１０Ｅに比較して、テストコントローラ２２に代えて、テストコントローラ２２と同様の制御信号を発生するモードレジスタ２３を備えたことを特徴とする。
　実施形態７によれば、例えば特定のＲＨ耐性を必要とする顧客のみに、ビクティムリフレッシュをイネーブルとなるモードレジスタを公開することで、マスクやヒューズ切断の違いなしにまったく同じ製品を用いて、ユーザ毎に本機能がビクティムリフレッシュ／ディスエーブルとなる２つのモード状態を実現することができる。
　また、実施形態７とは逆に、ＲＨ耐性が必要なくかつ消費電流が少ない方が良いユーザに対してはビクティムリフレッシュをイネーブルとするモードレジスタ２３を公開しないことで、消費電流が少ない（ビクティムアドレスをリフレッシュしない）状態で製品を供給することができる。
実施形態８．
　図２３は実施形態８にかかるＤＲＡＭのロウ制御回路１０Ｇの一部の構成例を示すブロック図である。図２３の実施形態８にかかるロウ制御回路１０Ｇは、図２１の実施形態６にかかるロウ制御回路１０Ｅに比較して、テストコントローラ２２に代えて、テストコントローラ２２と同様の制御信号を発生するヒューズ回路２４を備えたことを特徴とする。
　実施形態８によれば、実施形態７の例で示した場合とは異なり、特定の顧客にビクティムリフレッシュがイネーブルとなるモードレジスタ２３を公開する必要がない代わりに、出荷前の工程内でビクティムリフレッシュがイネーブル／ディスエーブルになるヒューズ回路２４のヒューズを切断するか切断しないかを選択する必要がある。その場合、例えば全出荷品に対してヒューズを切断してもよいし、また実施形態７にかかるモードレジスタ２３の例で示したように、特定のＲＨ耐性を必要とする顧客に出荷する製品に対してのみビクティムリフレッシュがイネーブルとなるヒューズ回路２４のヒューズを切断し、その他顧客に出荷する製品に対してはイネーブルとなるヒューズを切断せずにディスエーブルして出荷してもよい。
実施形態９．
　図２４は実施形態９にかかるＤＲＡＭのロウ制御回路１０Ｈの一部の構成例を示すブロック図である。図２４の実施形態９にかかるロウ制御回路１０Ｈは、図２１の実施形態９にかかるロウ制御回路１０Ｅに比較して以下の点が異なる。
（１）テストコントローラ２２に代えて、ＶｉｃｔｉｍＲｅｆのみ実施信号を発生してリフレッシュコントローラ２１Ｄに出力するテストコントローラ２２Ａを備えたこと。
（２）リフレッシュコントローラ２１Ａに代えて、ＶｉｃｔｉｍＲｅｆのみ実施信号に基づいてＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号を発生するリフレッシュコントローラ２１Ｄを備えたこと。
　以下、上記相違点について詳述する。
　実施形態９は、実施形態８とは逆に、オートリフレッシュアドレスのリフレッシュを停止し、ビクティムアドレスのリフレッシュのみを実施するテストモードをテストコントローラ２２Ａにより提供する。これは、ビクティムアドレスがリフレッシュされていることを確認するための機能である。この機能は、下記で示すように、ラッチされるビクティムアドレスがオートリフレッシュ間の特定のタイミング、例えば実施形態８で前述されたオートリフレッシュコマンド直前の箇所に偏っていないかを評価する際に有用となる。
　図３５は実施形態９にかかるロウ制御回路１０Ｈにおける第１の動作例を示すタイミングチャートである。また、図３６は実施形態９にかかるロウ制御回路１０Ｈにおける第２の動作例を示すタイミングチャートである。
　例えば実施形態８において、ビクティムアドレスをラッチするときに、オートリフレッシュコマンド直前のアクティブコマンド時のアドレスからビクティムアドレスを計算してラッチする場合において、オートリフレッシュコマンド直前のアクティブコマンド時のみＲＨアドレス（図３５においてＢ）以外のアドレス（図３５においてＡ及びＣ）を選択するようなパターンで動作させた場合、アドレスＡ及びＣから計算されたビクティムアドレスＡ’及びＣ’がリフレッシュされ、本来リフレッシュしたいビクティムアドレスであるＲＨアドレス（＝Ｂ）から計算されたアドレスＢ’は、一切リフレッシュされない。これは、リフレッシュするビクティムアドレスが特定のタイミングでラッチされたアドレスから計算されたアドレスであるために生じる現象で、このラッチするタイミングが完全にランダムであれば、図３５の比較的長い期間アクティブとなっているアドレスＢから計算されたアドレスＢ’がビクティムアドレスとしてラッチされる確率は低くなく、さらにオートリフレッシュの回数分、例えば８１９２回分、アドレスＢ’のメモリセルをリフレッシュするチャンスがあり、この間アドレスＢ’が一度もリフレッシュされない確率は極めて低い。そのため、リフレッシュされるビクティムアドレスがオートリフレッシュ間のタイミングでランダムとなっていることを評価する方法が重要である。
　例えば、図３６に示すように、オートリフレッシュ－オートリフレッシュ間を８等分して、すべての区間Ｔ１～Ｔ８でアクティブとなったアドレスからビクティムアドレスが計算され、リフレッシュされているかが確認できれば、ラッチされるタイミングがオートリフレッシュ－オートリフレッシュ間の特定のタイミング、例えば期間Ｔ８でアクティブになったアドレスからのみ計算されたビクティムアドレスばかりがリフレッシュされるといったような不具合がないことを確認することができる。
　この確認のために、図２４の実施形態９のロウ制御回路１０Ｈを用いる。ここで、ロウ制御回路１０Ｈは、オートリフレッシュコマンドに基づくオートリフレッシュの動作をテストモードで停止し、前記ビクティムアドレスを有するビクティムセルに対するオートリフレッシュコマンドの発行時に前記ビクティムセルに対してリフレッシュすることを特徴としている。
　具体的な方法として、例えば図３６に示すように、最初の期間Ｔ１のみにおいてＲＨアドレスであるアドレスＢのみをアクティブとし、それ以外の期間Ｔ２～Ｔ８では、アドレスＢ以外のアドレス（Ｃ，Ｄ，Ｅ，Ｆ，…）をアクティブとすると、１回のオートリフレッシュ－オートリフレッシュ間の期間中にアドレスＢから計算されたビクティムアドレスであるアドレスＢ’がリフレッシュされるアドレスとしてラッチされる確率は、ビクティムアドレスをラッチするタイミングが完全にランダムであれば、１／８となる。このパターンを例えば８１９２回繰り返し、ラッチドレスＢ’をリフレッシュするチャンスは８１９２回あるため、アドレスＢ’が一回もリフレッシュされない確率は（１／８）８１９２となり、極めて低い確率となる。
　このときに、本実施形態９にかかる機能によって、オートリフレッシュアドレスのリフレッシュを停止した状態で、例えば８５゜Ｃで数秒間以上、メモリセルのデータをすべて物理的データ「１」として、このシーケンスを繰り返すと、ビクティムアドレス以外はリフレッシュされないため不良となる。この場合、期間Ｔ１でアクティブとなっているアドレスＢから計算されたアドレスＢ’が、ビクティムアドレスとしてリフレッシュされるのであれば、アドレスＢ’で示されるロウアドレスはこのテストでパスとなる。逆に、もし期間Ｔ１でアクティブとなったロウアドレスから計算されたビクティムアドレスをリフレッシュできていないなら、アドレスＢ’はフェールとなる。
　期間Ｔ２～Ｔ８についても同様のテストを実施し、アドレスＢ’がパスとなるなら、各期間Ｔ１～Ｔ８でアクティブとなったロウアドレスから計算されたビクティムアドレスがリフレッシュされていることになり、期間Ｔ１～Ｔ８のタイミングの特定の箇所でビクティムアドレスがリフレッシュされていないといった不具合がないことを確認することができる。
　以上説明したように、実施形態９によれば、ロウ制御回路１０Ｈは、オートリフレッシュコマンドに基づくオートリフレッシュの動作をテストモードで停止し、前記ビクティムアドレスを有するビクティムセルに対するオートリフレッシュコマンドの発行時に前記ビクティムセルに対してリフレッシュする。これにより、テストモードにおいて、期間Ｔ１～Ｔ８のタイミングの特定の箇所でビクティムアドレスがリフレッシュされていないといった不具合がないことを確認することができる。
実施形態１０．
　図２５は実施形態１０にかかるＤＲＡＭのロウ制御回路１０Ｉの一部の構成例を示すブロック図である。図２５の実施形態１０にかかるロウ制御回路１０Ｉは、図７の実施形態１にかかるロウ制御回路１０に比較して以下の点が異なる。
（１）タイマ信号の周期を変更するためのタイマ周期変更信号を発生するヒューズ回路４５を備えた。
（２）タイマ回路４１に代えて、タイマ周期変更信号に基づいて、タイマ信号であるＶｉｃｔｉｍ取込タイミング信号の周期を変更するタイマ回路４１Ｄを備えた。
　以下、上記相違点について詳述する。
　実施形態１～９にかかる機能について、例えばオートリフレッシュコマンドを入力するたびに、オートリフレッシュアドレスとビクティムアドレスの両方に対してリフレッシュを実施すれば、もともと本方式を利用しない通常のオートリフレッシュ時の消費電流と比較して、倍近くの電流消費となるという問題点があった。
　図３７～図３９はそれぞれ実施形態１０（１１、１２も含む）にかかるロウ制御回路１０Ｉ（１０Ｊ，１０Ｋも含む）における第１～第３の動作例を示すタイミングチャートである。ここで、図３７は通常のオートリフレッシュ時の消費電流を示し、図３８はオートリフレッシュ毎にビクティムアドレスのリフレッシュを実施した場合の消費電流を示す。この消費電流を削減するため、図３９に示すように、例えばオートリフレッシュコマンド２回に１回のみビクティムアドレスのリフレッシュを行うようにすれば消費電流を削減することができる。ただし、この場合、ビクティムアドレスをリフレッシュする機会が半分に減少してしまい、ＲＨ耐性が減少する可能性がある。このため、例えばヒューズ回路４５によってオートリフレッシュコマンドの複数回に１回ビクティムアドレスのリフレッシュを実行するかを切り替えることで、以下に示すように有用となる。
　実施形態１０によれば、ヒューズ回路４５によりオートリフレッシュコマンドの複数回に１回ビクティムアドレスのリフレッシュを実行するかを切り替える機能を有し、これにより、マスクを変更することなく、ＲＨ耐性と消費電流の設定を、顧客毎に変更することが可能である。
　ここで、アドレス取込周期を決めるタイマ信号の周期もしくは演算方法をヒューズ回路４５で切り替えられるようにしておくことで、プロセス変動によりオートリフレッシュ周期と完全に一致しても、ヒューズ回路４５で変更して対応ができる。また、ビクティムアドレスリフレッシュを実施する頻度をヒューズ回路４５等により変更した場合、それに合わせてアドレス取込周期を変更することができる。
実施形態１１．
　図２６は実施形態１１にかかるＤＲＡＭのロウ制御回路１０Ｊの一部の構成例を示すブロック図である。図２６の実施形態１１にかかるロウ制御回路１０Ｊは、図２５の実施形態１０にかかるロウ制御回路１０Ｉに比較して以下の点が異なる。
（１）ヒューズ回路４５に代えて、タイマ信号の周期を変更するためのタイマ周期変更信号を発生するモードレジスタ４６を備えた。
　実施形態１１によれば、モードレジスタ４６により、オートリフレッシュコマンドの複数回に１回ビクティムアドレスのリフレッシュを実行するかを切り替えられる機能を有し、これにより、マスク又はヒューズによる仕様変更を実施することなく、必要であれば顧客毎に異なった設定のモードレジスタを公開し、それぞれの顧客で最適な設定にすることが可能となる。
　ここで、タイマ信号の周期をモードレジスタ４６で変更可能であるので、ユーザによりビクティムアドレスリフレッシュの周期を変更でき、それに合わせて取り込みタイミングも変更できるので取り込み位置の偏りを解消できる。
実施形態１２．
　図２７は実施形態１２にかかるＤＲＡＭのロウ制御回路１０Ｋの一部の構成例を示すブロック図である。図２７の実施形態１２にかかるロウ制御回路１０Ｋは、図２５の実施形態１０にかかるロウ制御回路１０Ｉに比較して以下の点が異なる。
（１）ヒューズ回路４５に代えて、タイマ信号の周期を変更するためのタイマ周期変更信号を発生するテストコントローラ４７を備えた。
　実施形態１２によれば、テストモード時に動作するテストコントローラ４７により、オートリフレッシュコマンドの複数回に１回、ビクティムアドレスのリフレッシュを実行するかを切り替えられる機能を有し、これにより、チップ毎に設定を変更した場合のＲＨ耐性と消費電流を評価することが可能となる。
　ここで、テストモード時に動作するテストコントローラ４７により、タイマ信号の周期を切り替えられるようにしておくことで、テストによる評価でビクティムリフレッシュ周期を変更した場合のアドレス取込周期の偏りをなくすことができ、正確な評価を行うことができる。
実施形態１３．
　図４１は実施形態１３にかかるロウ制御回路１０Ｌの一部の構成例を示すブロック図である。図４１の実施形態１３にかかるロウ制御回路１０Ｌは、図７の実施形態１にかかるロウ制御回路１０に比較して以下の点が異なる。
（１）ラッチ３９に代えて、例えば８個（複数個であればよい）のラッチ３９－１～３９－８を備えたこと。なお、ラッチ３９－１～３９－８を備えたロウアドレスバッファの符号を２０Ａとする。
（２）リフレッシュコントローラ２１はさらに、ラッチ３９－１～３９－８にラッチされた複数のデータのうちいずれのデータを選択してセレクタ３７に出力するかを示すラッチデータ選択信号＜７：０＞を発生してラッチ３９－１～３９－８に出力する。
　以下、上記相違点について詳述する。
　図４１において、ロウ制御回路１０Ｌのロウアドレスバッファ２０Ａは、複数のビクティムアドレスをラッチするラッチ３９－１～３９－８を備える。ここで、ロウ制御回路１０Ｌは、ラッチされた複数のビクティムアドレスを用いて、連続的なリフレッシュ時に順次、当該各ビクティムアドレスを有するビクティムセルをリフレッシュする。
　図６８は実施形態１３にかかるロウ制御回路１０Ｌにおいて、連続的なリフレッシュ時に順次ビクティムリフレッシュを実行する場合の動作例を示すタイミングチャートである。図６８から明らかなように、ロウ制御回路１０Ｌにおいて、連続的なリフレッシュ時に順次ビクティムリフレッシュを実行することができる。
　なお、リフレッシュコマンドは、基本的には均等に発行されるものであるが、一例である１ＧｂのＤＤＲ３－ＳＤＲＡＭにおいては、本来均等にされるべきリフレッシュコマンドをプルインして、８回のリフレッシュコマンドを連続的に発行することが可能である。このとき、リフレッシュ間隔に１つのロウアドレスのみをラッチしている場合には、８回の連続的なリフレッシュ動作に対して１度のビクティムリフレッシュしか実行的な意味を持たないが、本実施形態では、ラッチ３９－１～３９－８に複数のロウアドレスをラッチしておき、連続的なリフレッシュ動作に対して、複数のラッチされたロウアドレスの中から異なったものをビクティムリフレッシュに与える機能を追加することで、連続的なリフレッシュが実行される際にも、効果的なビクティムリフレッシュを行う手段を実現してもよい。
実施形態１４．
　図４２は実施形態１４にかかるロウ制御回路１０Ｍの一部の構成例を示すブロック図である。また、図４３は実施形態１４にかかるロウ制御回路１０Ｍの構成例を示すブロック図である。図４２及び図４３の実施形態１４にかかるロウ制御回路１０Ｍは、図４１の実施形態１３にかかるロウ制御回路１０Ｌに比較して以下の点が異なる。
（１）図１のＤＲＡＭチップ１は複数のバンクに分割されて各バンク毎に制御される。
（２）ラッチ３９－１～３９－８を備えたロウアドレスバッファ２０Ａに代えて、ラッチ３９Ａ－１～３９Ａ－８を備えたロウアドレスバッファ２０Ｂを備える。
（３）図４２の例えば３個（複数個であればよい）のバンクアドレスバッファ７０－１～７０－３（総称して、符号７０を付す）と、バンクアドレスデコーダ７５とを備える。
（４）リフレッシュコントローラ２１からのＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号はバンク制御信号を含む。
　以下、当該相違点について説明する。
　図４２において、バンクアドレスバッファ７０は、バンクアドレスパッド７１と、アドレスバッファ７２と、ラッチ７３と、アドレスバッファ７４とを備えて構成される。例えばメモリコントローラ１０１からのバンクアドレスはバンクアドレスパッド７１を介してアドレスバッファ７２に入力されて、アクティブコマンドによるＡＣＴ信号のタイミングで格納された後、ラッチ７３にラッチされる。ラッチされたバンクアドレスはアドレスバッファ７４を介してバンクアドレスＢＡとして図４３のバンクアドレスデコーダ７５に出力される。
　図４３において、各バンクアドレスバッファ７０－１～７０－３からのバンクアドレスＢＡ＜２：０＞はバンクアドレスデコーダ７５に入力され、バンクアドレスデコーダ７５は、リフレッシュコントローラ２１からの、バンク制御信号を含むＡｕｔｏＲｅｆ／ＶｉｃｔｉｍＲｅｆ切替信号に基づいて、入力されるバンクアドレスＢＡ＜２：０＞をバンクアドレスＢＡＮＫ＜７：０＞にデコードしてラッチ３９Ａ－１～３９－８等に出力する。ラッチラッチ３９Ａ－１～３９－８にラッチされたアドレスは、当該デコードされたバンクアドレスＢＡＮＫ＜７：０＞により選択されてセレクタ３７に出力される。
　以上のように構成された実施形態１４によれば、ロウ制御回路１０Ｍは、複数のビクティムアドレスを、ＤＲＡＭチップ１のバンク毎にラッチすることができる。
　また、実施形態１４の変形例では、ロウ制御回路１０Ｍは、通常のリフレッシュに加えて、ビクティムセルに対するリフレッシュを行うことで、通常のリフレッシュ時のリフレッシュ期間に比較してリフレッシュ時間を長くなるように設定する。
　図５５は実施形態１４にかかるロウ制御回路１０Ｍにおいて、（８Ｋ＋１）回のリフレッシュの動作例を示すタイミングチャートである。
　例えば１ＧｂのＤＤＲ３－ＳＤＲＡＭにおいては、８千回のリフレッシュコマンドが各バンク８千本のワード線をリフレッシュするために、６４ｍｓ内に約８μｓ間隔で発行される。本実施形態では、通常のリフレッシュは元のまま、１本のワード線をリフレッシュし、ビクティムリフレッシュを追加する場合を示す。一例として、図５５に示すように１回のビクティムリフレッシュを追加すると、リフレッシュ時間（ｔＲＥＦ）は６４ｍｓから６４ｍｓ＋８μｓに延びることになる。別の例として、通常のリフレッシュ１回に対して、ビクティムリフレッシュを１回割り込ませた場合には、リフレッシュ時間（ｔＲＥＦ）は１２８ｍｓとなる。従って、ＲＨ不良を確率的に下げるためには、ビクティムリフレッシュの割り込みを増やす必要があるが、それはリフレッシュ時間の増大をもたらす。
　このとき、ロウ制御回路１０Ｍにおいて、バンクアドレスバッファ７０－１～７０－３及びラッチ３９Ａ－１～３９Ａ－８をバンク毎に持つことで、各バンク毎に異なったビクティムアドレスに対するビクティムリフレッシュを同時に行うことを実現する。
　例えば、ラッチ３９Ａ－１～３９－８をバンク間で共有であり、各バンクに対して同じアドレスのビクティムリフレッシュを、通常のリフレッシュ１回毎に割り込ませた場合には、６４＋６４＝１２８ｍｓにリフレッシュ時間が延長され、ＤＲＡＭチップ１のメモリセル６に対する影響が著しい。しかし、各バンクに対応するラッチ３９－１～３９－８を備え、各バンクに対して独自のビクティムアドレスに対するビクティムリフレッシュを行った場合には、６４＋６４／８＝７２ｍｓのリフレッシュ時間の増加で、同様のＲＨ対策の効果を得ることが実現できる。
　例えばＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ）によって標準化されている、ＬＰＤＤＲ４－ＳＤＲＡＭにおいては、バンク毎のリフレッシュ（Ｐｅｒ－Ｂａｎｋ　Ｒｅｆｒｅｓｈ）が規定されているため、後述する実施形態１５のようなビクティムリフレッシュの実行が難しい。そのため、ＬＰＤＤＲ４－ＳＤＲＡＭにおいては、本実施形態１４が示すように、リフレッシュ時間（ｔＲＥＦ）を伸ばす形でビクティムリフレッシュを追加する構成をとることが考えられ、その場合に、本実施形態１４内で上述したように、リフレッシュ時間の増大を抑えることは非常に有効であると言える。
実施形態１５．
　図４４は実施形態１５にかかるロウ制御回路１０Ｎの一部の構成例を示すブロック図である。図４５は実施形態１５にかかるロウ制御回路１０Ｎの構成例を示すブロック図である。図４４及び図４５の実施形態１５にかかるロウ制御回路１０Ｎは、図４２の実施形態１４にかかるロウ制御回路１０Ｍに比較して以下の点が異なる。
（１）バンクアドレスバッファ７０に代えて、バンクアドレスバッファ７０Ａを備える。
（２）バンクアドレスバッファ７０Ａは、バンクアドレスバッファ７０に比較して、タイマ回路４１からのタイマ信号であるＶｉｃｔｉｍ取込タイミング信号に基づいて制御されるスイッチ７６と、ラッチ７３からスイッチ７６を介して入力されるバンクアドレスをラッチするラッチ７７と、アドレスバッファ７２とラッチ７８との間に挿入されるスイッチ７８とをさらに備える。バンクアドレスバッファ７０Ａは、対象アドレスが異なるが、ロウアドレスバッファ２０等と同様に動作する。
（３）リフレッシュコントローラ２１に代えて、リフレッシュコントローラ２１Ｅを備える。なお、リフレッシュコントローラ２１Ｅには、ＲＨ耐性判定回路２５と、温度センサ２６とが接続される。
（４）バンクアドレスバッファ７０Ａ－１～７０Ａ－３（総称して、符号７０を付す）はバンクアドレスＢＡ＜２：０＞をリフレッシュコントローラ２１Ｅにも出力する。
　以下、上記相違点について詳述する。
　実施形態１５では、ロウ制御回路１０Ｎは、複数のビクティムアドレスともに、バンクアドレスをラッチする。また、ロウ制御回路１０Ｎは、通常のリフレッシュ時に、ビクティムセルに対するリフレッシュを同一のリフレッシュ周期期間内に実行する。もしくは、ロウ制御回路１０Ｎは、通常のリフレッシュを行うバンクと、ビクティムセルのリフレッシュを行うバンクの活性を、アクティブコマンドの間隔の最小値、もしくはリフレッシュによる１つのロウ活性期間以上の間隔をあけて実行してもよい。さらに、ロウ制御回路１０Ｎは、通常のリフレッシュを行うバンクの活性順序を、ビクティムセルに対するリフレッシュを行うバンクアドレスに応じて変更してもよい。
　図５０は実施形態１５（１６，１７も含む）にかかるロウ制御回路１０Ｎ（１０Ｏ，１０Ｐも含む）において、リフレッシュの動作例を示すタイミングチャートである。図５１は実施形態１５（１６，１７も含む）にかかるロウ制御回路１０Ｎ（１０Ｏ，１０Ｐも含む）において、４Ｋ回のリフレッシュの動作例を示すタイミングチャートである。図５２は実施形態１５（１６，１７も含む）にかかるロウ制御回路１０Ｎ（１０Ｏ，１０Ｐも含む）において、４Ｋ回のリフレッシュを用いたビクティムリフレッシュの動作例を示すタイミングチャートである。図５３は実施形態１５（１６，１７も含む）にかかるロウ制御回路１０Ｎ（１０Ｏ，１０Ｐも含む）において、４Ｋ回のリフレッシュを用いたビクティムリフレッシュにおけるアドレス制御の動作例を示すタイミングチャートである。図５４は実施形態１５（１６，１７も含む）にかかるロウ制御回路１０Ｎ（１０Ｏ，１０Ｐも含む）において、格納されるロウアドレス（最後のロウ活性）を示すための動作例を示すタイミングチャートである。なお、図５１において、ＮＯＰ　Ｉｎ　ＤＲＡＭは、非動作であることを示す。
　リフレッシュ動作はＤＲＡＭチップ１内のすべてのワード線８が既定の時間内に規定の間隔で行われなければならい。例として図５０に示すように、１Ｇｂのｘ１６のＤＤＲ３－ＳＤＲＡＭにおいては、６４ｍｓ内に各バンクの８千本のワード線に対してリフレッシュを行う必要がある。基本的に均等にリフレッシュ動作を行うため、約８μｓ毎に１本のワード線に対してリフレッシュコマンドが外部より発行される。
　ここで、図５１に示すように、同時に２本のワード線をリフレッシュすると仮定すると、６４ｍｓで４千回のリフレッシュ動作で８千本のすべてのワード線がリフレッシュされることとなる。しかしながら、ＤＲＡＭチップ１に対しては８千回のリフレッシュコマンドが発行されるため、４千回はリフレッシュ動作に必要だが、残り４千回はリフレッシュ動作が不必要である。
　図５２に示すように、この不必要な４千回のリフレッシュ動作に、ビクティムセルに対するリフレッシュを行うことで、ＲＨ不良を防ぐことを実現する。このとき、図５２に示すように、通常のリフレッシュアドレスとビクティムアドレスは交互に図４５のセレクタ３７で切り替えられる。ビクティムアドレスはラッチ３９Ａ－１～３９Ａ８にラッチされた、あるロウアクセスのアドレスから計算（図８のビクティムアドレス計算回路５３参照）される物理的に隣接したアドレスである。
　ラッチされるロウアドレスが、例えば図５４に示すように、リフレッシュ前の最後のワード線８の活性であると仮定すれば、悪意あるプログラムによって、リフレッシュ直前以外のロウ活性は特定のワード線８のみを集中して活性し、リフレッシュ直前のみ他のワード線８を活性することで、確率的にＲＨ不良を対策することを不可能にする恐れがある。
　本実施形態では、通常のリフレッシュ時に必ず２本のワード線８を４千回活性する例を示したが、２本のワード線８を同時に活性する回数は必ずしも４千回である必要ななく、ビクティムセルのリフレッシュに必要な回数だけに制限することが可能である。さらに、本実施形態では、例としてロウ制御回路１０Ｎ内に置かれる回路は、そのＤＲＡＭチップ１内の他の場所に置いてもよい。
　また、リフレッシュコントローラ２１Ｅは、ＲＨ耐性判定回路２５により判定されたＲＨ耐性に応じて、ビクティムセルに対するリフレッシュの頻度を変更してもよい。さらに、温度センサ２６により検出された温度によって通常のリフレッシュ頻度が変更される場合に、ビクティムセルに対するリフレッシュの頻度を変更してもよい。
　図５５は実施形態１５にかかるロウ制御回路１０Ｎにおいて、（８Ｋ＋１）回のリフレッシュの動作例を示すタイミングチャートである。また、図５６は実施形態１５にかかるロウ制御回路１０Ｎにおいて、リフレッシュ動作時のバンク制御による電力分散にかかる第１の動作例を示すタイミングチャートである。さらに、図５７は実施形態１５にかかるロウ制御回路１０Ｎにおいて、リフレッシュ動作時のバンク制御による電力分散にかかる第２の動作例を示すタイミングチャートである。図５８は実施形態１５にかかるロウ制御回路１０Ｎにおいて、ビクティムリフレッシュを取り入れたリフレッシュ時のバンク制御にかかる第１の動作例を示すタイミングチャートである。図５９は実施形態１５にかかるロウ制御回路１０Ｎにおいて、ビクティムリフレッシュを取り入れたリフレッシュ時のバンク制御にかかる第２の動作例を示すタイミングチャートである。
　ところで、１つのリフレッシュコマンドによって、基本的に（少なくとも例に挙げたＤＤＲ３－ＳＤＲＡＭでは例外なく）リフレッシュ動作は全バンクに対して行われる。しかし、電力消費の集中を防ぐために、リフレッシュ周期（ｔＲＦＣ）の範囲内で、リフレッシュ動作におけるバンク毎の活性タイミングをずらすことが可能である。
　例えば一実施例である１ＧｂのＤＤＲ３－ＳＤＡＭでは、リフレッシュ周期（ｔＲＦＣ）は１１０ｎｓである。このとき、４５ｎｓ（所定の最小値ｔＲＣｍｉｎ以下であってかつその近傍値である）で１本のワード線をリフレッシュ可能であるとした場合には、例として図５６に示すように電力消費が分散され得る。分散方法は１クロック毎の図５６に特定されず、半クロック毎の図５７など他の方法を取り得る。
　図５７にリフレッシュ時のバンク制御にビクティムリフレッシュを取り入れた例を示す。リフレッシュ周期（ｔＲＦＣ）内にビクティムリフレッシュを挿入することにより、リフレッシュ時間の６４ｍｓ、リフレッシュ回数８千回は、元の値を維持することが可能である。また、ビクティムリフレッシュは毎回行うとは限らず、複数回のリフレッシュに１回含むことも可能である。また、ビクティムリフレッシュはリフレッシュ周期（ｔＲＦＣ）内の最初であるとは限らず、リフレッシュ周期（ｔＲＦＣ）内であれば、どのタイミングで実行されてもよい。ただし、ビクティムリフレッシュ活性中のバンクは、同時に通常のリフレッシュを行うことができないため、例として挙げた図５７の場合には、ビクティムリフレッシュはバンク６または７に対してのみ実行可能である。そのため、ビクティムリフレッシュのバンクアドレスに応じて、通常のリフレッシュの実行順序を図５８のように切り替える機能を有することは、本実施形態の実現に非常に有効である。
　また、ビクティムリフレッシュの回数はリフレッシュ周期（ｔＲＦＣ）内で完了するのであれば、１度とは限定されない。また、ビクティムリフレッシュ同士あるいはビクティムリフレッシュと通常リフレッシュは、同一のバンクでなければ、タイミングを必ずしもずらす必要はなく、同時でも構わない。
実施形態１６．
　図４６は実施形態１６にかかるロウ制御回路１０Ｏの構成例を示すブロック図である。図４６の実施形態１６にかかるロウ制御回路１０Ｏは、図４５の実施形態１５にかかるロウ制御回路１０Ｎに比較して、以下の点が異なる。
（１）タイマ回路４１に代えて、擬似乱数発生回路４８と、ビクティム判定回路４９とを備える。
　以下、上記相違点について詳述する。
　図４６において、擬似乱数発生回路４８は所定の初期値に基づいて擬似乱数を発生してビクティム判定回路４９に出力する。ビクティム判定回路４９は、アドレスバッファ３５からのロウアドレスＲＡが擬似乱数と一致するか否かを判定し、一致しているときにタイマ信号であるＶｉｃｔｉｍ取込タイミング信号を発生して出力する。
　ところで、ＲＨ不良に対する耐性は、半導体製造プロセスのルールあるいはワード線電圧、または個体差によってばらつきを持つ。また、ＲＨ耐性の低いメモリセルを冗長メモリセルで救済することにより、そのＤＲＡＭのＲＨ耐性を改善し得る。一方で、確率的にＲＨ不良を回避するために必要なビクティムリフレッシュの割り込み頻度はそのＤＲＡＭのＲＨ耐性に依存する。さらに、ビクティムリフレッシュの実行は、電力消費の増大あるいはリフレッシュ期間の増加などの副作用を持つため、個別のＤＲＡＭのＲＨ耐性に応じて、ビクティムリフレッシュの実行頻度を調整する機能を有し、上述の副作用の低減を実現し得る。
　実施形態１６によれば、ビクティムアドレスを、リフレッシュに対して固定しないタイミングでラッチし、もしくは、ランダムなタイミングでラッチする。具体的には、ロウアドレスＲＡが擬似乱数と一致するか否かを判定し、一致しているときにタイマ信号であるＶｉｃｔｉｍ取込タイミング信号を発生してビクティムアドレスを決定して、ビクティムセルに対するリフレッシュの頻度を変更することで、電力消費の増大あるいはリフレッシュ期間の増加を防止できる。
実施形態１７．
　図４７は実施形態１７にかかるロウ制御回路１０Ｐの構成例を示すブロック図である。図４７の実施形態１７にかかるロウ制御回路１０Ｐは、図４５の実施形態１５にかかるロウ制御回路１０Ｎに比較して、以下の点が異なる。
（１）タイマ回路４１に代えて、ビクティム判定回路４９を備える。
　以下、上記相違点について詳述する。
　図４７において、ビクティム判定回路４９は、アドレスバッファ３５から出力されるロウアドレスＲＡのうち、下位３ビットを計数し、例えば計数値が０又は最大値になったときにビクティムリフレッシュ用アドレスとして判定し、Ｖｉｃｔｉｍ取込タイミング信号を発生する。すなわち、ロウ制御回路１０Ｐは、所定のリフレッシュアドレスより指定されるロウアドレスを前記ビクティムアドレスとしてラッチする。これにより、実施形態１６と同様の作用効果を有する。
実施形態１８．
　図４８は実施形態１８にかかるロウ制御回路１０Ｑの構成例を示すブロック図である。図４８の実施形態１８にかかるロウ制御回路１０Ｑは、図４７の実施形態１６にかかるロウ制御回路１０Ｏに比較して、以下の点が異なる。
（１）ラッチ３９Ｂ－１～３９Ｂ－８にラッチされた複数のアドレスが互いに個別に一致しているか否かを示す個別一致信号＜７：０＞に基づいて、ラッチ３９Ｂ－１～３９Ｂ－８にラッチされた複数のアドレスが互いに一致している同一のアドレスの数をカウンタにより計数し、その計数値が最大である、最大の同一のアドレスを一致判定アドレスを示す一致判定信号＜７：０＞を発生してラッチ３９Ｂ－１～３９Ｂ－８に出力する一致アドレス計数判定回路８１を備える。
（２）なお、リフレッシュコントローラ２１は、ＲＨ耐性判定回路２５及び温度センサ２６を備えない。
　以下、上記相違点について詳述する。
　図４８において、一致アドレス計数判定回路８１は、個別一致信号＜７：０＞に基づいて、ラッチ３９Ｂ－１～３９Ｂ－８にラッチされた複数のアドレスが互いに一致している同一のアドレスの数をカウンタにより計数し、その計数値が最大である、最大の同一のアドレスを一致判定アドレスを示す一致判定信号＜７：０＞を発生してラッチ３９Ｂ－１～３９Ｂ－８に出力する。すなわち、一致アドレス計数判定回路８１は、ラッチされる複数のビクティムアドレスのうち、最大の一致数を有する、同一の最大数のビクティムアドレスを、ビクティムセルをリフレッシュすべきビクティムアドレスとすることを特徴としている。
　本実施形態では、複数のロウアドレスをラッチし同じアドレスであればそのアドレス数を数えるカウンタを有し、もっとも多数回保存されたアドレスに対するビクティムリフレッシュを行うことで、よりビクティムセルであると疑わしいワード線８に接続されたメモリセル６をリフレッシュすることを実現する。一致アドレス計数判定回路８１は、もっとも多数回保存されたロウアドレスをターゲットアドレスと判定し、そのアドレスに基づいてビクティムアドレスを発生する。これにより、不要なリフレッシュを削除して、電力消費の増大あるいはリフレッシュ期間の増加を防止できる。
実施形態１９．
　図４９は実施形態１９にかかるロウ制御回路１０Ｒの構成例を示すブロック図である。図４９の実施形態１９にかかるロウ制御回路１０Ｒは、図８の実施形態１にかかるロウ制御回路１０に比較して、以下の点が異なる。
（１）ロウデコーダ５４に代えて、リフレッシュコントローラ２１からのＮｏｒｍａｌ／Ａｕｔｏｒｅｆ切替信号を、ロウアドレスＲＡ＜１２＞を縮退するための信号として用いて、ビクティムアドレス計算回路５３で計算されたビクティムアドレスを縮退してデコードすることでロウアドレスを発生するロウデコーダ５４Ａを備える。
　図４９において、ロウデコーダ５４Ａは、オートリフレッシュ時にロウアドレスＲＡ＜１２＞を縮退し、オートリフレッシュ時に例えば２倍のワード線８が選択されるように制御される（図５１参照）。すなわち、ロウ制御回路１０Ｒは、通常のリフレッシュ時に、前記通常のリフレッシュされるワード線の数に比較して、リフレッシュされるワード線の数を増やすことで、通常のリフレッシュ回数を削減し、かつ当該削減したリフレッシュ回数の時間期間にビクティムセルに対するリフレッシュを割り込ませるように制御する。これにより、不要なリフレッシュを削除して、電力消費の増大あるいはリフレッシュ期間の増加を防止できる。
　以上詳述したように、本発明に係る半導体記憶装置によれば、従来技術に比較して大幅な回路の増加を伴うことなく、先行特許と同等のリフレッシュ不良を防止できる。
１　ＤＲＡＭチップ、
２　メモリセルアレイ、
３　ワード線デコード回路、
４　センスアンプ回路、
５　コラム選択線デコード回路、
６　メモリセル、
７　ビット線、
８　ワード線、
９　コラム選択線、
１０，１０Ａ～１０Ｒ　ロウ制御回路、
１１　内部信号発生回路、
１２　データ処理回路、
１３　データ入出力回路、
１４，１５　内部データバス、
１６　外部データ入出力ピン、
２０，２０－１～２０－１３，２０Ａ，２０Ｂ　ロウアドレスバッファ（ＲＯＷ　ＡＤＤ　ＢＵＦ）
２１，２１Ａ～２１Ｅ　リフレッシュコントローラ（ＲＥＦＣＯＮＴ）、
２２，２２Ａ　テストコントローラ（ＴＥＳＴ　ＣＯＮＴＲＯＬ）
２３　モードレジスタ（ＭＯＤＥ　ＲＥＧＩＳＴＯＲ）
２４　ヒューズ回路（ＦＵＳＥ）、
２５　ＲＨ耐性判定回路、
２６　温度センサ、
３１　アドレスパッド（ＡＤＤＰＡＤ）
３２，３５　アドレスバッファ（ＡＤＤＢＵＦ）、
３３，３８　スイッチ（ＳＷ）、
３４　ラッチ（Ｌａｔｃｈ）、
３６　オートリフレッシュカウンタ（ＡｕｔｏＲｅｆ　ＣＯＮＴＥＲ）
３７　セレクタ（Ｓｅｌｅｃｔｏｒ）
３９，３９－１～３９－８，３９Ａ－１～３９Ａ－８，３９Ｂ－１～３９Ｂ－８　ビクティムアドレス用ラッチ（Ｌａｔａｃｈ　ｆｏｒ　Ｖｉｃｔｉｍ）
４１，４１Ａ～４１Ｄ，４１Ｃ１，４１Ｃ２，４４　タイマ回路（Ｔｉｍｅｒ）、
４２　ラッチコントローラ（Ｌａｔｃｈ　Ｃｏｎｔｒｏｌ）、
４３　ＯＲ論理演算回路、
４５　ヒューズ回路（ＦＵＳＥ）、
４６　モードレジスタ（Ｍｏｄｅ　Ｒｅｇｉｓｔｏｒ）
４７　テストコントローラ（ＴＥＳＴ　ＣＯＮＴＲＯＬ）、
４８　擬似乱数発生回路、
４９　ビクティム判定回路、
５１　ロウ冗長判定回路、
５２　ロウアドレス発生回路（ＲＯＷ　ＡＤＤＧＥＮ）、
５３　ビクティムアドレス計算回路（Ｖｉｃｔｉｍ　ＡＤＤ　Ｃａｌｃｕｌａｔｏｒ）、
５４，５４Ａ　ロウデコーダ（ＲＯＷ　ＤＥＣＯＲＤＥＲ））、
６１　バッファアンプ、
６２　インバータ、
６３　ＥＸＯＲゲート、
７０，７０－１～７０－３，７０Ａ　バンクアドレスバッファ（ＢＡＮＫ　ＡＤＤ　ＢＵＦ）、
７１　バンクアドレスパッド（ＢＡＮＫ　ＡＤＤＰＡＤ）、
７２，７４　アドレスバッファ（ＡＤＤＢＵＦ）、
７３　ラッチ、
７５　バンクアドレスデコーダ（ＢＡＮＫ　ＡＤＤ　ＤＥＣＯＤＥＲ）、
７６，７８　スイッチ（ＳＷ）、
８１　一致アドレス計数判定回路、
１０１　メモリコントローラ、
１０２　プロセッサ。

Claims (39)

  1. 　半導体記憶装置に対するアクティブコマンドの発行時におけるターゲットアドレスもしくはそのターゲットアドレスでメモリセルのデータに対して影響を受けるビクティムセルのロウアドレスを、所定のロウアドレスラッチ方法によりビクティムアドレスとしてラッチし、当該ビクティムアドレスを有するビクティムセルに対して、リフレッシュコマンドの発行時に所定のリフレッシュ方法でリフレッシュするロウ制御回路を備えたことを特徴とする半導体記憶装置。
  2. 　前記ロウ制御回路は、前記ロウアドレスラッチ方法により、リフレッシュコマンドの発行直前に実行されたアクティブコマンドの発行時のロウアドレスをラッチすることを特徴とする請求項１記載の半導体記憶装置。
  3. 　前記ロウ制御回路は、前記ロウアドレスラッチ方法により、リフレッシュコマンドの発行直後に実行されたアクティブコマンドの発行時のロウアドレスをラッチすることを特徴とする請求項１記載の半導体記憶装置。
  4. 　前記ロウ制御回路は、前記ロウアドレスラッチ方法により、リフレッシュコマンドの発行後であって、アクティブコマンドの所定の回数後のアクティブコマンドの発行時のロウアドレスをラッチすることを特徴とする請求項１記載の半導体記憶装置。
  5. 　前記ロウ制御回路はタイマ回路をさらに備え、前記ロウアドレスラッチ方法により、前記タイマ回路から出力されるタイマ信号が示すタイミングにおいて、前記ロウアドレスをビクティムアドレスとしてラッチすることを特徴とする請求項１記載の半導体記憶装置。
  6. 　前記ロウ制御回路は複数の前記タイマ回路と、
    　複数の前記タイマ回路からの各タイマ信号の論理和に基づいて前記タイマ信号を発生する演算回路とをさらに備えたことを特徴とする請求項５記載の半導体記憶装置。
  7. 　前記タイマ信号の周期は、オートリフレッシュの周期よりも長くなるように設定されたことを特徴とする請求項５又は６記載の半導体記憶装置。
  8. 　前記タイマ信号の周期は、ビクティムセルのリフレッシュの周期よりも長くなるように設定されたことを特徴とする請求項５又は６記載の半導体記憶装置。
  9. 　前記タイマ信号の周期は、自動的に選択的に変更されることを特徴とする請求項５～８のうちのいずれか１つに記載の半導体記憶装置。
  10. 　前記ロウ制御回路は、前記タイマ信号の周期を設定するヒューズ回路を備え、
    　前記タイマ信号の周期は、前記ヒューズ回路からの信号に基づいて変更されることを特徴とする請求項９記載の半導体記憶装置。
  11. 　前記ロウ制御回路は、前記タイマ信号の周期を設定するモードレジスタを備え、
    　前記タイマ信号の周期は、前記モードレジスタからの信号に基づいて変更されることを特徴とする請求項９記載の半導体記憶装置。
  12. 　前記ロウ制御回路は、前記タイマ信号の周期を設定するテストコントローラを備え、
    　前記タイマ信号の周期は、前記テストコントローラからの信号に基づいて変更されることを特徴とする請求項９記載の半導体記憶装置。
  13. 　前記ロウ制御回路は、オートリフレッシュコマンドを計数するオートリフレッシュカウンタをさらに備え、
    　前記ロウ制御回路は、前記リフレッシュ方法により、前記オートリフレッシュカウンタからの計数値で指定されたアドレスのリフレッシュの後に、同一のオートリフレッシュコマンドの期間で続けて、アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行することを特徴とする請求項１～１２のうちのいずれか１つに記載の半導体記憶装置。
  14. 　前記アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する動作は、すべてのオートリフレッシュコマンドで実行されることを特徴とする請求項１３記載の半導体記憶装置。
  15. 　前記アクティブコマンドでラッチしたビクティムアドレスを有するビクティムセルに対してリフレッシュを実行する動作は、前記オートリフレッシュコマンドの複数回に１回の割合で前記オートリフレッシュコマンドに基づいて実行されることを特徴とする請求項１３記載の半導体記憶装置。
  16. 　前記割合を設定するヒューズ回路をさらに備えたことを特徴とする請求項１５記載の半導体記憶装置。
  17. 　前記割合を設定するモードレジスタをさらに備えたことを特徴とする請求項１５記載の半導体記憶装置。
  18. 　前記割合を設定するテストコントローラをさらに備えたことを特徴とする請求項１５記載の半導体記憶装置。
  19. 　前記ロウ制御回路は、テストモードで、前記ビクティムセルに対するリフレッシュを実行することをイネーブルするか否かを指示するテストコントローラをさらに備えたことを特徴とする請求項１～１５のうちのいずれか１つに記載の半導体記憶装置。
  20. 　前記ロウ制御回路は、前記ビクティムセルに対するリフレッシュを実行することをイネーブルするか否かを指示するモードレジスタをさらに備えたことを特徴とする請求項１～１５のうちのいずれか１つに記載の半導体記憶装置。
  21. 　前記ロウ制御回路は、前記ビクティムセルに対するリフレッシュを実行することをイネーブルするか否かを指示するヒューズ回路をさらに備えたことを特徴とする請求項１～１５のうちのいずれか１つに記載の半導体記憶装置。
  22. 　前記ロウ制御回路は、オートリフレッシュコマンドに基づくオートリフレッシュの動作をテストモードで停止し、前記ビクティムアドレスを有するビクティムセルに対するオートリフレッシュコマンドの発行時に前記ビクティムセルに対してリフレッシュすることを特徴とする請求項１～２１のうちのいずれか１つに記載の半導体記憶装置。
  23. 　前記ロウ制御回路は、前記ビクティムアドレスとしてロウ冗長判定後のロウアドレスを用いることを特徴とする請求項１～２２のうちのいずれか１つに記載の半導体記憶装置。
  24. 　前記ビクティムアドレスのラッチ期間は、オートリフレッシュコマンド、もしくは他の制御信号に基づいて変更されることを特徴とする請求項１～２３のうちのいずれか１つに記載の半導体記憶装置。
  25. 　前記ロウ制御回路は、複数の前記ビクティムアドレスをラッチすることを特徴とする請求項１～２４のうちのいずれか１つに記載の半導体記憶装置。
  26. 　前記ロウ制御回路は、複数の前記ビクティムアドレスを、前記半導体記憶装置のバンク毎に、ラッチすることを特徴とする請求項２５記載の半導体記憶装置。
  27. 　前記ロウ制御回路は、前記ラッチされた複数の前記ビクティムアドレスを用いて、連続的なリフレッシュ時に順次、当該各ビクティムアドレスを有するビクティムセルをリフレッシュすることを特徴とする請求項２５又は２６記載の半導体記憶装置。
  28. 　前記ロウ制御回路は、複数の前記ビクティムアドレスともに、バンクアドレスをラッチすることを特徴とする請求項２５～２７のうちのいずれか１つに記載の半導体記憶装置。
  29. 　前記ロウ制御回路は、前記ビクティムアドレスを、リフレッシュに対して固定しないタイミングでラッチすることを特徴とする請求項２５～２８のうちのいずれか１つに記載の半導体記憶装置。
  30. 　前記ロウ制御回路は、前記ビクティムアドレスを、ランダムなタイミングでラッチすることを特徴とする請求項２９記載の半導体記憶装置。
  31. 　前記ロウ制御回路は、リフレッシュアドレスより指定されるロウアドレスを前記ビクティムアドレスとしてラッチすることを特徴とする請求項２９記載の半導体記憶装置。
  32. 　前記ロウ制御回路は、前記ラッチされる複数のビクティムアドレスのうち、同一の最大数のビクティムアドレスを、ビクティムセルをリフレッシュすべきビクティムアドレスとする請求項２９記載の半導体記憶装置。
  33. 　前記ロウ制御回路は、通常のリフレッシュに加えて、前記ビクティムセルに対するリフレッシュを行うことで、前記通常のリフレッシュ時のリフレッシュ期間に比較してリフレッシュ時間を長くなるように設定することを特徴とする請求項１～３２のうちのいずれか１つに記載の半導体記憶装置。
  34. 　前記ロウ制御回路は、通常のリフレッシュ時に、前記通常のリフレッシュされるワード線の数に比較して、リフレッシュされるワード線の数を増やすことで、通常のリフレッシュ回数を削減し、かつ当該削減したリフレッシュ回数の時間期間にビクティムセルに対するリフレッシュを割り込ませるように制御することを特徴とする請求項１～３２のうちのいずれか１つに記載の半導体記憶装置。
  35. 　前記ロウ制御回路は、通常のリフレッシュ時に、前記ビクティムセルに対するリフレッシュを同一のリフレッシュ周期期間内に実行する請求項１～３２のうちのいずれか１つに記載の半導体記憶装置。
  36. 　前記ロウ制御回路は、通常のリフレッシュを行うバンクと、ビクティムセルのリフレッシュを行うバンクの活性を、アクティブコマンドの間隔の最小値、もしくはリフレッシュによる１つのロウ活性期間以上の間隔をあけて実行することを特徴とする請求項３５記載の半導体記憶装置。
  37. 　前記ロウ制御回路は、通常のリフレッシュを行うバンクの活性順序を、ビクティムセルに対するリフレッシュを行うバンクアドレスに応じて変更することを特徴とする求項３６記載の半導体記憶装置。
  38. 　前記ロウ制御回路は、ロウハンマー耐性に応じて、ビクティムセルに対するリフレッシュの頻度を変更することを特徴とする請求項１～３７のうちのいずれか１つに記載の半導体記憶装置。
  39. 　前記ロウ制御回路は、温度によって通常のリフレッシュ頻度が変更される場合に、ビクティムセルに対するリフレッシュの頻度を変更することを特徴とする請求項１～３８のうちのいずれか１つに記載の半導体記憶装置。
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