JP2010073292A - 半導体記憶装置及びそのテスト方法 - Google Patents

Abstract

【課題】メモリセルアレイとデータ入出力端子との間でデータの入出力を行うデータ入出力回路について容易にテストできる半導体記憶装置およびそのテスト方法を提供する。
【解決手段】メモリセルアレイにおける選択したセルから読み出したデータ及び選択したメモリに書き込むべきデータを増幅するメインアンプに付随して設けられた記憶素子であってメモリセルアレイ内の不良メモリセルを救済するための記憶素子に対しデータ入出力端子からデータの書き込み及び読み出しを行うことにより、データ入出力回路をテストする。
【選択図】図２

Description

本発明は、半導体記憶装置及びそのテスト方法に関する。特に、メモリセルアレイとデータ入出力端子との間でデータの入出力を行うデータ入出力回路を備えた半導体記憶装置およびそのテスト方法に関する。

半導体集積回路の開発において、設計時点での回路バグや、動作周波数による回路誤動作などの原因を、より早期にかつ正確に見つけることが、課題となっている。昨今の半導体集積回路の開発では特に以下に列挙する問題から、バグ、回路誤動作などを正確に把握することが困難になっている。

すなわち、高性能化によって回路が肥大化することから、設計時の正確なシミュレーションが困難になり、バグが増加し、また、複数の回路による複合的な誤動作により、不具合の把握が困難になる。また、高速動作を行うために動作周波数が高速化することから、周波数を網羅的にシミュレーションすることができず、バグが増加し、また、高速化による誤動作の増加及び、解析の高度化によって誤動作の原因把握が困難になってきている。さらに、チップ面積削減を狙った回路の最適化を行うことから、最適化前・後の動作変更による誤動作増加や、複数の最適化ブロックによる複合的な誤動作増加が生じる。また、低消費電力化のため、電源電圧を低下させて動作させるので、プロセス・温度・ノイズに依存しやすくなり、誤動作が増加する。さらに、プロセスの微細化から、プロセスに起因する誤動作（リークパスや不良セルなど）の増加、解析の高度化の問題が生ずる。

これらの問題を解決するために、ＢＩＳＴ回路や、Ｓｃａｎ回路など、解析（テスト）を行うためだけに用意された回路を備え、解析の精度向上・高速化を図ることは、さまざまな半導体集積回路で行われている。しかし、その回路自体の規模の大きさにより、チップ面積の増加・内部パスの複雑化などで、動作速度低下、誤動作の増加も起こる。

なお、特許文献１には、メモリセルアレイの中に冗長セルアレイを設けた半導体記憶装置において、冗長セルアレイ専用のデータ端子を設け、冗長セル以外のセルと並列にテストを行うことにより、テスト時間を短縮する半導体記憶装置が記載されている。
特開２００２−２６９９９３号公報

ダイナミックランダムアクセスメモリ等の半導体記憶装置においても、上記半導体集積回路の開発における問題が存在する。半導体記憶装置では、データを格納するメモリセルアレイとデータを増幅するメインアンプ回路、データの転送を行う入出力回路等のその他周辺回路などで構成されているが、メモリセルアレイの面積を、プロセスの微細化などで小さくする一方、システムから要求される速度や機能などのスペックを満たすために、メインアンプの高速動作化や転送速度の高速化、及びそれらの低消費電力化を図っていて、上記に挙げた問題も発生する。

特に新規な製造プロセスを用いて開発する場合、中でもメモリセルアレイやメインアンプは、プロセス起因による回路誤動作を起こしやすく、開発直後では完全動作は難しい。他方では、入出力回路も新規プロセスである上に高機能化、高速動作化、低消費電力化により、回路自体は肥大化・複雑化し、論理的な誤動作や、タイミングミスマッチなどが増える。

その中で評価時にはライト、リードといったパターンをテスターで流し込むが、リード時の期待値エラーなどから、メモリセルアレイ、メインアンプ、入出力回路のどれが誤動作の原因になっているか切り分けなければならない。その際は、様々なテストコードを用いて原因を推測する必要がある。また、メモリセルアレイ、メインアンプなどの致命的な不良(例えば、全く読み出せない・読み出しデータが異なる等)があった場合、転送系などの入出力回路の確認はできなくなり、時間的なコストにも影響してくる。

本発明の１つの側面に係る半導体記憶装置は、メモリセルアレイと、データ入出力端子と、前記メモリセルアレイおよび前記データ入出力端子間に設けられたデータ入出力回路と、を備え、前記データ入出力回路は、データライト動作時には前記メモリセルアレイ内の選択されたメモリセルへの書込みデータを増幅しデータリード動作時には前記選択されたメモリセルからの読出しデータを増幅するメインアンプ、および前記メモリセルアレイ内の不良メモリセルを救済するためにメインアンプに付随して設けられた記憶素子を有する半導体記憶装置において、テストモード時に起動され、前記メモリセルへのアクセスアドレス情報に係わらず前記データ入出力端子から前記記憶素子へのデータ書込みおよび前記記憶素子から前記データ入出力端子へのデータ読出しを実行するテスト回路を設ける。

また、本発明の他の側面に係る半導体記憶装置は、メモリセルアレイと、データ入出力端子と、前記メモリセルアレイにおける選択したセルから読み出されたデータおよび選択したメモリに書き込むべきデータを増幅するメインアンプと、前記メモリセルアレイ内の不良メモリセルを救済するためにメインアンプに付随して設けられた記憶素子と、書き込み動作時に前記データ入出力端子から与えられたデータを前記メインアンプを介してメモリセルアレイに書き込み、読み出し動作時に前記メモリセルアレイから前記メインアンプを介して読み出したデータを前記データ入出力端子に向けて出力するデータ入出力回路と、前記メモリセルアレイの不良ビットを救済するとき、又は、データ入出力回路テストモードに設定されたときに、前記記憶素子に対して書き込みを行い前記メモリセルアレイ及び前記メインアンプに代えて前記記憶素子から読み出したデータを前記データ入出力回路に接続する選択回路と、を有する。

本発明のさらに別な側面に係る半導体記憶装置のテスト方法は、メモリセルアレイと、データ入出力端子と、書き込み動作時に前記データ入出力端子から与えられたデータを直並列変換して前記メモリセルアレイに書き込み、読み出し動作時に前記メモリセルアレイから読み出したデータを並直列変換して前記データ入出力端子に向けて出力するデータ入出力回路と、前記メモリセルアレイの不良ビット救済用記憶素子と、を有する半導体記憶装置において、前記メモリセルアレイに代えて前記不良ビット救済用素子を用いて前記データ入出力回路のテストを行う。

本発明によれば、メモリセルアレイが動作しているか否かにかかわらず、比較的簡単に半導体記憶装置のデータ入出力回路のテストを行うことができる。

本発明の好ましい実施形態について、実施例に即して、図面を参照し、説明する。

図１は、実施例１の半導体記憶装置の全体ブロック図である。特に制限されないが、図１において、半導体記憶装置は、８バンク構成のDDR(Double Data Rate)2 SDRAMとされる。図１において、１０は冗長セルアレイを含んで構成されるメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はセンスアンプ、１３はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、１４は、所定のアドレス信号と、制御信号としてチップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥを入力し、コマンドをデコードするコマンドデコーダ、１５はコントロールロジック、１６はカラムアドレスバッファ・バーストカウンタ、１７はアドレスA0-A13とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力するモードレジスタ、１８はロウアドレスバッファ、１９はリフレッシュコマンドを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、２０はクロック生成器、２１はリードライトデータを外部と入出力するためのデータ入出力端子（ＤＱ端子）、２４はＤＬＬ（Delay Lock Loop）、２５は、ＤＬＬから与えられたクロックに同期してＤＱ端子とメモリセルアレイ１０との間でデータの入出力を行うデータ入出力部である。

メモリセルアレイ１０は、ロウアドレス、カラムアドレス、バンクアドレスで指定される１ビットのデータセルをアレイ状に配置したブロックである。また、メモリセルアレイ１０は冗長セルアレイを含んで構成され、不良セルの含まれる領域をビット線やワード線単位で冗長セルアレイに置き換えることにより不良を救済できる。また、センスアンプ１２は、リフレッシュ時にリフレッシュアドレスで選択されたワード線のセルからビット線に読み出されたセルデータを増幅して元のセルに書き戻す。クロック生成器２０は、クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、内部の動作で必要なクロックを生成して各部へ供給する。

次に、データ入出力部２５の内部の構成について説明する。図２は、データ入出力部２５と関連する部分を示すブロック図である。MAMPARY_DQ0は、BANK0の内でデータ線のビット０が接続されたメモリセルアレイ１０及びメインアンプ（２６−０〜３）周辺回路のブロックである。その他のMAMPARY_DQ1からMAMPARY_DQnもMAMPARY_DQ0と同様の構成であり、ビット０以外のデータ線が接続されているものとする。

メモリセルアレイ１０は、図２では図示を省略したセンスアンプ１２、カラムデコーダ１３を介してメインアンプ０〜３（２６−０〜３）とＭＩＯ線により接続されている。

メインアンプ０〜３（２６−０〜３）はカラムアドレスのビット０とビット１で表現される、４つのアドレスのデータを扱う差動増幅回路で、データの書き込み時（ライト動作時）は、DWCLK_BANK0のパルスを受けて、ライトデータ線WD_0からWD_3のデータを増幅してＭＩＯ線に出力する。データ読み出し時（リード動作時）は、DRE_BANK0信号がイネーブルになるのを受けて、ＭＩＯ線のデータを増幅してリードデータ線RDa_0〜RDa_3に出力する。

リードデータ線RDa_0〜RDa_3はマルチプレクサ０〜３（２８Ｄ−０〜３）を介してリードデータ線RDb_0〜RDb_3に接続され、リードデータ線RDb_0〜RDb_3はさらにシフト回路３０Ａへ接続される。また、ライトデータ線WD_0〜WD_3はシフト回路３０Ａに直接接続される。シフト回路３０ＡはRWBUSを介してデータ転送回路３０Ｂに接続される。RWBUSは、シフト回路３０Ａとデータ転送回路３０Ｂを接続するデータ転送バスである。RWBUSはｎビットのバスで各ビットのRWBUSは各バンクの対応するビットのMAMPARY_DQに接続される。データ転送回路３０Ｂはさらに、ＤＱバスに接続され、半導体記憶装置１のデータ入出力端子２１を介して、半導体記憶装置１の外部のホスト機器１００に接続される。

なお、ホスト機器１００と半導体記憶装置１との接続は他にも、図１に記載したコントロール関係の信号線（／ＣＳ、／ＣＡＳ、／ＲＡＳ、／ＷＥなど）や、メモリセルアレイ１０のロウアドレスやカラムアドレスを指定するためのアドレス線（Ａ０〜Ａ１３、ＢＡ０、ＢＡ1、ＢＡ２など）、及びクロック入力信号（ＣＫ、／ＣＫ、ＣＫＥ）などがあるが、図２では省略している。

次に、データ入出力部２５の基本的な動作について説明する。半導体記憶装置１に対してホスト機器１００がデータの書き込みを行うときは、ＤＱバスを介してデータ入出力端子２１から書き込みデータがシリアル入力される。シリアル入力された書き込みデータは、データ転送回路３０ＢによりRWBUSに乗せかえられる。RWBUSのデータはシフト回路３０Ａにより直並列変換されてライトデータ線WD_0〜WD_3へ出力される。ライトデータ線WD_0〜WD_3のデータは、コマンドデコーダ１４が出力するDWCLK_BANK0信号に同期してメインアンプ０〜３（２６−０〜３）に取り込まれる。なお、DWCLK_BANK0信号、DRE_BANK0信号はバンク０が選択されたときに出力される信号であり、同様の信号は、各バンクに出力され、アクセス先のバンクが選択されたときに活性化する。また、この実施例では４ビットプリフェッチ動作を行うので、４つのメインアンプ０〜３（２６−０〜３）は同時に動作し、０から３の４つの連続したアドレスのデータを同時に増幅する。

メインアンプ０〜３（２６−０〜３）で増幅された書き込みデータは、（図２では図示を省略している）カラムデコーダ１３、センスアンプ１２を介してメモリセルアレイ１０のメモリセルに書き込まれる。

一方、メモリセルアレイ１０からホスト機器１００へデータの読み出しを行うときは、ホスト機器から与えられたリードコマンドに応答してメモリセルアレイ１０から、リードデータが（図２では図示を省略している）センスアンプ１２、カラムデコーダ１３を介してＭＩＯ線に読み出される。ＭＩＯ線に読み出されたデータは、メインアンプ０〜３（２６−０〜３）に入力する。なお、４ビットプリフェッチ動作を行うので、メモリセルアレイからは、カラムアドレスが連続する０〜３の４ビットのデータが並列にメモリセルアレイから読み出されて、メインアンプ０〜３（２６−０〜３）により増幅される。

メインアンプ０〜３（２６−０〜３）で増幅された読み出しデータは、リードデータ線RDa_0〜RDa_3、マルチプレクサ０〜３（２８Ｄ−０〜３）、リードデータ線RDb_0〜RDb_3を介してシフト回路３０Ａに並列に入力される。シフト回路３０Ａはリードデータ線RDb_0〜RDb_3から並列に入力したデータを必要に応じてビットの並べ替えを行い、直列データに変換してRWBUSへ出力する。データ転送回路３０Ｂは、RWBUSのデータをＤＱバスに乗せ替えてデータ入出力端子２１からホスト機器１００へ出力する。なお、リードライト動作時に、シフト回路３０Ａは、別途指定のシーケンシャルモード設定や、カラムアドレスの指定などに準じた、データ列の並べ直しなども行う。

なお、図２において、各メインアンプ０〜３（２６−０〜３）に付随する回路として不良ビット救済部０〜３（２７−０〜３）が設けられている。図３は、この不良ビット救済部０（２７−０）周辺のブロック図であり、不良ビット救済部０（２７−０）の内部回路を示している。不良ビット救済部２７-０は２個のアンドゲート３２Ａ、３２Ｂ及びセットリセット付きのフリップフロップで構成される不良ビット救済用記憶素子（ＦＦＡ、ＦＦＢ）と、マルチプレクサ３３で構成されており、HIT_AまたはHIT_Bがハイレベルの場合、ライト時にはDWCLKのタイミングで、ライトデータ線WD_0のデータを不良ビット救済用記憶素子ＦＦＡまたはＦＦＢに保持する。また、リード時にはHIT_A、HIT_Bのデータによって、ＦＦＡまたはＦＦＢのデータをRDF_0に出力する。RDF_0は図２のリードデータ線RDa_0とともにマルチプレクサ０（２８Ｄ−０）に入力されていて、HIT_A、HIT_BのいずれかがＨになっていると、RDF_0がリードデータ線RDb_0に出力されるようになっている。

次に、図４は、上記HIT_A及びHIT_B信号を生成する不良ビット救済素子選択部のブロック図である。不良ビット救済素子選択部は、不良ビットアドレスを記憶する不良アドレス記憶部４１と、外部から入力されたアドレスと不良アドレス記憶部４１が記憶するアドレスとを比較する比較器Ａ、Ｂと、入出力テストモードか、否かによって出力を切り替えるセレクタ２８Ａ、２８Ｂにより構成される。

不良アドレス記憶部４１は、読み書きが正常にできない不良セルを、製品のテスト工程で検出し、そのアドレスを記憶しておく領域で、フラッシュメモリやアンチヒューズなどの回路で構成されている。図４の回路では、２つの不良セルのアドレス（不良アドレスＡ、Ｂとする）を保持する領域を持っているものとし、各ロウアドレスはロウアドレスが１２〜０の１３ｂｉｔ、カラムアドレスが９〜２の７ビットであるとする。また、不良アドレス記憶部４１はそれぞれのアドレスを常に出力している。

次に、通常動作モードにおける図４の不良ビット救済素子選択部と、図３の不良ビット救済部の動作について説明する。不良アドレス記憶部４１には、あらかじめ、メモリセルアレイ１０のセルを不良ビット救済用記憶素子ＦＦＡ、ＦＦＢで置き換える不良ビットアドレスＡ、不良ビットアドレスＢの２つのアドレスが格納されているものとする。不良ビットアドレスＡ、不良ビットアドレスＢは、それぞれ、１２〜０の１３ｂｉｔのロウアドレスと、９〜２の７ビットのカラムアドレスを格納する。

リード時またはライト時には、ホスト機器１００から指定されたロウアドレス、カラムアドレスは、アドレスデコード回路等から、X_ADR[12:0]（ロウアドレス）及びY_ADR[9:2]（カラムアドレス）として入力される。その際、不良アドレス記憶部４１に記憶されているアドレスと、入力されたアドレスが、同じであるかを比較器Ａ、Ｂで比較し、一致していた場合は、不良セルへのアクセスであると判断して、比較器Ａ、または、比較器Ｂの出力をハイレベルにする。比較器Ａは、ロウアドレス、カラムアドレスを不良アドレス記憶部４１の不良ビットアドレスＡと比較し、比較器Ｂは、ロウアドレス、カラムアドレスを不良アドレス記憶部４１の不良ビットアドレスＢと比較する。比較器Ａ、Ｂは不一致の場合、ローレベルを出力し、一致した場合はハイレベルを出力する。比較器Ａ、Ｂの出力はセレクタ２８Ａ、２８Ｂに入力される。通常動作時には、テスト信号TMODEはローレベルであるので、比較器Ａ、比較器Ｂの出力がそのままHIT_A信号、HIT_B信号となる。すなわち、外部から入力したX_ADR[12:0]（ロウアドレス）及びY_ADR[9:2]（カラムアドレス）が不良ビットアドレスＡと一致した場合には、HIT_A信号がハイレベル、不良ビットアドレスＢと一致した場合には、HIT_B信号がハイレベルとなり、それ以外のときに、HIT_A信号、HIT_B信号は共にローレベルとなる。

次に、図３を参照すると、HIT_A信号、または、HIT_B信号がハイレベルのときに、書き込みクロック信号DWCLKがハイレベルになると、アンドゲート３２Ａまたは３２Ｂがハイレベルとなり、不良ビット救済用記憶素子ＦＦＡまたはＦＦＢにライトデータ線WD_0のデータが書き込まれる。すなわち、メモリセルアレイ１０に書き込まれるべきデータが不良ビット救済用記憶素子ＦＦＡまたはＦＦＢに書き込まれることになる。

また、リード動作時に、HIT_A信号、または、HIT_B信号がハイレベルのときは、オアゲート２８Ｃがハイレベルを出力するので、リードデータ線RDa_0に代えて不良ビット救済部０からの出力信号線RDF_0のデータをマルチプレクサ２８Ｄ−０が選択してリードデータ線RDb_0に出力する。すなわち、メインアンプ０で増幅したメモリセルアレイ１０から読み出したデータに代えて、不良ビット救済用記憶素子ＦＦＡまたは、ＦＦＢのデータがシフト回路３０Ａへ出力される。２ビットの不良ビット救済用記憶素子ＦＦＡまたはＦＦＢのうち、どちらのビットのデータが選択されるかは、HIT_A信号、HIT_B信号のどちらがハイレベルであるかによって決まる。

上記の動作をまとめると表１のようになる。

すなわち、外部から与えられたアドレスが不良アドレス記憶部４１に格納する不良アドレスと不一致な場合は、すでに図２を用いて説明したとおり、ライト動作時のデータは、シフト回路３０Ａからメインアンプ０〜３（２６−０〜３）を経由してメモリセルアレイ１０の指定したアドレスのセルに書き込まれ、リード動作時のデータは、メモリセルアレイ１０の指定したアドレスのセルから読み出されたデータがメインアンプ０〜３（２６−０〜３）を経由してシフト回路３０Ａに送られる。

一方、外部から与えられたアドレスが不良アドレス記憶部４１に格納する不良アドレスＡまたはＢと一致した場合は、表１のとおりである。すなわち、図２において、ライト動作時にシフト回路３０Ａからライトデータ線WD_0〜3に送られたデータは、不良ビット救済部０〜３（２７−０〜３）の対応する不良ビット救済用記憶素子に格納される。また、リード動作時のデータの読み出し元は、メモリセルアレイ１０、メインアンプ０〜３に代えて、不良ビット救済部０〜３の対応する不良ビット救済用記憶素子からデータが読み出される。

上記動作により、不良ビット救済部は、ランダムに発生する単独のセルの不良を救済することができる。これは、メモリセルアレイに含まれる冗長セルアレイが、ビット線やワード線を最小単位として複数のセルが含まれる領域を単位に不良セルや、不良ビット線、不良ワード線を救済するのと対照的である。

なお、図４の比較器Ａ、Ｂは、図２の不良ビット救済部４ビット分共通に設けられており、比較器Ａ、Ｂでは、カラムアドレスの下位２ビットY_ADR[1:0]は比較されないので、比較器ＡまたはＢが一致を検出した場合、図２のメモリセルアレイとメインアンプ４ビット分のアクセスがまとめて不良ビット救済部へのアクセスに変わることになる。

また、シフト回路３０Ａよりホスト機器１００側の動作は、不良ビット救済素子を用いるか否かによって影響を受けない。結局、メモリセルアレイ１０の不良アドレスＡ、不良アドレスＢのセルが不良セルであっても、不良ビット救済部０〜３に設けた不良ビット救済用記憶素子によって救済されるので、ホスト機器１００からは、不良ビットが存在しない場合と何ら変わらない機能を果たすことができる。

次に、テストモードのときの動作について説明する。図４において、テストモードでは、TMODE信号がハイレベルになる。なお、TMODE信号は、特に限定されないが、この実施例では、コマンドデコーダ１４から出力される信号で、外部から入力可能なテストコードによりハイレベルになる。TMODE信号がハイレベルになると、表２に示すように、セレクタ２８Ｂ、２８Ａは、それぞれ、比較器Ｂ、比較器Ａの出力に代えて、カラムアドレスの下位から３ビット目の値Y_ADR[2]、およびY_ADR[2]をインバータ４４により反転した信号を選択する。

すなわち、TMODE信号がハイレベルになると、比較器Ａ、比較器Ｂの比較結果によらず、カラムアドレスの下位から３ビット目Y_ADR[2]の値により、HIT_AまたはHIT_Bのいずれかが、かならずハイレベルになる。

従って、図３の不良ビット救済部０では、表３に示すように、ライト時には、シフト回路３０Ａから入力したデータは、カラムアドレスの下位から３ビット目Y_ADR[2]の値によって、不良ビット救済用記憶素子ＦＦＡ、または、不良ビット救済用記憶素子ＦＦＢに書き込まれることになる。また、リード時には、メインアンプ０（２６−０）の出力に代えて、Y_ADR[2]の値によって、不良ビット救済用記憶素子ＦＦＡ、または、ＦＦＢのデータがシフト回路３０Ａへ出力されることになる。

すなわち、TMODE信号がハイレベルになると、ライト時には、メモリセルアレイ１０に書き込まれるべきデータが、不良アドレスと一致しているか否かにかかわらず、不良ビット救済用記憶素子ＦＦＡまたはＦＦＢのいずれかに書き込まれる。またリード時には、不良アドレスと一致しているか否かにかかわらず、メモリセルアレイ１０、メインアンプ０（２６−０）に代えて、不良ビット救済用記憶素子ＦＦＡまたはＦＦＢのいずれかからデータが読み出される。ライト時、リード時のいずれも、不良ビット救済用記憶素子ＦＦＡまたはＦＦＢのいずれが選択されるかは、カラムアドレスの下位から３ビット目Y_ADR[2]の値によって決まる。

さらに、図２に戻ってテストモードに設定されたときの動作についてまとめると以下のとおりになる。ライト動作時には、シフト回路３０Ａからライトデータ線WD_0〜3に送られたデータは、不良ビット救済部０〜３（２７−０〜３）の不良ビット救済用記憶素子に格納される。また、リード動作時のデータの読み出し元は、メモリセルアレイ１０、メインアンプ０〜３に代えて、不良ビット救済用記憶素子からデータが読み出される。

なお、シフト回路３０Ａよりホスト機器１００側の動作は、不良ビット救済素子を用いるか否かによって影響を受けない。結局、テストモードになると、メモリセルアレイ１０、メインアンプ０〜３を用いずに、データ入出力端子２１からデータ転送回路３０Ｂ、シフト回路３０Ａを介して不良ビット救済部０〜３に設けた不良ビット救済用記憶素子に対してデータのリードライトを行うことにより、シフト回路３０Ａやデータ転送回路３０Ｂを含む入出力回路のテストを行うことができる。

TMODE信号がハイレベルであると、テストモードになるので、メモリセルアレイ１０のどこのバンクアドレス、ロウアドレス、カラムアドレスへアクセスしようとしても、すべて不良ビット救済用記憶素子ＦＦＡ、ＦＦＢへのアクセスになる。つまり、メモリセルアレイ１０やメインアンプ０〜３（２６−０〜３）を使用しないことになり、擬似的に切り離したことになる。その際にデータを記憶できる領域は、バースト長を４とすると、１バンクあたり２バーストアクセスに固定されるが、その領域内であればデータを自由に書くことができる。また、バースト長８での動作も可能である。また、各バンクのデータ線に不良ビット救済用記憶素子ＦＦＡ、ＦＦＢが配置されているので、バンクごとに別々のデータを書くことが可能であり、マルチバンクへの同時アクセスも可能である。

なお、バースト長の違いや、シーケンシャルモードの違いによるデータ列の並び替えなどは、すべて図１のシフト回路３０Ａからホスト機器１００側の回路で行われるので、TMODE信号がハイレベルになり、テストモードになっても、通常モードとの動作の違いはない。

図５は、データ入出力回路（シフト回路）３０Ａの内部の構成を示すブロック図である。基本的にシフト回路では、リード動作時は、リードデータ並直列変換回路５１によりマルチプレクサ２８Ｄ−０〜３が出力する４ビットのパラレルデータRDb_0〜3を２ビットのシリアルデータに変換する。また、ライト動作時は、ライトデータ直並列変換回路５２によりデータ転送回路３０Ｂが出力する２ビットのシリアルデータをビットのパラレルデータWD_0〜WD_3に変換する。

RWBUSR、RWBUSFはクロックのライズ側データ、フォール側データを転送する信号線である。

DFはコントロールロジック１５において、カラムアドレスの最下位２ビットYadd[1:0]及び、モードセットレジスタのシーケンシャルモードの設定により、リード動作時はRDb_0〜3についてRWBUSR、RWBUSFに送り出す順番を決め、ライト動作時は、RWBUSR、 RWBUSFの信号をWD_0から3に割り振る。

DRD、PIPE、DWTはデータを送り出すタイミングを決める信号で、コントロールロジック１５によって、コマンドなどの設定に基づいて決定される。

図６は、データ入出力回路（データ転送回路）３０Ｂ内部の構成を示すブロック図である。図６では、ＤＬＬ回路２４、コントロールロジック１５を除いてｎ本のＤＱ端子のうち、１本のＤＱ端子に接続されるデータ入出力回路（データ転送回路）を示す。実際には、ｎ本のＤＱ端子にそれぞれ対応してデータ入出力回路３０Ｂが存在する。

データ入出力回路（データ転送回路）３０Ｂは、リード時にはRWBUSR、RWBUSFの２ビットのパラレル信号をＤＱ端子から出力する１ビットのシリアル信号に変換し、ＤＬＬクロクに同期させて出力する。ライト時には、外部から入力されたＤＱ端子のデータを、DQS、DQSBのタイミングで取り込み、２ビットの並列信号に変換する。

DOE、DWCLKはコントロールロジック１５によって、コマンドなどの設定により生成され、動作させるタイミングを調整している。

上記実施例１では、各バンクのデータ線あたりの不良ビット救済用素子の数が２であったが、必要に応じて増やすことも可能となる。その場合は、上記図４のセレクタ２８Ａ、２８Ｂの数とセレクタの選択に用いるY_ADR線の数を増やし、出力のHIT信号の本数を増せばよい。また、実施例１では、４ビットプリフェッチであったが、プリフェッチ数が８ビット以上であっても、不良ビット救済用素子の数とセレクタ２８Ａ、２８Ｂに入力するYADRのビット数を増やすことで適用が可能である。

以上、説明したように本発明の一実施形態の半導体記憶装置は、例えば図２に示すように、メモリセルアレイ１０と、データ入出力端子２１と、メモリセルアレイ１０およびデータ入出力端子２１間に設けられたデータ入出力回路と、を備え、データ入出力回路は、データライト動作時にはメモリセルアレイ１０内の選択されたメモリセルへの書込みデータを増幅しデータリード動作時には前記選択されたメモリセルからの読出しデータを増幅するメインアンプ２６−０〜３、およびメモリセルアレイ１０内の不良メモリセルを救済するためにメインアンプ２６−０〜３に付随して設けられた記憶素子(例えば図３のＦＦＡ、ＦＦＢ)を有する半導体記憶装置１において、テストモード時に起動され、メモリセルへのアクセスアドレス情報に係わらずデータ入出力端子２１から記憶素子(ＦＦＡ、ＦＦＢ)へのデータ書込みおよび記憶素子(ＦＦＡ、ＦＦＢ)からデータ入出力端子２１へのデータ読出しを実行するテスト回路を設けているので、メモリセルアレイが動作しているか否かにかかわらず、比較的簡単に半導体記憶装置のデータ入出力回路のテストを行うことができる。

また、本発明の一実施形態の半導体記憶装置は、図２に示すように、メモリセルアレイ１０と、データ入出力端子２１と、メモリセルアレイ１０における選択したセルから読み出されたデータおよび選択したメモリに書き込むべきデータを増幅するメインアンプ（２６−０〜３）と、メモリセルアレイ１０内の不良メモリセルを救済するためにメインアンプ（２６−０〜３）に付随して設けられた記憶素子（図３のＦＦＡ、ＦＦＢ）と、書き込み動作時にデータ入出力端子２１から与えられたデータをメインアンプ（２６−０〜３）を介してメモリセルアレイ１０に書き込み、読み出し動作時にメモリセルアレイ１０からメインアンプ（２６−０〜３）を介して読み出したデータをデータ入出力端子２１に向けて出力するデータ入出力回路（３０Ａ、３０Ｂ）と、メモリセルアレイ１０の不良ビットを救済するとき、又は、データ入出力回路テストモードに設定されたときに、記憶素子（図３のＦＦＡ、ＦＦＢ）に対して書き込みを行いメモリセルアレイ１０及びメインアンプ（２６−０〜３）に代えて記憶素子（図３のＦＦＡ、ＦＦＢ）から読み出したデータをデータ入出力回路（３０Ａ、３０Ｂ）に接続する選択回路（２８Ｃ、２８Ｄ−０〜３、図４の２８Ａ、２８Ｂ）と、を有するので、メモリセルアレイが動作しているか否かにかかわらず、比較的簡単に半導体記憶装置のデータ入出力回路のテストを行うことができる。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例による半導体記憶装置の全体ブロック図である。 本発明の一実施例による半導体記憶装置のデータ入出力部周辺のブロック図である。 本発明の一実施例による半導体記憶装置の不良ビット救済部０周辺のブロック図である。 本発明の一実施例による半導体記憶装置の不良ビット救済素子選択部のブロック図である。 本発明の一実施例による半導体記憶装置のデータ入出力回路（シフト回路）のブロック図である。 本発明の一実施例による半導体記憶装置のデータ入出力回路（データ転送回路）のブロック図である。

符号の説明

１：半導体記憶装置
１０：メモリセルアレイ（冗長セルアレイを含む）
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：データ入出力端子（ＤＱ端子）
２４：ＤＬＬ
２５：データ入出力部
２６−０：メインアンプ０
２６−１：メインアンプ１
２６−２：メインアンプ２
２６−３：メインアンプ３
２７−０：不良ビット救済部０
２７−１：不良ビット救済部１
２７−２：不良ビット救済部２
２７−３：不良ビット救済部３
２８Ａ：セレクタ（選択回路）
２８Ｂ：セレクタ（選択回路）
２８Ｃ：オアゲート（選択回路）
２８Ｄ−０：マルチプレクサ０（選択回路）
２８Ｄ−１：マルチプレクサ１（選択回路）
２８Ｄ−２：マルチプレクサ２（選択回路）
２８Ｄ−３：マルチプレクサ３（選択回路）
３０Ａ：データ入出力回路（シフト回路）
３０Ｂ：データ入出力回路（データ転送回路）
ＦＦＡ、ＦＦＢ：不良ビット救済用記憶素子
３２Ａ、３２Ｂ：アンドゲート
３３：マルチプレクサ
４１：不良アドレス記憶部
４２Ａ：比較器Ａ
４２Ｂ：比較器Ｂ
４４：インバータ
５１、５３：リードデータ並直列変換回路
５２、５４：ライトデータ直並列変換回路
１００：ホスト機器

Claims (11)

1. メモリセルアレイと、
   データ入出力端子と、
   前記メモリセルアレイおよび前記データ入出力端子間に設けられたデータ入出力回路と、を備え、
   前記データ入出力回路は、データライト動作時には前記メモリセルアレイ内の選択されたメモリセルへの書込みデータを増幅しデータリード動作時には前記選択されたメモリセルからの読出しデータを増幅するメインアンプ、および前記メモリセルアレイ内の不良メモリセルを救済するためにメインアンプに付随して設けられた記憶素子を有する半導体記憶装置において、
   テストモード時に起動され、前記メモリセルへのアクセスアドレス情報に係わらず前記データ入出力端子から前記記憶素子へのデータ書込みおよび前記記憶素子から前記データ入出力端子へのデータ読出しを実行するテスト回路を設けたことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは複数の通常メモリセルおよび複数の冗長メモリセルを有し、前記メモリセルへのアクセスアドレス情報に応答して、前記通常メモリセルおよび冗長メモリセルの一方が前記選択されたメモリセルとして指定される請求項１記載の半導体記憶装置。
3. 通常動作モード時では、前記選択されたメモリセルに代わりに前記記憶素子に対してデータの書込みおよび読出しが行われる請求項１又は２記載の半導体記憶装置。
4. 前記メモリセルアレイおよび前記データ入出力回路間に、センスアンプおよびカラムスイッチが設けられている請求項１乃至３のいずれか１項記載の半導体記憶装置。
5. メモリセルアレイと、
   データ入出力端子と、
   前記メモリセルアレイにおける選択したセルから読み出されたデータおよび選択したメモリに書き込むべきデータを増幅するメインアンプと、
   前記メモリセルアレイ内の不良メモリセルを救済するためにメインアンプに付随して設けられた記憶素子と、
   書き込み動作時に前記データ入出力端子から与えられたデータを前記メインアンプを介してメモリセルアレイに書き込み、読み出し動作時に前記メモリセルアレイから前記メインアンプを介して読み出したデータを前記データ入出力端子に向けて出力するデータ入出力回路と、
   前記メモリセルアレイの不良ビットを救済するとき、又は、データ入出力回路テストモードに設定されたときに、前記記憶素子に対して書き込みを行い前記メモリセルアレイ及び前記メインアンプに代えて前記記憶素子から読み出したデータを前記データ入出力回路に接続する選択回路と、
   を有することを特徴とする半導体記憶装置。
6. 前記記憶素子で置換する前記メモリセルアレイのセルアドレスを記憶する不良アドレス記憶部をさらに備え、
   前記選択回路は、外部から与えられたアドレスが前記不良アドレス記憶部に記憶する置換アドレスに一致したとき、又は、前記一致の有無に関らず前記データ入出力回路テストモードに設定されたときに、前記記憶素子に対して書き込みを行い前記記憶素子から読み出したデータを前記データ入出力回路に接続することを特徴とする請求項５記載の半導体記憶装置。
7. 前記データ入出力回路は、前記データ入出力端子から入力したデータを直並列変換して前記メモリセルアレイ側に出力し、前記メモリセルアレイ側から入力したデータを並直列変換して前記データ入出力端子へ向けて出力するデータ入出力回路であることを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
8. 前記記憶素子が順序回路であることを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
9. 前記記憶素子がフリップフロップ回路であることを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
10. メモリセルアレイと、
    データ入出力端子と、
    書き込み動作時に前記データ入出力端子から与えられたデータを直並列変換して前記メモリセルアレイに書き込み、読み出し動作時に前記メモリセルアレイから読み出したデータを並直列変換して前記データ入出力端子に向けて出力するデータ入出力回路と、
    前記メモリセルアレイの不良ビット救済用記憶素子と、
    を有する半導体記憶装置において、
    前記メモリセルアレイに代えて前記不良ビット救済用素子を用いて前記データ入出力回路のテストを行うことを特徴とする半導体記憶装置のテスト方法。
11. 前記不良ビット救済用記憶素子は、複数の異なるアドレスの不良ビットを救済可能なように複数設けられ、
    前記メモリセルアレイに対するバーストアクセスに代えて、前記複数設けた不良ビット救済用記憶素子を用いて前記データ入出力端子からバーストアクセスを行う請求項１０記載の半導体記憶装置のテスト方法。

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