JP2010182358A - 半導体装置 - Google Patents

Abstract

【課題】通常動作モード時には、複数の端子に入力されたパラレルデータを受け付け、テストモード時には、特定端子でシリアルデータを受け付ける半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に出力することを可能にする。
【解決手段】半導体装置１Ａは、複数の端子ＤＱ０〜ＤＱ３と、複数の駆動部ＳＡ０〜ＳＡ３と、データ制御部４と、を含む。データ制御部４は、通常動作モードでは、複数の端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力し、テストモードでは、端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力する。
【選択図】図１

Description

本発明は、半導体装置に関し、特には、テストモードを有する半導体装置に関する。

特許文献１には、メモリセルへのデータの読み書き試験を行うための試験（テスト）モードを有する半導体集積回路が記載されている。

この半導体集積回路では、通常動作モード時も、試験モード時も、シリアルのデータが入力され、そのシリアルのデータが、パラレルのデータに変換されて、複数の書込み部に出力される。各書込み部は、自己に供給されたデータに応じて、自己に対応するメモリセルにデータを書き込む。

特開２００１−６３９６号公報

特許文献１に記載の半導体集積回路では、通常動作モード時も、シリアルのデータが入力され、そのシリアルのデータが、パラレルデータに変換されて、複数のメモリセルに同時に書き込まれる。

このため、特許文献１に記載の半導体集積回路では、通常動作モード時に、シリアルデータをパラレルデータに変換する処理が必要になるという課題がある。

図１１は、上記課題を解決するために本願発明者が考案した半導体装置を示した回路図である。

図１１において、半導体装置１００は、入力部２００と、バッファ部３００と、スイッチ部４００と、データ書込み部５００と、を含む。

入力部２００は、４つの端子ＤＱ０〜ＤＱ３を含む。入力部２００は、書込みコマンド（以下「ＷＲＴコマンド」と称する）と、クロック（以下「ｃｌｋ」と称する）信号と、を入力し、また、端子ＤＱ０〜ＤＱ３で、データを入力する。

通常動作モードでは、端子ＤＱ０〜ＤＱ３に、パラレルデータが入力される。一方、テストモードでは、端子ＤＱ０〜ＤＱ３のうちの端子ＤＱ０に、テスト用のシリアルデータが入力される。

バッファ部３００は、ＤＱ０バッファ回路３０００と、ＤＱ１バッファ回路３００１と、ＤＱ２バッファ回路３００２と、ＤＱ３バッファ回路３００３と、を含む。

ＤＱ０バッファ回路３０００は、入力部２００からＷＲＴコマンドとｃｌｋ信号とを受け付けると、端子ＤＱ０が受け付けたデータを取り込み、そのデータを、ＤａｔａＢ０として出力する。

ＤＱ１バッファ回路３００１は、入力部２００からＷＲＴコマンドとｃｌｋ信号とを受け付けると、端子ＤＱ１が受け付けたデータを取り込み、そのデータを、ＤａｔａＢ１として出力する。

ＤＱ２バッファ回路３００２は、入力部２００からＷＲＴコマンドとｃｌｋ信号とを受け付けると、端子ＤＱ２が受け付けたデータを取り込み、そのデータを、ＤａｔａＢ２として出力する。

ＤＱ３バッファ回路３００３は、入力部２００からＷＲＴコマンドとｃｌｋ信号とを受け付けると、端子ＤＱ３が受け付けたデータを取り込み、そのデータを、ＤａｔａＢ３として出力する。

スイッチ部４００は、スイッチＳＷ１〜ＳＷ３と、スイッチ制御部４００Ａと、を含む。

スイッチ制御部４００Ａは、テストモードを指定する制御信号ｔｅｓ１ｄｑを入力していない場合、つまり、通常動作モードでは、スイッチＳＷ１〜ＳＷ３をノーマル側端子４００１〜４００３にそれぞれ接続し、一方、制御信号ｔｅｓ１ｄｑを入力している場合、つまり、テストモードでは、スイッチＳＷ１〜ＳＷ３を１ＤＱテスト側端子４００ａ〜４００ｃにそれぞれ接続する。

なお、ノーマル側端子４００１には、ＤａｔａＢ１が入力されており、ノーマル側端子４００２には、ＤａｔａＢ２が入力されており、ノーマル側端子４００３には、ＤａｔａＢ３が入力されている。また、１ＤＱテスト側端子４００ａ〜４００ｃには、ＤａｔａＢ０が入力されている。

データ書込み部５００は、４つの書込み部ＳＡ０〜ＳＡ３と、メモリセル領域５００ａと、を含む。書込み部ＳＡ０〜ＳＡ３は、それぞれ、端子ＤＱ０〜ＤＱ３に対応づけられている。具体的には、書込み部ＳＡ０は端子ＤＱ０と対応づけられ、書込み部ＳＡ１は端子ＤＱ１と対応づけられ、書込み部ＳＡ２は端子ＤＱ２と対応づけられ、書込み部ＳＡ３は端子ＤＱ３と対応づけられている。

各書込み部ＳＡ０〜ＳＡ３は、２本のビット線、具体的には、Ｂｉｔ線ｘＴ（ｘ＝０、１、２、３）と、Ｂｉｔ線ｘＮ（ｘ＝０、１、２、３）と、を有している。なお、ｘはＳＡのサフィックスに対応する。

各ビット線は、図１１に示したように配置されているものとする。

各書込み部ＳＡ０〜ＳＡ３は、スイッチ部４００から入力されたデータに基づいて、メモリセル領域５００ａに情報を書き込む。

各書込み部ＳＡ０〜ＳＡ３は、データ“１”を受け付けた場合には、自己が有するＢｉｔ線ｘＴに、データ“１”の信号を伝え、また、データ“０”を受け付けた場合には、自己が有するＢｉｔ線ｘＮに、データ“１”の信号を伝えて、メモリセル領域５００ａに情報を書き込む。

半導体装置１００は、通常動作モード時には、端子ＤＱ０〜ＤＱ３でパラレルデータを入力し、テストモード時には、端子ＤＱ０〜ＤＱ３を端子ＤＱ０（特定端子）に縮退させ、端子ＤＱ０で、端子ＤＱ０〜ＤＱ３用のシリアルデータのテストデータを入力する。

スイッチ部４００は、通常動作モード時には、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、端子ＤＱ０〜ＤＱ３に対応する書込み部ＳＡ０〜ＳＡ３に出力する。各書込み部ＳＡ０〜ＳＡ３は、自己に入力されたデータに応じて、自己に対応するメモリセルにデータを書き込む。

また、スイッチ部４００は、テストモード時には、端子ＤＱ０に入力されたＤａｔａＢ０を、書込み部ＳＡ０〜ＳＡのそれぞれに出力する。各書込み部ＳＡ０〜ＳＡ３は、自己に入力されたＤａｔａＢ０に応じて、自己に対応するメモリセルにデータを書き込む。

半導体装置１００では、通常動作モード時には、複数の端子でパラレルデータを受け付けるため、特許文献１に記載の半導体集積回路で生じる課題は生じない。

また、半導体装置１００は、テストモード時には、端子ＤＱ０〜ＤＱ３を端子ＤＱ０に縮退させる。

このため、半導体装置１００では、テストモード時に、プローブカードを用いて半導体装置１００をテストする場合、プローブカードに設けられたプローブを端子ＤＱ０に接続することで、端子ＤＱ０〜ＤＱ３に関するテストを行うことができる。よって、プローブと端子ＤＱとの接続を変えるためにプローブカードを移動することを少なくできる。

プローブカードの移動が少なくなると、以下の効果が生じる。

プローブカードを動かす場合、当然、磨耗があり、その摩耗によって生じた小片が半導体装置に悪影響を与える。プローブカードの移動が少なくなると、その悪影響が少なくなる。

また、プローブカードを動かせば機械位置の誤差により、プローブと端子の位置関係が設計上の位置関係とずれる可能性がある。このため、半導体装置へのダメージのポテンシャルも上がってしまう。プローブカードの移動が少なくなると、半導体装置へのダメージを少なくすることが可能になる。

また、試験によっては、半導体装置を試験する時間のうち、プローブカードを動かしている時間が占める割合が、大きくなる場合がある。プローブカードの移動が少なくなると、プローブカードの移動に要する時間を短くすることができる。

しかしながら、半導体装置１００では、テストモード時には、書込み部ＳＡ０〜ＳＡ３、さらに言えば、複数の端子に対応する複数の駆動部に、任意のパラレルデータ（以下「データパターン」とも称する）、例えば、同一の内容を示す複数のデータからなるパラレルデータと異なるデータパターンを提供できないという問題があることを、本願発明者は認識した。

すなわち、図１２に示したように、半導体装置１００では、テストモード時には、端子ＤＱ０に入力されたＤａｔａＢ０が、各書込み部ＳＡ０〜ＳＡ３に出力される。このため、各書込み部ＳＡ０〜ＳＡ３には、同一の内容を示す複数のデータからなるパラレルデータしか提供されない。このため、半導体装置１００では、テストモード時に、複数の書込み部ＳＡ０〜ＳＡ３に、任意のデータパターンを提供することができない。

よって、半導体装置１００では、テストモード時に、例えば、書込み部同士の干渉などを生じさせる恐れがあるデータパターンを用いたテストを行うことができない可能性が高くなる。

本発明の半導体装置は、複数の端子と、前記複数の端子に対応する複数の駆動部と、通常動作モードでは、前記複数の端子に入力されたパラレルデータを、前記複数の駆動部に出力し、テストモードでは、前記複数の端子のうちの１つの端子である特定端子に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、前記複数の駆動部に出力するデータ制御部と、を含む。

本発明によれば、通常動作モードでは、複数の端子に入力されたパラレルデータは、複数の駆動部に出力され、テストモードでは、特定端子に入力されたシリアルデータが、パラレルデータに変換され、変換後のパラレルデータが、複数の駆動部に出力される。

このため、通常動作モード時には、シリアルデータをパラレルデータに変換する処理が不要となり、この処理に伴う通常動作の遅延を防ぐことが可能になり、また、テストモード時には、特定端末に入力されるシリアルデータの内容が任意に設定されることで、複数の駆動部に、任意のデータからなるパラレルデータを提供することが可能になる。

本発明によれば、通常動作モードでは、複数の端子に入力されたパラレルデータは、複数の駆動部に出力され、テストモードでは、特定端子に入力されたシリアルデータが、パラレルデータに変換され、変換後のパラレルデータが、複数の駆動部に出力される。

よって、通常動作モード時には、複数の端子にパラレルデータが入力され、テストモード時には、特定端子にシリアルデータが入力される半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に出力することが可能になる。

本発明の一実施形態の半導体装置１Ａを示したブロック図である。 シリアル／パラレル変換部２の一例を示したブロック図である。 シリアル／パラレル変換回路２の動作を説明するためのタイミングチャートである。 ５進カウンタ２１の一例を示した回路図である。 ＪＫ−ＦＦ２１０の一例を示した回路図である。 ＪＫ−ＦＦ２１０の各信号の論理値を示した説明図である。 シリアル／パラレルデータ変換回路２２の一例を示した回路図である。 半導体装置１Ａの動作の一例を説明するための説明図である。 ５進カウンタ２１の各端子の論理値の変化を示したタイミングチャートである。 シリアル／パラレルデータ変換回路２２の動作を説明するためのタイミングチャートである。 本願発明者が考案した半導体装置を示した図面である。 本願発明者が考案した半導体装置動作の一例を説明するための説明図である。

以下、本発明の実施形態を説明する。

図１は、本発明の一実施形態の半導体装置を示したブロック図である。図１において、図１１に示したものと同一構成のものには同一符号を付してある。

図１に示した半導体装置１Ａと、図１１に示した半導体装置１００と、の相違点は、半導体装置１Ａが、スイッチ部４００を有さず、かつ、シリアル／パラレル変換回路２と、スイッチ部３と、を含む点である。

以下、図１に示した半導体装置１Ａについて、図１１に示した半導体装置１００と異なる点を中心に説明する。

図１において、半導体装置１Ａ内の半導体回路１は、シリアル／パラレル変換回路２と、スイッチ部３と、入力部２００と、バッファ部３００と、データ書込み部５００と、を含む。シリアル／パラレル変換回路２と、スイッチ部３と、バッファ部３００とは、データ制御部４に含まれる。また、半導体回路１は、通常動作モードと、テストモードと、を有する。

入力部２００内の端子ＤＱ０〜ＤＱ３は、複数の端子の一例である。端子ＤＱ０は、特定端子の一例である。本実施形態では、端子ＤＱの数を４つとしているが、端子ＤＱの数は４つに限らず適宜変更可能である。

データ書込み部５００内の書込み部ＳＡ０〜ＳＡ３は、複数の駆動部の一例である。本実施形態では、書込む部ＳＡの数を４つとしているが、書込み部ＳＡの数は、端子ＤＱの数に応じて適宜変更可能である。

各書込み部ＳＡ０〜ＳＡ３は、データ制御部４から提供されたデータに基づいて、メモリセル領域５００ａに情報を書き込む。

データ制御部４は、通常動作モードでは、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

本実施形態では、データ制御部４は、通常動作モードでは、端子ＤＱ０が受け付けたデータを書込み部ＳＡ０に提供し、端子ＤＱ１が受け付けたデータを書込み部ＳＡ１に提供し、端子ＤＱ２が受け付けたデータを書込み部ＳＡ２に提供し、端子ＤＱ３が受け付けたデータを書込み部ＳＡ３に提供する。

また、データ制御部４は、テストモードでは、端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

本実施形態では、テストモードでは、端子ＤＱ０には、書込み部ＳＡ０〜ＳＡ３のそれぞれに対応する４つのデータＤａｔａＢ００〜ＤａｔａＢ０３からなるシリアルデータが入力される。

データ制御部４は、少なくとも、テストモードでは、そのシリアルデータを、ＤａｔａＢ００〜ＤａｔａＢ０３のそれぞれを同時に伝送するためのパラレルデータに変換する。

データ制御部４は、パラレルデータ内のＤａｔａＢ００が書込み部ＳＡ０に提供され、ＤａｔａＢ０１が書込み部ＳＡ１に提供され、ＤａｔａＢ０２が書込み部ＳＡ２に提供され、ＤａｔａＢ０３が書込み部ＳＡ３に提供されるように、変換後のパラレルデータを、書込み部ＳＡ０〜ＳＡ３に提供する。

シリアル／パラレル変換回路２は、例えば、テストモード時に端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換して出力する。

シリアル／パラレル変換回路２は、端子ＤＱ０から、ＤａｔａＢ０として、ＤａｔａＢ００〜ＤａｔａＢ０３からなるシリアルデータを受け付けると、そのシリアルデータを、ＤａｔａＢ００〜ＤａｔａＢ０３のそれぞれを同時に伝送するためのパラレルデータに変換して出力する。

スイッチ部３は、制御信号ｔｅｓ１ｄｑを受け付けている場合に、テストモードとなり、制御信号ｔｅｓ１ｄｑを受け付けていない場合に、通常動作モードとなる。

スイッチ部３は、通常動作モードでは、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力し、テストモードでは、シリアル／パラレル変換部２から出力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

スイッチ部３は、複数のスイッチＳＷ０〜ＳＷ３と、スイッチ制御部３ａと、を含む。

スイッチ制御部３ａは、制御信号ｔｅｓ１ｄｑを受け付けていない場合、つまり、通常動作モードでは、スイッチＳＷ０〜ＳＷ３をノーマル側端子３０〜３３にそれぞれ接続し、一方、制御信号ｔｅｓ１ｄｑを受け付けている場合、つまり、テストモードでは、スイッチＳＷ０〜ＳＷ３を１ＤＱテスト側端子３４〜３７のそれぞれに接続する。

なお、ノーマル側端子３０には、ＤａｔａＢ０が提供され、ノーマル側端子３１には、ＤａｔａＢ１が提供され、ノーマル側端子３２には、ＤａｔａＢ２が提供され、ノーマル側端子３３には、ＤａｔａＢ３が提供される。

また、テストモードでは、１ＤＱテスト側端子３４には、シリアル／パラレル変換回路２からＤａｔａＢ００が提供され、１ＤＱテスト側端子３５には、シリアル／パラレル変換回路２からＤａｔａＢ０１が提供され、１ＤＱテスト側端子３６には、シリアル／パラレル変換回路２からＤａｔａＢ０２が提供され、１ＤＱテスト側端子３７には、シリアル／パラレル変換回路２からＤａｔａＢ０３が提供される。

図２は、シリアル／パラレル変換部２の一例を示したブロック図である。なお、シリアル／パラレル変換部２は、図２に示したものに限らず適宜変更可能である。

図２において、シリアル／パラレル変換部２は、５進カウンタ２１と、シリアル／パラレルデータ変換回路２２と、を含む。

５進カウンタ２１は、ｃｌｋ信号を５個カウントすると、ＴＲＩＧＥＲＰ信号を、シリアル／パラレルデータ変換回路２２に出力する。

シリアル／パラレルデータ変換回路２２は、シリアルデータＤａｔａＢ０を構成するＤａｔａＢ００〜ＤａｔａＢ０３を、ｃｌｋ信号に同期して、１つずつ入力していき、シリアルデータＤａｔａＢ０を、ＤａｔａＢ００〜ＤａｔａＢ０３からなるパラレルデータに変換する。

また、シリアル／パラレルデータ変換回路２２は、ＴＲＩＧＥＲＰ信号およびｃｌｋ信号に応じて、ＤａｔａＢ００〜ＤａｔａＢ０３からなるパラレルデータを、スイッチ部３に提供する。

図３は、シリアル／パラレル変換回路２の動作を説明するためのタイミングチャートである。

図３に示すように、シリアル／パラレル変換回路２は、ｔｃ１区間でＤａｔａＢ００、ｔｃ２区間でＤａｔａＢ０１、ｔｃ３区間でＤａｔａＢ０２、ｔｃ４区間でＤａｔａＢ０３をそれぞれ入力する。

本実施形態では、シリアル／パラレル変換回路２は、ｔｃ１〜ｔｃ４の各区間において、ｃｌｋ信号の立ち上がりエッジと、ｃｌｋ信号のＨｉｇｈ状態と、ｃｌｋ信号の立下りエッジと、を用いて、各データ（ＤａｔａＢ００〜ＤａｔａＢ０３）を保持する。

図４は、５進カウンタ２１の一例を示した回路図である。なお、５進カウンタ２１は、図４に示したものに限らず適宜変更可能である。

図４において、５進カウンタ２１は、ネガティブエッジトリガＪＫフリップフロップ（ＮＥＴＧ−ＪＫ−ＦＦ；以下、単に「ＪＫ−ＦＦ」と称する）２１０〜２１２と、ナンドゲート２１ａと、インバータ２１ｂと、を含む。

ＪＫ−ＦＦ２１０〜２１２の各クロック端子には、ｃｌｋ信号が反転入力される。ＪＫ−ＦＦ２１０の端子Ｋ₀およびＪＫ−ＦＦ２１２の端子Ｋ₂には、Ｈｉｇｈレベル（論理“１”）の信号（電源電圧等）が入力される。ＪＫ−ＦＦ２１０の端子Ｊ₀は、ＪＫ−ＦＦ２１２の／端子Ｑ₂（反転出力端子）と接続されている。ＪＫ−ＦＦ２１０の端子Ｑ₀は、ＪＫ−ＦＦ２１１の端子Ｊ₁および端子Ｋ₁と、ナンドゲート２１ａの一方の入力端子と、に接続されている。ナンドゲート２１ａの他方の入力端子は、ＪＫ−ＦＦ２１１の端子Ｑ₁に接続されている。ナンドゲート２１ａの出力は、インバータ２１ｂで反転されて、ＪＫ−ＦＦ２１２の端子Ｊ₂に入力される。ＪＫ−ＦＦ２１２の端子Ｑ₂からは、ＴＲＩＧＥＲＰ信号が出力される。

図５は、ＪＫ−ＦＦ２１０の一例を示した回路図である。なお、ＪＫ−ＦＦ２１０は、図５に示したものに限らず適宜変更可能である。また、本実施形態では、ＪＫ−ＦＦ２１１〜ＦＦ２１２も、図５に示したＪＫ−ＦＦ２１０と同一構成とする。

図５において、ＪＫ−ＦＦ２１０は、ナンドゲート５１〜５８を有する。ＪＫ−ＦＦ２１０には、初期状態を確定するためにＩＮＩＴ信号を受け付けるリセットノード５ａおよび５ｂが設けられている。

図６は、ＩＮＩＴ信号がオンした直後にリセット状態となったＪＫ−ＦＦ２１０の各信号の論理値を示した説明図である。

図７は、シリアル／パラレルデータ変換回路２２の一例を示した回路図である。なお、シリアル／パラレルデータ変換回路２２は、図７に示したものに限らず適宜変更可能である。

図７において、シリアル／パラレルデータ変換回路２２は、入力制御部７１と、変換部７２と、出力制御部７３と、出力スイッチ部７４と、出力部７５と、を含む。

入力制御部７１は、インバータと抵抗からなる複数段のＤｅｌａｙ Ｂｕｆｆｅｒ（以下「遅延部」と称する）７１０１と、インバータ７１０２と、ノアゲート７１０３と、を含む。ノアゲート７１０３は、インバータ７１０２にて反転されたｃｌｋ信号と、遅延部７１０１にて遅延されたＴＲＩＧＥＲＰ信号（以下「ＴＲＩＧＥＲＰ１５信号」と称する）と、を入力する。

よって、入力制御部７１は、ＴＲＩＧＥＲＰ１５信号が提供されていない（ＴＲＩＧＥＲＰ１５信号がＬｏｗレベル）のときには、ＴＲＩＧＥＲＰｃｌｋ１５信号として、ｃｌｋ信号を出力する。また、入力制御部７１は、ＴＲＩＧＥＲＰ１５信号が提供されている（ＴＲＩＧＥＲＰ１５信号がＨｉｇｈレベル）のときには、ＴＲＩＧＥＲＰｃｌｋ１５信号として、Ｌｏｗレベルの信号を出力する。

なお、遅延部７１０１の遅延量については後述する。

変換部７２は、インバータ７２０１と、トランスファーゲート７２０２〜７２０９と、インバータ７２１０〜７２２５と、を含む。

インバータ７２０１は、入力制御部７１の出力（ＴＲＩＧＥＲＰｃｌｋ１５信号）を反転して出力する。

トランスファーゲート７２０２は、端子ＤＱ０からシリアルデータＤａｔａＢ０を受け付ける。

トランスファーゲート７２０２〜７２０５は、入力制御部７１の出力（ＴＲＩＧＥＲＰｃｌｋ１５信号）がＨｉｇｈレベルのときにオンとなり、入力制御部７１の出力（ＴＲＩＧＥＲＰｃｌｋ１５信号）がＬｏｗレベルのときにオフとなる。

トランスファーゲート７２０６〜７２０９は、入力制御部７１の出力（ＴＲＩＧＥＲＰｃｌｋ１５信号）がＨｉｇｈレベルのときにオフとなり、入力制御部７１の出力（ＴＲＩＧＥＲＰｃｌｋ１５信号）がＬｏｗレベルのときにオンとなる。

インバータ７２１０〜７２１３とトランスファーゲート７２０６とは、ラッチ部７２ｄに含まれる。インバータ７２１４〜７２１７とトランスファーゲート７２０７とは、ラッチ部７２ｃに含まれる。インバータ７２１８〜７２２１とトランスファーゲート７２０８とは、ラッチ部７２ｂに含まれる。インバータ７２２２〜７２２５とトランスファーゲート７２０９とは、ラッチ部７２ａに含まれる。

出力制御部７３は、インバータと抵抗からなる複数段のＤｅｌａｙ Ｂｕｆｆｅｒ（以下「遅延部」と称する）７３０１を含む。遅延部７３０１、つまり、出力制御部７３は、ＴＲＩＧＥＲＰ信号を遅延する。

なお、遅延部７３０１の遅延量については後述する。

出力スイッチ部７４は、インバータ７４０１と、トランスファーゲート７４０２〜７４０５と、を含む。

トランスファーゲート７４０２〜７４０５は、出力制御部７３の出力（ＴＲＩＧＥＲＰ１８信号）がＨｉｇｈレベルのときにオンとなり、出力制御部７３の出力（ＴＲＩＧＥＲＰ１８信号）がＬｏｗレベルのときにオフとなる。

トランスファーゲート７４０２は、ラッチ部７２ｄの出力を受け付ける。トランスファーゲート７４０３は、ラッチ部７２ｃの出力を受け付ける。トランスファーゲート７４０４は、ラッチ部７２ｂの出力を受け付ける。トランスファーゲート７４０５は、ラッチ部７２ａの出力を受け付ける。

出力部７５は、インバータ７５０１〜７５１２を含む。

次に、動作を説明する。

まず、通常動作モードでの動作を、図１を参照して説明する。

通常動作モードでは、端子ＤＱ０〜ＤＱ３に、パラレルデータが入力され、スイッチ制御部３ａには、制御信号ｔｅｓ１ｄｑが入力されない。

スイッチ制御部３ａは、制御信号ｔｅｓ１ｄｑを受け付けていないので、スイッチＳＷ０〜ＳＷ３をノーマル側端子３０〜３３にそれぞれ接続する。

このため、通常動作モードでは、データ制御部４は、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

続いて、テストモードでの動作を、図１を参照して説明する。

テストモードでは、端子ＤＱ０〜ＤＱ３のうちの端子ＤＱ０に、テスト用のシリアルデータが入力され、スイッチ制御部３ａに、制御信号ｔｅｓ１ｄｑが入力される。

シリアル／パラレル変換回路２は、端子ＤＱ０から、ＤａｔａＢ００〜ＤａｔａＢ０３からなるシリアルデータを受け付け、そのシリアルデータを、ＤａｔａＢ００〜ＤａｔａＢ０３のそれぞれを同時に伝送するためのパラレルデータに変換して、１ＤＱテスト側端子３４〜３７に出力している。

スイッチ制御部３ａは、制御信号ｔｅｓ１ｄｑを受け付けているので、スイッチＳＷ０〜ＳＷ３を１ＤＱテスト側端子３４〜３７にそれぞれ接続する。

このため、テストモードでは、データ制御部４は、端子ＤＱ０が受け付けたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、書込み部ＳＡ０〜ＳＡ３に提供する。

したがって、テストモード時には、端末ＤＱ０が受け付けるシリアルデータの内容（ＤａｔａＢ００〜ＤａｔａＢ０３）が任意に設定されることで、書込み部ＳＡ０〜ＳＡ３に、任意のデータからなるパラレルデータを提供することが可能になる（図８参照）。

ここで、テストモード時のシリアル／パラレル変換回路２の動作、具体的には、図４に示した５進カウンタ２１と、図７に示したシリアル／パラレルデータ変換回路２２と、を含むシリアル／パラレル変換回路２の動作を、図４、図７、図９および図１０を参照して説明する。

なお、図９は、図４に示した５進カウンタ２１の各端子の論理値の変化を示したタイミングチャートである。また、図１０は、図７に示したシリアル／パラレルデータ変換回路２２の動作を説明するためのタイミングチャートである。

図９においては、図３に示すように、ｃｌｋ信号をＬｏｗレベルからスタートさせ、１つ目のＨｉｇｈレベルの状態が終了するまでをｔｃ１区間とし、２つ目以降をそれぞれｔｃ２区間、ｔｃ３区間、ｔｃ４区間、ｔｃ５区間、ｔｃ６区間、ｔｃ７区間とする。

この場合、ｔｃ４区間が終わるｃｌｋ信号の立下りエッジのタイミングで、端子Ｑ₂に、図９に示したようなＨｉｇｈレベルのパルスが発生する。このＨｉｇｈレベルのパルスが、上述したＴＲＩＧＥＲＰ信号として用いられる。ＴＲＩＧＥＲＰ信号は、ｔｃ５区間が終わるｃｌｋ信号の立下りエッジのタイミングで終了し、その後、端子Ｑ₂は、Ｌｏｗレベルに戻る。

なお、図９と図３とに示されている各ｃｌｋ信号のタイミング、および、各区間の記述ｔｃｙ（ｙ＝１〜７）は、同一の意味とする。

図７に示した入力制御部７１には、ＴＲＩＧＥＲＰ信号とｃｌｋ信号とが入力され、また、出力制御部７３には、ＴＲＩＧＥＲＰ信号が入力される。

入力制御部７１内の遅延部７１０１の遅延量は、図１０に示すように、ｔｃ４区間の終わりとなるｃｌｋ信号の立下りエッジのタイミングからｔｃ５区間内のｃｌｋ信号の立ち上がりエッジのタイミングまでの間に、ＴＲＩＧＥＲＰ１５信号がＨｉｇｈレベルに立ち上がるように、また、ｔｃ５区間の終わりとなるｃｌｋ信号の立下りエッジのタイミングからｔｃ６区間内のｃｌｋ信号の立ち上がりエッジのタイミングまでの間に、ＴＲＩＧＥＲＰ１５信号がＬｏｗレベルに立ち下がるように設定されている。

このため、入力制御部７１は、図１０に示したように、ＴＲＩＧＥＲＰｃｌｋ１５信号を出力する。

ＴＲＩＧＥＲＰｃｌｋ１５信号は、図１０に示した通り、変換部７２の各トランスファーゲート７２０２〜７２０９に対して、ｔｃ５期間内のｃｌｋ信号のＨｉｇｈレベルをマスクする。

このため、ＴＲＩＧＥＲＰｃｌｋ１５信号は、次のｔｃ６区間内のｃｌｋ信号の立ち上がりエッジのタイミングまで、トランスファーゲート７２０２〜７２０９の状態を固定することができる。

図１０では、このＴＲＩＧＥＲＰｃｌｋ１５信号のＬｏｗレベル期間を、“Tc5-15Low"と記述しており、この期間は、以下で記す出力スイッチ部７４と出力部７５のデータ状態を保持させる役割を果たす。

また、出力制御部７３内の遅延部７３０１の遅延量は、ＴＲＩＧＥＲＰｃｌｋ１５信号の生成と同じ考えで、図１０に示したように、Tc5-15Low区間内に、出力制御部７３からのＨｉｇｈレベルの出力（以下「ＴＲＩＧＥＲＰ１８信号」と称する）が、出力スイッチ部７４内の各トランスファーゲート７４０２〜７４０５に伝達されるように設定されている。

ＴＲＩＧＥＲＰ１８信号のＨｉｇｈレベルの期間を“TR18High"とする。

変換部７２内では、トランスファーゲート７２０２〜７２０５は、入力制御部７１の出力がＨｉｇｈレベルのときにオンとなり、入力制御部７１の出力がＬｏｗレベルのときにオフとなり、トランスファーゲート７２０６〜７２０９は、入力制御部７１の出力がＨｉｇｈレベルのときにオフとなり、入力制御部７１の出力がＬｏｗレベルのときにオンとなる。

このため、変換部７２は、ＴＲＩＧＥＲＰ１５信号が提供されていない状況下（ＴＲＩＧＥＲＰ１５信号がＬｏｗレベルである状況下）では、ｃｌｋ信号に同期して、ＤａｔａＢ００〜ＤａｔａＢ０３を１つずつ取り込んでいく。

なお、図７に示した状態は、ｔｃ４区間の終わりとなるｃｌｋ信号の立下りエッジの直後の状態である。この時点で、ラッチ部７２ａ、ラッチ部７２ｂ、ラッチ部７２ｃ、ラッチ部７２ｂには、それぞれ、ＤａｔａＢ００、ＤａｔａＢ０１、ＤａｔａＢ０２、ＤａｔａＢ０３がセットされる。

その後のｔｃ５区間内のｃｌｋ信号の立ち上がりエッジのタイミングでは、ＴＲＩＧＥＲＰｃｌｋ１５信号はＬｏｗレベルであるため、変換部７２は新たな動作をすることなく、各ラッチ部７２ａ〜７２ｄ内のデータ（ＤａｔａＢ００、ＤａｔａＢ０１、ＤａｔａＢ０２、ＤａｔａＢ０３）は、それぞれ保持される。

この状態のとき、出力制御部７３からのＴＲＩＧＥＲＰ１８信号のＨｉｇｈレベルで、出力スイッチ部７４内の各トランスファーゲート７４０２〜７４０５が同時にオンし、ＤａｔａＢ００、ＤａｔａＢ０１、ＤａｔａＢ０２およびＤａｔａＢ０３は、出力スイッチ部７４および出力部７５を介して、スイッチ部３に同時に出力され、その後、書込み部ＳＡ０〜ＳＡ３に同時に出力される。

具体的には、ラッチ部７２ａに保持されていたＤａｔａＢ００は、トランスファーゲート７４０５と、出力部７５内のインバータ７５１０〜７５１２と、を介して、１ＤＱテスト側端子３４（図１参照）に出力される。

また、ラッチ部７２ｂに保持されていたＤａｔａＢ０１は、トランスファーゲート７４０４と、出力部７５内のインバータ７５０７〜７５０９と、を介して、１ＤＱテスト側端子３５（図１参照）に出力される。

また、ラッチ部７２ｃに保持されていたＤａｔａＢ０２は、トランスファーゲート７４０３と、出力部７５内のインバータ７５０４〜７５０６と、を介して、１ＤＱテスト側端子３６（図１参照）に出力される。

また、ラッチ部７２ｄに保持されていたＤａｔａＢ０３は、トランスファーゲート７４０２と、出力部７５内のインバータ７５０１〜７５０３と、を介して、１ＤＱテスト側端子３７（図１参照）に出力される。

本実施形態によれば、データ制御部４は、通常動作モードでは、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力し、テストモードでは、端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

このため、通常動作モード時には、シリアルデータをパラレルデータに変換する処理が不要となり、この処理に伴う通常動作の遅延を防ぐことができる。また、テストモード時には、端子ＤＱ０に入力されるシリアルデータの内容が任意に設定されることで、書込み部ＳＡ０〜ＳＡ３に、任意のデータからなるパラレルデータを提供することが可能になる。

よって、通常動作モード時には、複数の端子にパラレルデータが入力され、テストモード時には、複数の端子のうちの特定端子にシリアルデータが入力される半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に提供することが可能になる。

したがって、例えば、複数の駆動部が干渉しあう可能性のあるデータパターンについて、テストモード下でテストすることが可能になる。

本実施形態では、データ制御部４は、シリアル／パラレル変換部２と、スイッチ部３と、を含む。

シリアル／パラレル変換回路２は、例えば、テストモード時に端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換して出力する。スイッチ部３は、通常動作モードでは、端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力し、テストモードでは、シリアル／パラレル変換部４ｂから出力されたパラレルデータを、書込み部ＳＡ０〜ＳＡ３に出力する。

この場合、スイッチ部３の制御によって、書込み部ＳＡ０〜ＳＡ３に提供されるデータを切り替えることが可能になる。

本実施形態では、駆動部として、メモリセル領域５００ａに情報を書き込む書込み部が用いられる。

この場合、複数の書込み部の種々の動作状況に対応するさまざまなテスト用のデータを、複数の書込む部に提供することが可能になる。

このため、例えば、複数の書込む部が干渉しあう可能性のあるデータパターンについて、テストモード下でテストすることが可能になる。

なお、図１に示した半導体回路１が、１つの半導体装置に、１つだけ搭載されてもよいし、複数の半導体回路１が、１つの半導体装置に搭載されてもよい。

例えば、１６つの半導体回路１が、１つの半導体装置に搭載された場合、６４個の端子ＤＱは、テストモードのときには、１６個の端子ＤＱに縮退される。

上記実施形態では、複数の端子の数を「４」としたため、シリアル／パラレル変換回路４ｂ内のカウンタを５進カウンタとし、シリアル／パラレル変換回路４ｂ内のシリアル／パラレルデータ変換回路が有するラッチ部の数を「４」とした。

しかしながら、シリアル／パラレル変換回路４ｂ内のカウンタのカウント数と、シリアル／パラレル変換回路４ｂ内のシリアル／パラレルデータ変換回路が有するラッチ部の数とは、複数の端子の数に応じて変更する可能である。

以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

１Ａ 半導体装置
１ 半導体回路
２００ 入力部
ＤＱ０〜ＤＱ３ 端子
２ シリアル／パラレル変換回路
２１ ５進カウンタ
２２ シリアル／パラレルデータ変換回路
３ スイッチ部
ＳＷ０〜ＳＷ３ スイッチ
３ａ スイッチ制御部
３００ バッファ部
３０００ ＤＱ０バッファ回路
３００１ ＤＱ１バッファ回路
３００２ ＤＱ２バッファ回路
３００３ ＤＱ３バッファ回路
４ データ制御部
５００ データ書込み部
ＳＡ０〜ＳＡ３ 書込み部

Claims (3)

1. 複数の端子と、
   前記複数の端子に対応する複数の駆動部と、
   通常動作モードでは、前記複数の端子に入力されたパラレルデータを、前記複数の駆動部に出力し、テストモードでは、前記複数の端子のうちの１つの端子である特定端子に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、前記複数の駆動部に出力するデータ制御部と、を含む半導体装置。
2. 請求項１に記載の半導体装置において、
   前記データ制御部は、
   前記特定端子に入力されたシリアルデータをパラレルデータに変換して出力するシリアル／パラレル変換部と、
   前記通常動作モードでは、前記複数の端子に入力されたパラレルデータを、前記複数の駆動部に出力し、前記テストモードでは、前記シリアル／パラレル変換部から出力されたパラレルデータを、前記複数の駆動部に出力するスイッチ部と、を含む、半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記駆動部のそれぞれは、前記データ制御部から入力されたデータに基づいて、メモリセル領域に情報を書き込む書込み部である、半導体装置。

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