KR100672128B1 - 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법 - Google Patents

어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법 Download PDF

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Abstract

본 발명은 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를 감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리 장치 및 그 입력 동작 방법에 관한 것으로, 본 발명에 따른 클럭 제어 회로는 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 제어 클럭 신호를 발생시킴으로써, 불필요한 소비 전류를 감소시킬 수 있으므로, 불필요한 소비 전류를 감소시킬 수 있다.
제어 클럭 신호, 내부 어드레스 유효 신호, 쉬프트 레지스터

Description

어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를 감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리 장치 및 그 입력 동작 방법{Clock control circuits for reducing consumption current in operations of a semiconductor memory device for inputting address signal and control signals, the semiconductor memory device with the clock control circuits, and operation methods of the semiconductor memory device for inputting address signal and control signals}
도 1은 종래의 반도체 메모리 장치의 클럭 제어를 위한 회로와, 어드레스 신호 버퍼 및 제어 신호 버퍼들을 개략적으로 도시한 블록도이다.
도 2는 도 1에 도시된 클럭 제어를 위한 회로와, 어드레스 신호 및 제어 신호들을 입력하는 버퍼들의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명에 따른 클럭 제어 회로를 포함하는 반도체 메모리 장치의 개략적인 블록도이다.
도 4는 도 3에 도시된 클럭 제어 회로를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 쉬프트 레지스터를 상세히 나타내는 도면이다.
도 6은 도 3에 도시된 어드레스 버퍼를 상세히 나타내는 도면이다.
도 7은 도 3에 도시된 반도체 메모리 장치의 어드레스 신호 및 제어 신호들 의 입력 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 메모리 장치 110 : 클럭 버퍼
120 : 어드레스 유효 신호 버퍼 121 : 입력부
122 : 쉬프트 레지스터 130 : 클럭 제어 회로
140 : 제1 입력 버퍼부 141 : 어드레스 버퍼
142 : /WE 버퍼 143 : CRE 버퍼
150 : 제2 입력 버퍼부 151 : /CS 버퍼
152 : /UB 버퍼 153 : /LB 버퍼
160 : 내부 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 어드레스 버퍼 및 제어 신호 버퍼들의 입력 동작들을 제어하는 클럭 신호들을 발생하는 클럭 제어 회로와 이를 포함하는 반도체 메모리 장치 및 그 입력 동작 방법에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치와 같이 클럭 신호에 동기하여 동작하는 반도체 메모리 장치에서, 어드레스 버퍼는 클럭 신호에 동기하여 어드레스 신호를 수신한다. 또, 제어 신호 버퍼 역시 상기 클럭 신호에 동기하여 외부의 제어 신호를 수신한다. 도 1 및 도 2를 참고하여, 종래의 어드레스 버퍼 및 제어 신호 버퍼들의 입력 동작을 설명하면 다음과 같다. 도 1은 종래의 반도체 메모리 장치의 클럭 제어를 위한 회로와, 어드레스 신호 버퍼 및 제어 신호 버퍼들을 개략적으로 도시한 블록도이고, 도 2는 도 1에 도시된 클럭 제어를 위한 회로와, 어드레스 신호 및 제어 신호들을 입력하는 버퍼들의 동작과 관련된 신호들의 타이밍도이다. 도 2의 타이밍도는 반도체 메모리 장치의 데이터 기입 및 독출 동작시, 어드레스 신호 및 제어 신호들을 입력하는 버퍼들의 동작과 관련된다. 먼저, 도 1을 참고하면, 클럭 버퍼(10)와 어드레스 유효 신호(/ADV) 버퍼(20)의 출력 단자들에 클럭 리피터(repeater)(30)의 입력 단자들이 각각 연결된다. 상기 클럭 리피터(30)는 클럭 발생기(31)와 제어 로직 회로(32)를 포함하고, 상기 클럭 발생기(31)는 펄스 신호 발생기(33)와 지연 회로(34)를 포함한다. 또, 상기 지연 회로(34)는 직렬 연결된 인버터들(35, 36)을 포함하고, 상기 제어 로직 회로(32)는 직렬 연결된 인버터들(37, 38)을 포함한다. 상기 클럭 버퍼(10)는 외부 클럭 신호(EXCLK)를 수신하고, 입력 클럭 신호(CLK)를 출력한다. 상기 /ADV 버퍼(20)는 인에이블 신호(EN)와 제어 클럭 신호(CTDB_AC)에 응답하여, 어드레스 유효 신호(/ADV)를 수신하고, 입력 어드레스 유효 신호(ADV0)와 내부 어드레스 유효 신호(KADV)를 출력한다. 상기 내부 어드레스 유효 신호(KADV)는 상기 제어 클럭 신호(CTDB_AC)에 동기된다. 상기 클럭 리피터(30)는 상기 입력 클럭 신호(CLK)에 기초하여 상기 제어 클럭 신호(CTDB_AC)를 출력하고, 상기 입력 어드레스 유효 신호(ADV0)를 지연시켜, 제어 신호(ADV0_A)를 출력한다. 상기 제어 클럭 신호(CTDB_AC)에 응답하여, 어드레스 버퍼(40)가 외부 어드레스 신호(ADDR)를 수신하고, 내부 어드레스 신호(Ai)를 출력한다. 또, 상기 제어 신호(ADV0_A)와 상기 외부 어드레스 신호(ADDR)에 응답하여, 상기 어드레스 버퍼(40)가 어드레스 천이(transition) 검출 신호(ATD)를 출력한다. 한편, 상기 제어 클럭 신호(CTDB_AC)에 응답하여, 복수의 제어 신호 버퍼들(50A1∼50AK)(K는 정수)이 외부 제어 신호들(EXCTL1∼EXCTLK)(K는 정수)을 각각 수신하고, 내부 제어 신호들(CTL1∼CTLK)(K는 정수)을 각각 출력한다. 도 2에서 참조되는 것과 같이, 상기 클럭 리피터(30)는 상기 입력 클럭 신호(CLK)를 수신할 때마다(즉, 상기 입력 클럭 신호(CLK)가 토글(toggle)될 때마다), 상기 제어 클럭 신호(CTDB_AC)를 연속적으로 출력한다. 따라서, 유효한 상기 외부 어드레스 신호(ADDR)가 입력되지 않는 구간에서도, 상기 어드레스 버퍼(40)는 상기 제어 클럭 신호(CTDB_AC)에 응답하여, 연속적으로 동작하게 된다. 한편, 상기 외부 어드레스 신호(ADDR)와 유사하게, 상기 외부 제어 신호들(EXCTL1∼EXCTLK) 중 일부는 특정 구간에서만 반도체 메모리 장치에 입력된다. 이 경우, 상기 외부 제어 신호들(EXCTL1∼EXCTLK) 중 일부를 각각 수신하는 제어 신호 버퍼들(50A1∼50AK 중 일부)은 상기 일부의 외부 제어 신호들(EXCTL1∼EXCTLK 중 일부)이 입력되지 않는 구간에서도, 상기 제어 클럭 신호(CTDB_AC)에 응답하여, 연속적으로 동작하게 된다.
이처럼, 상기 클럭 리피터(30), 상기 어드레스 버퍼(40), 및 상기 제어 신호 버퍼들(50A1∼50AK 중 일부)이 연속적으로 동작하게 되면, 불필요한 전류 소비량이 증가하게 된다. 이를 좀 더 상세히 설명하면, 상기 클럭 리피터(30)의 상기 인버터들(35∼38)은 각각 복수의 트랜지스터들(미도시)을 포함한다. 상기 트랜지스터들은 비교적 큰 전류 구동 능력들을 가진다. 상기 트랜지스터들이 비교적 큰 전류 구동 능력들을 가지는 이유는, 비교적 큰 저항 성분을 가지는 상기 어드레스 버퍼(30)와 상기 제어 신호 버퍼들(50A1∼50AK 중 일부)에 상기 제어 클럭 신호(CTDB_AC)를 각각 공급하기 위함이다. 이처럼 상기 트랜지스터들이 비교적 큰 전류 구동 능력들을 가지기 때문에, 상기 트랜지스터들이 동작할 때, 비교적 많은 양의 전류가 소비된다. 또한, 상기 제어 클럭 신호(CTDB_AC)가 토글될 때마다, 상기 어드레스 버퍼(30)와 상기 제어 신호 버퍼들(50A1∼50AK 중 일부)이 연속적으로 동작하므로, 소비 전류량이 증가한다. 상술한 것과 같이, 종래의 상기 클럭 리피터(30)는 어드레스 신호 또는 외부 제어 신호의 입력 시점과 무관하게 상기 제어 클럭 신호(CTDB_AC)를 연속적으로 토글시키므로, 불필요한 전류 소비량이 증가하는 문제점이 있다. 이러한 문제는, 상기 클럭 리피터(30)를 포함하는 반도체 메모리 장치가 모바일(mobile) 제품에 적용될 경우 더욱 심각하게 나타난다. 즉, 모바일 제품은 저전력으로 장시간 동안 동작해야 하기 때문에, 소비 전력을 줄이기 위해서는 모바일 제품에 포함되는 반도체 칩들의 소비 전력이 감소 되어야 한다. 하지만, 상기 클럭 리피터(30)의 연속적인 동작으로 인하여, 상기 반도체 메모리 장치의 소비 전력이 증가하게 되어, 모바일 제품이 장시간 동안 동작할 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 제어 클럭 신호를 발생시킴으로써, 불필요한 소비 전류를 감소시킬 수 있는 반도체 메모리 장치의 클럭 제어 회로 를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 제어 클럭 신호를 발생시킴으로써, 불필요한 소비 전류를 감소시킬 수 있는 클럭 제어 회로를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 제어 클럭 신호를 발생시킴으로써, 불필요한 소비 전류를 감소시킬 수 있는 반도체 메모리 장치의 어드레스 신호 또는 제어 신호의 입력 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 반도체 메모리 장치의 클럭 제어 회로에 있어서, 입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 상기 내부 어드레스 유효 신호가 인에이블 되는 동안 제1 제어 클럭 신호를 출력하는 제1 클럭 발생 회로; 및 상기 입력 클럭 신호에 기초하여, 제2 제어 클럭 신호를 출력하는 제2 클럭 발생 회로를 포함하고, 상기 제1 제어 클럭 신호에 응답하여, 제1 버퍼들이 외부 어드레스 신호를 포함하는 제1 외부 신호들을 각각 수신하여, 제1 내부 신호들로 각각 내부 회로에 출력하고, 상기 제2 제어 클럭 신호에 응답하여, 제2 버퍼들이 칩선택 신호를 포함한 제2 외부 신호들을 각각 수신하여, 제2 내부 신호들로 각각 상기 내부 회로에 출력하는 것을 특징으로 한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 제어 회로를 포함하는 반도체 메모리 장치는, 클럭 버퍼, 클럭 제어 회로, 어드레스 유효 신호 버퍼, 제1 입력 버퍼부, 및 제2 입력 버퍼부를 포함한다. 클럭 버퍼는 외부 클럭 신호를 수신하고, 입력 클럭 신호를 출력한다. 클럭 제어 회로는 입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 제1 및 제2 제어 클럭 신호들을 출력한다. 바람직하게, 클럭 제어 회로는 내부 어드레스 유효 신호가 인에이블되는 동안에만 제1 제어 클럭 신호를 발생한다. 어드레스 유효 신호 버퍼는 제1 버퍼 인에이블 신호와 제2 제어 클럭 신호에 응답하여, 어드레스 유효 신호를 수신하고, 내부 어드레스 유효 신호를 출력한다. 제1 입력 버퍼부는 제1 제어 클럭 신호에 응답하여, 제1 외부 신호들을 수신하여, 제1 내부 신호들을 내부 회로에 출력한다. 제2 입력 버퍼부는 제2 제어 클럭 신호에 응답하여, 제2 외부 신호들을 수신하여, 제2 내부 신호들을 내부 회로에 출력한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치의 어드레스 신호 입력 동작 방법은, 외부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 어드레스 입력 동작 방법에 있어서, 외부 클럭 신호에 응답하여 입력 클럭 신호를 출력하는 단계; 입력 클럭 신호에 기초하여, 제1 제어 클럭 신호를 발생하는 단계; 어드레스 유효 신호와 제1 제어 클럭 신호에 응답하여, 내부 어드레스 유효 신호를 발생하는 단계; 입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 설정된 시간 동안만 제2 제어 클럭 신호를 발생하는 단계; 및 제2 제어 클럭 신호에 응답하여, 외부 어드레스 신호를 수신하고, 내부 어드레 스 신호 및 어드레스 천이 검출 신호를 출력하는 단계를 포함한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치의 제어 신호 입력 동작 방법은, 외부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 제1 및 제2 제어 신호들을 포함하는 외부 제어 신호의 입력 동작 방법에 있어서, 외부 클럭 신호에 응답하여 입력 클럭 신호를 출력하는 단계; 입력 클럭 신호에 기초하여, 제1 제어 클럭 신호를 발생하는 단계; 어드레스 유효 신호와 제1 제어 클럭 신호에 응답하여, 내부 어드레스 유효 신호를 발생하는 단계; 입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 설정된 시간 동안만 제2 제어 클럭 신호를 발생하는 단계; 제1 제어 클럭 신호에 응답하여, 제1 제어 신호들을 수신하는 단계; 및 제2 제어 클럭 신호에 응답하여, 제2 제어 신호들을 수신하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 클럭 제어 회로를 포함하는 반도체 메모리 장치의 개략적인 블록도이다. 도 3을 참고하면, 반도체 메모리 장치(100)는 클럭 버퍼(110), 어드레스 유효 신호 버퍼(120), 클럭 제어 회로(130), 제1 입력 버퍼부(140), 및 제2 입력 버퍼부(150)를 포함한다. 상기 클럭 버퍼(110)는 외부 클럭 신호(ECLK)를 수신하고, 입력 클럭 신호(NCLK)를 출력한다. 상기 어드레스 유효 신호 버퍼(120)는 입력부(121)와 쉬프트 레지스터(122)를 포함한다. 상기 입력부(121)는 버퍼 인에이블 신호(BUF_EN1)에 응답하여, 어드레스 유효 신호(/ADV)를 수신하고, 입력 어드레스 유효 신호(ADV0)를 출력한다. 상기 입력부(121)는 로직 회로로 구현될 수 있다. 예를 들어, 상기 입력부(121)가 NOR 게이트로 구현될 경우, 상기 입력부(121)는 상기 버퍼 인에이블 신호(BUF_EN1)와 상기 어드레스 유효 신호(/ADV)가 로직 로우로 될 때, 상기 입력 어드레스 유효 신호(ADV0)를 로직 하이로 출력한다. 상기 쉬프트 레지스터(122)는 제어 클럭 신호(CLKBC)에 응답하여, 상기 입력 어드레스 유효 신호(ADV0)를 수신하고, 내부 어드레스 유효 신호(KADV)를 출력한다. 도 5를 참고하여, 상기 쉬프트 레지스터(122)의 구성 및 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 쉬프트 레지스터(122)는 전송 회로(210), 래치 회로(220), 인버터(230), 및 래치 리셋 회로(240)를 포함한다. 상기 전송 회로(210)는 인버터(211)와 전송 게이트(212)를 포함한다. 상기 인버터(211)는 상기 제어 클럭 신호(CLKBC)를 반전시킨다. 상기 전송 게이트(212)는 상기 제어 클럭 신호(CLKBC)와 상기 인버터(211)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(CLKBC)가 로직 하이일 때, 상기 전송 게이트(212)가 턴 온되어, 상기 입력 어드레스 유효 신호(ADV0)를 수신하여 상기 래치 회로(220)에 출력한다. 상기 래치 회로(220)는 인버터들(221, 222)을 포함한다. 상기 래치 회로(220)는 상기 전송 게이트(212)로부터 수신되는 상기 입력 어드레스 유효 신호(ADV0)를 래치하고, 그 래치된 신호(LAT)를 출력한다. 상기 인버터(230)는 상기 래치된 신호 (LAT)를 반전시키고, 그 반전된 신호를 상기 내부 어드레스 유효 신호(KADV)로서 출력한다. 결과적으로, 상기 입력 어드레스 유효 신호(ADV0)가 로직 하이일 때, 상기 쉬프트 레지스터(122)는 상기 제어 클럭 신호(CLKBC)의 라이징 에지에 동기하여, 상기 내부 어드레스 유효 신호(KADV)를 로직 하이로 출력한다. 또, 상기 입력 어드레스 유효 신호(ADV0)가 로직 로우일 때, 상기 쉬프트 레지스터(122)는 상기 제어 클럭 신호(CLKBC)의 라이징 에지에 동기하여, 상기 내부 어드레스 유효 신호(KADV)를 로직 로우로 출력한다.
상기 래치 리셋 회로(240)는 인버터(241)와 NMOS 트랜지스터(242)를 포함한다. 상기 인버터(241)는 파워-업 신호(PWRUP)를 반전시킨다. 상기 NMOS 트랜지스터(242)는 상기 인버터(241)의 출력 신호에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(220)의 입력 단자에 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 래치 회로(220)가 리셋된다.
상기 클럭 제어 회로(130)는 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)에 응답하여, 상기 제어 클럭 신호(CLKBC)와 제어 클럭 신호(CLKBA)를 출력한다. 상기 제1 입력 버퍼부(140)는 어드레스 버퍼(141), 기입 인에이블 신호(/WE) 버퍼(142), 및 모드 레지스터 신호(CRE, configuration register enable) 버퍼(143)를 포함한다. 상기 어드레스 버퍼(141)는 상기 제어 클럭 신호(CLKBA)와 버퍼 인에이블 신호(BUF_EN2)에 응답하여, 외부 어드레스 신호(EADD)를 수신하고, 내부 어드레스 신호(NADD)와 어드레스 천이 신호(ATD)를 상기 내부 회로(160)에 출력한다. 상기 /WE 버퍼(142)는 상기 제어 클럭 신호(CLKBA)에 응답하여, 기입 인에이블 신호를(/WE) 수신하고, 내부 기입 인에이블 신호(NWE)를 상기 내부 회로(160)에 출력한다. 상기 CRE 버퍼(143)는 상기 제어 클럭 신호(CLKBA)에 응답하여, 모드 레지스터 신호(CRE)를 수신하고, 내부 모드 레지스터 신호(NCRE)를 상기 내부 회로(160)에 출력한다. 상기 제1 입력 버퍼부(140)는 상기 제어 클럭 신호(CLKBA)에 동기하여 동작하는 추가의 버퍼들을 더 포함할 수 있다.
상기 제2 입력 버퍼부(150)는 칩 선택 신호(/CS) 버퍼(151), 상위 바이트 제어 신호(/UB) 버퍼(152), 및 하위 바이트 제어 신호(/LB) 버퍼(153)를 포함한다. 상기 /CS 버퍼(151)는 상기 제어 클럭 신호(CLKBC)에 응답하여, 상기 칩 선택 신호(/CS)를 수신하고, 내부 칩 선택 신호(NCS)를 상기 내부 회로(160)에 출력한다. 상기 /UB 버퍼(152)는 상기 제어 클럭 신호(CLKBC)에 응답하여, 상기 상위 바이트 제어 신호(/UB)를 수신하고, 내부 상위 바이트 제어 신호(NUB)를 상기 내부 회로(160)에 출력한다. 상기 상위 바이트 제어 신호(/UB)는 데이터 입출력 버퍼들(미도시) 중 상위 바이트에 대응하는 입출력 버퍼들의 데이터 입출력 동작을 제어하기 위한 신호이다. 상기 /LB 버퍼(153)는 상기 제어 클럭 신호(CLKBC)에 응답하여, 상기 하위 바이트 제어 신호(/LB)를 수신하고, 내부 하위 바이트 제어 신호(NLB)를 상기 내부 회로(160)에 출력한다. 상기 하위 바이트 제어 신호(/LB)는 상기 데이터 입출력 버퍼들(미도시) 중 하위 바이트에 대응하는 입출력 버퍼들의 데이터 입출력 동작을 제어하기 위한 신호이다. 상기 제2 입력 버퍼부(150)는 상기 제어 클럭 신호(CLKBC)에 동기하여 동작하는 추가의 버퍼들을 더 포함할 수 있다.
도 4는 도 3에 도시된 클럭 제어 회로를 상세히 나타내는 도면이다. 도 4를 참고하면, 클럭 제어 회로(130)는 제1 클럭 발생 회로(131)와 제2 클럭 발생 회로(132)를 포함한다. 상기 제1 클럭 발생 회로(131)는 NAND 게이트(133)와 지연 회로(134)를 포함한다. 상기 NAND 게이트(133)는 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)에 응답하여, 로직 신호(L)를 출력한다. 상기 지연 회로(134)는 상기 NAND 게이트(133)의 출력 단자에 직렬 연결된 인버터들(135, 136)을 포함한다. 상기 인버터들(135, 136)은 상기 로직 신호(L)를 지연시키고, 그 지연된 신호를 상기 제어 클럭 신호(CLKBA)로서 출력한다. 바람직하게, 상기 NAND 게이트(133)는 도 7에서 참조되는 것과 같이, 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)가 모두 로직 하이일 때, 상기 로직 신호(L)를 로직 로우로 출력한다. 결과적으로, 상기 제1 클럭 발생 회로(131)는 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)가 모두 로직 하이일 때, 상기 제어 클럭 신호(CLKBA)를 로직 로우로 출력한다. 상기 제2 클럭 발생 회로(132)는 인버터로 구현될 수 있다. 상기 제2 클럭 발생 회로(132)는 상기 입력 클럭 신호(NCLK)를 반전시키고, 그 반전된 신호를 상기 제어 클럭 신호(CLKBC)로서 출력한다. 결과적으로, 상기 제어 클럭 신호(CLKBC)의 위상은 상기 입력 클럭 신호(NCLK)의 위상과 상반된다.
도 6은 도 3에 도시된 어드레스 버퍼를 상세히 나타내는 도면이다. 도 6을 참고하면, 어드레스 버퍼(141)는 입력부(310), 튜닝(tuning) 회로(320), 쉬프트 회로(330), 및 어드레스 천이 검출 회로(340)를 포함한다. 상기 입력부(310)는 버퍼 인에이블 신호(BUF_EN2)에 응답하여, 외부 어드레스 신호(EADD)를 수신하고, 제1 입력 어드레스 신호(ADDi0)를 출력한다. 상기 튜닝 회로(320)는 상기 제1 입력 어드레스 신호(ADDi0)의 셋업(setup) 시간과 홀드(hold) 시간을 조절하여 제2 입력 어드레스 신호(ADDi1)를 출력한다. 상기 쉬프트 회로(330)는 인버터들(331, 332), 전송 회로들(333, 335), 및 래치 회로들(334, 336)을 포함한다. 상기 인버터(331)는 상기 제어 클럭 신호(CLKBA)를 반전시켜, 반전된 제어 클럭 신호(CLKBAb)를 출력한다. 상기 인버터(332)는 상기 반전된 제어 클럭 신호(CLKBAb)를 다시 반전시킨다. 상기 전송 회로(333)는 인버터(351)와 전송 게이트(352)를 포함한다. 상기 인버터(351)는 상기 반전된 제어 클럭 신호(CLKBAb)를 반전시킨다. 상기 전송 게이트(352)는 상기 반전된 제어 클럭 신호(CLKBAb)와 상기 인버터(351)의 출력 신호에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(CLKBA)가 로직 하이일 때, 상기 전송 게이트(352)가 턴 온되어, 상기 제2 입력 어드레스 신호(ADDi1)를 수신하여, 상기 래치 회로(334)에 출력한다. 상기 래치 회로(334)는 인버터들(353, 354)을 포함한다. 상기 래치 회로(334)는 상기 제2 입력 어드레스 신호(ADDi1)를 래치하고, 래치된 신호(LATS)를 출력한다. 상기 전송 회로(335)는 인버터(355)와 전송 게이트(356)를 포함한다. 상기 인버터(355)는 상기 인버터(332)의 출력 신호를 반전시킨다. 상기 전송 게이트(356)는 상기 인버터들(332, 355)의 출력 신호들에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(CLKBA)가 로직 로우일 때, 상기 전송 게이트(356)가 턴 온되어, 상기 래치된 신호(LATS)를 수신하여 상기 래치 회로(336)에 출력한다. 상기 래치 회로(336)는 인버터들(357, 358)을 포함한다. 상기 래치 회로(336)는 상기 래치된 신호(LATS)를 래 치하고, 그 래치된 신호를 상기 내부 어드레스 신호(NADD)로서 출력한다.
상기 어드레스 천이 검출 회로(340)는 펄스 신호 발생기들(341, 342), 인버터(343), 및 NAND 게이트(344)를 포함한다. 상기 펄스 신호 발생기(341)는 상기 내부 어드레스 신호(NADD)에 기초하여, 로직 로우의 펄스 신호(PLS1)를 출력한다. 또, 상기 펄스 신호 발생기(342)는 상기 내부 어드레스 신호(NADD)에 기초하여, 로직 하이의 펄스 신호(PLS2)를 출력한다. 상기 인버터(343)는 상기 펄스 신호(PLS2)를 반전시키고, 반전된 펄스 신호(PLS2)를 출력한다. 상기 NAND 게이트(344)는 상기 펄스 신호(PLS1)와 상기 반전된 펄스 신호(PLS2b)에 응답하여, 어드레스 천이 검출 신호(ATD)를 출력한다.
다음으로, 도 7을 참고하여, 반도체 메모리 장치(100)의 외부 어드레스 신호 또는 외부 제어 신호들의 입력 동작 과정을 상세히 설명한다. 도 7은 도 3에 도시된 반도체 메모리 장치의 어드레스 신호 및 제어 신호들의 입력 동작과 관련된 신호들의 타이밍도이다. 먼저, 상기 반도체 메모리 장치(100)에 상기 외부 어드레스 신호(EADD)가 입력되는 경우, 상기 반도체 메모리 장치(100)의 입력 동작을 설명한다. 상기 클럭 버퍼(110)가 상기 외부 클럭 신호(ECLK)에 응답하여 입력 클럭 신호(NCLK)를 출력하면, 상기 클럭 제어 회로(130)의 상기 제2 클럭 발생 회로(132)는 상기 입력 클럭 신호(NCLK)를 반전시키고, 그 반전된 신호를 상기 제어 클럭 신호(CLKBC)로서 출력한다. 상기 어드레스 유효 신호 버퍼(120)는 버퍼 인에이블 신호(BUF_EN1), 상기 제어 클럭 신호(CLKBC), 및 상기 어드레스 유효 신호(/ADV)에 응답하여, 설정 시간 동안 로직 하이로 유지되는 상기 내부 어드레스 유효 신호 (KADV)를 출력한다. 상기 클럭 제어 회로(130)의 상기 제1 클럭 발생 회로(131)는 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)에 응답하여, 상기 설정된 시간 동안만(즉, 상기 내부 어드레스 유효 신호(KADV)가 인에이블되는 동안) 상기 제어 클럭 신호(CLKBA)를 로직 로우로 발생한다. 이를 좀 더 상세히 설명하면, 상기 제1 클럭 발생 회로(131)의 NAND 게이트(133)가 상기 입력 클럭 신호(NCLK)와 상기 내부 어드레스 유효 신호(KADV)에 응답하여, 로직 신호(L)를 로직 로우로 출력한다. 상기 제1 클럭 발생 회로(131)의 지연 회로(134)는 상기 로직 신호(L)를 지연시키고, 그 지연된 신호를 상기 제어 클럭 신호(CLKBA)로서 출력한다.
이 후, 상기 어드레스 버퍼(141)의 입력부(310)가 버퍼 인에이블 신호(BUF_EN2)에 응답하여, 상기 외부 어드레스 신호(EADD)를 수신하고, 제1 입력 어드레스 신호(ADDi0)를 출력한다. 상기 어드레스 버퍼(141)의 튜닝 회로(320)는 상기 제1 입력 어드레스 신호(ADDi0)의 셋업 시간과 홀드 시간을 조절하여 제2 입력 어드레스 신호(ADDi1)를 출력한다. 상기 어드레스 버퍼(141)의 쉬프트 회로(330)는 상기 제어 클럭 신호(CLKBA)에 응답하여, 상기 제2 입력 어드레스 신호(ADDi1)를 쉬프트시키고, 그 쉬프트된 신호를 상기 내부 어드레스 신호(NADD)로서 내부 회로(160)에 출력한다. 예를 들어, 상기 내부 어드레스 신호(NADD)는 상기 내부 회로(160)의 어드레스 디코더(미도시)에 입력될 수 있다. 또, 상기 내부 어드레스 신호(NADD)에 기초하여, 상기 어드레스 버퍼(141)의 어드레스 천이 검출 회로(340)가 어드레스 천이 신호(ATD)를 상기 내부 회로(160)에 출력한다. 상술한 것과 같이, 상기 내부 어드레스 유효 신호(KADV)가 인에이블되는 동안만 토글되는 상기 제어 클럭 신호(CLKBA)에 응답하여, 상기 어드레스 버퍼(141)가 동작하므로, 그 전류 소비량이 감소될 수 있다. 또한 상기 클럭 제어 회로(130)의 상기 제1 클럭 발생 회로(131) 역시 상기 내부 어드레스 유효 신호(KADV)가 인에이블되는 동안만 상기 제어 클럭 신호(CLKBA)를 발생하므로, 그 전류 소비량이 감소될 수 있다.
다음으로, 상기 반도체 메모리 장치(100)에 제1 및 제2 제어 신호들을 포함하는 외부 제어 신호가 입력되는 경우, 상기 반도체 메모리 장치(100)의 입력 동작을 설명한다. 상기 제1 제어 신호들은 기입 인에이블 신호(/WE)와 모드 레지스터 신호(CRE)를 포함하고, 상기 제2 제어 신호들은 칩 선택 신호(/CS), 상위 바이트 제어 신호(/UB), 및 하위 바이트 제어 신호(/LB)를 포함한다. 상기 반도체 메모리 장치(100)의 외부 제어 신호 입력 동작에서, 상기 제어 클럭 신호들(CLKBA, CLKBC)이 발생되는 과정은 상술한 것과 유사하므로, 이에 대한 상세한 설명이 생략된다.
상기 제어 클럭 신호(CLKBA)에 응답하여, /WE 버퍼(142)가 기입 인에이블 신호(/WE)를 수신하고, 내부 기입 인에이블 신호(NWE)를 상기 내부 회로(160)에 출력한다. 또, 상기 제어 클럭 신호(CLKBA)에 응답하여, CRE 버퍼(143)가 상기 모드 레지스터 신호(CRE)를 수신하고, 내부 모드 레지스터 신호(NCRE)를 상기 내부 회로(160)에 출력한다. 상술한 것과 같이, 상기 내부 어드레스 유효 신호(KADV)가 인에이블되는 동안만 토글되는 상기 제어 클럭 신호(CLKBA)에 응답하여, 상기 /WE 버퍼(142)와 상기 CRE 버퍼(143)가 동작하므로, 각각의 전류 소비량이 감소될 수 있다.
한편, 상기 제어 클럭 신호(CLKBC)에 응답하여, /CS 버퍼(151)가 칩 선택 신호(/CS)를 수신하고, 내부 칩 선택 신호(NCS)를 상기 내부 회로(160)에 출력한다. 또, 상기 제어 클럭 신호(CLKBC)에 응답하여, /UB 버퍼(152)가 상기 상위 바이트 제어 신호(/UB)를 수신하고, 내부 상위 바이트 제어 신호(NUB)를 상기 내부 회로(160)에 출력한다. 상기 제어 클럭 신호(CLKBC)에 응답하여, 하위 바이트 제어 신호(/LB)를 수산하고, 내부 하위 바이트 제어 신호(NLB)를 상기 내부 회로(160)에 출력한다.
상술한 것과 같이, 상기 클럭 제어 회로(130)가 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 상기 제어 클럭 신호(CLKBA)를 발생시키므로, 상기 반도체 메모리 장치(100)의 불필요한 소비 전류가 감소될 수 있다. 또한, 상기 반도체 메모리 장치(100)의 불필요한 소비 전류가 감소되므로, 상기 반도체 메모리 장치(100)의 전원 노이즈 현상(즉, 전송 라인을 통과하는 데이터 신호 또는 제어 신호가 인접한 전원 라인에 흐르는 전류에 의해 영향을 받는 현상)이 감소될 수 있다. 또한, 상기 반도체 메모리 장치(100)가 모바일 제품에 적용될 경우, 상기 모바일 제품의 배터리(battery) 소비 시간이 증가 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 클럭 제어 회로와 이를 포함하 는 반도체 메모리 장치 및 그 입력 동작 방법은, 외부 어드레스 신호 또는 외부 제어 신호가 실질적으로 입력되는 시점에만 제어 클럭 신호를 발생시킴으로써, 불필요한 소비 전류와 전원 노이즈 현상을 감소시킬 수 있다.
또, 본 발명에 따른 반도체 메모리 장치가 모바일 제품에 적용될 경우, 모바일 제품의 배터리 소비 시간을 증가시킬 수 있다.

Claims (24)

  1. 반도체 메모리 장치의 클럭 제어 회로에 있어서,
    입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 상기 내부 어드레스 유효 신호가 인에이블 되는 동안 제1 제어 클럭 신호를 출력하는 제1 클럭 발생 회로; 및
    상기 입력 클럭 신호에 기초하여, 제2 제어 클럭 신호를 출력하는 제2 클럭 발생 회로를 포함하고,
    상기 제1 제어 클럭 신호에 응답하여, 제1 버퍼들이 외부 어드레스 신호를 포함하는 제1 외부 신호들을 각각 수신하여, 제1 내부 신호들로 각각 내부 회로에 출력하고, 상기 제2 제어 클럭 신호에 응답하여, 제2 버퍼들이 칩선택 신호를 포함한 제2 외부 신호들을 각각 수신하여, 제2 내부 신호들로 각각 상기 내부 회로에 출력하는 것을 특징으로 하는 클럭 제어 회로.
  2. 제1항에 있어서, 상기 제1 클럭 발생 회로는,
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 로직 신호를 출력하는 NAND 게이트; 및
    상기 로직 신호를 지연시키고, 그 지연된 신호를 상기 제1 제어 클럭 신호로서 출력하는 지연 회로를 포함하는 클럭 제어 회로.
  3. 제1항에 있어서,
    상기 제2 클럭 발생 회로는, 상기 입력 클럭 신호를 반전시키고, 그 반전된 신호를 상기 제2 제어 클럭 신호로서 출력하는 인버터인 클럭 제어 회로.
  4. 제1항에 있어서,
    상기 제1 외부 신호들은 외부 어드레스 신호, 기입 인에이블 신호, 및 모드 레지스터 신호를 포함하고, 상기 제2 외부 신호들은 칩 선택 신호, 상위 바이트 제어 신호, 및 하위 바이트 제어 신호를 포함하는 클럭 제어 회로.
  5. 외부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치에 있어서,
    상기 외부 클럭 신호를 수신하고, 입력 클럭 신호를 출력하는 클럭 버퍼;
    상기 입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 제1 및 제2 제어 클럭 신호들을 출력하는 클럭 제어 회로;
    제1 버퍼 인에이블 신호와 상기 제2 제어 클럭 신호에 응답하여, 어드레스 유효 신호를 수신하고, 상기 내부 어드레스 유효 신호를 출력하는 어드레스 유효 신호 버퍼;
    상기 제1 제어 클럭 신호에 응답하여, 제1 외부 신호들을 수신하여, 제1 내부 신호들을 내부 회로에 출력하는 제1 입력 버퍼부; 및
    상기 제2 제어 클럭 신호에 응답하여, 제2 외부 신호들을 수신하여, 제2 내부 신호들을 상기 내부 회로에 출력하는 제2 입력 버퍼부를 포함하고,
    상기 클럭 제어 회로는, 상기 내부 어드레스 유효 신호가 인에이블되는 동안에만 상기 제1 제어 클럭 신호를 발생하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 클럭 제어 회로는,
    입력 클럭 신호와 내부 어드레스 유효 신호에 응답하여, 제1 제어 클럭 신호를 출력하는 제1 클럭 발생 회로; 및
    상기 입력 클럭 신호에 기초하여, 제2 제어 클럭 신호를 출력하는 제2 클럭 발생 회로를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 클럭 발생 회로는,
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 로직 신호를 출력하는 NAND 게이트; 및
    상기 로직 신호를 지연시키고, 그 지연된 신호를 상기 제1 제어 클럭 신호로서 출력하는 지연 회로를 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 클럭 발생 회로는, 상기 입력 클럭 신호를 반전시키고, 그 반전된 신호를 상기 제2 제어 클럭 신호로서 출력하는 인버터인 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 어드레스 유효 신호 버퍼는,
    상기 제1 버퍼 인에이블 신호에 응답하여, 상기 어드레스 유효 신호를 수신하고, 입력 어드레스 유효 신호를 출력하는 입력부; 및
    상기 제2 제어 클럭 신호에 응답하여, 상기 입력 어드레스 유효 신호를 수신하고, 상기 내부 어드레스 유효 신호를 출력하는 쉬프트(shift) 레지스터를 포함하는 반도체 메모리 장치.
  10. 제5항에 있어서,
    상기 제1 외부 신호들은, 외부 어드레스 신호, 기입 인에이블 신호, 및 모드 레지스터 신호를 포함하고,
    상기 제1 입력 버퍼부는,
    상기 제1 제어 클럭 신호와 제2 버퍼 인에이블 신호에 응답하여, 상기 외부 어드레스 신호를 수신하고, 내부 어드레스 신호와 어드레스 천이 신호를 상기 내부 회로에 출력하는 어드레스 버퍼;
    상기 제1 제어 클럭 신호에 응답하여, 상기 기입 인에이블 신호를 수신하고, 내부 기입 인에이블 신호를 상기 내부 회로에 출력하는 기입 인에이블 신호 버퍼; 및
    상기 제1 제어 클럭 신호에 응답하여, 상기 모드 레지스터 신호를 수신하고, 내부 모드 레지스터 신호를 상기 내부 회로에 출력하는 모드 레지스터 신호 버퍼를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 어드레스 버퍼는,
    제2 버퍼 인에이블 신호에 응답하여, 상기 외부 어드레스 신호를 수신하고, 제1 입력 어드레스 신호를 출력하는 입력부;
    상기 제1 입력 어드레스 신호의 셋업(setup) 시간과 홀드(hold) 시간을 조절하여 제2 입력 어드레스 신호를 출력하는 튜닝(tuning) 회로;
    상기 제1 제어 클럭 신호에 응답하여, 상기 제2 입력 어드레스 신호를 쉬프트시키고, 그 쉬프트된 신호를 상기 내부 어드레스 신호로서 출력하는 쉬프트 회로; 및
    상기 내부 어드레스 신호에 기초하여, 상기 어드레스 천이 신호를 출력하는 어드레스 천이 검출 회로를 포함하는 반도체 메모리 장치.
  12. 제5항에 있어서,
    상기 제2 외부 신호들은 칩 선택 신호, 상위 바이트 제어 신호, 및 하위 바이트 제어 신호를 포함하고,
    상기 제2 입력 버퍼부는,
    상기 제2 제어 클럭 신호에 응답하여, 상기 칩 선택 신호를 수신하고, 내부 칩 선택 신호를 상기 내부 회로에 출력하는 칩 선택 신호 버퍼;
    상기 제2 제어 클럭 신호에 응답하여, 상기 상위 바이트 제어 신호를 수신하고, 내부 상위 바이트 제어 신호를 상기 내부 회로에 출력하는 상위 바이트 제어 신호 버퍼; 및
    상기 제2 제어 클럭 신호에 응답하여, 상기 하위 바이트 제어 신호를 수신하고, 내부 하위 바이트 제어 신호를 상기 내부 회로에 출력하는 하위 바이트 제어 신호 버퍼를 포함하는 반도체 메모리 장치.
  13. 외부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 어드레스 입력 동작 방법에 있어서,
    상기 외부 클럭 신호에 응답하여 입력 클럭 신호를 출력하는 단계;
    상기 입력 클럭 신호에 기초하여, 제1 제어 클럭 신호를 발생하는 단계;
    어드레스 유효 신호와 상기 제1 제어 클럭 신호에 응답하여, 내부 어드레스 유효 신호를 발생하는 단계;
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 설정된 시간 동안만 제2 제어 클럭 신호를 발생하는 단계; 및
    상기 제2 제어 클럭 신호에 응답하여, 외부 어드레스 신호를 수신하고, 내부 어드레스 신호 및 어드레스 천이 검출 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 어드레스 입력 동작 방법.
  14. 제13항에 있어서,
    상기 설정된 시간은 상기 내부 어드레스 유효 신호가 인에이블되는 시간인 반도체 메모리 장치의 어드레스 입력 동작 방법.
  15. 제13항에 있어서,
    상기 입력 클럭 신호의 위상과 상기 제1 제어 클럭 신호의 위상은 서로 반대인 반도체 메모리 장치의 어드레스 입력 동작 방법.
  16. 제13항에 있어서, 상기 제2 제어 클럭 신호를 발생하는 단계는,
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 로직 신호를 출력하는 단계; 및
    상기 로직 신호를 지연시키고, 그 지연된 신호를 상기 제2 제어 클럭 신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 어드레스 입력 동작 방법.
  17. 제13항에 있어서, 상기 내부 어드레스 신호 및 어드레스 천이 검출 신호를 출력하는 단계는,
    버퍼 인에이블 신호에 응답하여, 상기 외부 어드레스 신호를 수신하고, 제1 입력 어드레스 신호를 출력하는 단계;
    상기 제1 입력 어드레스 신호의 셋업 시간과 홀드 시간을 조절하여 제2 입력 어드레스 신호를 출력하는 단계;
    상기 제2 제어 클럭 신호에 응답하여, 상기 제2 입력 어드레스 신호를 쉬프트시키고, 그 쉬프트된 신호를 상기 내부 어드레스 신호로서 출력하는 단계; 및
    상기 내부 어드레스 신호에 기초하여, 상기 어드레스 천이 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 어드레스 입력 동작 방법.
  18. 외부 클럭 신호에 동기하여 동작하는 반도체 메모리 장치의 제1 및 제2 제어 신호들을 포함하는 외부 제어 신호의 입력 동작 방법에 있어서,
    상기 외부 클럭 신호에 응답하여 입력 클럭 신호를 출력하는 단계;
    상기 입력 클럭 신호에 기초하여, 제1 제어 클럭 신호를 발생하는 단계;
    어드레스 유효 신호와 상기 제1 제어 클럭 신호에 응답하여, 내부 어드레스 유효 신호를 발생하는 단계;
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 설정된 시간 동안만 제2 제어 클럭 신호를 발생하는 단계;
    상기 제1 제어 클럭 신호에 응답하여, 상기 제1 제어 신호들을 수신하는 단계; 및
    상기 제2 제어 클럭 신호에 응답하여, 상기 제2 제어 신호들을 수신하는 단계를 포함하는 반도체 메모리 장치의 제어 신호 입력 동작 방법.
  19. 제18항에 있어서,
    상기 설정된 시간은 상기 내부 어드레스 유효 신호가 인에이블되는 시간인 반도체 메모리 장치의 제어 신호 입력 동작 방법.
  20. 제18항에 있어서,
    상기 입력 클럭 신호의 위상과 상기 제1 제어 클럭 신호의 위상은 서로 반대 인 반도체 메모리 장치의 제어 신호 입력 동작 방법.
  21. 제18항에 있어서, 상기 제2 제어 클럭 신호를 발생하는 단계는,
    상기 입력 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 로직 신호를 출력하는 단계; 및
    상기 로직 신호를 지연시키고, 그 지연된 신호를 상기 제2 제어 클럭 신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 제어 신호 입력 동작 방법.
  22. 제18항에 있어서,
    상기 제1 제어 신호들은 칩 선택 신호, 상위 바이트 제어 신호, 및 하위 바이트 제어 신호를 포함하고, 상기 제2 제어 신호들은 기입 인에이블 신호와 모드 레지스터 신호를 포함하는 반도체 메모리 장치의 제어 신호 입력 동작 방법.
  23. 제22항에 있어서, 상기 제1 제어 신호들을 수신하는 단계는,
    상기 제1 제어 클럭 신호에 응답하여, 상기 칩 선택 신호를 수신하고, 내부 칩 선택 신호를 출력하는 단계;
    상기 제1 제어 클럭 신호에 응답하여, 상기 상위 바이트 제어 신호를 수신하고, 내부 상위 바이트 제어 신호를 출력하는 단계; 및
    상기 제1 제어 클럭 신호에 응답하여, 상기 하위 바이트 제어 신호를 수산하고, 내부 하위 바이트 제어 신호를 출력하는 단계를 포함하는 반도체 메모리 장치 의 제어 신호 입력 동작 방법.
  24. 제22항에 있어서, 상기 제2 입력 신호들을 수신하는 단계는,
    상기 제2 제어 클럭 신호에 응답하여, 상기 기입 인에이블 신호를 수신하고, 내부 기입 인에이블 신호를 출력하는 단계; 및
    상기 제2 제어 클럭 신호에 응답하여, 상기 모드 레지스터 신호를 수신하고, 내부 모드 레지스터 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 제어 신호 입력 동작 방법.
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