KR101033467B1 - 반도체 집적 회로의 클럭 리시버 및 그 제어 방법 - Google Patents

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Abstract

개시된 반도체 집적 회로의 클럭 리시버는, 제 1 동작 신호에 응답하여 외부 클럭에 대한 버퍼링 동작을 수행하여 저주파 버퍼링 클럭을 생성하는 제 1 클럭 버퍼, 제 2 동작 신호에 응답하여 상기 외부 클럭에 대한 버퍼링 동작을 수행하여 고주파 버퍼링 클럭을 생성하는 제 2 클럭 버퍼, 및 상기 저주파 버퍼링 클럭과 상기 고주파 버퍼링 클럭을 입력 받아, 상기 제 1 동작 신호 및 상기 제 2 동작 신호의 상태를 제어하고 내부 클럭을 생성하는 내부 클럭 생성부를 포함한다.
클럭, 버퍼, 주파수

Description

반도체 집적 회로의 클럭 리시버 및 그 제어 방법{Clock Receiver in Semiconductor Integrated Circuit and Method of Controlling the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로의 클럭 리시버 및 그 제어 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정하여 클럭을 자체적으로 생성하여 사용하기도 한다. 이처럼, 반도체 집적 회로는 내부에서 사용되는 클럭을 생성하기 위해 외부 클럭을 입력 받는데, 이를 위해 외부 클럭을 입력 받고 버퍼링하는 동작을 수행하는 클럭 리시버를 구비한다. 일반적으로, 클럭 리시버는 두 개의 차동 증폭기가 결합된 형태로 구성되며, 외부 클럭을 버퍼링하여 내부에 적합한 진폭을 갖는 클럭을 생성하는 기능을 수행한다.
반도체 집적 회로는 다양한 환경에서 동작할 수 있다. 특히, 최근에는 고주 파 동작을 요구하는 구비 환경이 증가하는 추세에 있고, 이에 따라 고주파 동작에 적합한 형태의 구성을 가질 것이 요구된다. 클럭 리시버 또한 고주파 환경에 적합한 형태로 제작되고 있으며, 이에 따라 내부의 각 차동 증폭기의 바이어스 전류를 크게 하는 형태로 구성된다.
그런데, 반도체 집적 회로가 반드시 고주파 환경에만 배치되는 것은 아니며, 저주파 환경과 고주파 환경에 다양하게 배치될 수 있다. 예컨대, 반도체 집적 회로가 저주파 환경에 배치되는 경우, 고주파 환경에 적합하도록 구성된 클럭 리시버는 큰 전류 소모를 유발하여 반도체 집적 회로의 전력 효율을 저하시키는 요인으로 작용할 수 있다.
이처럼, 종래의 반도체 집적 회로의 클럭 리시버는 구비 환경에 대한 적응성이 결여되어 있었고, 이에 따라 전력 손실을 초래한다는 단점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 구비 환경에 대한 적응성을 향상시키고, 전력 손실을 감소시키는 반도체 집적 회로의 클럭 리시버 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 리시버는, 제 1 동작 신호에 응답하여 외부 클럭에 대한 버퍼링 동작을 수행하여 저주파 버퍼링 클럭을 생성하는 제 1 클럭 버퍼; 제 2 동작 신호에 응답하여 상기 외부 클럭에 대한 버퍼링 동작을 수행하여 고주파 버퍼링 클럭을 생성하는 제 2 클럭 버퍼; 및 상기 저주파 버퍼링 클럭과 상기 고주파 버퍼링 클럭을 입력 받아, 상기 제 1 동작 신호 및 상기 제 2 동작 신호의 상태를 제어하고 내부 클럭을 생성하는 내부 클럭 생성부;를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 리시버의 제어 방법은, a) 제 1 동작 신호와 제 2 동작 신호를 인에이블 시켜 제 1 클럭 버퍼와 제 2 클럭 버퍼를 활성화시키는 단계; b) 상기 제 1 클럭 버퍼로부터 생성되는 저주파 버퍼링 클럭의 생성 여부를 감지하는 단계; c) 상기 제 1 동작 신호와 상기 제 2 동작 신호 중 어느 하나를 디스에이블 시키는 단계; 및 d) 상기 저주파 버퍼링 클럭 또는 상기 제 2 클럭 버퍼로부터 생성되는 고주파 버퍼링 클럭을 내부 클 럭으로서 출력하는 단계;를 포함한다.
본 발명의 반도체 집적 회로의 클럭 리시버 및 그 제어 방법은, 저주파 버퍼링 클럭의 생성 여부에 따라 고주파용 클럭 버퍼 또는 저주파용 클럭 버퍼를 선택적으로 활성화시킴으로써, 반도체 집적 회로의 구비 환경에 대한 적응성을 향상시키고, 전력 손실을 감소시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 리시버의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 리시버는, 저주파 동작 신호(lfen)에 응답하여 외부 클럭(clk_ext)에 대한 버퍼링 동작을 수행하여 저주파 버퍼링 클럭(clk_lbuf)을 생성하는 저주파용 클럭 버퍼(10); 고주파 동작 신호(hfen)에 응답하여 상기 외부 클럭(clk_ext)에 대한 버퍼링 동작을 수행하여 고주파 버퍼링 클럭(clk_hbuf)을 생성하는 고주파용 클럭 버퍼(20); 및 상기 저주파 버퍼링 클럭(clk_lbuf)과 상기 고주파 버퍼링 클럭(clk_hbuf)을 입력 받아, 상기 저주파 동작 신호(lfen) 및 상기 고주파 동작 신호(hfen)의 상태를 제어하고 내부 클럭(clk_int)을 생성하는 클럭 생성부(30);를 포함한다.
상기 클럭 생성부(30)는 상기 클럭 리시버의 동작 초기에, 상기 고주파 동작 신호(hfen)와 상기 저주파 동작 신호(lfen)를 모두 인에이블 시킨다.
상기 저주파용 클럭 버퍼(10)는 상기 외부 클럭(clk_ext)이 소정의 기준 주파수 이하인 저주파 클럭인 경우에 동작하도록 구성되어 있으며, 상기 외부 클럭(clk_ext)이 상기 기준 주파수를 초과하는 고주파 클럭인 경우에는 상기 저주파 버퍼링 클럭(clk_lbuf)을 생성하지 못한다. 이 경우, 상기 저주파 버퍼링 클럭(clk_lbuf)은 클럭의 형태로 토글(Toggle)하지 못하고 로우 레벨(Low Level)의 전위를 갖게 되며, 무의미한 신호가 된다.
이처럼, 상기 저주파 버퍼링 클럭(clk_lbuf)이 비활성화되면, 상기 클럭 생성부(30)는 이를 감지하여 상기 저주파 동작 신호(lfen)를 디스에이블 시킨다. 이 때, 상기 고주파용 클럭 버퍼(20)는 정상적으로 토글하는 형태의 상기 고주파 버퍼링 클럭(clk_hbuf)을 생성한다. 상기 클럭 생성부(30)는 이와 같은 상기 고주파 버퍼링 클럭(clk_hbuf)을 구동하여 상기 내부 클럭(clk_int)으로서 출력한다.
즉, 상기 반도체 집적 회로가 고주파 환경에 배치되어, 상기 외부 클럭(clk_ext)이 고주파의 클럭으로서 구현되는 경우, 상기 클럭 리시버는 상기 저주파용 클럭 버퍼(10)를 비활성화시키고, 상기 고주파용 클럭 버퍼(20)를 활성화시키는 동작을 수행한다.
그러나, 상기 외부 클럭(clk_ext)이 상기 기준 주파수 이하인 저주파 클럭인 경우, 상기 저주파용 클럭 버퍼(10)는 정상적으로 토글하는 상기 저주파 버퍼링 클럭(clk_lbuf)을 생성한다. 이처럼, 상기 저주파 버퍼링 클럭(clk_lbuf)이 활성화되면, 상기 클럭 생성부(30)는 이를 감지하여 상기 고주파 동작 신호(hfen)를 디스에 이블 시킨다. 이에 따라, 상기 고주파용 클럭 버퍼(20)는 상기 고주파 버퍼링 클럭(clk_hbuf)을 비활성화시킨다. 그리고, 상기 클럭 생성부(30)는 상기 저주파 버퍼링 클럭(clk_lbuf)을 구동하여 상기 내부 클럭(clk_int)으로서 출력한다.
즉, 상기 반도체 집적 회로가 저주파 환경에 배치되어, 상기 외부 클럭(clk_ext)이 저주파의 클럭으로서 구현되는 경우, 상기 클럭 리시버는 상기 저주파용 클럭 버퍼(10)를 활성화시키고, 상기 고주파용 클럭 버퍼(20)를 비활성화시키는 동작을 수행한다. 여기에서, 상기 저주파용 클럭 버퍼(10)에 비해 상기 고주파용 클럭 버퍼(20)는 더 큰 전류 소비량을 갖는다. 따라서, 이 경우 상기 클럭 리시버는 상기 고주파용 클럭 버퍼(20)를 비활성화시킴으로써, 전력 효율을 향상시킬 수 있게 된다.
도 2는 도 1에 도시한 저주파용 클럭 버퍼의 상세 구성도로서, 상기 외부 클럭(clk_ext)이 클럭 쌍의 형태(clk_ext, /clk_ext)로 구현되는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 저주파용 클럭 버퍼(10)는, 상기 저주파 동작 신호(lfen) 및 제 1 바이어스 전압(Vbias1)에 응답하여 상기 외부 클럭 쌍(clk_ext, /clk_ext)을 버퍼링하여 제 1 클럭 쌍(clk1, /clk1)을 출력하는 제 1 버퍼링부(110); 상기 저주파 동작 신호(lfen) 및 제 2 바이어스 전압(Vbias2)에 응답하여 상기 제 1 클럭 쌍(clk1, /clk1)을 버퍼링하여 제 2 클럭(clk2)을 출력하는 제 2 버퍼링부(120); 및 상기 제 2 클럭(clk2)을 구동하여 상기 저주파 버퍼링 클럭(clk_lbuf)을 생성하는 제 1 구동부(130);를 포함한다.
여기에서, 상기 제 1 버퍼링부(110)는, 상기 제 1 클럭 쌍(clk1, /clk1) 중 정 제 1 클럭(clk1)을 출력하는 제 1 노드(N1); 상기 제 1 클럭 쌍(clk1, /clk1) 중 부 제 1 클럭(/clk1)을 출력하는 제 2 노드(N2); 일측에 외부 공급전원(VDD)이 인가되고 타측이 상기 제 2 노드(N2)에 접속되는 제 1 저항(R1); 일측에 상기 외부 공급전원(VDD)이 인가되고 타측이 상기 제 1 노드(N1)에 접속되는 제 2 저항(R2); 게이트 단에 정 외부 클럭(clk_ext)이 입력되고 드레인 단이 상기 제 2 노드(N2)에 접속되며 소스 단이 제 3 노드(N3)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 부 외부 클럭(/clk_ext)이 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 상기 제 3 노드(N3)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 저주파 동작 신호(lfen)가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 제 1 바이어스 전압(Vbias1)이 인가되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.
상기 제 2 버퍼링부(120)는, 상기 제 2 클럭(clk2)을 출력하는 제 4 노드(N4); 게이트 단과 드레인 단이 제 5 노드(N5)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 5 트랜지스터(TR5); 게이트 단이 상기 제 5 노드(N5)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 6 트랜지스터(TR6); 게이트 단에 상기 정 제 1 클럭(clk1)이 입력되고 드레인 단이 상기 제 5 노드(N5)에 접속되며 소스 단이 제 6 노드(N6)에 접속되는 제 7 트랜지스터(TR7); 게이트 단에 부 제 1 클럭(/clk1)이 입력되고 드레인 단이 상기 제 4 노드(N4)에 접속되며 소스 단이 상기 제 6 노드(N6)에 접속되는 제 8 트랜지스터(TR8); 게이트 단에 상기 저주파 동작 신호(lfen)가 입력되고 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 9 트랜지스터(TR9); 및 게이트 단에 상기 제 2 바이어스 전압(Vbias2)이 인가되고 드레인 단이 상기 제 9 트랜지스터(TR9)의 소스 단에 접속되며 소스 단이 접지되는 제 10 트랜지스터(TR10);를 포함한다.
그리고, 상기 제 1 구동부(130)는 상기 제 2 클럭(clk2)을 구동하여 상기 저주파 버퍼링 클럭(clk_lbuf)을 출력하는 직렬 연결된 두 개의 인버터(IV1, IV2)를 포함한다.
이와 같이 구성된 상기 저주파용 클럭 버퍼(10)는 상기 저주파 동작 신호(lfen)가 인에이블 되는 경우에만 활성화되어 버퍼링 동작을 수행할 수 있다. 상기 정 제 1 클럭(clk1)은 상기 정 외부 클럭(clk_ext)과 같은 위상을 갖고, 상기 부 제 1 클럭(/clk1)은 상기 부 외부 클럭(/clk_ext)과 같은 위상을 갖게 된다. 또한, 상기 제 2 클럭(clk2)은 상기 정 제 1 클럭(clk1)과 같은 위상을 갖는다. 이 때, 상기 제 1 클럭 쌍(clk1, /clk1)과 상기 제 2 클럭(clk2)의 스윙폭 및 상기 제 1 버퍼링부(110)와 상기 제 2 버퍼링부(120)의 동작 속도는 상기 제 1 및 제 2 바이어스 전압(Vbias1, Vbias2)에 의해 제어된다. 상기 제 1 및 제 2 바이어스 전압(Vbias1, Vbias2)은 상기 제 1 버퍼링부(110)와 상기 제 2 버퍼링부(120)의 동작이 저주파 클럭에 대한 버퍼링 동작에 적합하도록 설정된 레벨을 갖는다.
한편, 상기 고주파용 클럭 버퍼(20)는 상기 저주파용 클럭 버퍼(10)와 유사한 형태로 구성된다. 단, 상기 저주파 동작 신호(lfen) 대신 상기 고주파 동작 신 호(hfen)의 제어에 따라 동작하고, 상기 제 1 및 제 2 바이어스 전압(Vbias1, Vbias2)에 비해 더 높은 전압에 의해 제어된다는 점이 상이할 뿐이다. 즉, 상기 고주파용 클럭 버퍼(20)는 고주파 동작을 수행할 수 있도록 상기 저주파용 클럭 버퍼(10)에 비해 높은 바이어스 전압을 사용하는데, 이에 따라 상기 고주파용 클럭 버퍼(20)에서 소비되는 전류의 양은 상기 저주파용 클럭 버퍼(10)에서 소비되는 전류의 양보다 더 크다.
도 3은 도 1에 도시한 클럭 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 클럭 생성부(30)는, 상기 저주파 버퍼링 클럭(clk_lbuf)의 활성화 여부를 감지하여 제 1 감지 신호(det1)를 생성하는 제 1 감지부(310); 상기 고주파 버퍼링 클럭(clk_hbuf)의 활성화 여부를 감지하여 제 2 감지 신호(det2)를 생성하는 제 2 감지부(320); 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)에 응답하여 제 3 감지 신호(det3)를 생성하고, 상기 제 1 감지 신호(det1)와 상기 제 3 감지 신호(det3)에 응답하여 상기 고주파 동작 신호(hfen)와 상기 저주파 동작 신호(lfen)를 생성하는 버퍼 제어부(330); 및 상기 제 1 감지 신호(det1)와 상기 제 3 감지 신호(det3)에 응답하여 상기 저주파 버퍼링 클럭(clk_lbuf) 또는 상기 고주파 버퍼링 클럭(clk_hbuf)을 구동하여 상기 내부 클럭(clk_int)을 생성하는 제 2 구동부(340);를 포함한다.
여기에서, 상기 제 1 감지부(310)는, 상기 저주파 버퍼링 클럭(clk_lbuf)의 제어에 따라 앞단의 출력 신호를 뒷단으로 전달하는 제 1 내지 제 3 플립플롭(FF1 ~ FF3)을 포함한다. 여기에서, 상기 제 1 플립플롭(FF1)은 상기 외부 공급전 원(VDD)을 입력 신호로서 입력 받고, 상기 제 3 플립플롭(FF3)은 상기 제 1 감지 신호(det1)를 출력하도록 배치된다.
상기 제 2 감지부(320)는 제 4 내지 제 6 플립플롭(FF4 ~ FF6)을 포함하며, 상기 제 1 감지부(310)와 유사한 형태로 구성된다. 단, 상기 제 4 내지 제 6 플립플롭(FF4 ~ FF6)은 상기 고주파 버퍼링 클럭(clk_hbuf)의 제어에 따라 동작한다는 점이 상이하다. 또한, 상기 제 2 감지부(320)는 상기 제 6 플립플롭(FF6)의 출력단에 상기 제 2 감지 신호(det2)를 출력하는 제 3 인버터(IV3)를 더 구비한다.
상기 버퍼 제어부(330)는, 상기 제 1 감지 신호(det1)를 입력 받아 상기 고주파 동작 신호(hfen)를 출력하는 제 4 인버터(IV4); 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)를 입력 받아 상기 제 3 감지 신호(det3)를 출력하는 제 1 노어게이트(NR1); 상기 제 3 감지 신호(det3)를 입력 받는 제 5 인버터(IV5); 상기 제 1 감지 신호(det1)와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 및 상기 제 2 노어게이트(NR2)의 출력 신호를 입력 받아 상기 저주파 동작 신호(lfen)를 출력하는 제 6 인버터(IV6);를 포함한다.
상기 제 2 구동부(340)는, 상기 저주파 버퍼링 클럭(clk_lbuf)을 입력 받는 제 7 인버터(IV7); 상기 제 1 감지 신호(det1)를 입력 받는 제 8 인버터(IV8); 상기 제 1 감지 신호(det1)와 상기 제 8 인버터(IV8)의 출력 신호의 제어에 따라 상기 제 7 인버터(IV7)의 출력 신호를 제 7 노드(N7)에 전달하는 제 1 패스게이트(PG1); 상기 고주파 버퍼링 클럭(clk_hbuf)을 입력 받는 제 9 인버터(IV9); 상기 제 3 감지 신호(det3)를 입력 받는 제 10 인버터(IV10); 상기 제 3 감지 신호(det3)와 상기 제 10 인버터(IV10)의 출력 신호의 제어에 따라 상기 제 9 인버터(IV9)의 출력 신호를 상기 제 7 노드(N7)에 전달하는 제 2 패스게이트(PG2); 및 상기 제 7 노드(N7)에 인가되는 전위를 입력 받아 상기 내부 클럭(clk_int)으로서 출력하는 제 11 인버터(IV11);를 포함한다.
동작 초기에, 상기 제 1 감지 신호(det1)는 로우 레벨의 전위를 갖는다. 그리고, 상기 제 2 감지 신호(det2)는 하이 레벨의 전위를 가지며, 이에 따라 상기 제 3 감지 신호(det3)는 로우 레벨의 전위를 갖는다. 따라서, 상기 버퍼 제어부(330)의 상기 제 4 인버터(IV4)로부터 출력되는 상기 고주파 동작 신호(hfen)와 상기 제 6 인버터(IV6)로부터 출력되는 상기 저주파 동작 신호(lfen)는 인에이블 된다.
이후, 상기 저주파 버퍼링 클럭(clk_lbuf)이 정상적으로 토글하면, 상기 제 1 감지부(310)는 상기 저주파 버퍼링 클럭(clk_lbuf)의 세 번의 라이징 에지(Rising Edge) 이후에 하이 레벨의 상기 제 1 감지 신호(det1)를 출력한다. 이에 따라, 상기 고주파 동작 신호(hfen)는 디스에이블 되고, 상기 저주파 동작 신호(lfen)는 인에이블 상태를 유지하게 된다. 이 때, 상기 제 1 감지 신호(det1)와 상기 제 3 감지 신호(det3)의 전위 레벨에 따라, 상기 제 2 구동부(320)의 상기 제 1 패스게이트(PG1)는 턴 온(Turn On) 되고, 상기 제 2 패스게이트(PG2)는 턴 오프(Turn Off) 된다. 따라서, 이 경우 상기 제 2 구동부(320)는 상기 저주파 버퍼링 클럭(clk_lbuf)을 비반전 구동하여 상기 내부 클럭(clk_int)을 생성하게 된다.
반면에, 상기 저주파 버퍼링 클럭(clk_lbuf)이 정상적으로 토글하지 않으면, 상기 제 1 감지 신호(det1)는 로우 레벨의 전위를 갖는다. 그리고, 이 경우 상기 고주파 버퍼링 클럭(clk_hbuf)이 정상적으로 토글하면, 상기 제 2 감지부(320)는 상기 고주파 버퍼링 클럭(clk_hbuf)의 세 번의 라이징 에지 이후에 로우 레벨의 상기 제 2 감지 신호(det2)를 출력한다. 이에 따라, 상기 제 3 감지 신호(det3)는 하이 레벨이 된다. 따라서, 상기 고주파 동작 신호(hfen)는 인에이블 되고, 상기 저주파 동작 신호(lfen)는 디스에이블 된다. 이 때, 상기 제 1 감지 신호(det1)와 상기 제 3 감지 신호(det3)의 전위 레벨에 따라, 상기 제 2 구동부(320)의 상기 제 1 패스게이트(PG1)는 턴 오프 되고, 상기 제 2 패스게이트(PG2)는 턴 온 된다. 따라서, 이 경우 상기 제 2 구동부(320)는 상기 고주파 버퍼링 클럭(clk_hbuf)을 비반전 구동하여 상기 내부 클럭(clk_int)을 생성하게 된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 리시버는, 동작 초기에 상기 저주파 동작 신호(lfen)와 상기 고주파 동작 신호(hfen)를 인에이블 시켜, 상기 저주파용 클럭 버퍼(10)와 상기 고주파용 클럭 버퍼(20)를 활성화시킨다. 이후, 상기 저주파용 클럭 버퍼(10)로부터 생성되는 저주파 버퍼링 클럭(clk_lbuf)이 생성되는지 여부를 감지한다.
이 때, 상기 저주파 버퍼링 클럭(clk_lbuf)이 정상적으로 토글하는 것이 감지되면, 상기 고주파 동작 신호(hfen)를 디스에이블 시켜 상기 고주파용 클럭 버퍼(20)로부터 소비되는 전류의 양을 감소시킨다. 그리고, 상기 저주파 동작 신호(lfen)를 인에이블 시켜 상기 저주파용 클럭 버퍼(10)의 정상적인 동작을 지원한다. 또한, 상기 저주파 버퍼링 클럭(clk_lbuf)을 구동하여 상기 내부 클 럭(clk_int)을 생성한다.
반대로, 상기 저주파 버퍼링 클럭(clk_lbuf)이 비활성화되는 것이 감지되면, 상기 저주파 동작 신호(lfen)를 디스에이블 시키고, 상기 고주파 동작 신호(hfen)를 인에이블 시켜 상기 고주파용 클럭 버퍼(20)의 정상적인 동작을 지원한다. 그리고, 상기 고주파 버퍼링 클럭(clk_hbuf)을 구동하여 상기 내부 클럭(clk_int)을 생성한다.
상술한 바와 같이, 본 발명에 따른 반도체 집적 회로의 클럭 리시버는, 저주파 버퍼링 클럭의 생성 여부에 따라 고주파용 클럭 버퍼 또는 저주파용 클럭 버퍼를 선택적으로 활성화시키는 동작을 수행한다. 이 때, 저주파 버퍼링 클럭이 정상적으로 토글하는 것이 감지되면, 고주파용 클럭 버퍼를 비활성화시킨다. 이처럼 저주파 동작시 상대적으로 전류 소비량이 큰 고주파용 클럭 버퍼를 비활성화시킴으로써, 전력 손실을 감소시키는 이점을 취할 수 있다. 또한, 반도체 집적 회로가 저주파 환경에 구비되는지 고주파 환경에 구비되는지에 구애 받지 않고 활용될 수 있으므로, 외부 환경에 대한 적응성이 향상된다는 이점 또한 취하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구 범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 클럭 리시버의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 저주파용 클럭 버퍼의 상세 구성도,
도 3는 도 1에 도시한 클럭 생성부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 저주파용 클럭 버퍼 20 : 고주파용 클럭 버퍼
30 : 클럭 생성부

Claims (14)

  1. 제 1 동작 신호에 응답하여 외부 클럭에 대한 버퍼링 동작을 수행하여 저주파 버퍼링 클럭을 생성하는 제 1 클럭 버퍼;
    제 2 동작 신호에 응답하여 상기 외부 클럭에 대한 버퍼링 동작을 수행하여 고주파 버퍼링 클럭을 생성하는 제 2 클럭 버퍼; 및
    상기 저주파 버퍼링 클럭과 상기 고주파 버퍼링 클럭을 입력 받아, 상기 제 1 동작 신호 및 상기 제 2 동작 신호의 상태를 제어하고 내부 클럭을 생성하는 내부 클럭 생성부;
    를 포함하는 반도체 집적 회로의 클럭 리시버.
  2. 제 1 항에 있어서,
    상기 제 1 클럭 버퍼는, 제 1 주파수 영역에서 활성화되고, 제 2 주파수 영역에서 비활성화되어 로우 레벨의 신호를 출력하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 클럭 버퍼는,
    상기 제 1 동작 신호 및 제 1 바이어스 전압에 응답하여 상기 외부 클럭을 버퍼링하여 제 1 클럭 쌍을 출력하는 제 1 버퍼링부;
    상기 제 1 동작 신호 및 제 2 바이어스 전압에 응답하여 상기 제 1 클럭 쌍을 버퍼링하여 제 2 클럭을 출력하는 제 2 버퍼링부; 및
    상기 제 2 클럭을 구동하여 상기 저주파 버퍼링 클럭을 생성하는 제 1 구동부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  4. 제 3 항에 있어서,
    상기 제 2 클럭 버퍼는,
    상기 제 2 동작 신호 및 제 3 바이어스 전압에 응답하여 상기 외부 클럭을 버퍼링하여 제 3 클럭 쌍을 출력하는 제 3 버퍼링부;
    상기 제 2 동작 신호 및 제 4 바이어스 전압에 응답하여 상기 제 3 클럭 쌍을 버퍼링하여 제 4 클럭을 출력하는 제 4 버퍼링부; 및
    상기 제 4 클럭을 구동하여 상기 고주파 버퍼링 클럭을 생성하는 제 2 구동부;
    를 포함하며,
    상기 제 3 바이어스 전압은 상기 제 1 바이어스 전압보다 높은 레벨의 전압이고, 상기 제 4 바이어스 전압은 상기 제 2 바이어스 전압보다 높은 레벨의 전압인 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  5. 제 1 항에 있어서,
    상기 클럭 생성부는, 동작 초기에 상기 제 1 동작 신호와 상기 제 2 동작 신호를 모두 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  6. 제 5 항에 있어서,
    상기 클럭 생성부는, 상기 저주파 버퍼링 클럭이 비활성화되면, 상기 제 1 동작 신호를 디스에이블 시키고 상기 제 2 동작 신호의 인에이블 상태를 유지시키며, 상기 고주파 버퍼링 클럭을 구동하여 상기 내부 클럭을 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  7. 제 5 항에 있어서,
    상기 클럭 생성부는, 상기 저주파 버퍼링 클럭이 활성화되면, 상기 제 2 동작 신호를 디스에이블 시키고 상기 제 1 동작 신호의 인에이블 상태를 유지시키며, 상기 저주파 버퍼링 클럭을 구동하여 상기 내부 클럭을 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 클럭 생성부는,
    상기 저주파 버퍼링 클럭의 활성화 여부를 감지하여 제 1 감지 신호를 생성하는 제 1 감지부;
    상기 고주파 버퍼링 클럭의 활성화 여부를 감지하여 제 2 감지 신호를 생성하는 제 2 감지부;
    상기 제 1 감지 신호와 상기 제 2 감지 신호에 응답하여 제 3 감지 신호를 생성하고, 상기 제 1 감지 신호와 상기 제 3 감지 신호에 응답하여 상기 제 1 동작 신호와 상기 제 2 동작 신호를 생성하는 버퍼 제어부; 및
    상기 제 1 감지 신호와 상기 제 3 감지 신호에 응답하여 상기 저주파 버퍼링 클럭 또는 상기 고주파 버퍼링 클럭을 구동하여 상기 내부 클럭을 생성하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버.
  9. a) 제 1 동작 신호와 제 2 동작 신호를 인에이블 시켜 제 1 클럭 버퍼와 제 2 클럭 버퍼를 활성화시키는 단계;
    b) 상기 제 1 클럭 버퍼로부터 생성되는 저주파 버퍼링 클럭의 생성 여부를 감지하는 단계;
    c) 상기 제 1 동작 신호와 상기 제 2 동작 신호 중 어느 하나를 디스에이블 시키는 단계; 및
    d) 상기 저주파 버퍼링 클럭 또는 상기 제 2 클럭 버퍼로부터 생성되는 고주파 버퍼링 클럭을 내부 클럭으로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
  10. 제 9 항에 있어서,
    상기 b) 단계와 상기 c) 단계는, 상기 저주파 버퍼링 클럭이 토글하는 것이 감지되면, 상기 제 2 동작 신호를 디스에이블 시키고, 상기 제 1 동작 신호의 인에이블 상태를 유지하는 단계인 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
  11. 제 10 항에 있어서,
    상기 d) 단계는, 상기 저주파 버퍼링 클럭을 구동하여 상기 내부 클럭을 생성하는 단계인 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
  12. 제 9 항에 있어서,
    상기 b) 단계와 상기 c) 단계는, 상기 저주파 버퍼링 클럭이 비활성화되는 것이 감지되면, 상기 제 1 동작 신호를 디스에이블 시키고, 상기 제 2 동작 신호의 인에이블 상태를 유지하는 단계인 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
  13. 제 12 항에 있어서,
    상기 d) 단계는, 상기 고주파 버퍼링 클럭을 구동하여 상기 내부 클럭을 생성하는 단계인 것을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
  14. 제 9 항에 있어서,
    상기 제 2 클럭 버퍼는 상기 제 1 클럭 버퍼에 비해 높은 레벨의 바이어스 전압을 공급 받도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 리시버의 제어 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672128B1 (ko) 2005-10-14 2007-01-19 주식회사 하이닉스반도체 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법
KR20070071107A (ko) * 2005-12-29 2007-07-04 주식회사 하이닉스반도체 클럭 생성 회로

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694066A (en) * 1995-11-28 1997-12-02 Industrial Research Institute Low-jitter, non-slip clock generator
JPH11127069A (ja) 1997-10-22 1999-05-11 Hitachi Ltd 半導体集積回路
JP4132232B2 (ja) * 1998-06-16 2008-08-13 株式会社ルネサステクノロジ 半導体集積回路
KR100287186B1 (ko) * 1999-03-29 2001-04-16 윤종용 반도체 메모리 장치의 상보형 차동 입력 버퍼
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2001177391A (ja) 1999-12-20 2001-06-29 Nec Corp 差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置
US6686787B2 (en) * 2002-02-28 2004-02-03 Kuok Ling High-speed fully balanced differential flip-flop with reset
JP3794347B2 (ja) 2002-05-29 2006-07-05 日本電気株式会社 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板
US6801080B1 (en) * 2003-04-07 2004-10-05 Pericom Semiconductor Corp. CMOS differential input buffer with source-follower input clamps
KR100600053B1 (ko) * 2004-07-27 2006-07-13 주식회사 하이닉스반도체 어드레스핀과 데이터핀을 공유하는 의사 에스램
US7478349B2 (en) * 2004-08-13 2009-01-13 National Instruments Corporation Automatically synchronizing timed circuits on I/O Devices
JP4668591B2 (ja) * 2004-11-25 2011-04-13 富士通株式会社 高周波数カウンタ回路
US7212050B2 (en) * 2004-12-17 2007-05-01 Seiko Epson Corporation System and method for synthesizing a clock at digital wrapper (FEC) and base frequencies using one precision resonator
US7355450B1 (en) * 2005-05-27 2008-04-08 Altera Corporation Differential input buffers for low power supply

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672128B1 (ko) 2005-10-14 2007-01-19 주식회사 하이닉스반도체 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법
KR20070071107A (ko) * 2005-12-29 2007-07-04 주식회사 하이닉스반도체 클럭 생성 회로

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