JP2001177391A - 差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置 - Google Patents
差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置Info
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- JP2001177391A JP2001177391A JP36108599A JP36108599A JP2001177391A JP 2001177391 A JP2001177391 A JP 2001177391A JP 36108599 A JP36108599 A JP 36108599A JP 36108599 A JP36108599 A JP 36108599A JP 2001177391 A JP2001177391 A JP 2001177391A
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Abstract
(57)【要約】
【課題】 出力回路のトランジスタの特性や電源ノイズ
などによって、交差する点がずれて、回路の誤動作を引
き起こす問題があった。 【解決手段】 本発明のトランシーバは、差動出力バッ
ファ１と差動入力バッファ２、位相比較器２１の出力信
号を入力とし差動出力バッファ１のスルーレートを制御
するスルーレート制御回路１３から構成される。差動出
力バッファ１は、立ち上がり側のスルーレートを可変で
きる機能を持つ出力バッファポジティブ１１と出力バッ
ファネガティブ１２とから構成される。差動入力バッフ
ァ２は、差動信号（ストローブＰ信号２６、ストローブ
Ｎ信号２７）を入力とした内部差動入力バッファ１２２
と、ストローブＰ信号２６と外部参照電圧用電源２３を
入力とした内部差動入力バッファ２２４と、内部差動入
力バッファ１２２と内部差動入力バッファ２２４の出力
信号を入力とした、位相比較器２１から構成される。
などによって、交差する点がずれて、回路の誤動作を引
き起こす問題があった。 【解決手段】 本発明のトランシーバは、差動出力バッ
ファ１と差動入力バッファ２、位相比較器２１の出力信
号を入力とし差動出力バッファ１のスルーレートを制御
するスルーレート制御回路１３から構成される。差動出
力バッファ１は、立ち上がり側のスルーレートを可変で
きる機能を持つ出力バッファポジティブ１１と出力バッ
ファネガティブ１２とから構成される。差動入力バッフ
ァ２は、差動信号（ストローブＰ信号２６、ストローブ
Ｎ信号２７）を入力とした内部差動入力バッファ１２２
と、ストローブＰ信号２６と外部参照電圧用電源２３を
入力とした内部差動入力バッファ２２４と、内部差動入
力バッファ１２２と内部差動入力バッファ２２４の出力
信号を入力とした、位相比較器２１から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は差動出力バッファに
関し、特に差動信号のクロスポイントの制御に関する。
関し、特に差動信号のクロスポイントの制御に関する。
【０００２】
【従来の技術】コンピューターのクロックなどで使用さ
れる差動信号において、入力回路は正負一組の信号の電
圧が交差する点を基準として動作する。
れる差動信号において、入力回路は正負一組の信号の電
圧が交差する点を基準として動作する。
【０００３】特開平８ー１７２３５０号公報「低電力バ
ッファー回路」には、センタータップを有する負荷抵抗
を２つのパットに連結して単一の出力バッファー回路を
構成することにより電力消耗を減少させる技術が開示さ
れている。
ッファー回路」には、センタータップを有する負荷抵抗
を２つのパットに連結して単一の出力バッファー回路を
構成することにより電力消耗を減少させる技術が開示さ
れている。
【０００４】特開平７ー２４９９７５号公報「状態遷移
時間制御型差動出力回路」には、状態遷移時間を制御す
ることにより対ノイズ特性を向上する技術が開示されて
いる。
時間制御型差動出力回路」には、状態遷移時間を制御す
ることにより対ノイズ特性を向上する技術が開示されて
いる。
【０００５】
【発明が解決しようとする課題】コンピューターのクロ
ックなどで使用される差動信号において、入力回路は正
負一組の信号の電圧が交差する点を基準として動作する
が、出力回路のトランジスタの特性によって交差する点
がずれて、電源ノイズなどの影響で、回路の誤動作を引
き起こす事があった。
ックなどで使用される差動信号において、入力回路は正
負一組の信号の電圧が交差する点を基準として動作する
が、出力回路のトランジスタの特性によって交差する点
がずれて、電源ノイズなどの影響で、回路の誤動作を引
き起こす事があった。
【０００６】特開平８ー１７２３５０号公報「低電力バ
ッファー回路」は、消費電力を減らすことは述べられて
いるがクロスポイントのずれをなくすることはできな
い。
ッファー回路」は、消費電力を減らすことは述べられて
いるがクロスポイントのずれをなくすることはできな
い。
【０００７】特開平７ー２４９９７５号公報「状態遷移
時間制御型差動出力回路」には、状態遷移時間を制御す
ることは開示されているが、クロスポイントのずれをな
くすることはできない。
時間制御型差動出力回路」には、状態遷移時間を制御す
ることは開示されているが、クロスポイントのずれをな
くすることはできない。
【０００８】
【課題を解決するための手段】本発明の差動出力バッフ
ァは、容量と外部から可変することが出来るオン抵抗を
有するスルーレートを変更可能なポジティブ側の出力バ
ッファと、容量と外部から抵抗値を可変することが出来
るオン抵抗を有するスルーレートを変更可能なネガティ
ブ側の出力バッファと、前記オン抵抗の値を制御するス
ルーレート制御回路を有する。
ァは、容量と外部から可変することが出来るオン抵抗を
有するスルーレートを変更可能なポジティブ側の出力バ
ッファと、容量と外部から抵抗値を可変することが出来
るオン抵抗を有するスルーレートを変更可能なネガティ
ブ側の出力バッファと、前記オン抵抗の値を制御するス
ルーレート制御回路を有する。
【０００９】本発明の差動入力バッファは、基準となる
外部参照電圧を発生する電源と、ポジティブ側信号とネ
ガティブ側信号から構成される差動信号を入力する第一
の内部差動入力バッファと、前記差動信号のポジティブ
側信号と基準となる前記外部参照電圧を入力する第二の
内部差動入力バッファと、前記第一の内部差動入力バッ
ファと前記第二の内部差動入力バッファとの出力から前
記ポジティブ側信号と前記ネガティブ側信号のクロスポ
イント電圧と前記外部参照電圧を比較し所定の信号を発
生する位相比較器から構成する。
外部参照電圧を発生する電源と、ポジティブ側信号とネ
ガティブ側信号から構成される差動信号を入力する第一
の内部差動入力バッファと、前記差動信号のポジティブ
側信号と基準となる前記外部参照電圧を入力する第二の
内部差動入力バッファと、前記第一の内部差動入力バッ
ファと前記第二の内部差動入力バッファとの出力から前
記ポジティブ側信号と前記ネガティブ側信号のクロスポ
イント電圧と前記外部参照電圧を比較し所定の信号を発
生する位相比較器から構成する。
【００１０】本発明第一の半導体集積回路は、本発明の
差動出力バッファを半導体基板上に集積した。
差動出力バッファを半導体基板上に集積した。
【００１１】本発明第二の半導体集積回路は、本発明の
差動入力バッファを半導体基板上に集積した。
差動入力バッファを半導体基板上に集積した。
【００１２】本発明のトランシーバ回路は、基準となる
外部参照電圧を発生する電源と、ポジティブ側信号とネ
ガティブ側信号から構成される差動信号を入力する第一
の内部差動入力バッファと、前記差動信号のポジティブ
側信号と基準となる前記外部参照電圧を入力する第二の
内部差動入力バッファと、前記第一の内部差動入力バッ
ファと前記第二の内部差動入力バッファとの出力から前
記ポジティブ側信号と前記ネガティブ側信号のクロスポ
イント電圧と前記外部参照電圧を比較し所定の信号を発
生する位相比較器から構成される差動入力バッファと、
容量と外部から可変することが出来るオン抵抗を有する
スルーレートを変更可能なポジティブ側の出力バッファ
と、容量と前記所定の信号により抵抗値を可変すること
が出来るオン抵抗を有するスルーレートを変更可能なネ
ガティブ側の出力バッファと、前記オン抵抗の値を制御
するスルーレート制御回路を有する差動出力バッファ
と、を伝送路で接続した。
外部参照電圧を発生する電源と、ポジティブ側信号とネ
ガティブ側信号から構成される差動信号を入力する第一
の内部差動入力バッファと、前記差動信号のポジティブ
側信号と基準となる前記外部参照電圧を入力する第二の
内部差動入力バッファと、前記第一の内部差動入力バッ
ファと前記第二の内部差動入力バッファとの出力から前
記ポジティブ側信号と前記ネガティブ側信号のクロスポ
イント電圧と前記外部参照電圧を比較し所定の信号を発
生する位相比較器から構成される差動入力バッファと、
容量と外部から可変することが出来るオン抵抗を有する
スルーレートを変更可能なポジティブ側の出力バッファ
と、容量と前記所定の信号により抵抗値を可変すること
が出来るオン抵抗を有するスルーレートを変更可能なネ
ガティブ側の出力バッファと、前記オン抵抗の値を制御
するスルーレート制御回路を有する差動出力バッファ
と、を伝送路で接続した。
【００１３】本発明のバスは、本発明のトランシーバ回
路を複数個をセンタプレーンにより接続した。
路を複数個をセンタプレーンにより接続した。
【００１４】本発明の情報処理装置は、中央処理装置と
入出力装置と記憶装置を本発明のバスにより接続した。
入出力装置と記憶装置を本発明のバスにより接続した。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明実施
の形態のトランシーバの構成を示すブロック図である。
本発明のトランシーバは、差動出力バッファ１と差動入
力バッファ２、位相比較器２１の出力信号を入力とし差
動出力バッファ１のスルーレートを制御するスルーレー
ト制御回路１３から構成される。差動出力バッファ１
は、立ち上がり側のスルーレートを可変できる機能を持
つ出力バッファポジティブ１１と出力バッファネガティ
ブ１２とから構成される。差動入力バッファ２は、差動
信号（ストローブＰ信号２６、ストローブＮ信号２７）
を入力とした内部差動入力バッファ１２２と、ストロー
ブＰ信号２６と外部参照電圧用電源２３を入力とした内
部差動入力バッファ２２４と、内部差動入力バッファ１
２２と内部差動入力バッファ２２４の出力信号を入力と
した、位相比較器２１から構成される。差動出力バッフ
ァ１と差動入力バッファ２は端子４で信号をやりとりす
る。
て図面を参照して詳細に説明する。図１は、本発明実施
の形態のトランシーバの構成を示すブロック図である。
本発明のトランシーバは、差動出力バッファ１と差動入
力バッファ２、位相比較器２１の出力信号を入力とし差
動出力バッファ１のスルーレートを制御するスルーレー
ト制御回路１３から構成される。差動出力バッファ１
は、立ち上がり側のスルーレートを可変できる機能を持
つ出力バッファポジティブ１１と出力バッファネガティ
ブ１２とから構成される。差動入力バッファ２は、差動
信号（ストローブＰ信号２６、ストローブＮ信号２７）
を入力とした内部差動入力バッファ１２２と、ストロー
ブＰ信号２６と外部参照電圧用電源２３を入力とした内
部差動入力バッファ２２４と、内部差動入力バッファ１
２２と内部差動入力バッファ２２４の出力信号を入力と
した、位相比較器２１から構成される。差動出力バッフ
ァ１と差動入力バッファ２は端子４で信号をやりとりす
る。
【００１６】次に、本発明の実施の形態の動作について
図面を参照して説明する。図２は本発明実施の形態のト
ランシーバの動作を示すタイミングチャートである。外
部参照電圧２３とストローブＰ信号２６のクロスポイン
トとの位相差を比較することで、差動出力バッファ１の
出力信号であるストローブＰ信号２６とストローブＮ信
号２７のクロスポイント電圧を検出する。次に検出した
情報に基づき、スルーレート制御回路１３によって、ス
トローブＰ信号２６とストローブＮ信号２７の立ち上が
り波形のスルーレートを変化させることで、最終的に波
形のクロスポイントを外部参照電圧用電源２３電位に合
わせる。以下詳しく説明する。
図面を参照して説明する。図２は本発明実施の形態のト
ランシーバの動作を示すタイミングチャートである。外
部参照電圧２３とストローブＰ信号２６のクロスポイン
トとの位相差を比較することで、差動出力バッファ１の
出力信号であるストローブＰ信号２６とストローブＮ信
号２７のクロスポイント電圧を検出する。次に検出した
情報に基づき、スルーレート制御回路１３によって、ス
トローブＰ信号２６とストローブＮ信号２７の立ち上が
り波形のスルーレートを変化させることで、最終的に波
形のクロスポイントを外部参照電圧用電源２３電位に合
わせる。以下詳しく説明する。
【００１７】差動出力バッファ１は、ストローブＰ信号
２６とストローブＮ信号２７の２つの信号を出力する。
出力バッファポジティブ１１と出力バッファネガティブ
１２の２つの出力バッファは同一の構造をもっており、
信号のスルーレートについても同一であるとする。出力
バッファネガティブ１２の入力端子には出力バッファポ
ジティブ１１の入力をインバータ１４により反転したも
のが入力され、出力バッファポジティブ１１と出力バッ
ファネガティブ１２のバッファは相補的に動作する。
２６とストローブＮ信号２７の２つの信号を出力する。
出力バッファポジティブ１１と出力バッファネガティブ
１２の２つの出力バッファは同一の構造をもっており、
信号のスルーレートについても同一であるとする。出力
バッファネガティブ１２の入力端子には出力バッファポ
ジティブ１１の入力をインバータ１４により反転したも
のが入力され、出力バッファポジティブ１１と出力バッ
ファネガティブ１２のバッファは相補的に動作する。
【００１８】最終段の出力バッファ１１６のＡ１信号１
１５には、寄生容量１１４（あるいは意図的に挿入した
容量）があり、プリバッファ１１７のオン抵抗Ｒ１１１
２、オン抵抗Ｒ２１１３との時定数（CxR1,CxR2）によ
って、入力信号のスルーレートが決定され、最終的に差
動出力バッファ１のスルーレートが決まる。
１５には、寄生容量１１４（あるいは意図的に挿入した
容量）があり、プリバッファ１１７のオン抵抗Ｒ１１１
２、オン抵抗Ｒ２１１３との時定数（CxR1,CxR2）によ
って、入力信号のスルーレートが決定され、最終的に差
動出力バッファ１のスルーレートが決まる。
【００１９】プリバッファ１１７には、電源ＶＣＣ１１
１側のトランジスタのオン抵抗Ｒ１１１２を外部から可
変できる機能があり、抵抗値を大きくした場合は、差動
出力バッファ１の立ち上がりスルーレートを遅く、抵抗
値を小さくした場合は、速くすることができる。
１側のトランジスタのオン抵抗Ｒ１１１２を外部から可
変できる機能があり、抵抗値を大きくした場合は、差動
出力バッファ１の立ち上がりスルーレートを遅く、抵抗
値を小さくした場合は、速くすることができる。
【００２０】内部差動入力バッファ１２２は、差動出力
バッファ１の出力信号をうけてクロスポイント電圧で動
作し、ＰＮ信号２８を出力する。一方、内部差動入力バ
ッファ２２４は、外部参照電圧用電源２３と、ストロー
ブＰ信号２６のクロスポイント電圧によって動作し、Ｐ
ＶＲＥＦ信号２５を出力する。ＰＮ信号２８とＰＶＲＥ
Ｆ信号２５を位相比較器２１で比較することで、結果的
にストローブＰ信号２６とストローブＮ信号２７のクロ
スポイント電圧が、外部参照電圧用電源２３に対して高
いか低いかを検出する。
バッファ１の出力信号をうけてクロスポイント電圧で動
作し、ＰＮ信号２８を出力する。一方、内部差動入力バ
ッファ２２４は、外部参照電圧用電源２３と、ストロー
ブＰ信号２６のクロスポイント電圧によって動作し、Ｐ
ＶＲＥＦ信号２５を出力する。ＰＮ信号２８とＰＶＲＥ
Ｆ信号２５を位相比較器２１で比較することで、結果的
にストローブＰ信号２６とストローブＮ信号２７のクロ
スポイント電圧が、外部参照電圧用電源２３に対して高
いか低いかを検出する。
【００２１】ストローブＰ信号２６とストローブＮ信号
２７のクロスポイント電圧が、外部参照電圧２３に対し
て高い場合、位相比較器２１からスルーレート制御回路
１３を通じて、差動出力バッファ１の内部のプリバッフ
ァ１１７のオン抵抗Ｒ１１１２を大きくする。すると差
動出力バッファ１の立ち上がりスルーレートが遅くな
り、ストローブＰ信号２６とストローブＮ信号２７のク
ロスポイント電圧が低くなる。逆にストローブＰ信号２
６とストローブＮ信号２７のクロスポイント電圧が、外
部参照電圧用電源２３に対して低い場合は、オン抵抗Ｒ
１１１２を小さくし、立ち上がりスルーレートを速くす
ることで、ストローブＰ信号２６とストローブＮ信号２
７のクロスポイント電圧が高くなる。この動作を繰り返
し最終的に、ストローブＰ信号２６とストローブＮ信号
２７のクロスポイント電圧が外部参照電圧用電源２３と
一致する。
２７のクロスポイント電圧が、外部参照電圧２３に対し
て高い場合、位相比較器２１からスルーレート制御回路
１３を通じて、差動出力バッファ１の内部のプリバッフ
ァ１１７のオン抵抗Ｒ１１１２を大きくする。すると差
動出力バッファ１の立ち上がりスルーレートが遅くな
り、ストローブＰ信号２６とストローブＮ信号２７のク
ロスポイント電圧が低くなる。逆にストローブＰ信号２
６とストローブＮ信号２７のクロスポイント電圧が、外
部参照電圧用電源２３に対して低い場合は、オン抵抗Ｒ
１１１２を小さくし、立ち上がりスルーレートを速くす
ることで、ストローブＰ信号２６とストローブＮ信号２
７のクロスポイント電圧が高くなる。この動作を繰り返
し最終的に、ストローブＰ信号２６とストローブＮ信号
２７のクロスポイント電圧が外部参照電圧用電源２３と
一致する。
【００２２】上述の差動出力バッファ１、差動入力バッ
ファ２を半導体基板上に集積し、そえぞれ１チップの半
導体集積回路にすることも可能である。
ファ２を半導体基板上に集積し、そえぞれ１チップの半
導体集積回路にすることも可能である。
【００２３】図３は、本発明のトランシーバ複数個から
構成されるバス８の構成図である。センタプレーン１０
８は、３２本のアドレス線１０８ａ、６４本のデータ線
１０８ｄ、１６本のコントロール線１０８ａから構成さ
れ、それぞれ、アドレス信号用コネクタ１０９ａ、デー
タ信号用コネクタ１０９ｄ、コントロール信号用コネク
タ１０９ｃを介してメモリカード１０５あるいはＣＰＵ
カード１０６へ接続する。ＣＰＵカード１０６は、差動
出力バッファチップ１０６１を用いてアドレス線１０８
ａとコントロール線１０８ｃをドライブする。ＣＰＵカ
ード１０６は、メモリ５の書き込み時にはデータ線１０
８ｄを差動出力バッファチップ１０６１を用いてドライ
ブし、メモリ５の読み出し時には、差動入力バッファチ
ップ１０６２を用いてメモリからの信号を入力する。メ
モリカード１０５は、差動入力バッファチップ１０６２
を用いてアドレス線１０８ａとコントロール線１０８ｃ
を受信する。メモリカード１０５は、メモリ５の読み出
し時にはデータ線１０８ｄを差動出力バッファチップ１
０６１を用いてドライブし、メモリ５の書き込み時に
は、差動入力バッファチップ１０６２を用いてＣＰＵカ
ード１０６からの信号を入力する。
構成されるバス８の構成図である。センタプレーン１０
８は、３２本のアドレス線１０８ａ、６４本のデータ線
１０８ｄ、１６本のコントロール線１０８ａから構成さ
れ、それぞれ、アドレス信号用コネクタ１０９ａ、デー
タ信号用コネクタ１０９ｄ、コントロール信号用コネク
タ１０９ｃを介してメモリカード１０５あるいはＣＰＵ
カード１０６へ接続する。ＣＰＵカード１０６は、差動
出力バッファチップ１０６１を用いてアドレス線１０８
ａとコントロール線１０８ｃをドライブする。ＣＰＵカ
ード１０６は、メモリ５の書き込み時にはデータ線１０
８ｄを差動出力バッファチップ１０６１を用いてドライ
ブし、メモリ５の読み出し時には、差動入力バッファチ
ップ１０６２を用いてメモリからの信号を入力する。メ
モリカード１０５は、差動入力バッファチップ１０６２
を用いてアドレス線１０８ａとコントロール線１０８ｃ
を受信する。メモリカード１０５は、メモリ５の読み出
し時にはデータ線１０８ｄを差動出力バッファチップ１
０６１を用いてドライブし、メモリ５の書き込み時に
は、差動入力バッファチップ１０６２を用いてＣＰＵカ
ード１０６からの信号を入力する。
【００２４】図４は、本発明の実施の形態の情報処理装
置を示すブロック図である。中央処理装置６は入出力装
置７およびメモリ５とバス８で接続されている。また、
メモリ５は、中央処理装置６および入出力装置７とバス
８で接続されている。中央処理装置６はメモリ５内に格
納された制御プログラムを読み出し、その指示に従って
入出力装置７に対し指示を出し、入出力装置７からの情
報をバス８を経由してメモリ５へストアしまたはメモリ
５内の情報を読み出し入出力装置７へ書き込む。
置を示すブロック図である。中央処理装置６は入出力装
置７およびメモリ５とバス８で接続されている。また、
メモリ５は、中央処理装置６および入出力装置７とバス
８で接続されている。中央処理装置６はメモリ５内に格
納された制御プログラムを読み出し、その指示に従って
入出力装置７に対し指示を出し、入出力装置７からの情
報をバス８を経由してメモリ５へストアしまたはメモリ
５内の情報を読み出し入出力装置７へ書き込む。
【００２５】
【発明の効果】本発明のトランシーバは、製造ばらつき
等によって生じる、クロスポイント電圧のずれを補正す
ることが出来る。
等によって生じる、クロスポイント電圧のずれを補正す
ることが出来る。
【００２６】本発明のトランシーバは、差動信号のクロ
スポイント電圧を自由に変更することが出来、設計、製
造後に生じた問題を容易に回避できる。
スポイント電圧を自由に変更することが出来、設計、製
造後に生じた問題を容易に回避できる。
【００２７】本発明のバスは、製造ばらつきや電源ノイ
ズ等によって生じる、クロスポイント電圧のずれを補正
することが出来るため、信頼性を向上する効果がある。
ズ等によって生じる、クロスポイント電圧のずれを補正
することが出来るため、信頼性を向上する効果がある。
【図１】本発明実施の形態のトランシーバの構成を示す
ブロック図である。
ブロック図である。
【図２】本発明実施の形態のトランシーバの動作を示す
タイミングチャートである。
タイミングチャートである。
【図３】本発明のトランシーバ複数個から構成されるバ
スの構成図である。
スの構成図である。
【図４】本発明のバスを有する情報処理装置の構成を示
すブロック図である。
すブロック図である。
１ 差動出力バッファ ２ 差動入力バッファ ４ 端子 ５ メモリ ６ 中央処理装置 ７ 入出力装置 ８ バス １１ 出力バッファポジティブ １２ 出力バッファネガティブ １３ スルーレート制御回路 １４ インバータ ２１ 位相比較器 ２２ 内部差動入力バッファ１ ２３ 外部参照電圧用電源 ２４ 内部差動入力バッファ２ ２５ ＰＶＲＥＦ信号 ２６ ストローブＰ信号 ２７ ストローブＮ信号 ２８ ＰＮ信号 １０５ メモリカード １０６ ＣＰＵカード １０８ センタプレーン １０８ａ アドレス線 １０８ｄ データ線 １０８ｃ コントロール線 １０９ａ アドレス信号用コネクタ １０９ｄ データ信号用コネクタ １０９ｃ コントロール信号用コネクタ １０６１ 差動出力バッファチップ １０６２ 差動入力バッファチップ １１１ 電源ＶＣＣ １１２ オン抵抗Ｒ１ １１３ オン抵抗Ｒ２ １１４ 寄生容量 １１５ Ａ１信号 １１６ 最終段の出力バッファ １１７ プリバッファ
Claims (7)
- 【請求項１】 容量と外部から可変することが出来るオ
ン抵抗を有するスルーレートを変更可能なポジティブ側
の出力バッファと、容量と外部から抵抗値を可変するこ
とが出来るオン抵抗を有するスルーレートを変更可能な
ネガティブ側の出力バッファと、前記オン抵抗の値を制
御するスルーレート制御回路を有することを特徴とする
差動出力バッファ。 - 【請求項２】 基準となる外部参照電圧を発生する電源
と、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第一の内部差動入力バッファと、
前記差動信号のポジティブ側信号と基準となる前記外部
参照電圧を入力する第二の内部差動入力バッファと、前
記第一の内部差動入力バッファと前記第二の内部差動入
力バッファとの出力から前記ポジティブ側信号と前記ネ
ガティブ側信号のクロスポイント電圧と前記外部参照電
圧を比較し所定の信号を発生する位相比較器から構成す
ることを特徴とする差動入力バッファ。 - 【請求項３】 請求項１記載の差動出力バッファを半導
体基板上に集積したことを特徴とする半導体集積回路。 - 【請求項４】 請求項２記載の差動入力バッファを半導
体基板上に集積したことを特徴とする半導体集積回路。 - 【請求項５】 基準となる外部参照電圧を発生する電源
と、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第一の内部差動入力バッファと、
前記差動信号のポジティブ側信号と基準となる前記外部
参照電圧を入力する第二の内部差動入力バッファと、前
記第一の内部差動入力バッファと前記第二の内部差動入
力バッファとの出力から前記ポジティブ側信号と前記ネ
ガティブ側信号のクロスポイント電圧と前記外部参照電
圧を比較し所定の信号を発生する位相比較器から構成さ
れる差動入力バッファと、 容量と外部から可変することが出来るオン抵抗を有する
スルーレートを変更可能なポジティブ側の出力バッファ
と、容量と前記所定の信号により抵抗値を可変すること
が出来るオン抵抗を有するスルーレートを変更可能なネ
ガティブ側の出力バッファと、前記オン抵抗の値を制御
するスルーレート制御回路を有する差動出力バッファ
と、 を伝送路で接続したことを特徴とするトランシーバ回
路。 - 【請求項６】 請求項５記載のトランシーバ回路複数個
をセンタプレーンにより接続したことを特徴とするバ
ス。 - 【請求項７】 中央処理装置と入出力装置と記憶装置を
請求項６記載のバスにより接続したことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36108599A JP2001177391A (ja) | 1999-12-20 | 1999-12-20 | 差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36108599A JP2001177391A (ja) | 1999-12-20 | 1999-12-20 | 差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177391A true JP2001177391A (ja) | 2001-06-29 |
Family
ID=18472140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36108599A Pending JP2001177391A (ja) | 1999-12-20 | 1999-12-20 | 差動出力バッファ、差動入力バッファ、半導体集積回路、トランシーバ回路、バス、情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177391A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473387B1 (ko) * | 2001-06-30 | 2005-03-08 | 매그나칩 반도체 유한회사 | 트랜시버 테스트 기능을 갖는 유에스비 장치 |
| US7898311B2 (en) | 2008-07-03 | 2011-03-01 | Renesas Elecronics Corporation | Phase shifting circuit which produces phase shift signal regardless of frequency of input signal |
| US7999611B2 (en) | 2009-05-15 | 2011-08-16 | Hynix Semiconductor Inc. | Differential amplifying device |
| US8350604B2 (en) | 2009-06-09 | 2013-01-08 | Hynix Semiconductor Inc. | Clock receiver in semiconductor integrated circuit and method of controlling the same |
-
1999
- 1999-12-20 JP JP36108599A patent/JP2001177391A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473387B1 (ko) * | 2001-06-30 | 2005-03-08 | 매그나칩 반도체 유한회사 | 트랜시버 테스트 기능을 갖는 유에스비 장치 |
| US7898311B2 (en) | 2008-07-03 | 2011-03-01 | Renesas Elecronics Corporation | Phase shifting circuit which produces phase shift signal regardless of frequency of input signal |
| US7999611B2 (en) | 2009-05-15 | 2011-08-16 | Hynix Semiconductor Inc. | Differential amplifying device |
| US8350604B2 (en) | 2009-06-09 | 2013-01-08 | Hynix Semiconductor Inc. | Clock receiver in semiconductor integrated circuit and method of controlling the same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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