JP4109841B2 - 半導体集積回路装置および半導体機器システム - Google Patents
半導体集積回路装置および半導体機器システム Download PDFInfo
- Publication number
- JP4109841B2 JP4109841B2 JP2001185284A JP2001185284A JP4109841B2 JP 4109841 B2 JP4109841 B2 JP 4109841B2 JP 2001185284 A JP2001185284 A JP 2001185284A JP 2001185284 A JP2001185284 A JP 2001185284A JP 4109841 B2 JP4109841 B2 JP 4109841B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- line
- external
- control clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 65
- 230000000644 propagated effect Effects 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 description 42
- 230000015654 memory Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000001902 propagating effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置及び半導体機器システムに係わり、特に同期型の半導体集積回路装置及び半導体機器システムに関する。
【０００２】
【従来の技術】
現在、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、ラムバスＤＲＡＭ（ＲＤＲＡＭ）などのように、データの入出力を、外部クロックに同期して行う同期型半導体メモリが多数使用されている。
【０００３】
そのうち、ＤＤＲ ＳＤＲＡＭなどはアドレスピン、データ外部ピンなどの外部ピンのＨ／Ｌの論理値判定に、外部基準電位ＶＲＥＦを使用している。
【０００４】
図６はそのような同期型半導体メモリが組み込まれた半導体機器システムを概略的に示す図、図７は図６中の破線枠Ａ内の拡大図である。
【０００５】
図６に示すように、配線基板１０１には、外部配線とし、外部信号（本例では外部入力信号ＤＩＮ、及び外部出力信号ＤＯＵＴ）が伝播される外部信号線（ＤＱ）、外部入力信号ＤＩＮの論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２）がそれぞれ配置されている。配線基板１０１には、同期型半導体メモリ１０２が電気的に接続される。
【０００６】
同期型半導体メモリ１０２には外部ピン１０３が設けられており、配線基板１０１上に配置された配線はそれぞれ外部ピン１０３に接続される。これら外部ピン１０３はそれぞれ、パッド１０４を介して同期型半導体メモリ１０２内に配置された内部配線に電気的に接続される。図６及び図７に示す例では、外部配線に接続される内部配線として、外部基準電位線（ＶＲＥＦ）に電気的に接続される内部基準電位線（Ｖｒｅｆ）、外部入力制御クロック線（ＣＬＯＣＫ１）に電気的に接続される内部入力制御クロック線（ｃｌｏｃｋ１）、外部出力制御クロック線（ＣＬＯＣＫ２）に電気的に接続される内部出力制御クロック線（ｃｌｏｃｋ２）を有する。
【０００７】
次に、その動作を説明する。
【０００８】
＜信号入力時＞
信号入力は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【０００９】
具体的には、入力回路１０５は、外部入力信号ＤＩＮを、パッド１０４を介して内部入力信号Ｄｉｎとして受ける。そして、この内部入力信号Ｄｉｎを、内部基準電位Ｖｒｅｆに応じて論理値判定する。
【００１０】
この論理値判定は、入力回路１０２の入力レシーバ（ＩＮ．Ｒ．）１０６で行われる。入力レシーバ１０６は、例えば内部入力信号Ｄｉｎの電位を、内部基準電位Ｖｒｅｆの電位と比較する。そして、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｌ”と判断し、反対に低い場合には論理値“Ｈ”と判断する。
【００１１】
入力レシーバ１０６は、入力レシーバ制御回路（ＩＮ．Ｃ．）１０７により制御される。入力レシーバ制御回路１０７は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１に基づき、この内部入力制御クロックｃｌｏｃｋ１に同期した入力制御信号を生成する。入力レシーバ１０６は、内部入力信号Ｄｉｎを入力制御信号に応答して取り込み、取り込んだ内部入力信号Ｄｉｎを同期型半導体メモリ１０２の内部に出力する。
【００１２】
＜信号出力時＞
信号出力もまた、信号入力と同様に、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００１３】
具体的には、出力回路１０８は、出力ドライバ（ＯＵＴ．Ｄ．）１０９と、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１１０とから構成される。同期型半導体メモリの１０２の内部から出力された内部出力信号Ｄｏｕｔは、出力ドライバ１０９に入力される。
【００１４】
出力ドライバ１０９は、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１１０により制御される。出力レシーバ制御回路１１０は、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２に基づき、この内部出力制御クロックｃｌｏｃｋ２に同期した出力制御信号を生成する。出力ドライバ１０９は、内部出力信号Ｄｏｕｔを、出力制御信号に同期して出力し、パッド１０４、及び外部ピン１０３を介して外部信号線ＤＱを駆動する。これにより、外部信号線ＤＱには、外部出力信号ＤＯＵＴが伝播される。
【００１５】
このような同期型半導体メモリ１０２の内部でノイズが発生し、このノイズの影響を、内部入力制御クロックｃｌｏｃｋ１、内部出力制御クロックｃｌｏｃｋ２、及び内部基準電位Ｖｒｅｆが受けた、とする。この場合、下記のような状況が想定される。
【００１６】
＜内部入力制御クロックｃｌｏｃｋ１がノイズの影響を受けたとき＞
図８Ａ及び図８Ｂに示すように、内部入力制御クロックｃｌｏｃｋ１がノイズの影響を受けると、例えばその位相が外部入力制御クロックＣＬＯＣＫ１からずれる。このため、入力回路１０５の信号取り込みタイミングが、外部入力制御クロックＣＬＯＣＫ１のエッジからずれてしまう。この結果、入力回路１０５のセットアップ時間ｔＳ、及びそのホールド時間ｔＨが変化する。セットアップ時間ｔＳ、及びホールド時間ｔＨが変化すると、入力回路１０５が信号を取り込むことが困難になる。
【００１７】
＜内部出力制御クロックｃｌｏｃｋ２がノイズの影響を受けたとき＞
図９Ａ及び図９Ｂに示すように、内部出力制御クロックｃｌｏｃｋ２がノイズの影響を受けると、上記クロックｃｌｏｃｋ１と同様に、例えばその位相が外部出力制御クロックＣＬＯＣＫ２からずれる。このため、出力回路１０８の信号出力タイミングが、外部出力制御クロックＣＬＯＣＫ２のエッジからずれてしまう。この結果、外部信号線ＤＱに伝播される外部出力信号ＤＯＵＴのタイミングが、外部出力制御クロックＣＬＯＣＫ２のエッジからずれ、出力時間ｔＱが変化する。出力時間ｔＱが変化すると、例えば図示せぬメモリコントローラが、外部出力信号ＤＯＵＴを取り込むことが困難になる。
【００１８】
＜内部基準電位Ｖｒｅｆがノイズを受けたとき＞
図１０Ａ及び図１０Ｂに示すように、内部基準電位Ｖｒｅｆがノイズの影響を受けると、その電位が変動する。内部基準電位Ｖｒｅｆが変動すると、入力信号の“Ｌ”レベルまでの電位差、又はその“Ｈ”レベルまでの電位差がそれぞれ、小さくなってしまう。内部基準電位Ｖｒｅｆのレベルは、“Ｌ”レベルと、“Ｈ”レベルとの中間レベルに設定される。このため、内部基準電位Ｖｒｅｆと“Ｌ”レベル、又は“Ｈ”レベルとの電位差が小さくなると、入力レシーバ１０６の論理値判定が困難になる。
【００１９】
現在、これらの事情には、セットアップ時間ｔＳ、ホールド時間ｔＨ、出力時間ｔＱそれぞれにタイミングマージン（以下ｔＳマージン、ｔＨマージン、ｔＱマージン）を確保し、内部基準電位Ｖｒｅｆに対しては、電圧マージン（以下ＶｒｅｆＬマージン、ＶｒｅｆＨマージン）を確保することで、対処している。
【００２０】
【発明が解決しようとする課題】
しかし、今後、さらに進展する同期型半導体メモリの高速データ伝送や大量データ伝送を考えると、外部入力制御クロックＣＬＯＣＫ１、内部出力制御クロックＣＬＯＣＫ２の周波数は、さらに高まる可能性が強い。このため、ｔＳマージン、ｔＨマージン、及びｔＱマージンの確保が難しくなってくる。
【００２１】
また、同期型半導体メモリの高集積化や大規模容量化の要求を考えると、電源電圧は、さらに低下される可能性があり、その場合には、ＶｒｅｆＬマージン、ＶｒｅｆＨマージンの確保も困難になってしまう。
【００２２】
この発明は、上記の事情に鑑み為されたもので、その目的は、外部ピンの信号入出力タイミングマージン、及び外部ピンの電圧マージンの少なくともいずれかが悪化し難い半導体集積回路装置及び半導体機器システムを提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置では、パッドを有し、このパッドの一方側に、外部からの外部入力信号を、前記パッドを介して受ける入力回路と、前記入力回路に入力制御クロックを供給する入力制御クロック線と、前記入力回路に前記入力信号の論理値判定に使用する基準電位を供給する基準電位線と、前記パッドを内部からの内部出力信号に応じて駆動する出力回路のうち、少なくとも最終段のトランジスタを除く第１の回路部分と、前記出力回路に、出力制御クロックを供給する出力制御クロック線と、前記入力回路と第１の回路部分とに電源を供給する電源線とを配置する。そして、前記パッドの他方側に、前記出力回路のうち、少なくとも最終段のトランジスタを含む第２の回路部分と、前記最終段のトランジスタに、電源を供給する出力電源線とを配置したことを特徴とする。
【００２４】
また、上記目的を達成するために、この発明に係る半導体機器システムでは、外部信号が伝播される外部信号線、前記外部信号の論理値判定に使用する外部基準電位が印加される外部基準電位線、外部入力制御クロックが伝播される外部入力制御クロック線、並びに外部出力制御クロックが伝播される外部出力制御クロック線を有する配線基板と、パッドを有し、このパッドの一方側に、前記外部基準電位線に電気的に接続される内部基準電位線、前記外部入力制御クロック線に電気的に接続される内部入力制御クロック線、外部出力制御クロック線に電気的に接続される内部出力制御クロック線、並びに前記外部信号を、前記パッドを介して受け、この外部信号を前記内部基準電位線の電位に応じて論理値判定するとともに、前記内部入力制御クロック線を伝播する内部制御クロックに同期して内部に取り込む入力回路、この入力回路に電源を供給する電源線を配置し、前記パッドの他方側に、前記内部出力制御クロック線を伝播する内部出力制御クロックに同期して、前記外部信号線を、前記パッドを介して駆動する出力ドライバ、並びにこの出力ドライバに電源を供給する出力電源線を配置した半導体集積回路装置とを具備することを特徴としている。
【００２５】
本願発明者らは、半導体集積回路装置の内部で発生するノイズの一因に、出力回路に電源を供給する内部出力電源線のノイズがあることをつきとめた。出力回路、特にその出力ドライバは、外部信号線を駆動するために、大きな電流駆動能力を持つ。このため、内部出力電源線には、例えば入力回路等に電源を供給する電源線に比べ、より大量の電流が流れ込む。しかも、内部出力電源線は、外部信号線を駆動するための電源であるにも係わらず、半導体集積回路装置内部に形成されるため、半導体機器システムとして考えた場合、その配線容量は、大変に小さい。従って、ノイズが発生しやすい。この内部出力電源線に発生したノイズは、半導体集積回路装置の内部で、内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線に、カップリングにより伝わってしまう。
【００２６】
そこで、上記半導体集積回路装置及び半導体機器システムのように、出力回路のうち、少なくとも最終段のトランジスタを含む第２の回路部分と、最終段のトランジスタに、電源を供給する出力電源線とを、パッドの他方側に配置する。
【００２７】
この構成により、内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線がそれぞれ、出力電源線から遠ざけられ、これら内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線に、出力電源線からカップリングにより伝わるノイズを軽減することができる。
【００２８】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
図１は、この発明の一実施形態に係る半導体集積回路装置及び半導体機器システムを概略的に示す図、図２は図１中の破線枠Ａ内の拡大図である。
【００３０】
図１に示すように、配線基板１には、外部配線とし、外部信号（本例では外部入力信号ＤＩＮ、及び外部出力信号ＤＯＵＴ）が伝播される外部信号線（ＤＱ）、外部入力信号ＤＩＮの論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２）がそれぞれ配置されている。配線基板１には、この発明に係る半導体集積回路装置、本例では、同期型半導体メモリ２が電気的に接続される。同期型半導体メモリ２の好ましい例としては、ＳＤＲＡＭ、ＤＤＲ ＤＲＡＭ、ＲＤＲＡＭなどの同期型ＤＲＡＭが挙げられる。また、同期型ＤＲＡＭに限らず、同期型であればＳＲＡＭでも良いし、不揮発性半導体メモリであっても良い。
【００３１】
同期型半導体メモリ２には外部ピン３が設けられており、配線基板１上に配置された配線はそれぞれ外部ピン３に接続される。これら外部ピン３はそれぞれ、パッド４を介して同期型半導体メモリ２内に配置された内部配線に電気的に接続される。本例では、外部配線に接続される内部配線として、外部基準電位線（ＶＲＥＦ）に電気的に接続される内部基準電位線（Ｖｒｅｆ）、外部入力制御クロック線（ＣＬＯＣＫ１）に電気的に接続される内部入力制御クロック線（ｃｌｏｃｋ１）、外部出力制御クロック線（ＣＬＯＣＫ２）に電気的に接続される内部出力制御クロック線（ｃｌｏｃｋ２）を有する。
【００３２】
パッド４の一方側には、外部入力信号ＤＩＮを、パッド４を介して受ける入力回路５と、出力回路８のうち、出力ドライバ９を制御する出力ドライバ制御回路１０とが配置されている。さらに外部配線に接続される内部配線、及び内部電源線のうち、パッド４に近い方から順に、内部出力制御クロック線（ｃｌｏｃｋ２）、パッド４と入力レシーバ６とを接続する内部信号線（ｉｎ、図２参照、なお、図１では省略）、内部基準電位線（Ｖｒｅｆ）、内部入力制御クロック線（ｃｌｏｃｋ１）、入力回路８、及び出力ドライバ制御回路１０に電源を供給する電源線（低電位電源ＶＳＳのみ図示、高電位電源ＶＣＣは省略）が配置されている。
【００３３】
また、パッド４の他方側には、出力ドライバ９と、内部電源線のうち、出力ドライバ９に電源を供給する出力電源線（ＶＳＳＱ）が配置されている。
【００３４】
次に、その動作を説明する。
【００３５】
＜信号入力時＞
信号入力は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００３６】
具体的には、入力回路５は、外部入力信号ＤＩＮを、パッド４を介して内部入力信号Ｄｉｎとして受ける。そして、この内部入力信号Ｄｉｎを、内部基準電位Ｖｒｅｆに応じて論理値判定する。
【００３７】
この論理値判定は、入力回路２の入力レシーバ（ＩＮ．Ｒ．）６で行われる。入力レシーバ６は、例えば内部入力信号Ｄｉｎの電位を、内部基準電位Ｖｒｅｆの電位と比較する。そして、入力レシーバ６が正論理であるとき、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｌ”と判断し、低い場合には論理値“Ｈ”と判断する。入力レシーバ６が負論理であるときには反対に、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｈ”と判断し、低い場合には論理値“Ｌ”と判断する。
【００３８】
入力レシーバ６は、入力レシーバ制御回路（ＩＮ．Ｃ．）７により制御される。入力レシーバ制御回路７は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１に基づき、この内部入力制御クロックｃｌｏｃｋ１に同期した入力制御信号を生成する。入力レシーバ６は、内部入力信号Ｄｉｎを入力制御信号に応答して取り込み、取り込んだ内部入力信号Ｄｉｎを同期型半導体メモリ２の内部に出力する。取り込んだ内部入力信号Ｄｉｎが入力データであった場合には、例えばセンスアンプやメモリセルアレイを含むメモリコア部に向かって出力される。また、アドレス信号であった場合には、例えばアドレスデコーダ等に向かって出力され、コマンド信号であった場合には、コマンドレジスタ等に向かって出力される。
【００３９】
＜信号出力時＞
信号出力もまた、信号入力と同様に、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００４０】
具体的には、出力回路８は、出力ドライバ（ＯＵＴ．Ｄ．）９と、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１０とから構成される。同期型半導体メモリの２の内部から出力された内部出力信号Ｄｏｕｔは、出力ドライバ９に入力される。
【００４１】
出力ドライバ９は、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１０により制御される。出力レシーバ制御回路１０は、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２に基づき、この内部出力制御クロックｃｌｏｃｋ２に同期した出力制御信号を生成する。出力ドライバ９は、内部出力信号Ｄｏｕｔを、出力制御信号に同期して出力し、パッド４、及び外部ピン３を介して外部信号線（ＤＱ）を駆動する。これにより、外部信号線（ＤＱ）には、外部出力信号ＤＯＵＴが伝播される。
【００４２】
このような第１実施形態に係る半導体機器システムによれば、出力回路８のうち、少なくとも最終段のトランジスタを含む出力ドライバ９と、最終段のトランジスタに電源を供給する出力電源線ＶＳＳＱとを、パッド４の他方側に配置するにしたことで、内部入力制御クロック線（ｃｌｏｃｋ１）、内部基準電位線（Ｖｒｅｆ）、及び内部出力制御クロック線（ｃｌｏｃｋ２）をそれぞれ、出力電源線ＶＳＳＱから遠ざけることができる。
【００４３】
このため、図３Ａに示すように、図３Ｂに示す従来の同期型半導体メモリに比べて、出力電源線ＶＳＳＱと内部基準電位線（Ｖｒｅｆ）との配線間カップリング容量Ｃ１、内部入力制御クロック線（ｃｌｏｃｋ１）との配線間カップリング容量Ｃ２、内部出力制御クロック線（ｃｌｏｃｋ２）との配線間カップリング容量Ｃ３をそれぞれ小さくできる。よって、これら内部入力制御クロック線（ｃｌｏｃｋ１）、内部基準電位線（Ｖｒｅｆ）及び内部出力制御クロック線（ｃｌｏｃｋ２）に、出力電源線ＶＳＳＱからカップリングにより伝わるノイズを軽減することができる。
【００４４】
このようにノイズを軽減できる結果、図８Ｂに示した外部入力制御クロックＣＬＯＣＫ１と内部入力制御クロックｃｌｏｃｋ１との位相のずれ、図９Ｂに示した外部出力制御クロックＣＬＯＣＫ２と内部出力制御クロックｃｌｏｃｋ２との位相のずれ、及び図１０Ｂに示した内部基準電位Ｖｒｅｆの変動等をそれぞれ、抑制することができる。よって、セットアップ時間ｔＳ、ホールド時間ｔＨ及び出力時間ｔＱのタイミングマージン（ｔＳマージン、ｔＨマージン、ｔＱマージン）の悪化、並びに内部基準電位Ｖｒｅｆの電圧マージン（ＶｒｅｆＬマージン、ＶｒｅｆＨマージン）の悪化をそれぞれ抑制することができる。
【００４５】
さらに本例では、図３Ａに示すように、図３Ｂに示す従来に比べて、出力電源線ＶＳＳＱと内部入力信号Ｄｉｎが伝播される内部信号線（ｉｎ）との配線間カップリング容量Ｃ４も小さくできる。このため、内部入力信号Ｄｉｎが、出力電源線ＶＳＳＱの影響を受け難くなり、内部入力信号Ｄｉｎの変動等を抑制できる。内部入力信号Ｄｉｎの変動は、ｔＳマージン、ｔＨマージン、ｔＱマージン、ＶｒｅｆＬマージン及びＶｒｅｆＨマージンの悪化させる要因になり得る。
【００４６】
本例では、このような要因も排除できるので、ｔＳマージン、ｔＨマージン、ｔＱマージン、ＶｒｅｆＬマージン及びＶｒｅｆＨマージンの悪化を抑制する効果が高い。
【００４７】
次に、この発明の一実施形態に係る半導体集積回路装置の一レイアウト例を説明する。
【００４８】
図４は、この発明の一実施形態に係る半導体集積回路装置の一レイアウト例を示すレイアウト図である。
【００４９】
図４に示すように、一レイアウト例は、図２に示したレイアウトを、同期型半導体メモリの、例えば周辺回路領域で必要な数だけ繰り返すことである。周辺回路領域は、チップのセンター部分に区画されることが一般的であり、図４に示すレイアウトは、例えばチップのセンター部分に配置される。しかし、図４に示すレイアウトは、チップのセンター部分に限られて配置されるものではなく、チップの縁に沿って配置されても良い。
【００５０】
次に、この発明の一実施形態に係る半導体集積回路装置を用いた一システム例を説明する。
【００５１】
図５は、この発明の一実施形態に係る半導体集積回路装置を用いた一システム例を示す図である。この一システム例は、ＤＲＡＭシステムの例である。
【００５２】
図５に示すように、配線基板１上には、外部入力／外部出力データ信号ＤＩＮ、ＤＯＵＴが伝播される外部データ信号線（ＤＱ線）、コマンド信号やアドレス信号が伝播される外部制御信号線（ＲＱ線）、外部データ信号ＤＱを伝播する信号の論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ線）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１線）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２線）がそれぞれ配置されている。
【００５３】
これらの外部配線のうち、ＤＱ線、ＲＱ線の端部は、終端抵抗を介して終端電位ＶＴＥＲＭに終端されている。また、ＣＬＯＣＫ１（外部入力制御クロック）線の端部は、同じく終端抵抗を介して終端電位ＶＴＥＲＭに終端されている。また、ＣＬＯＣＫ１線は、配線基板１上で折り返し、ＣＬＯＣＫ２（外部出力制御クロック）線となっている。ＣＬＯＣＫ２線の端部には、クロック源１１に接続されている。ＶＲＥＦ線の端部は、例えば抵抗分割により外部基準電位ＶＲＥＦが印加されている。
【００５４】
配線基板１上には、１個のメモリコントローラ１２、及びｎ個の同期型ＤＲＡＭ２-1〜２-nが配置されている。これらメモリコントローラ１２、及びｎ個の同期型ＤＲＡＭ２-1〜２-nはそれぞれ、この発明に係る半導体集積回路装置が用いられ、特に同期型ＤＲＡＭ２-1〜２-nには、図１及び図２に示したような同期型半導体メモリが用いられている。
【００５５】
次に、その動作を説明する。
【００５６】
＜データ書き込み＞
図５に示すように、メモリコントローラ１２は、例えば同期型ＤＲＡＭ２-1〜２-nのいずれかを選択し、選択したＤＲＡＭ内のアドレス、およびデータ書き込みを命令するコマンドを、配線基板１上のＲＱ線に、外部入力制御クロックＣＬＯＣＫ１に同期させて出力する。
【００５７】
メモリコントローラ１２からの命令により、ＤＲＡＭ２-nが選択された、とする。メモリコントローラ１２は、選択されたＤＲＡＭ２-nに対する入力データＤＩＮを、配線基板１上のＤＱ線に、アドレス及びコマンドと同様に外部入力制御クロックＣＬＯＣＫ１に同期させて出力する。
【００５８】
ＤＱ線に出力されたデータＤＩＮは、選択されたＤＲＡＭ２-nの外部ピン及びパッドを介して、ＤＲＡＭ２-nの入力回路に入力される。この後、ＤＲＡＭ２-n内では、上記＜信号入力時＞の項目で説明したような動作が行われる。これにより、入力データＤＩＮが、ＤＲＡＭ２-nの選択されたアドレスの部分に書き込まれる。
【００５９】
＜データ読み出し＞
図５に示すように、メモリコントローラ１２は、上記アドレス、およびデータ読み出しを命令するコマンドを、配線基板１上のＲＱ線に、外部出力制御クロックＣＬＯＣＫ１に同期させて出力する。ここでは、ＤＲＡＭ２-nが選択された、とする。
【００６０】
選択されたＤＲＡＭ２-nは、メモリコントローラ１２の命令に応答し、そのメモリコア部から内部出力データを出力する。内部出力データは、ＤＲＡＭ２-nの出力ドライバに入力される。この後、ＤＲＡＭ２-n内では、上記＜信号出力時＞の項目で説明したような動作が行われる。そして、外部ＤＲＡＭ２-nの出力ドライバは、内部出力データの論理値に応じ、パッドの電位を、内部出力制御クロックｃｌｏｃｋ２に同期して終端電位ＶＴＥＲＭより低い電位、又は終端電位ＶＴＥＲＭより高い電位とする。これにより、出力データが、配線基板１上のＤＱ線に出力される。
【００６１】
ＤＱ線に出力された出力データＤＯＵＴは、メモリコントローラ１２の外部ピンに入力され、メモリコントローラ１２は、例えば入力されたデータＤＯＵＴを、内部出力制御クロックｃｌｏｃｋ２に同期して、その内部に取り込む。
【００６２】
この発明に係る半導体集積回路装置は、このようなＤＲＡＭメモリシステムに、好適に用いることができる。
【００６３】
以上、この発明を一実施形態により説明したが、この発明は、この一実施形態それぞれに限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００６４】
さらに、上記一実施形態には種々の段階の発明が含まれており、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、入出力タイミングマージン及び電圧マージンの少なくともいずれかが悪化し難い半導体集積回路装置及び半導体機器システムを提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施形態に係る半導体機器システムを概略的に示す図。
【図２】図２は図１中の破線枠Ａ内の拡大図。
【図３】図３はこの発明の一実施形態に係る半導体集積回路装置の内部配線間カップリング容量と従来の半導体集積回路装置の内部配線間カップリング容量との比較図。
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置の一レイアウト例を示すレイアウト図。
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置を用いた一システム例を示す図。
【図６】図６は従来の半導体機器システムを示す図。
【図７】図７は図６中の破線枠Ａ内の拡大図。
【図８】図８は信号入力時の信号波形図。
【図９】図９は信号出力時の信号波形図。
【図１０】図１０は論理値判定を示す電圧波形図。
【符号の説明】
１…配線基板、
２…同期型半導体メモリ、
３…外部ピン、
４…パッド、
５…入力回路、
６…入力レシーバ、
７…入力レシーバ制御回路、
８…出力回路、
９…出力ドライバ、
１０…出力ドライバ制御回路、
１１…クロック源、
１２…メモリコントローラ。
【発明の属する技術分野】
この発明は、半導体集積回路装置及び半導体機器システムに係わり、特に同期型の半導体集積回路装置及び半導体機器システムに関する。
【０００２】
【従来の技術】
現在、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、ラムバスＤＲＡＭ（ＲＤＲＡＭ）などのように、データの入出力を、外部クロックに同期して行う同期型半導体メモリが多数使用されている。
【０００３】
そのうち、ＤＤＲ ＳＤＲＡＭなどはアドレスピン、データ外部ピンなどの外部ピンのＨ／Ｌの論理値判定に、外部基準電位ＶＲＥＦを使用している。
【０００４】
図６はそのような同期型半導体メモリが組み込まれた半導体機器システムを概略的に示す図、図７は図６中の破線枠Ａ内の拡大図である。
【０００５】
図６に示すように、配線基板１０１には、外部配線とし、外部信号（本例では外部入力信号ＤＩＮ、及び外部出力信号ＤＯＵＴ）が伝播される外部信号線（ＤＱ）、外部入力信号ＤＩＮの論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２）がそれぞれ配置されている。配線基板１０１には、同期型半導体メモリ１０２が電気的に接続される。
【０００６】
同期型半導体メモリ１０２には外部ピン１０３が設けられており、配線基板１０１上に配置された配線はそれぞれ外部ピン１０３に接続される。これら外部ピン１０３はそれぞれ、パッド１０４を介して同期型半導体メモリ１０２内に配置された内部配線に電気的に接続される。図６及び図７に示す例では、外部配線に接続される内部配線として、外部基準電位線（ＶＲＥＦ）に電気的に接続される内部基準電位線（Ｖｒｅｆ）、外部入力制御クロック線（ＣＬＯＣＫ１）に電気的に接続される内部入力制御クロック線（ｃｌｏｃｋ１）、外部出力制御クロック線（ＣＬＯＣＫ２）に電気的に接続される内部出力制御クロック線（ｃｌｏｃｋ２）を有する。
【０００７】
次に、その動作を説明する。
【０００８】
＜信号入力時＞
信号入力は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【０００９】
具体的には、入力回路１０５は、外部入力信号ＤＩＮを、パッド１０４を介して内部入力信号Ｄｉｎとして受ける。そして、この内部入力信号Ｄｉｎを、内部基準電位Ｖｒｅｆに応じて論理値判定する。
【００１０】
この論理値判定は、入力回路１０２の入力レシーバ（ＩＮ．Ｒ．）１０６で行われる。入力レシーバ１０６は、例えば内部入力信号Ｄｉｎの電位を、内部基準電位Ｖｒｅｆの電位と比較する。そして、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｌ”と判断し、反対に低い場合には論理値“Ｈ”と判断する。
【００１１】
入力レシーバ１０６は、入力レシーバ制御回路（ＩＮ．Ｃ．）１０７により制御される。入力レシーバ制御回路１０７は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１に基づき、この内部入力制御クロックｃｌｏｃｋ１に同期した入力制御信号を生成する。入力レシーバ１０６は、内部入力信号Ｄｉｎを入力制御信号に応答して取り込み、取り込んだ内部入力信号Ｄｉｎを同期型半導体メモリ１０２の内部に出力する。
【００１２】
＜信号出力時＞
信号出力もまた、信号入力と同様に、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００１３】
具体的には、出力回路１０８は、出力ドライバ（ＯＵＴ．Ｄ．）１０９と、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１１０とから構成される。同期型半導体メモリの１０２の内部から出力された内部出力信号Ｄｏｕｔは、出力ドライバ１０９に入力される。
【００１４】
出力ドライバ１０９は、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１１０により制御される。出力レシーバ制御回路１１０は、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２に基づき、この内部出力制御クロックｃｌｏｃｋ２に同期した出力制御信号を生成する。出力ドライバ１０９は、内部出力信号Ｄｏｕｔを、出力制御信号に同期して出力し、パッド１０４、及び外部ピン１０３を介して外部信号線ＤＱを駆動する。これにより、外部信号線ＤＱには、外部出力信号ＤＯＵＴが伝播される。
【００１５】
このような同期型半導体メモリ１０２の内部でノイズが発生し、このノイズの影響を、内部入力制御クロックｃｌｏｃｋ１、内部出力制御クロックｃｌｏｃｋ２、及び内部基準電位Ｖｒｅｆが受けた、とする。この場合、下記のような状況が想定される。
【００１６】
＜内部入力制御クロックｃｌｏｃｋ１がノイズの影響を受けたとき＞
図８Ａ及び図８Ｂに示すように、内部入力制御クロックｃｌｏｃｋ１がノイズの影響を受けると、例えばその位相が外部入力制御クロックＣＬＯＣＫ１からずれる。このため、入力回路１０５の信号取り込みタイミングが、外部入力制御クロックＣＬＯＣＫ１のエッジからずれてしまう。この結果、入力回路１０５のセットアップ時間ｔＳ、及びそのホールド時間ｔＨが変化する。セットアップ時間ｔＳ、及びホールド時間ｔＨが変化すると、入力回路１０５が信号を取り込むことが困難になる。
【００１７】
＜内部出力制御クロックｃｌｏｃｋ２がノイズの影響を受けたとき＞
図９Ａ及び図９Ｂに示すように、内部出力制御クロックｃｌｏｃｋ２がノイズの影響を受けると、上記クロックｃｌｏｃｋ１と同様に、例えばその位相が外部出力制御クロックＣＬＯＣＫ２からずれる。このため、出力回路１０８の信号出力タイミングが、外部出力制御クロックＣＬＯＣＫ２のエッジからずれてしまう。この結果、外部信号線ＤＱに伝播される外部出力信号ＤＯＵＴのタイミングが、外部出力制御クロックＣＬＯＣＫ２のエッジからずれ、出力時間ｔＱが変化する。出力時間ｔＱが変化すると、例えば図示せぬメモリコントローラが、外部出力信号ＤＯＵＴを取り込むことが困難になる。
【００１８】
＜内部基準電位Ｖｒｅｆがノイズを受けたとき＞
図１０Ａ及び図１０Ｂに示すように、内部基準電位Ｖｒｅｆがノイズの影響を受けると、その電位が変動する。内部基準電位Ｖｒｅｆが変動すると、入力信号の“Ｌ”レベルまでの電位差、又はその“Ｈ”レベルまでの電位差がそれぞれ、小さくなってしまう。内部基準電位Ｖｒｅｆのレベルは、“Ｌ”レベルと、“Ｈ”レベルとの中間レベルに設定される。このため、内部基準電位Ｖｒｅｆと“Ｌ”レベル、又は“Ｈ”レベルとの電位差が小さくなると、入力レシーバ１０６の論理値判定が困難になる。
【００１９】
現在、これらの事情には、セットアップ時間ｔＳ、ホールド時間ｔＨ、出力時間ｔＱそれぞれにタイミングマージン（以下ｔＳマージン、ｔＨマージン、ｔＱマージン）を確保し、内部基準電位Ｖｒｅｆに対しては、電圧マージン（以下ＶｒｅｆＬマージン、ＶｒｅｆＨマージン）を確保することで、対処している。
【００２０】
【発明が解決しようとする課題】
しかし、今後、さらに進展する同期型半導体メモリの高速データ伝送や大量データ伝送を考えると、外部入力制御クロックＣＬＯＣＫ１、内部出力制御クロックＣＬＯＣＫ２の周波数は、さらに高まる可能性が強い。このため、ｔＳマージン、ｔＨマージン、及びｔＱマージンの確保が難しくなってくる。
【００２１】
また、同期型半導体メモリの高集積化や大規模容量化の要求を考えると、電源電圧は、さらに低下される可能性があり、その場合には、ＶｒｅｆＬマージン、ＶｒｅｆＨマージンの確保も困難になってしまう。
【００２２】
この発明は、上記の事情に鑑み為されたもので、その目的は、外部ピンの信号入出力タイミングマージン、及び外部ピンの電圧マージンの少なくともいずれかが悪化し難い半導体集積回路装置及び半導体機器システムを提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置では、パッドを有し、このパッドの一方側に、外部からの外部入力信号を、前記パッドを介して受ける入力回路と、前記入力回路に入力制御クロックを供給する入力制御クロック線と、前記入力回路に前記入力信号の論理値判定に使用する基準電位を供給する基準電位線と、前記パッドを内部からの内部出力信号に応じて駆動する出力回路のうち、少なくとも最終段のトランジスタを除く第１の回路部分と、前記出力回路に、出力制御クロックを供給する出力制御クロック線と、前記入力回路と第１の回路部分とに電源を供給する電源線とを配置する。そして、前記パッドの他方側に、前記出力回路のうち、少なくとも最終段のトランジスタを含む第２の回路部分と、前記最終段のトランジスタに、電源を供給する出力電源線とを配置したことを特徴とする。
【００２４】
また、上記目的を達成するために、この発明に係る半導体機器システムでは、外部信号が伝播される外部信号線、前記外部信号の論理値判定に使用する外部基準電位が印加される外部基準電位線、外部入力制御クロックが伝播される外部入力制御クロック線、並びに外部出力制御クロックが伝播される外部出力制御クロック線を有する配線基板と、パッドを有し、このパッドの一方側に、前記外部基準電位線に電気的に接続される内部基準電位線、前記外部入力制御クロック線に電気的に接続される内部入力制御クロック線、外部出力制御クロック線に電気的に接続される内部出力制御クロック線、並びに前記外部信号を、前記パッドを介して受け、この外部信号を前記内部基準電位線の電位に応じて論理値判定するとともに、前記内部入力制御クロック線を伝播する内部制御クロックに同期して内部に取り込む入力回路、この入力回路に電源を供給する電源線を配置し、前記パッドの他方側に、前記内部出力制御クロック線を伝播する内部出力制御クロックに同期して、前記外部信号線を、前記パッドを介して駆動する出力ドライバ、並びにこの出力ドライバに電源を供給する出力電源線を配置した半導体集積回路装置とを具備することを特徴としている。
【００２５】
本願発明者らは、半導体集積回路装置の内部で発生するノイズの一因に、出力回路に電源を供給する内部出力電源線のノイズがあることをつきとめた。出力回路、特にその出力ドライバは、外部信号線を駆動するために、大きな電流駆動能力を持つ。このため、内部出力電源線には、例えば入力回路等に電源を供給する電源線に比べ、より大量の電流が流れ込む。しかも、内部出力電源線は、外部信号線を駆動するための電源であるにも係わらず、半導体集積回路装置内部に形成されるため、半導体機器システムとして考えた場合、その配線容量は、大変に小さい。従って、ノイズが発生しやすい。この内部出力電源線に発生したノイズは、半導体集積回路装置の内部で、内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線に、カップリングにより伝わってしまう。
【００２６】
そこで、上記半導体集積回路装置及び半導体機器システムのように、出力回路のうち、少なくとも最終段のトランジスタを含む第２の回路部分と、最終段のトランジスタに、電源を供給する出力電源線とを、パッドの他方側に配置する。
【００２７】
この構成により、内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線がそれぞれ、出力電源線から遠ざけられ、これら内部入力制御クロック線、内部基準電位線、及び内部出力制御クロック線に、出力電源線からカップリングにより伝わるノイズを軽減することができる。
【００２８】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
図１は、この発明の一実施形態に係る半導体集積回路装置及び半導体機器システムを概略的に示す図、図２は図１中の破線枠Ａ内の拡大図である。
【００３０】
図１に示すように、配線基板１には、外部配線とし、外部信号（本例では外部入力信号ＤＩＮ、及び外部出力信号ＤＯＵＴ）が伝播される外部信号線（ＤＱ）、外部入力信号ＤＩＮの論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２）がそれぞれ配置されている。配線基板１には、この発明に係る半導体集積回路装置、本例では、同期型半導体メモリ２が電気的に接続される。同期型半導体メモリ２の好ましい例としては、ＳＤＲＡＭ、ＤＤＲ ＤＲＡＭ、ＲＤＲＡＭなどの同期型ＤＲＡＭが挙げられる。また、同期型ＤＲＡＭに限らず、同期型であればＳＲＡＭでも良いし、不揮発性半導体メモリであっても良い。
【００３１】
同期型半導体メモリ２には外部ピン３が設けられており、配線基板１上に配置された配線はそれぞれ外部ピン３に接続される。これら外部ピン３はそれぞれ、パッド４を介して同期型半導体メモリ２内に配置された内部配線に電気的に接続される。本例では、外部配線に接続される内部配線として、外部基準電位線（ＶＲＥＦ）に電気的に接続される内部基準電位線（Ｖｒｅｆ）、外部入力制御クロック線（ＣＬＯＣＫ１）に電気的に接続される内部入力制御クロック線（ｃｌｏｃｋ１）、外部出力制御クロック線（ＣＬＯＣＫ２）に電気的に接続される内部出力制御クロック線（ｃｌｏｃｋ２）を有する。
【００３２】
パッド４の一方側には、外部入力信号ＤＩＮを、パッド４を介して受ける入力回路５と、出力回路８のうち、出力ドライバ９を制御する出力ドライバ制御回路１０とが配置されている。さらに外部配線に接続される内部配線、及び内部電源線のうち、パッド４に近い方から順に、内部出力制御クロック線（ｃｌｏｃｋ２）、パッド４と入力レシーバ６とを接続する内部信号線（ｉｎ、図２参照、なお、図１では省略）、内部基準電位線（Ｖｒｅｆ）、内部入力制御クロック線（ｃｌｏｃｋ１）、入力回路８、及び出力ドライバ制御回路１０に電源を供給する電源線（低電位電源ＶＳＳのみ図示、高電位電源ＶＣＣは省略）が配置されている。
【００３３】
また、パッド４の他方側には、出力ドライバ９と、内部電源線のうち、出力ドライバ９に電源を供給する出力電源線（ＶＳＳＱ）が配置されている。
【００３４】
次に、その動作を説明する。
【００３５】
＜信号入力時＞
信号入力は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００３６】
具体的には、入力回路５は、外部入力信号ＤＩＮを、パッド４を介して内部入力信号Ｄｉｎとして受ける。そして、この内部入力信号Ｄｉｎを、内部基準電位Ｖｒｅｆに応じて論理値判定する。
【００３７】
この論理値判定は、入力回路２の入力レシーバ（ＩＮ．Ｒ．）６で行われる。入力レシーバ６は、例えば内部入力信号Ｄｉｎの電位を、内部基準電位Ｖｒｅｆの電位と比較する。そして、入力レシーバ６が正論理であるとき、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｌ”と判断し、低い場合には論理値“Ｈ”と判断する。入力レシーバ６が負論理であるときには反対に、内部入力信号Ｄｉｎの電位が、内部基準電位Ｖｒｅｆより低い場合には論理値“Ｈ”と判断し、低い場合には論理値“Ｌ”と判断する。
【００３８】
入力レシーバ６は、入力レシーバ制御回路（ＩＮ．Ｃ．）７により制御される。入力レシーバ制御回路７は、外部入力制御クロックＣＬＯＣＫ１に同期した内部入力制御クロックｃｌｏｃｋ１に基づき、この内部入力制御クロックｃｌｏｃｋ１に同期した入力制御信号を生成する。入力レシーバ６は、内部入力信号Ｄｉｎを入力制御信号に応答して取り込み、取り込んだ内部入力信号Ｄｉｎを同期型半導体メモリ２の内部に出力する。取り込んだ内部入力信号Ｄｉｎが入力データであった場合には、例えばセンスアンプやメモリセルアレイを含むメモリコア部に向かって出力される。また、アドレス信号であった場合には、例えばアドレスデコーダ等に向かって出力され、コマンド信号であった場合には、コマンドレジスタ等に向かって出力される。
【００３９】
＜信号出力時＞
信号出力もまた、信号入力と同様に、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２の上昇エッジ、下降エッジ、もしくは両エッジに同期して行われる。
【００４０】
具体的には、出力回路８は、出力ドライバ（ＯＵＴ．Ｄ．）９と、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１０とから構成される。同期型半導体メモリの２の内部から出力された内部出力信号Ｄｏｕｔは、出力ドライバ９に入力される。
【００４１】
出力ドライバ９は、出力ドライバ制御回路（ＯＵＴ．Ｃ．）１０により制御される。出力レシーバ制御回路１０は、外部出力制御クロックＣＬＯＣＫ２に同期した内部出力制御クロックｃｌｏｃｋ２に基づき、この内部出力制御クロックｃｌｏｃｋ２に同期した出力制御信号を生成する。出力ドライバ９は、内部出力信号Ｄｏｕｔを、出力制御信号に同期して出力し、パッド４、及び外部ピン３を介して外部信号線（ＤＱ）を駆動する。これにより、外部信号線（ＤＱ）には、外部出力信号ＤＯＵＴが伝播される。
【００４２】
このような第１実施形態に係る半導体機器システムによれば、出力回路８のうち、少なくとも最終段のトランジスタを含む出力ドライバ９と、最終段のトランジスタに電源を供給する出力電源線ＶＳＳＱとを、パッド４の他方側に配置するにしたことで、内部入力制御クロック線（ｃｌｏｃｋ１）、内部基準電位線（Ｖｒｅｆ）、及び内部出力制御クロック線（ｃｌｏｃｋ２）をそれぞれ、出力電源線ＶＳＳＱから遠ざけることができる。
【００４３】
このため、図３Ａに示すように、図３Ｂに示す従来の同期型半導体メモリに比べて、出力電源線ＶＳＳＱと内部基準電位線（Ｖｒｅｆ）との配線間カップリング容量Ｃ１、内部入力制御クロック線（ｃｌｏｃｋ１）との配線間カップリング容量Ｃ２、内部出力制御クロック線（ｃｌｏｃｋ２）との配線間カップリング容量Ｃ３をそれぞれ小さくできる。よって、これら内部入力制御クロック線（ｃｌｏｃｋ１）、内部基準電位線（Ｖｒｅｆ）及び内部出力制御クロック線（ｃｌｏｃｋ２）に、出力電源線ＶＳＳＱからカップリングにより伝わるノイズを軽減することができる。
【００４４】
このようにノイズを軽減できる結果、図８Ｂに示した外部入力制御クロックＣＬＯＣＫ１と内部入力制御クロックｃｌｏｃｋ１との位相のずれ、図９Ｂに示した外部出力制御クロックＣＬＯＣＫ２と内部出力制御クロックｃｌｏｃｋ２との位相のずれ、及び図１０Ｂに示した内部基準電位Ｖｒｅｆの変動等をそれぞれ、抑制することができる。よって、セットアップ時間ｔＳ、ホールド時間ｔＨ及び出力時間ｔＱのタイミングマージン（ｔＳマージン、ｔＨマージン、ｔＱマージン）の悪化、並びに内部基準電位Ｖｒｅｆの電圧マージン（ＶｒｅｆＬマージン、ＶｒｅｆＨマージン）の悪化をそれぞれ抑制することができる。
【００４５】
さらに本例では、図３Ａに示すように、図３Ｂに示す従来に比べて、出力電源線ＶＳＳＱと内部入力信号Ｄｉｎが伝播される内部信号線（ｉｎ）との配線間カップリング容量Ｃ４も小さくできる。このため、内部入力信号Ｄｉｎが、出力電源線ＶＳＳＱの影響を受け難くなり、内部入力信号Ｄｉｎの変動等を抑制できる。内部入力信号Ｄｉｎの変動は、ｔＳマージン、ｔＨマージン、ｔＱマージン、ＶｒｅｆＬマージン及びＶｒｅｆＨマージンの悪化させる要因になり得る。
【００４６】
本例では、このような要因も排除できるので、ｔＳマージン、ｔＨマージン、ｔＱマージン、ＶｒｅｆＬマージン及びＶｒｅｆＨマージンの悪化を抑制する効果が高い。
【００４７】
次に、この発明の一実施形態に係る半導体集積回路装置の一レイアウト例を説明する。
【００４８】
図４は、この発明の一実施形態に係る半導体集積回路装置の一レイアウト例を示すレイアウト図である。
【００４９】
図４に示すように、一レイアウト例は、図２に示したレイアウトを、同期型半導体メモリの、例えば周辺回路領域で必要な数だけ繰り返すことである。周辺回路領域は、チップのセンター部分に区画されることが一般的であり、図４に示すレイアウトは、例えばチップのセンター部分に配置される。しかし、図４に示すレイアウトは、チップのセンター部分に限られて配置されるものではなく、チップの縁に沿って配置されても良い。
【００５０】
次に、この発明の一実施形態に係る半導体集積回路装置を用いた一システム例を説明する。
【００５１】
図５は、この発明の一実施形態に係る半導体集積回路装置を用いた一システム例を示す図である。この一システム例は、ＤＲＡＭシステムの例である。
【００５２】
図５に示すように、配線基板１上には、外部入力／外部出力データ信号ＤＩＮ、ＤＯＵＴが伝播される外部データ信号線（ＤＱ線）、コマンド信号やアドレス信号が伝播される外部制御信号線（ＲＱ線）、外部データ信号ＤＱを伝播する信号の論理値判定に使用する外部基準電位ＶＲＥＦが印加される外部基準電位線（ＶＲＥＦ線）、外部入力制御クロックＣＬＯＣＫ１が伝播される外部入力制御クロック線（ＣＬＯＣＫ１線）、並びに外部出力制御クロックＣＬＯＣＫ２が伝播される外部出力制御クロック線（ＣＬＯＣＫ２線）がそれぞれ配置されている。
【００５３】
これらの外部配線のうち、ＤＱ線、ＲＱ線の端部は、終端抵抗を介して終端電位ＶＴＥＲＭに終端されている。また、ＣＬＯＣＫ１（外部入力制御クロック）線の端部は、同じく終端抵抗を介して終端電位ＶＴＥＲＭに終端されている。また、ＣＬＯＣＫ１線は、配線基板１上で折り返し、ＣＬＯＣＫ２（外部出力制御クロック）線となっている。ＣＬＯＣＫ２線の端部には、クロック源１１に接続されている。ＶＲＥＦ線の端部は、例えば抵抗分割により外部基準電位ＶＲＥＦが印加されている。
【００５４】
配線基板１上には、１個のメモリコントローラ１２、及びｎ個の同期型ＤＲＡＭ２-1〜２-nが配置されている。これらメモリコントローラ１２、及びｎ個の同期型ＤＲＡＭ２-1〜２-nはそれぞれ、この発明に係る半導体集積回路装置が用いられ、特に同期型ＤＲＡＭ２-1〜２-nには、図１及び図２に示したような同期型半導体メモリが用いられている。
【００５５】
次に、その動作を説明する。
【００５６】
＜データ書き込み＞
図５に示すように、メモリコントローラ１２は、例えば同期型ＤＲＡＭ２-1〜２-nのいずれかを選択し、選択したＤＲＡＭ内のアドレス、およびデータ書き込みを命令するコマンドを、配線基板１上のＲＱ線に、外部入力制御クロックＣＬＯＣＫ１に同期させて出力する。
【００５７】
メモリコントローラ１２からの命令により、ＤＲＡＭ２-nが選択された、とする。メモリコントローラ１２は、選択されたＤＲＡＭ２-nに対する入力データＤＩＮを、配線基板１上のＤＱ線に、アドレス及びコマンドと同様に外部入力制御クロックＣＬＯＣＫ１に同期させて出力する。
【００５８】
ＤＱ線に出力されたデータＤＩＮは、選択されたＤＲＡＭ２-nの外部ピン及びパッドを介して、ＤＲＡＭ２-nの入力回路に入力される。この後、ＤＲＡＭ２-n内では、上記＜信号入力時＞の項目で説明したような動作が行われる。これにより、入力データＤＩＮが、ＤＲＡＭ２-nの選択されたアドレスの部分に書き込まれる。
【００５９】
＜データ読み出し＞
図５に示すように、メモリコントローラ１２は、上記アドレス、およびデータ読み出しを命令するコマンドを、配線基板１上のＲＱ線に、外部出力制御クロックＣＬＯＣＫ１に同期させて出力する。ここでは、ＤＲＡＭ２-nが選択された、とする。
【００６０】
選択されたＤＲＡＭ２-nは、メモリコントローラ１２の命令に応答し、そのメモリコア部から内部出力データを出力する。内部出力データは、ＤＲＡＭ２-nの出力ドライバに入力される。この後、ＤＲＡＭ２-n内では、上記＜信号出力時＞の項目で説明したような動作が行われる。そして、外部ＤＲＡＭ２-nの出力ドライバは、内部出力データの論理値に応じ、パッドの電位を、内部出力制御クロックｃｌｏｃｋ２に同期して終端電位ＶＴＥＲＭより低い電位、又は終端電位ＶＴＥＲＭより高い電位とする。これにより、出力データが、配線基板１上のＤＱ線に出力される。
【００６１】
ＤＱ線に出力された出力データＤＯＵＴは、メモリコントローラ１２の外部ピンに入力され、メモリコントローラ１２は、例えば入力されたデータＤＯＵＴを、内部出力制御クロックｃｌｏｃｋ２に同期して、その内部に取り込む。
【００６２】
この発明に係る半導体集積回路装置は、このようなＤＲＡＭメモリシステムに、好適に用いることができる。
【００６３】
以上、この発明を一実施形態により説明したが、この発明は、この一実施形態それぞれに限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００６４】
さらに、上記一実施形態には種々の段階の発明が含まれており、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、入出力タイミングマージン及び電圧マージンの少なくともいずれかが悪化し難い半導体集積回路装置及び半導体機器システムを提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施形態に係る半導体機器システムを概略的に示す図。
【図２】図２は図１中の破線枠Ａ内の拡大図。
【図３】図３はこの発明の一実施形態に係る半導体集積回路装置の内部配線間カップリング容量と従来の半導体集積回路装置の内部配線間カップリング容量との比較図。
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置の一レイアウト例を示すレイアウト図。
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置を用いた一システム例を示す図。
【図６】図６は従来の半導体機器システムを示す図。
【図７】図７は図６中の破線枠Ａ内の拡大図。
【図８】図８は信号入力時の信号波形図。
【図９】図９は信号出力時の信号波形図。
【図１０】図１０は論理値判定を示す電圧波形図。
【符号の説明】
１…配線基板、
２…同期型半導体メモリ、
３…外部ピン、
４…パッド、
５…入力回路、
６…入力レシーバ、
７…入力レシーバ制御回路、
８…出力回路、
９…出力ドライバ、
１０…出力ドライバ制御回路、
１１…クロック源、
１２…メモリコントローラ。
Claims (6)
- パッドを有し、このパッドの一方側に、
外部からの外部入力信号を、前記パッドを介して受ける入力回路と、
前記入力回路に入力制御クロックを供給する入力制御クロック線と、
前記入力回路に前記入力信号の論理値判定に使用する基準電位を供給する基準電位線と、
前記パッドを内部からの内部出力信号に応じて駆動する出力回路のうち、少なくとも最終段のトランジスタを除く第１の回路部分と、
前記出力回路に、出力制御クロックを供給する出力制御クロック線と、
前記入力回路と前記第１の回路部分とに電源を供給する電源線と
を配置し、
前記パッドの他方側に、
前記出力回路のうち、少なくとも最終段のトランジスタを含む第２の回路部分と、
前記最終段のトランジスタに、電源を供給する出力電源線とを配置したことを特徴とする半導体集積回路装置。 - 前記少なくとも最終段のトランジスタを含む第２の回路部分は、前記パッドを駆動する出力ドライバであり、
前記少なくとも最終段のトランジスタを除く第１の回路部分は、前記出力ドライバを制御する出力ドライバ制御部であることを特徴とする請求項１に記載の半導体集積回路装置。 - 前記出力ドライバは、前記パッドと前記出力電源線との間に配置されていることを特徴とする請求項２に記載の半導体集積回路装置。
- 前記パッドは、終端電位に終端された外部信号線に接続され、
前記出力回路は、前記出力信号の論理値に応じて前記パッドの電位を前記終端電位より低い電位、又は前記終端電位より高い電位とすることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。 - 外部信号が伝播される外部信号線、前記外部信号の論理値判定に使用する外部基準電位が印加される外部基準電位線、外部入力制御クロックが伝播される外部入力制御クロック線、並びに外部出力制御クロックが伝播される外部出力制御クロック線を有する配線基板と、
パッドを有し、このパッドの一方側に、
前記外部基準電位線に電気的に接続される内部基準電位線、前記外部入力制御クロック線に電気的に接続される内部入力制御クロック線、外部出力制御クロック線に電気的に接続される内部出力制御クロック線、並びに前記外部信号を、前記パッドを介して受け、この外部信号を前記内部基準電位線の電位に応じて論理値判定するとともに、前記内部入力制御クロック線を伝播する内部制御クロックに同期して内部に取り込む入力回路、この入力回路に電源を供給する電源線を配置し、
前記パッドの他方側に、
前記内部出力制御クロック線を伝播する内部出力制御クロックに同期して、前記外部信号線を、前記パッドを介して駆動する出力ドライバ、並びにこの出力ドライバに電源を供給する出力電源線を配置した半導体集積回路装置と
を具備することを特徴とする半導体機器システム。 - 前記半導体集積回路装置は、半導体メモリであることを特徴とする請求項５に記載の半導体機器システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185284A JP4109841B2 (ja) | 2001-06-19 | 2001-06-19 | 半導体集積回路装置および半導体機器システム |
| US10/177,583 US6594170B2 (en) | 2001-06-19 | 2002-06-19 | Semiconductor integrated circuit device and semiconductor device system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185284A JP4109841B2 (ja) | 2001-06-19 | 2001-06-19 | 半導体集積回路装置および半導体機器システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007057A JP2003007057A (ja) | 2003-01-10 |
| JP4109841B2 true JP4109841B2 (ja) | 2008-07-02 |
Family
ID=19024893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001185284A Expired - Fee Related JP4109841B2 (ja) | 2001-06-19 | 2001-06-19 | 半導体集積回路装置および半導体機器システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6594170B2 (ja) |
| JP (1) | JP4109841B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3742051B2 (ja) * | 2002-10-31 | 2006-02-01 | エルピーダメモリ株式会社 | メモリモジュール、メモリチップ、及びメモリシステム |
| JP3929047B2 (ja) * | 2003-04-24 | 2007-06-13 | 株式会社日立メディコ | 磁気共鳴イメージング装置 |
| CN101388245B (zh) * | 2003-11-13 | 2012-01-25 | 瑞萨电子株式会社 | 半导体集成电路装置 |
| US7580273B2 (en) * | 2007-10-23 | 2009-08-25 | Rao G R Mohan | Digital memory with controllable input/output terminals |
| JP2010282511A (ja) * | 2009-06-05 | 2010-12-16 | Elpida Memory Inc | メモリモジュール及びこれを備えるメモリシステム |
| KR20150081871A (ko) | 2014-01-07 | 2015-07-15 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185364A (ja) | 1986-02-10 | 1987-08-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPH11203862A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6111807A (en) * | 1998-07-17 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device allowing easy and fast text |
| JP2001110185A (ja) * | 1999-10-07 | 2001-04-20 | Mitsubishi Electric Corp | クロック同期型半導体記憶装置 |
| TW522399B (en) * | 1999-12-08 | 2003-03-01 | Hitachi Ltd | Semiconductor device |
| US6314049B1 (en) * | 2000-03-30 | 2001-11-06 | Micron Technology, Inc. | Elimination of precharge operation in synchronous flash memory |
-
2001
- 2001-06-19 JP JP2001185284A patent/JP4109841B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-19 US US10/177,583 patent/US6594170B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003007057A (ja) | 2003-01-10 |
| US20030058676A1 (en) | 2003-03-27 |
| US6594170B2 (en) | 2003-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4693089B2 (ja) | 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法 | |
| US7804720B2 (en) | Integrated circuit memory devices including mode registers set using a data input/output bus | |
| US7092299B2 (en) | Memory devices, systems and methods using selective on-die termination | |
| US7514955B2 (en) | Semiconductor memory device with ability to effectively adjust operation time for on-die termination | |
| US7616473B2 (en) | Devices and methods for controlling active termination resistors in a memory system | |
| JP4885623B2 (ja) | 積層半導体装置 | |
| US7369445B2 (en) | Methods of operating memory systems including memory devices set to different operating modes and related systems | |
| US7999572B2 (en) | Semiconductor integrated circuit | |
| JP2008022574A (ja) | メモリシステムの能動終端抵抗の制御装置及び方法 | |
| WO1999046687A1 (fr) | Emetteur de donnees | |
| JP2005322251A (ja) | 選択的なモードレジスタセットの命令と関連したメモリモジュールを支援する集積回路メモリ装置、メモリコントローラ及び方法 | |
| US20090097329A1 (en) | Semiconductor storage device and high-speed address-latching method | |
| KR100483641B1 (ko) | 반도체 집적 회로 및 메모리 시스템 | |
| US8819354B2 (en) | Feedback programmable data strobe enable architecture for DDR memory applications | |
| JP4109841B2 (ja) | 半導体集積回路装置および半導体機器システム | |
| JP2008278518A (ja) | 半導体装置およびデータ伝送システム | |
| KR20070081881A (ko) | 반도체 기억 소자에서의 다이나믹 온다이터미네이션 회로및 그 방법 | |
| JP2006127731A (ja) | 半導体メモリ装置のデータ入出力ドライバ及びその駆動方法 | |
| JPH11144459A (ja) | 半導体集積回路装置 | |
| JP2000156084A (ja) | 半導体装置 | |
| JP2004355667A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |