JPH11144459A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11144459A JPH11144459A JP9308201A JP30820197A JPH11144459A JP H11144459 A JPH11144459 A JP H11144459A JP 9308201 A JP9308201 A JP 9308201A JP 30820197 A JP30820197 A JP 30820197A JP H11144459 A JPH11144459 A JP H11144459A
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- JP
- Japan
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- memory controller
- transmission line
- signal transmission
- dimm
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- Prior art date
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】データ信号負荷及びクロック信号負荷の変動に
伴って起こるタイミングマージンの減少を抑えることが
可能な新規の半導体集積回路装置を提供する。 【解決手段】ＤＩＭＭ４，５，６のデータ信号バス２の
線路毎にＦＥＴスイッチ１７，１８，１９を設け、イネ
ーブル状態にあるＳＤＲＡＭ８を含んでいるＤＩＭＭ５
のスイッチ１８をオン状態にし、他のＤＩＭＭ４，６の
スイッチ１７，１９をオフ状態にする。各スイッチのオ
ン抵抗の値をスタブ抵抗（抵抗値がバス線路の特性イン
ピーダンスの１／２程度）の値に設定し、更に、各スイ
ッチのオンオフ制御がメモリコントローラ３からの書込
／読出コマンドによって行なわれるよう、書込／読出コ
マンドに基づく制御信号を各スイッチのＦＥＴゲートに
与える。
伴って起こるタイミングマージンの減少を抑えることが
可能な新規の半導体集積回路装置を提供する。 【解決手段】ＤＩＭＭ４，５，６のデータ信号バス２の
線路毎にＦＥＴスイッチ１７，１８，１９を設け、イネ
ーブル状態にあるＳＤＲＡＭ８を含んでいるＤＩＭＭ５
のスイッチ１８をオン状態にし、他のＤＩＭＭ４，６の
スイッチ１７，１９をオフ状態にする。各スイッチのオ
ン抵抗の値をスタブ抵抗（抵抗値がバス線路の特性イン
ピーダンスの１／２程度）の値に設定し、更に、各スイ
ッチのオンオフ制御がメモリコントローラ３からの書込
／読出コマンドによって行なわれるよう、書込／読出コ
マンドに基づく制御信号を各スイッチのＦＥＴゲートに
与える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリとメモリコ
ントローラの間等のディジタル回路間で信号を伝送する
ための技術に関し、特に、複数の回路が同一の伝送線に
接続される構造を有する高速の半導体集積回路装置に関
する。
ントローラの間等のディジタル回路間で信号を伝送する
ための技術に関し、特に、複数の回路が同一の伝送線に
接続される構造を有する高速の半導体集積回路装置に関
する。
【０００２】
【従来の技術】半導体集積回路装置によって構成された
ディジタル回路の間で信号を高速に伝送するための技術
として、ＳＳＴＬ（Stub Series Terminated Logic）イ
ンタフェースがある（例えば特開平７−２０２９４７号
公報参照）。このインタフェースは、スタブ抵抗を用い
てバス信号伝送線（以下単に「バス」という）で発生す
る反射波を抑えるとともに、浮遊容量をチャージする時
間を短縮することを狙いとして信号振幅を１Ｖ程度に小
さくしたものである。
ディジタル回路の間で信号を高速に伝送するための技術
として、ＳＳＴＬ（Stub Series Terminated Logic）イ
ンタフェースがある（例えば特開平７−２０２９４７号
公報参照）。このインタフェースは、スタブ抵抗を用い
てバス信号伝送線（以下単に「バス」という）で発生す
る反射波を抑えるとともに、浮遊容量をチャージする時
間を短縮することを狙いとして信号振幅を１Ｖ程度に小
さくしたものである。
【０００３】ＳＳＴＬインタフェースを用いた半導体集
積回路装置の例を図５に示す。メモリコントローラ３
と、＃０，＃１，＃ｎのデュアルインライン・メモリモ
ジュール（Dual Inline Memory Module）（以下「ＤＩ
ＭＭ」という）４，５，６上のクロック同期で動作する
それぞれのシンクロナス・ダイナミックランダムアクセ
スメモリ〔以下「ＳＤＲＡＭ」（Synchronous Dynamic
Random Access Memory）という〕７，８，９との間でク
ロック信号ＣＬＫとデータ信号ＤＱの伝送をＳＳＴＬバ
ス１，２を用いて行なっている。なお、同図では、バス
２を１本の線路で示したが、一般には、複数の線路で構
成される。また、バス１，２の線路は、普通は、５０Ω
の特性インピーダンスを持つ伝送線路である。更に、Ｓ
ＤＲＡＭは、一般に、電界効果トランジスタ（以下「Ｆ
ＥＴ」という）を用いて構成される。
積回路装置の例を図５に示す。メモリコントローラ３
と、＃０，＃１，＃ｎのデュアルインライン・メモリモ
ジュール（Dual Inline Memory Module）（以下「ＤＩ
ＭＭ」という）４，５，６上のクロック同期で動作する
それぞれのシンクロナス・ダイナミックランダムアクセ
スメモリ〔以下「ＳＤＲＡＭ」（Synchronous Dynamic
Random Access Memory）という〕７，８，９との間でク
ロック信号ＣＬＫとデータ信号ＤＱの伝送をＳＳＴＬバ
ス１，２を用いて行なっている。なお、同図では、バス
２を１本の線路で示したが、一般には、複数の線路で構
成される。また、バス１，２の線路は、普通は、５０Ω
の特性インピーダンスを持つ伝送線路である。更に、Ｓ
ＤＲＡＭは、一般に、電界効果トランジスタ（以下「Ｆ
ＥＴ」という）を用いて構成される。
【０００４】メモリコントローラ３の出力回路１０から
クロック信号ＣＬＫが出力され、スタブ抵抗Ｒs１、バ
ス１、ＤＩＭＭ４，５，６への引込線毎に備えたスタブ
抵抗Ｒs２及びＰＬＬ（Phase Locked Loop）付きクロッ
クドライバ１４，１５，１６を介して、それぞれＳＤＲ
ＡＭ７，８，９にクロック信号ＣＬＫが供給される。な
お、スタブ抵抗Ｒs１，２の抵抗値は、通常、線路特性
インピーダンスの１／２の２５Ω程度が選ばれる。ま
た、データ信号ＤＱは、メモリコントローラ３の出力回
路１１から出力され、スタブ抵抗Ｒs１、バス２及びＤ
ＩＭＭ４，５，６への引込線毎に備えたスタブ抵抗Ｒs
２を介して、それぞれＳＤＲＡＭ７，８，９に供給さ
れ、書き込まれる。一方、各ＤＩＭＭから送出されるデ
ータ信号ＤＱは、イネーブル状態（動作状態）のＳＤＲ
ＡＭから出力され、逆の経路を辿り、メモリコントロー
ラ３の入力回路１２に供給される。
クロック信号ＣＬＫが出力され、スタブ抵抗Ｒs１、バ
ス１、ＤＩＭＭ４，５，６への引込線毎に備えたスタブ
抵抗Ｒs２及びＰＬＬ（Phase Locked Loop）付きクロッ
クドライバ１４，１５，１６を介して、それぞれＳＤＲ
ＡＭ７，８，９にクロック信号ＣＬＫが供給される。な
お、スタブ抵抗Ｒs１，２の抵抗値は、通常、線路特性
インピーダンスの１／２の２５Ω程度が選ばれる。ま
た、データ信号ＤＱは、メモリコントローラ３の出力回
路１１から出力され、スタブ抵抗Ｒs１、バス２及びＤ
ＩＭＭ４，５，６への引込線毎に備えたスタブ抵抗Ｒs
２を介して、それぞれＳＤＲＡＭ７，８，９に供給さ
れ、書き込まれる。一方、各ＤＩＭＭから送出されるデ
ータ信号ＤＱは、イネーブル状態（動作状態）のＳＤＲ
ＡＭから出力され、逆の経路を辿り、メモリコントロー
ラ３の入力回路１２に供給される。
【０００５】これらの動作の際、実際に信号を取り込ん
だり、送出するイネーブル状態のＳＤＲＡＭは１個であ
る。バス１，２の両端は、バス伝送線路の特性インピー
ダンスとほぼ等しい終端抵抗Ｒttで終端され、ＶＴＴの
電位を有する終端電源に接続されている。
だり、送出するイネーブル状態のＳＤＲＡＭは１個であ
る。バス１，２の両端は、バス伝送線路の特性インピー
ダンスとほぼ等しい終端抵抗Ｒttで終端され、ＶＴＴの
電位を有する終端電源に接続されている。
【０００６】なお、信号ＣＬＫをクロックドライバを介
さずに直接ＳＤＲＡＭ７，８，９に供給するようにした
例を図８に示す。動作は、図５の場合と同様である。
さずに直接ＳＤＲＡＭ７，８，９に供給するようにした
例を図８に示す。動作は、図５の場合と同様である。
【０００７】
【発明が解決しようとする課題】このように、ＳＳＴＬ
インタフェースを用いることによって回路の高速化が達
成される。しかし、その高速化には限界があり、クロッ
ク信号の周波数を高めるに伴ってデータ信号取り込みの
タイミングマージン（以下単に「マージン」という）が
減少することが避けられない。マージン減少の要因を詳
しく調べた結果、動作速度を上げるに従って負荷変動の
影響を無視することができなくなることを見い出した。
以下にこのことについて説明する。
インタフェースを用いることによって回路の高速化が達
成される。しかし、その高速化には限界があり、クロッ
ク信号の周波数を高めるに伴ってデータ信号取り込みの
タイミングマージン（以下単に「マージン」という）が
減少することが避けられない。マージン減少の要因を詳
しく調べた結果、動作速度を上げるに従って負荷変動の
影響を無視することができなくなることを見い出した。
以下にこのことについて説明する。
【０００８】各ＤＩＭＭ上にクロックドライバを持つ図
５の場合、バス１から見たクロック信号ＣＬＫに与える
負荷は、ＤＩＭＭ毎に常時クロックドライバの１入力容
量分となる。そして、各ＤＩＭＭにおいてクロックドラ
イバから１個乃至４個のＳＤＲＡＭが駆動される。一
方、バス２から見た各ＤＩＭＭのデータ信号負荷は、Ｄ
ＩＭＭ上に搭載するＳＤＲＡＭのデータビット幅（多く
が４，８，１６ビットのいずれかである）や個数によっ
て、ＳＤＲＡＭの１入力容量分乃至４入力容量分程度に
変化する。以下、入力容量を負荷と称し、１入力容量を
負荷１と称することとする。図５は、負荷２の場合を示
している。従って、コントローラ３からＳＤＲＡＭ７，
８，９までの信号ＣＬＫの伝搬遅延時間は、ＳＤＲＡＭ
のデータビット幅や個数によって殆ど変わらないが、信
号ＤＱの伝搬遅延時間は、ＳＤＲＡＭのデータビット幅
や個数によって大きく変わる。このため、ＳＤＲＡＭで
データを取り込むマージンが減少する。そのことについ
て図を用いて詳しく述べる。
５の場合、バス１から見たクロック信号ＣＬＫに与える
負荷は、ＤＩＭＭ毎に常時クロックドライバの１入力容
量分となる。そして、各ＤＩＭＭにおいてクロックドラ
イバから１個乃至４個のＳＤＲＡＭが駆動される。一
方、バス２から見た各ＤＩＭＭのデータ信号負荷は、Ｄ
ＩＭＭ上に搭載するＳＤＲＡＭのデータビット幅（多く
が４，８，１６ビットのいずれかである）や個数によっ
て、ＳＤＲＡＭの１入力容量分乃至４入力容量分程度に
変化する。以下、入力容量を負荷と称し、１入力容量を
負荷１と称することとする。図５は、負荷２の場合を示
している。従って、コントローラ３からＳＤＲＡＭ７，
８，９までの信号ＣＬＫの伝搬遅延時間は、ＳＤＲＡＭ
のデータビット幅や個数によって殆ど変わらないが、信
号ＤＱの伝搬遅延時間は、ＳＤＲＡＭのデータビット幅
や個数によって大きく変わる。このため、ＳＤＲＡＭで
データを取り込むマージンが減少する。そのことについ
て図を用いて詳しく述べる。
【０００９】ＤＩＭＭ上に搭載するＳＤＲＡＭが或るデ
ータビット幅や個数の場合のＳＤＲＡＭの入口における
信号ＤＱと信号ＣＬＫの位相関係を図６に示す。同図
で、セットアップ時間をｔs、ホールド時間をｔhで表
す。図７は、ＤＩＭＭ上に搭載するＳＤＲＡＭのデータ
ビット幅や個数によって、セットアップ時間やホールド
時間がどのように変わるかを示したものである。図７ａ
は、１バンク時（ＤＩＭＭへの各引込線に接続されたＳ
ＤＲＡＭが１個の場合）、即ち、信号ＤＱの負荷が１の
場合で、図７ｂは、４バンク時（ＤＩＭＭへの各引込線
に接続されたＳＤＲＡＭが４個の場合）、即ち、信号Ｄ
Ｑの負荷が４の場合を示している。
ータビット幅や個数の場合のＳＤＲＡＭの入口における
信号ＤＱと信号ＣＬＫの位相関係を図６に示す。同図
で、セットアップ時間をｔs、ホールド時間をｔhで表
す。図７は、ＤＩＭＭ上に搭載するＳＤＲＡＭのデータ
ビット幅や個数によって、セットアップ時間やホールド
時間がどのように変わるかを示したものである。図７ａ
は、１バンク時（ＤＩＭＭへの各引込線に接続されたＳ
ＤＲＡＭが１個の場合）、即ち、信号ＤＱの負荷が１の
場合で、図７ｂは、４バンク時（ＤＩＭＭへの各引込線
に接続されたＳＤＲＡＭが４個の場合）、即ち、信号Ｄ
Ｑの負荷が４の場合を示している。
【００１０】１バンク時にセットアップ時間がｔs１
で、ホールド時間がｔh１であるとすると、４バンク時
には、信号ＤＱが遅れるので、セットアップ時間のｔs
２は、ｔs１より小さくなり、ホールド時間のｔh２は、
ｔh１より大きくなる。従って、１バンクから４バンク
までの構成を考えた場合のデータ取り込みのウインドウ
ｔwはｔs２＋ｔh１となる。この値が、ＳＤＲＡＭの最
小セットアップ時間の仕様値ｔsminと最小ホールド時間
の仕様値ｔhminの和より大きければデータを取り込むこ
とができる。
で、ホールド時間がｔh１であるとすると、４バンク時
には、信号ＤＱが遅れるので、セットアップ時間のｔs
２は、ｔs１より小さくなり、ホールド時間のｔh２は、
ｔh１より大きくなる。従って、１バンクから４バンク
までの構成を考えた場合のデータ取り込みのウインドウ
ｔwはｔs２＋ｔh１となる。この値が、ＳＤＲＡＭの最
小セットアップ時間の仕様値ｔsminと最小ホールド時間
の仕様値ｔhminの和より大きければデータを取り込むこ
とができる。
【００１１】なお、最小セットアップ時間は、クロック
信号に対してデータ信号がそれ以上進んでいればデータ
がラッチされることを表わすもので、逆にそれよりも少
しでも遅れると一つ前（過去）のデータがラッチされて
しまう。また、最小ホールド時間は、クロック信号に対
してデータ信号がそれ以上遅れていればラッチされたデ
ータは変化せず保持されることを表わすもので、逆にそ
れよりも少しでも進むと一つ後ろ（未来）のデータがラ
ッチされてしまう。以上のことから、マージンは、ｔw
−（ｔsmin＋ｔhmin）で表わされる。従って、信号ＤＱ
の遅延時間の変動が大きいとｔwが小さくなり、マージ
ンが減少する。
信号に対してデータ信号がそれ以上進んでいればデータ
がラッチされることを表わすもので、逆にそれよりも少
しでも遅れると一つ前（過去）のデータがラッチされて
しまう。また、最小ホールド時間は、クロック信号に対
してデータ信号がそれ以上遅れていればラッチされたデ
ータは変化せず保持されることを表わすもので、逆にそ
れよりも少しでも進むと一つ後ろ（未来）のデータがラ
ッチされてしまう。以上のことから、マージンは、ｔw
−（ｔsmin＋ｔhmin）で表わされる。従って、信号ＤＱ
の遅延時間の変動が大きいとｔwが小さくなり、マージ
ンが減少する。
【００１２】一方、図８に示したＤＩＭＭ上にクロック
ドライバを持たない場合は、バス１から見た各ＤＩＭＭ
のクロック信号負荷は、ＤＩＭＭ上に搭載するＳＤＲＡ
Ｍのデータビット幅や個数によって、ＳＤＲＡＭの１入
力容量分乃至４入力容量分程度に変化する。図８は、負
荷２の場合を示している。同様に、バス２から見た各Ｄ
ＩＭＭのデータ信号負荷は、ＤＩＭＭ上に搭載するＳＤ
ＲＡＭのデータビット幅や個数によって、ＳＤＲＡＭの
１入力容量分ないし４入力容量分程度に変化する。図８
は、負荷２の場合を示している。従って、コントローラ
３からＳＤＲＡＭ７，８，９までの信号ＣＬＫの伝搬遅
延時間と信号ＤＱの伝搬遅延時間は、共にＳＤＲＡＭの
データビット幅や個数によって大きく変わる。このた
め、ＳＤＲＡＭでデータを取り込むマージンが減少す
る。そのことを次に説明する。
ドライバを持たない場合は、バス１から見た各ＤＩＭＭ
のクロック信号負荷は、ＤＩＭＭ上に搭載するＳＤＲＡ
Ｍのデータビット幅や個数によって、ＳＤＲＡＭの１入
力容量分乃至４入力容量分程度に変化する。図８は、負
荷２の場合を示している。同様に、バス２から見た各Ｄ
ＩＭＭのデータ信号負荷は、ＤＩＭＭ上に搭載するＳＤ
ＲＡＭのデータビット幅や個数によって、ＳＤＲＡＭの
１入力容量分ないし４入力容量分程度に変化する。図８
は、負荷２の場合を示している。従って、コントローラ
３からＳＤＲＡＭ７，８，９までの信号ＣＬＫの伝搬遅
延時間と信号ＤＱの伝搬遅延時間は、共にＳＤＲＡＭの
データビット幅や個数によって大きく変わる。このた
め、ＳＤＲＡＭでデータを取り込むマージンが減少す
る。そのことを次に説明する。
【００１３】図９は、ＤＩＭＭ上に搭載するＳＤＲＡＭ
のデータビット幅や個数により、セットアップ時間やホ
ールド時間がどのように変わるかを示したものである。
図９ａは、信号ＣＬＫの負荷が１で信号ＤＱの負荷が４
の場合であり、図９ｂは、信号ＣＬＫの負荷が４で信号
ＤＱの負荷が１の場合を示している。セットアップ時間
及びホールド時間は、信号ＣＬＫを時間の基準にして示
している。図９ａの場合は、セットアップ時間ｔs１が
小さくなり、図９ｂの場合は、ホールド時間ｔh２が小
さくなる。従って、図９ａから図９ｂまでの構成を考え
た場合のデータ取り込みのウインドウｔwは、ｔs１＋ｔ
h２となる。この値が、ＳＤＲＡＭの最小セットアップ
時間の仕様値ｔsminと最小ホールド時間の仕様値ｔhmin
の和より大きければデータを取り込むことができる。し
かし、図８の場合は、信号ＤＱと信号ＣＬＫの遅延時間
の変動が大きく、従ってウインドウｔwが小さくなり、
マージンが大きく減少する。
のデータビット幅や個数により、セットアップ時間やホ
ールド時間がどのように変わるかを示したものである。
図９ａは、信号ＣＬＫの負荷が１で信号ＤＱの負荷が４
の場合であり、図９ｂは、信号ＣＬＫの負荷が４で信号
ＤＱの負荷が１の場合を示している。セットアップ時間
及びホールド時間は、信号ＣＬＫを時間の基準にして示
している。図９ａの場合は、セットアップ時間ｔs１が
小さくなり、図９ｂの場合は、ホールド時間ｔh２が小
さくなる。従って、図９ａから図９ｂまでの構成を考え
た場合のデータ取り込みのウインドウｔwは、ｔs１＋ｔ
h２となる。この値が、ＳＤＲＡＭの最小セットアップ
時間の仕様値ｔsminと最小ホールド時間の仕様値ｔhmin
の和より大きければデータを取り込むことができる。し
かし、図８の場合は、信号ＤＱと信号ＣＬＫの遅延時間
の変動が大きく、従ってウインドウｔwが小さくなり、
マージンが大きく減少する。
【００１４】遅延時間は、温度、電源、プロセスによっ
てばらつきが生じる。そのため、マージンの減少は、温
度、電源、プロセスに制限を加えるという好ましくない
結果を招く。プロセスの問題は、ＳＤＲＡＭの歩留まり
低下につながる。
てばらつきが生じる。そのため、マージンの減少は、温
度、電源、プロセスに制限を加えるという好ましくない
結果を招く。プロセスの問題は、ＳＤＲＡＭの歩留まり
低下につながる。
【００１５】本発明の目的は、従来技術の前記問題点を
解決し、データ信号負荷及びクロック信号負荷の変動に
伴って起こるマージンの減少を抑えることが可能な新規
の半導体集積回路装置を提供することにある。
解決し、データ信号負荷及びクロック信号負荷の変動に
伴って起こるマージンの減少を抑えることが可能な新規
の半導体集積回路装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の前記課題は、各
ＤＩＭＭへのデータ信号バスの引込み線毎にＦＥＴを用
いたスイッチを設け、イネーブル状態にあるＳＤＲＡＭ
を含んでいるＤＩＭＭの当該ＦＥＴスイッチをオン状態
にし、他のＤＩＭＭのＦＥＴスイッチをオフ状態にする
ことによって効果的に解決することができる。この場
合、ＦＥＴスイッチのオン抵抗の値は、スタブ抵抗の値
に設定される。更に、ＦＥＴスイッチのオンオフの制御
がメモリコントローラからの書込／読出コマンドによっ
て行なわれるよう、メモリコントローラの書込／読出コ
マンドに基づく制御信号がＦＥＴスイッチに供給され
る。このような手段を採用することによって、イネーブ
ル状態のＳＤＲＡＭを含まないＤＩＭＭがデータ信号バ
スから切離され、それによって負荷が軽くなる。そのた
め、データ信号負荷が重い場合、データ信号の遅れを少
なくすることができる。それによって、広いマージンを
確保することが可能となる。
ＤＩＭＭへのデータ信号バスの引込み線毎にＦＥＴを用
いたスイッチを設け、イネーブル状態にあるＳＤＲＡＭ
を含んでいるＤＩＭＭの当該ＦＥＴスイッチをオン状態
にし、他のＤＩＭＭのＦＥＴスイッチをオフ状態にする
ことによって効果的に解決することができる。この場
合、ＦＥＴスイッチのオン抵抗の値は、スタブ抵抗の値
に設定される。更に、ＦＥＴスイッチのオンオフの制御
がメモリコントローラからの書込／読出コマンドによっ
て行なわれるよう、メモリコントローラの書込／読出コ
マンドに基づく制御信号がＦＥＴスイッチに供給され
る。このような手段を採用することによって、イネーブ
ル状態のＳＤＲＡＭを含まないＤＩＭＭがデータ信号バ
スから切離され、それによって負荷が軽くなる。そのた
め、データ信号負荷が重い場合、データ信号の遅れを少
なくすることができる。それによって、広いマージンを
確保することが可能となる。
【００１７】本発明の前記課題は、別に、クロック信号
を供給するバス信号伝送線のメモリコントローラ側に配
置したスタブ抵抗に並列に微分回路を接続することによ
って効果的に解決することができる。クロック信号負荷
が重い場合、クロック信号の遅れが少なくなり、従っ
て、広いマージンを確保することが可能となる。
を供給するバス信号伝送線のメモリコントローラ側に配
置したスタブ抵抗に並列に微分回路を接続することによ
って効果的に解決することができる。クロック信号負荷
が重い場合、クロック信号の遅れが少なくなり、従っ
て、広いマージンを確保することが可能となる。
【００１８】本発明の前記課題は、更に別に、クロック
信号を供給するバス信号伝送線の各ＤＩＭＭへの引込線
毎に配置したスタブ抵抗の抵抗値をバス信号伝送線の特
性インピーダンスの１／２乃至１／７の間の値に設定す
ることによって効果的に解決することができる。当該抵
抗値を特性インピーダンスの１／２に設定する通常の場
合に比べて、時定数が小さくなり、クロック信号負荷が
重い場合、クロック信号の遅れを少なくすることができ
る。それによって、広いマージンを確保することが可能
となる。
信号を供給するバス信号伝送線の各ＤＩＭＭへの引込線
毎に配置したスタブ抵抗の抵抗値をバス信号伝送線の特
性インピーダンスの１／２乃至１／７の間の値に設定す
ることによって効果的に解決することができる。当該抵
抗値を特性インピーダンスの１／２に設定する通常の場
合に比べて、時定数が小さくなり、クロック信号負荷が
重い場合、クロック信号の遅れを少なくすることができ
る。それによって、広いマージンを確保することが可能
となる。
【００１９】本発明の前記課題は、更にその他別に、ク
ロック信号を供給するバス信号伝送線のメモリコントロ
ーラ側に配置したスタブ抵抗の抵抗値をバス信号伝送線
の特性インピーダンスの１／２乃至等倍の間に設定する
ことによって効果的に解決することができる。当該抵抗
値を特性インピーダンスの１／２に設定する通常の場合
に比べて、クロック信号の振幅が小さくなり、クロック
信号負荷が重い場合、クロック信号が高速化される。そ
れによって、広いマージンを確保することが可能とな
る。
ロック信号を供給するバス信号伝送線のメモリコントロ
ーラ側に配置したスタブ抵抗の抵抗値をバス信号伝送線
の特性インピーダンスの１／２乃至等倍の間に設定する
ことによって効果的に解決することができる。当該抵抗
値を特性インピーダンスの１／２に設定する通常の場合
に比べて、クロック信号の振幅が小さくなり、クロック
信号負荷が重い場合、クロック信号が高速化される。そ
れによって、広いマージンを確保することが可能とな
る。
【００２０】
【発明の実施の形態】以下、本発明に係る半導体集積回
路装置の実施の形態を図面に示した幾つかの実施例を参
照して説明する。なお、図１〜図９における同一の記号
は、同一物又は類似物を表示するものとする。
路装置の実施の形態を図面に示した幾つかの実施例を参
照して説明する。なお、図１〜図９における同一の記号
は、同一物又は類似物を表示するものとする。
【００２１】
【実施例】＜実施例１＞図１において、１７〜１９は、
データ信号ＤＱのバス２の各ＤＩＭＭへの引込線毎に設
けたＦＥＴを用いるスイッチを示す。その他の構造は、
図５に示した構造と基本的に同一である。各ＦＥＴスイ
ッチは、そのオン抵抗がスタブ抵抗（抵抗値がバス線路
の特性インピーダンスの１／２程度）と同じ値となるよ
う素子構造を設定した。更に、各ＦＥＴスイッチのオ
ン、オフがコントローラ３からの書込／読出コマンドに
よって制御されるよう、書込／読出コマンドに基づく制
御信号Ｘ0及びＸ0*（記号*は否定を意味する。以下同
じ）、Ｘ1及びＸ1*、Ｘn及びＸn*をそれぞれスイッチ１
７，１８，１９のＦＥＴゲートに与えた。
データ信号ＤＱのバス２の各ＤＩＭＭへの引込線毎に設
けたＦＥＴを用いるスイッチを示す。その他の構造は、
図５に示した構造と基本的に同一である。各ＦＥＴスイ
ッチは、そのオン抵抗がスタブ抵抗（抵抗値がバス線路
の特性インピーダンスの１／２程度）と同じ値となるよ
う素子構造を設定した。更に、各ＦＥＴスイッチのオ
ン、オフがコントローラ３からの書込／読出コマンドに
よって制御されるよう、書込／読出コマンドに基づく制
御信号Ｘ0及びＸ0*（記号*は否定を意味する。以下同
じ）、Ｘ1及びＸ1*、Ｘn及びＸn*をそれぞれスイッチ１
７，１８，１９のＦＥＴゲートに与えた。
【００２２】以上の構造の本実施例において、図１は、
＃１のＤＩＭＭ５上のＳＤＲＡＭ８の一つがイネーブル
状態の場合を示している。本発明により、ＦＥＴスイッ
チ１７〜１９は、ＤＩＭＭにイネーブル状態のＳＤＲＡ
Ｍがある場合にのみオン状態になる。従って、本実施例
の場合、＃１ＤＩＭＭ５上のＦＥＴスイッチ１８のみが
オンで、他のＦＥＴスイッチ１７，１９はオフである。
それによって、＃１ＤＩＭＭ５以外のＳＤＲＡＭ７，９
は、バス２から切り離され、信号ＤＱの負荷が軽くな
る。
＃１のＤＩＭＭ５上のＳＤＲＡＭ８の一つがイネーブル
状態の場合を示している。本発明により、ＦＥＴスイッ
チ１７〜１９は、ＤＩＭＭにイネーブル状態のＳＤＲＡ
Ｍがある場合にのみオン状態になる。従って、本実施例
の場合、＃１ＤＩＭＭ５上のＦＥＴスイッチ１８のみが
オンで、他のＦＥＴスイッチ１７，１９はオフである。
それによって、＃１ＤＩＭＭ５以外のＳＤＲＡＭ７，９
は、バス２から切り離され、信号ＤＱの負荷が軽くな
る。
【００２３】図１は、ＳＤＲＡＭ８による負荷が２の場
合を示しているが、ＳＤＲＡＭ８による負荷を１から４
まで変えてもコントローラ３からＳＤＲＡＭ８までのデ
ータ信号ＤＱの遅延時間の変化が少ないことが観測され
た。これは、データ信号ＤＱの負荷が軽くなることによ
って得られる効果である。一方、バス１から見た各ＤＩ
ＭＭにおけるクロック信号ＣＬＫの負荷は、常にＣＬＫ
ドライバの１入力容量分で変わらないので、信号ＣＬＫ
の遅延変動は起こらない。以上から、本発明により、図
７に示したようなウインドウｔwの大幅な縮小が緩和さ
れ、広いマージンを確保することが可能となる。
合を示しているが、ＳＤＲＡＭ８による負荷を１から４
まで変えてもコントローラ３からＳＤＲＡＭ８までのデ
ータ信号ＤＱの遅延時間の変化が少ないことが観測され
た。これは、データ信号ＤＱの負荷が軽くなることによ
って得られる効果である。一方、バス１から見た各ＤＩ
ＭＭにおけるクロック信号ＣＬＫの負荷は、常にＣＬＫ
ドライバの１入力容量分で変わらないので、信号ＣＬＫ
の遅延変動は起こらない。以上から、本発明により、図
７に示したようなウインドウｔwの大幅な縮小が緩和さ
れ、広いマージンを確保することが可能となる。
【００２４】＜実施例２＞本発明の第２の実施例を図２
に示す。同図において、２０は、バス１のコントローラ
３側のスタブ抵抗Ｒs１に並列に接続した微分回路であ
る。その他の構造は、図８に示した構造と基本的に同一
である。微分回路２０は、容量Ｃdと抵抗Ｒdを用いて形
成した。また、図２は、各ＤＩＭＭで、データ信号ＤＱ
の負荷が１で、クロック信号ＣＬＫの負荷が４の場合を
示している。
に示す。同図において、２０は、バス１のコントローラ
３側のスタブ抵抗Ｒs１に並列に接続した微分回路であ
る。その他の構造は、図８に示した構造と基本的に同一
である。微分回路２０は、容量Ｃdと抵抗Ｒdを用いて形
成した。また、図２は、各ＤＩＭＭで、データ信号ＤＱ
の負荷が１で、クロック信号ＣＬＫの負荷が４の場合を
示している。
【００２５】本実施例においては、微分回路２０によ
り、微分信号がクロック信号ＣＬＫに重畳される。従っ
て、本実施例の場合のように、クロック信号負荷が４と
重くなる場合でも、微分信号の重畳によって、信号ＣＬ
Ｋの遅延が抑えられる。以上から、本発明により、図９
に示したようなウインドウｔwの縮小が緩和され、広い
マージンを確保することが可能となる。
り、微分信号がクロック信号ＣＬＫに重畳される。従っ
て、本実施例の場合のように、クロック信号負荷が４と
重くなる場合でも、微分信号の重畳によって、信号ＣＬ
Ｋの遅延が抑えられる。以上から、本発明により、図９
に示したようなウインドウｔwの縮小が緩和され、広い
マージンを確保することが可能となる。
【００２６】なお、データ信号ＤＱの負荷が重くなる場
合には、データ書込時に上記のクロック信号ＣＬＫの場
合と同様に、バス２のスタブ抵抗Ｒs１に微分回路２０
を接続する。これによって信号ＤＱの遅延を抑えること
ができ、広いマージンを確保することが可能になる。こ
の場合の微分回路２０は、具体的には、コントローラ３
からの書込コマンドに基づく制御信号によってデータ書
込時にのみ閉じるスイッチ回路を介して接続される。
合には、データ書込時に上記のクロック信号ＣＬＫの場
合と同様に、バス２のスタブ抵抗Ｒs１に微分回路２０
を接続する。これによって信号ＤＱの遅延を抑えること
ができ、広いマージンを確保することが可能になる。こ
の場合の微分回路２０は、具体的には、コントローラ３
からの書込コマンドに基づく制御信号によってデータ書
込時にのみ閉じるスイッチ回路を介して接続される。
【００２７】＜実施例３＞本発明の第３の実施例を図３
に示す。同図において、Ｒs２０，Ｒs２１，Ｒs２ｎ
は、クロック信号ＣＬＫの経路のＤＩＭＭ上に設けた各
スタブ抵抗Ｒs２に付加抵抗を並列に接続して形成され
る新たなスタブ抵抗を示す。その他の構造は図８に示し
た構造と基本的に同一である。新たなスタブ抵抗Ｒs２
０，Ｒs２１，Ｒs２ｎは、いずれも抵抗値が元のスタブ
抵抗(２５Ω程度）よりも低い。なお、図３は、各ＤＩ
ＭＭにおいて、データ信号ＤＱの負荷が１でクロック信
号ＣＬＫの負荷が４の場合を示している。
に示す。同図において、Ｒs２０，Ｒs２１，Ｒs２ｎ
は、クロック信号ＣＬＫの経路のＤＩＭＭ上に設けた各
スタブ抵抗Ｒs２に付加抵抗を並列に接続して形成され
る新たなスタブ抵抗を示す。その他の構造は図８に示し
た構造と基本的に同一である。新たなスタブ抵抗Ｒs２
０，Ｒs２１，Ｒs２ｎは、いずれも抵抗値が元のスタブ
抵抗(２５Ω程度）よりも低い。なお、図３は、各ＤＩ
ＭＭにおいて、データ信号ＤＱの負荷が１でクロック信
号ＣＬＫの負荷が４の場合を示している。
【００２８】本実施例においては、抵抗値を下げたスタ
ブ抵抗Ｒs２０，Ｒs２１，Ｒs２ｎにより、バス１の各
ＤＩＭＭ側の時定数が小さくなる。従って、本実施例の
場合のように、クロック信号負荷が４と重くなる場合で
も、時定数の低減によって、信号ＣＬＫの遅延が抑えら
れる。以上から、本発明により、図９に示したようなウ
インドウｔwの縮小が緩和され、広いマージンを確保す
ることが可能となる。
ブ抵抗Ｒs２０，Ｒs２１，Ｒs２ｎにより、バス１の各
ＤＩＭＭ側の時定数が小さくなる。従って、本実施例の
場合のように、クロック信号負荷が４と重くなる場合で
も、時定数の低減によって、信号ＣＬＫの遅延が抑えら
れる。以上から、本発明により、図９に示したようなウ
インドウｔwの縮小が緩和され、広いマージンを確保す
ることが可能となる。
【００２９】ここで、スタブ抵抗Ｒs２０，Ｒs２１，Ｒ
s２ｎの値は、シミュレーションの結果、特性インピー
ダンスの１／７位程度が良いことが判明した。これ以下
では反射波が多くなって波形が乱れ、効果が得られなく
なる。
s２ｎの値は、シミュレーションの結果、特性インピー
ダンスの１／７位程度が良いことが判明した。これ以下
では反射波が多くなって波形が乱れ、効果が得られなく
なる。
【００３０】なお、データ信号ＤＱの負荷が重くなる場
合には、データ書込時に上記のクロック信号ＣＬＫの場
合と同様に、信号ＤＱの経路のＤＩＭＭ上に設けたスタ
ブ抵抗Ｒs２に並列に付加抵抗を接続して、その抵抗値
を下げる。これによって信号ＤＱの遅延を抑えることが
でき、広いマージンを確保することが可能となる。この
場合の付加抵抗は、具体的には、コントローラ３からの
書込コマンドに基づく制御信号によってデータ書込時に
のみ閉じるスイッチ回路を介して接続される。
合には、データ書込時に上記のクロック信号ＣＬＫの場
合と同様に、信号ＤＱの経路のＤＩＭＭ上に設けたスタ
ブ抵抗Ｒs２に並列に付加抵抗を接続して、その抵抗値
を下げる。これによって信号ＤＱの遅延を抑えることが
でき、広いマージンを確保することが可能となる。この
場合の付加抵抗は、具体的には、コントローラ３からの
書込コマンドに基づく制御信号によってデータ書込時に
のみ閉じるスイッチ回路を介して接続される。
【００３１】＜実施例４＞本発明の第４の実施例を図４
に示す。同図において、Ｒcs１は、バス１のコントロー
ラ３側の通常のスタブ抵抗Ｒs１（２５Ω程度）よりも
値を大きくしたスタブ抵抗である。その他の構造は、図
８に示した構造と基本的に同一である。なお、図４は、
各ＤＩＭＭにおいて、データ信号ＤＱの負荷が１で、ク
ロック信号ＣＬＫの負荷が４の場合を示している。
に示す。同図において、Ｒcs１は、バス１のコントロー
ラ３側の通常のスタブ抵抗Ｒs１（２５Ω程度）よりも
値を大きくしたスタブ抵抗である。その他の構造は、図
８に示した構造と基本的に同一である。なお、図４は、
各ＤＩＭＭにおいて、データ信号ＤＱの負荷が１で、ク
ロック信号ＣＬＫの負荷が４の場合を示している。
【００３２】本実施例においては、抵抗値を大きくする
ことによってバス１の時定数が大きくなり、更に信号振
幅が下がる。時定数増加によって信号ＣＬＫの遅延が大
きくなるが、信号振幅低下によって信号ＣＬＫが高速化
する。シミュレーションの結果、後者の効果の方が大き
く、クロック信号負荷が１から４まで変わってもコント
ローラ３から各ＳＤＲＡＭまでの信号ＣＬＫの遅延時間
の変化が少ないことが判明した。以上から、本発明によ
り、図９に示したようなウインドウｔwの縮小が緩和さ
れ、広いマージンを確保することが可能となる。
ことによってバス１の時定数が大きくなり、更に信号振
幅が下がる。時定数増加によって信号ＣＬＫの遅延が大
きくなるが、信号振幅低下によって信号ＣＬＫが高速化
する。シミュレーションの結果、後者の効果の方が大き
く、クロック信号負荷が１から４まで変わってもコント
ローラ３から各ＳＤＲＡＭまでの信号ＣＬＫの遅延時間
の変化が少ないことが判明した。以上から、本発明によ
り、図９に示したようなウインドウｔwの縮小が緩和さ
れ、広いマージンを確保することが可能となる。
【００３３】ここで、スタブ抵抗Ｒcs１の上限は、シミ
ュレーションの結果、特性インピーダンス（５０Ω）程
度であった。これ以上では、信号振幅低下が著しくなる
と共に時定数上昇の影響も無視することができなくな
り、効果が得られなくなる。
ュレーションの結果、特性インピーダンス（５０Ω）程
度であった。これ以上では、信号振幅低下が著しくなる
と共に時定数上昇の影響も無視することができなくな
り、効果が得られなくなる。
【００３４】なお、データ信号ＤＱの負荷が重くなる場
合には、データ書込時にクロック信号ＣＬＫの場合と同
様、信号ＤＱのバス２のコントローラ３側のスタブ抵抗
Ｒs１の値を大きくする。これによって信号ＤＱの遅延
を抑えることが可能になる。この場合、スタブ抵抗Ｒs
１の値を大きくするために、例えば通常の値のスタブ抵
抗に直列に付加抵抗を接続するが、この付加抵抗に並列
に、コントローラ３からの書込コマンドに基づく制御信
号によってデータ書込時にのみ開放になるスイッチ回路
を接続する。
合には、データ書込時にクロック信号ＣＬＫの場合と同
様、信号ＤＱのバス２のコントローラ３側のスタブ抵抗
Ｒs１の値を大きくする。これによって信号ＤＱの遅延
を抑えることが可能になる。この場合、スタブ抵抗Ｒs
１の値を大きくするために、例えば通常の値のスタブ抵
抗に直列に付加抵抗を接続するが、この付加抵抗に並列
に、コントローラ３からの書込コマンドに基づく制御信
号によってデータ書込時にのみ開放になるスイッチ回路
を接続する。
【００３５】また、クロック信号ＣＬＫの負荷が重い場
合、データ書込時に逆に信号ＤＱのバス２のスタブ抵抗
Ｒs１の値を小さくすることによって信号ＤＱの振幅を
大きくし、信号ＤＱを低速化することも可能である。信
号ＣＬＫとデータ信号ＤＱの間の相対的な遅延差を小さ
くすることによって広いマージンを確保することが可能
となる。この場合、スタブ抵抗Ｒs１の値を小さくする
ために、例えば通常の値のスタブ抵抗に並列に付加抵抗
を接続するが、この付加抵抗は、コントローラ３からの
書込コマンドに基づく制御信号によってデータ書込時に
のみ閉じるスイッチ回路を介して接続される。
合、データ書込時に逆に信号ＤＱのバス２のスタブ抵抗
Ｒs１の値を小さくすることによって信号ＤＱの振幅を
大きくし、信号ＤＱを低速化することも可能である。信
号ＣＬＫとデータ信号ＤＱの間の相対的な遅延差を小さ
くすることによって広いマージンを確保することが可能
となる。この場合、スタブ抵抗Ｒs１の値を小さくする
ために、例えば通常の値のスタブ抵抗に並列に付加抵抗
を接続するが、この付加抵抗は、コントローラ３からの
書込コマンドに基づく制御信号によってデータ書込時に
のみ閉じるスイッチ回路を介して接続される。
【００３６】
【発明の効果】本発明によれば、ＳＳＴＬバス構成にお
いて、データ信号及びクロック信号の負荷が重くなる場
合に、データ信号及びクロック信号の遅れを少なくする
ことが可能となり、データ信号取り込みの動作マージン
の大きい高速の半導体集積回路装置を提供することがで
きる。
いて、データ信号及びクロック信号の負荷が重くなる場
合に、データ信号及びクロック信号の遅れを少なくする
ことが可能となり、データ信号取り込みの動作マージン
の大きい高速の半導体集積回路装置を提供することがで
きる。
【図１】本発明に係る半導体集積回路装置の第１の実施
例を説明するための回路ブロック図。
例を説明するための回路ブロック図。
【図２】本発明の第２の実施例を説明するための回路ブ
ロック図。
ロック図。
【図３】本発明の第３の実施例を説明するための回路ブ
ロック図。
ロック図。
【図４】本発明の第４の実施例を説明するための回路ブ
ロック図。
ロック図。
【図５】従来の半導体集積回路装置の１例を説明するた
めの回路ブロック図。
めの回路ブロック図。
【図６】半導体集積回路装置におけるセッアップ時間と
ホールド時間を説明するための波形図。
ホールド時間を説明するための波形図。
【図７】図５の装置のデータ信号取り込みのウインドウ
を説明するための波形図。
を説明するための波形図。
【図８】従来の半導体集積回路装置の別の例を説明する
ための回路ブロック図。
ための回路ブロック図。
【図９】図８の装置のデータ信号取り込みのウインドウ
を説明するための波形図。
を説明するための波形図。
１…クロック信号のバス、２…データ信号のバス、３…
メモリコントローラ、４，５，６…ＤＩＭＭ、７，８，
９…ＳＤＲＡＭ、１４，１５，１６…クロックドライ
バ、１７，１８，１９…ＦＥＴスイッチ、２０…微分回
路、Ｒs１，Ｒcs１…メモリコントローラ側のスタブ抵
抗、Ｒs２，Ｒs２０，Ｒs２１，Ｒs２ｎ…ＤＩＭＭ上の
スタブ抵抗。
メモリコントローラ、４，５，６…ＤＩＭＭ、７，８，
９…ＳＤＲＡＭ、１４，１５，１６…クロックドライ
バ、１７，１８，１９…ＦＥＴスイッチ、２０…微分回
路、Ｒs１，Ｒcs１…メモリコントローラ側のスタブ抵
抗、Ｒs２，Ｒs２０，Ｒs２１，Ｒs２ｎ…ＤＩＭＭ上の
スタブ抵抗。
Claims (7)
- 【請求項１】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 電界効果トランジスタ（以下「ＦＥＴ」という）によっ
て構成されたスイッチがデータ信号を授受するバス信号
伝送線の各ＤＩＭＭへの引込線毎に配置されており、当
該ＦＥＴスイッチは、オン状態のときの抵抗値がバス信
号伝送線の特性インピーダンスの１／２に合わせて設定
されており、イネーブル状態のＳＤＲＡＭを有するＤＩ
ＭＭに配置したＦＥＴスイッチがオン状態になり、他の
ＤＩＭＭに配置したＦＥＴスイッチがオフ状態になるよ
うにメモリコントローラの書込／読出コマンドに基づく
制御信号がＦＥＴスイッチに供給されていることを特徴
とする半導体集積回路装置。 - 【請求項２】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 クロック信号を供給するバス信号伝送線のメモリコント
ローラ側に配置したスタブ抵抗は、並列に微分回路が接
続されていることを特徴とする半導体集積回路装置。 - 【請求項３】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 クロック信号を供給するバス信号伝送線の各ＤＩＭＭへ
の引込線毎に配置したスタブ抵抗は、抵抗値がバス信号
伝送線の特性インピーダンスの１／２乃至１／７の間の
値に設定されていることを特徴とする半導体集積回路装
置。 - 【請求項４】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 クロック信号を供給するバス信号伝送線のメモリコント
ローラ側に配置したスタブ抵抗は、抵抗値がバス信号伝
送線の特性インピーダンスの１／２乃至等倍の間に設定
されていることを特徴とする半導体集積回路装置。 - 【請求項５】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 データ信号を授受するバス信号伝送線のメモリコントロ
ーラ側に配置したスタブ抵抗は、メモリコントローラか
らの書込コマンドに基づく制御信号によってデータ書込
時にのみ閉じるスイッチ回路を介して微分回路が並列に
接続されていることを特徴とする半導体集積回路装置。 - 【請求項６】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 データ信号を授受するバス信号伝送線の各ＤＩＭＭへの
引込線毎に配置したスタブ抵抗は、データ書込時に抵抗
値がバス信号伝送線の特性インピーダンスの１／２乃至
１／７の間の値になるように、メモリコントローラから
の書込コマンドに基づく制御信号によってデータ書込時
にのみ閉じるスイッチ回路を介して付加抵抗が並列に接
続されていることを特徴とする半導体集積回路装置。 - 【請求項７】 クロック同期によって動作するシンクロ
ナス・ダイナミックランダムアクセスメモリ（以下「Ｓ
ＤＲＡＭ］という）を搭載したデュアルインライン・メ
モリモデュール（以下「ＤＩＭＭ」という）と、ＳＤＲ
ＡＭの動作を制御するメモリコントローラと、ＳＤＲＡ
Ｍとメモリコントローラの間でデータ信号を授受しかつ
クロック信号を供給するためのＳＳＴＬ(Stub Series T
erminatedLogic）インタフェースを持つバス信号伝送線
とを備えた半導体集積回路装置において、 データ信号を授受する供給するバス信号伝送線のメモリ
コントローラ側に配置したスタブ抵抗は、データ書込時
に抵抗値がバス信号伝送線の特性インピーダンスの１／
２乃至等倍の間になるよう、メモリコントローラからの
書込コマンドに基づく制御信号によってデータ書込時に
のみ開放になるスイッチ回路を並列に接続した付加抵抗
が直列に接続されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308201A JPH11144459A (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308201A JPH11144459A (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144459A true JPH11144459A (ja) | 1999-05-28 |
Family
ID=17978143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308201A Pending JPH11144459A (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11144459A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466496B2 (en) | 1999-12-03 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for data transmission distance measurement and memory processing system with the same |
| KR100471162B1 (ko) * | 2002-02-27 | 2005-03-08 | 삼성전자주식회사 | 고속 메모리 시스템 |
| KR100505496B1 (ko) * | 2000-12-04 | 2005-07-29 | 인터내셔널 비지네스 머신즈 코포레이션 | 메모리 모듈, 메모리 어셈블리, 메모리 서브시스템 및메모리 시스템 |
| JP2007081821A (ja) * | 2005-09-14 | 2007-03-29 | Toshiba Corp | 伝送線路装置とその終端処理方法 |
| JP2011050030A (ja) * | 2009-08-28 | 2011-03-10 | Nel Frequency Controls Inc | 同期化結晶発振器ベースのクロックを採用するシステム |
| US8559241B2 (en) | 2010-07-19 | 2013-10-15 | Samsung Electronics Co., Ltd. | Data receiver, semiconductor device and memory device including the same |
| CN103425069A (zh) * | 2013-08-15 | 2013-12-04 | 上海固泰科技有限公司 | 基于can总线的多设备同步方法 |
-
1997
- 1997-11-11 JP JP9308201A patent/JPH11144459A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466496B2 (en) | 1999-12-03 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for data transmission distance measurement and memory processing system with the same |
| KR100505496B1 (ko) * | 2000-12-04 | 2005-07-29 | 인터내셔널 비지네스 머신즈 코포레이션 | 메모리 모듈, 메모리 어셈블리, 메모리 서브시스템 및메모리 시스템 |
| KR100471162B1 (ko) * | 2002-02-27 | 2005-03-08 | 삼성전자주식회사 | 고속 메모리 시스템 |
| JP2007081821A (ja) * | 2005-09-14 | 2007-03-29 | Toshiba Corp | 伝送線路装置とその終端処理方法 |
| JP2011050030A (ja) * | 2009-08-28 | 2011-03-10 | Nel Frequency Controls Inc | 同期化結晶発振器ベースのクロックを採用するシステム |
| US8559241B2 (en) | 2010-07-19 | 2013-10-15 | Samsung Electronics Co., Ltd. | Data receiver, semiconductor device and memory device including the same |
| CN103425069A (zh) * | 2013-08-15 | 2013-12-04 | 上海固泰科技有限公司 | 基于can总线的多设备同步方法 |
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Legal Events
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| A02 | Decision of refusal |
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