JP2004355667A - 半導体装置 - Google Patents
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Abstract
【課題】ＤＤＲ ＳＤＲＡＭ のデータ取込み部の配線領域を増加させずに、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減を図る。
【解決手段】外部から入力されるストローブ信号に対してセットアップ時間とホールド時間を持った複数のデータ信号を同時にデータラッチ回路１０３ に取り込むデータ取込み部を備えたＤＤＲ ＳＤＲＡＭ において、ストローブ信号の入力レシーバ１１２ と各データ信号の入力レシーバ１０２ との物理的な中点にそれぞれに対応するデータラッチ回路を配置するフロアプランによって、入力レシーバからデータラッチ回路までにおけるデータ信号とストローブ信号の物理的な配線長を揃え、外部から与えられたセットアップ時間とホールド時間のバランスをデータラッチ回路で保持する。
【選択図】 図１
【解決手段】外部から入力されるストローブ信号に対してセットアップ時間とホールド時間を持った複数のデータ信号を同時にデータラッチ回路１０３ に取り込むデータ取込み部を備えたＤＤＲ ＳＤＲＡＭ において、ストローブ信号の入力レシーバ１１２ と各データ信号の入力レシーバ１０２ との物理的な中点にそれぞれに対応するデータラッチ回路を配置するフロアプランによって、入力レシーバからデータラッチ回路までにおけるデータ信号とストローブ信号の物理的な配線長を揃え、外部から与えられたセットアップ時間とホールド時間のバランスをデータラッチ回路で保持する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にクロック同期型半導体装置において外部から入力されるストローブ信号によって外部から与えられる複数の入力信号を同時にラッチする回路に関するもので、例えば同期型半導体メモリに使用されるものである。
【０００２】
【従来の技術】
近年の半導体記憶装置は、同期型ダイナミックメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；ＳＤＲＡＭ）からダブルデータレイト（ＤＤＲ）ＳＤＲＡＭへの進化に見られるように、世代が代わる毎にクロック周波数が益々高まっており、一方では、外部から入力される入力信号（コマンドやアドレス信号、データ信号など）のクロックに対するセットアップ時間やホールド時間が短縮される傾向にある。
【０００３】
図４は、ＤＤＲ ＳＤＲＡＭ のコマンド、アドレスとデータの取込みタイミングの一例を記述したタイミング波形図である。
【０００４】
ＤＤＲ ＳＤＲＡＭ においては、コマンドＣｏｍｍａｎｄ とアドレスＡｄｄｒｅｓｓ はクロックＶＣＬＫの立ち上がりエッジだけで取込まれるが、データＤＱはＶＣＬＫと同相に入力されるデータストローブ信号ＤＱＳ の立ち上がりと立下りの両方のエッジを使って内部に取込まれるＤＤＲ 方式を採用している。このため、セットアップとホールド時間のタイミング仕様は、通常はコマンドやアドレスに対してデータの方が厳しくなっている。タイミング仕様の一具体例として、ＶＣＬＫのサイクルタイムｔＣＫ が７．５ ナノ秒で、アドレスやコマンドのセットアップ時間ｔＳＥＴとホールド時間ｔＨＯＬＤ は共に０．９ ナノ秒であるのに対して、書込みデータＤＱのセットアップ時間ｔＤＳ とホールド時問ｔＤＨ は共に０．５ ナノ秒である。
【０００５】
図５は、ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路構成の一例を示す。
【０００６】
このデータ取込み部において、１１１ はチップ外部から入力されるデータストローブ信号ＤＱＳ を受けるボンディングパッド、１１２ は上記パッド１１１ の近傍に配置され、それを経由した入力を受け、チップ内部で使用するＣＭＯＳレベルに変換するＤＱＳ 入力レシーバである。１０１ はチップ外部から同時に入力される複数ビットの書込みデータＤＱ＜Ｏ＞ 〜ＤＱ＜ｎ＞ を受けるｎ＋１ 個のボンディングパッド、１０２ は上記各パッド１０１ の近傍に配置され、それを経由した入力をＣＭＯＳレベルに変換するｎ＋１ 個のＤＱ入力レシーバである。
【０００７】
ｎ＋１ 個のデータラッチ回路１０３ は、それぞれ対応して前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ および前記ＤＱＳ 入カレシーバ１１２ の出力ＤＱＳＩＮ およびデータ転送タイミング制御回路１０４ の出力ＤＸＦＲが入力し、ＤＱＳＩＮ の立上がりエッジと立下りエッジでＤＱＩＮ＜０：ｎ＞ を取り込み、内部書込みデータバスへ書込みデータＷＤ＜０：ｎ＞ を転送する。この書込みデータＷＤ＜０：ｎ＞ を転送するタイミングは、データ転送タイミング制御回路１０４ により制御される。
【０００８】
図６は、図５の回路における動作波形の一例を示す。
【０００９】
ＤＤＲ ＳＤＲＡＭ の仕様では、ＶＣＬＫに同期した書込みコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ） を受け取った後、次のサイクル以降、ＶＣＬＫに同期してデータストローブ信号ＤＱＳ が同相にトグルを開始し、このＤＱＳ の立上がり、立下りエッジに対してそれぞれセットアップ時間ｔＤＳ とホールド時問ｔＤＨ を持って書込みデータＤＱ＜０：ｎ＞ が入力される。
【００１０】
この時、入力された信号ＤＱＳ は、入力レシーバ（図５中１１２ ）によってＣＭＯＳレベルに変換されると同時に、遅延時間ｔＤＱＳ＿ｄｅｌａｙ後にＤＱＳＩＮ として出力される。一方、書込みデータＤＱ＜０：ｎ＞ も、入力レシーバ（図５中１０２ ）によってレベル変換されると同時に遅延時間ｔＤＱ＿ｄｅｌａｙ 後にＤＱＩＮ＜０：ｎ＞ として出力される。
【００１１】
上記した各入力レシーバの出力はデータラッチ回路（図５中１０３ ）に入力され、ＤＱＩＮ＜０：ｎ＞ の例えば最初のデータ“ａ”は、ＤＱＳＩＮ の最初の立上がりエッジでラッチされ、ＤＱＳＩＮ の最初の立下りエッジに同期して発生されるデータ転送信号ＤＸＦＲによって内部書込みデータバスＷＤ＜０：ｎ＞ に転送される。
【００１２】
図７は、例えば８ ビット入出力の２５６Ｍビット ＤＤＲ ＳＤＲＡＭの実際のパッケージ（６６ｐｉｎ ＴＳＯＰ Ｐａｃｋａｇｅ）およびピンアサインの一例を示す平面図である。
【００１３】
図７から分かるように、破線丸で囲んだＤＱ＜０＞ 〜ＤＱ＜７＞ ピン（８ 本のＤＱピン）はパッケージの左半分に配置されており、破線四角で囲んだＤＱＳ ピンは中央付近に配置されている。したがって、パッケージ内部に封入されたチップにおいても、ＤＱピンからの配線が接続されるＤＱボンディングパッド（図示せず）は、チップのパッド配列部における左半分に配置され、ＤＱＳ ピンからの配線が接続されるＤＱＳボンディングパッドは、チップのパッド配列部における中央付近に配置されているのが普通である。ここでは、チップの中央部に入力端子等のパッド群が配列されているセンターパッドレイアウト構成のチップを用いる場合を示している。
【００１４】
図８は、図５に示したデータ取込み部の各回路を配置したレイアウトフロアプランの一例を示す。ここで、図５中と同一部分には同一符号を付しており、各構成要素は、図７に示したピン配置に対応してチップ上に配置されている。
【００１５】
図８において、チップの左半分（Ｌｅｆｔ Ｈａｌｆ ｏｆ ｃｈｉｐ） には、複数個のＤＱ＜ｏ：ｎ＞ボンディングパッド１０１ と、それぞれの近傍に対応してＤＱ入力レシーバ１０２ が配置されている。チップの中央付近（Ｃｅｎｔｅｒ ｏｆ ｃｈｉｐ）には、ＤＱＳ ボンディングパッド１１１ と、その近傍に対応してＤＱＳ 入力レシーバ１１２ が配置されており、データ転送タイミング制御回路１０４ とデータラッチ回路１０３ 群も配置されている。
【００１６】
前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ は、水平方向に走るグローバルＤＱＩＮ＜０：ｎ＞ バスを経由して各データラッチ回路１０３ のうち対応する番号＜０＞ 〜＜ｎ＞のものに入力し、前記入力レシーバ１１２ の出力ＤＱＳＩＮ は各データラッチ回路１０３に共通に入力する。前記データ転送タイミング制御回路１０４ の出力ＤＸＦＲは、各データラッチ回路１０３ に共通に入力し、各データラッチ回路１０３ から内部データバスに書込みデータＷＤ＜０：ｎ＞ を送出するタイミングを決定している。
【００１７】
次に、上記構成のデータ取込み部における問題点を説明する。
【００１８】
前述したように、近年の半導体記憶装置においてはクロックの周波数が上昇するに応じて、ストローブ信号に対する入力信号のセットアップ時間、ホールド時間も短縮される傾向にある。したがって、外部より与えられた信号のセットアップ時間、ホールド時間はチップ内部のラッチ回路でラッチされるまで極力保存されることが望ましい。つまり、図６に示したタイミング図における内部ＤＱＳ の遅延時間ｔＤＱＳ＿ｄｅｌａｙと内部ＤＱ＜０：ｎ＞ の遅延時間ｔＤＱ＿ｄｅｌａｙ を完全に等しく揃えることができれば、データラッチ回路１０３ でのＤＱＳＩＮ に対するＤＱＩＮ＜０：ｎ＞ のセットアップ時間とホールド時間を最も有効に活用することができる。
【００１９】
図９および図１０は、図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の一例を示している。
【００２０】
図９は遅延時間がｔＤＱＳ＿ｄｅｌａｙ ＞ ｔＤＱ＿ｄｅｌａｙの関係にある場合、図１０は遅延時間がｔＤＱＳ＿ｄｅｌａｙ ＜ ｔＤＱ＿ｄｅｌａｙの関係にある場合を示している。
【００２１】
図９では、ｔＤＱＳ＿ｄｅｌａｙが長いので、データラッチ回路１０３ におけるデータのラッチタイミングは、図９中に丸印を付けたようにタイミングデータの有効ウインドウ時間の最後部になってしまっている。したがって、仮に、外部より与えられるデータホールド時間が少しでも短ければ誤って次のデータを取込む可能性がある。例えばデータ“ａ”を取込むべきＤＱＳＩＮ の最初の立上がりエッジでは、少しのタイミングのずれによって次のデータ“ｂ”を取込んでしまう危険性が大きい。
【００２２】
一方、図１０では、ｔＤＱ＿ｄｅｌａｙ が長いのでＤＱＳＩＮ に対してタイミングデータＤＱＩＮ＜０：ｎ＞ が後退してしまっており、データラッチ回路１０３ におけるデータのラッチタイミングは、図１０中に丸印を付けたようにタイミングデータのデータ有効ウインドウ時間の最前部になってしまっている。したがって、仮に、外部より与えられるデータセットアップ時間が少しでも短ければ誤って前のデータを取込んでしまう可能性がある。例えばデータ“ｂ”を取込むべきＤＱＳＩＮ の最初の立下りエッジでは、少しのタイミングのずれによって直前のデータ“ａ”を取込んでしまう危険性が大きい。
【００２３】
上述したような遅延時間ｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ のずれは、ＤＱＳ 用の入力レシーバ１１２ とＤＱ用の入力レシーバ１０２ の回路構成を同じにしたり、図８中に示すようにＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ のグローバルバスに等長配線を用いてそれぞれの寄生容量Ｃ０、Ｃ１、Ｃ２、Ｃ３、．．．Ｃｎ とＣｄｑｓを揃えることによって、ある程度は低減することが可能である。
【００２４】
しかし、図８に示したような構成では、ＤＱＳ パッド１１１ からデータラッチ回路１０３ までの距離と、ＤＱパッド１０１ からデータラッチ回路１０３ までの距離が異なるので、図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ を揃えることができない。さらに、ＤＱパッド１０１ における各ＤＱ＜０：ｎ＞ パッド相互間でも、各対応するデータラッチ回路１０３ までの距離が異なるので、セットアップ時間、ホールド時間にＤＱピン間依存が生じる原因になっている。
【００２５】
図１１は、図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ を揃えるように改良した一例を示している。
【００２６】
この構成では、ＤＱ＜０：ｎ＞ パッド１０１ に対応するＤＱ用の入力レシーバ１０２ のうちでデータラッチ回路１０３ までの距離が最も長いＤＱＩＮ＜ｎ＞ 出力用の入力レシーバ１０２ から対応するデータラッチ回路１０３ までのグローバルバスの距離を基準にとる。そして、他のＤＱ＜０：ｎ−１＞ 出力用の入力レシーバ１０２ から対応するデータラッチ回路１０３ までのグローバルバスを、当該入力レシーバ１０２ の位置からデータラッチ回路１０３ の方向とは逆方向へ延長させた後に折り返して対応するデータラッチ回路１０３ に入力させている。このグローバルバスを折り返す位置は、基準となるＤＱＩＮ＜ｎ＞ 用のグローバルバスに配線長が揃うように調節している。
【００２７】
上記と同様に、ＤＱＳＩＮ 出力用の入力レシーバ１１２ から対応するデータラッチ回路１０３ までのグローバルバスを、当該入力レシーバ１１２ の位置からデータラッチ回路１０３ の方向とは逆方向へ延長させた後に折り返して各データラッチ回路１０３に入力させている。このグローバルバスを折り返す位置は、ＤＱＳＩＮ 出力用の入力レシーバ１１２ からＤＱ＜ｎ＞ 出力用の入力レシーバ１０２ 位置までの中点とし、基準となるＤＱＩＮ＜ｎ＞ 用のグローバルバスに配線長が揃うように調節している。
【００２８】
このような構成によれば、各ＤＱＩＮ＜０：ｎ＞ 用のグローバルバスとＤＱＳＩＮ 用のグローバルバス長が揃うことから、配線の寄生容量Ｃ０、Ｃ１、Ｃ２、Ｃ３、．．．Ｃｎ 、Ｃｄｑｓを等しくできるだけでなく、各パッド１０１，１１１ からデータラッチ回路１０３ までの配線長も一致するので、配線の寄生抵抗Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ 、Ｒｄｑｓをも等しく揃えることができる。
【００２９】
しかし、図１１の構成では、図８に示した構成と比べて、グローバルバスを折り返すための余分な配線領域が必要となり、近年の半導体記憶装置のようにＩ／Ｏピンの数が益々増加するデバイスにとってはチップサイズを圧迫することになり、不利な構成であると言える。
【００３０】
なお、特許文献１の「半導体集積回路」には、２つの信号のラッチタイミングを調節するために遅延時間を自動制御する技術が開示されている。
【００３１】
【特許文献１】
特開２００１−１２６４８１号公報
【００３２】
【発明が解決しようとする課題】
上記したように従来のＤＤＲ ＳＤＲＡＭ のデータ取込み部は、データ取込み部におけるストローブ信号の伝播距離と複数のデータ信号の各伝播距離との相違によりデータ信号の取込みマージンが小さく、誤動作が発生するおそれがあった。
【００３３】
また、ストローブ信号の伝播距離と複数のデータ信号の各伝播距離を揃えるようにグローバルバスを折り返すと、余分な配線領域が必要となり、チップサイズを圧迫するという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、データ取込み部における配線領域を増加させることなく、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減も可能になる半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の半導体装置は、内部データラッチ信号を発生するデータラッチ信号発生回路と、内部データ信号を生成する複数のデータ発生回路と、前記複数のデータ発生回路に対応して設けられ、対応するデータ発生回路からの内部データ信号および前記内部データラッチ信号が入力し、対応する前記内部データ信号と内部データラッチ信号の伝播距離が等しくなるように対応する前記データ発生回路と前記ラッチ信号発生回路との間の物理的な距離の中点に配置されている複数のデータラッチ回路とを具備することを特徴とする。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３７】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示している。このＤＤＲ ＳＤＲＡＭ のチップは、本例では周辺パッドレイアウト構成を有する。
【００３８】
図１において、チップの左半分のチップ周辺部には、チップ外部から複数（ｎ＋１ ）ビットの書込みデータＤＱ＜０：ｎ＞ が入力するｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１ と、それぞれの近傍に対応してＤＱ入力を受け、チップ内部で使用するＣＭＯＳレベルに変換して内部データ信号ＤＱＩＮ＜０：ｎ＞ を生成する複数のＤＱ入力レシーバ（データ信号発生回路）１０２ が配置されている。
【００３９】
チップの中央付近のチップ周辺部には、チップ外部からデータストローブ信号ＤＱＳ が入力するＤＱＳ ボンディングパッド１１１ と、その近傍に対応してＤＱＳ 入力を受け、チップ内部で使用するＣＭＯＳレベルに変換して内部データラッチ信号ＤＱＳＩＮを生成するＤＱＳ 入力レシーバ（データラッチ信号発生回路）１１２ が配置されている。また、チップの中央付近のチップ周辺部には、チップ内部に取込まれた書込みデータＤＱ＜０：ｎ＞ を内部書込みデータバスに転送するタイミングを制御するデータ転送タイミング制御回路１０４ も配置されている。
【００４０】
前記ＤＱＳ ボンディングパッド１１１ とｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１はチップ周辺部に一列に配列されており、前記ＤＱＳ 入力レシーバ１１２ およびｎ＋１個のＤＱ入力レシーバ１０２ は前記ボンディングパッド１１１ 、１０１ の配列に沿って一列に配列されている。
【００４１】
そして、チップの中央付近で前記パッドの配列領域に並ぶ領域には、前記複数のＤＱ入力レシーバ１０２ に対応して複数のデータラッチ回路１０３ が設けられており、これらのデータラッチ回路１０３ は対応するＤＱ入力レシーバ１０２ の出力（内部データ信号）ＤＱＩＮ＜０：ｎ＞ およびＤＱＳ 入力レシーバ１１２ の出力（内部データラッチ信号）ＤＱＳ が入力する。
【００４２】
この場合、前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ は、水平方向に走る内部データ信号配線１０５ を経由して各データラッチ回路１０３ のうち対応する番号＜０＞ 〜＜ｎ＞ のものに入力し、前記ＤＱＳ 入力レシーバ１１２ の出力（内部データラッチ信号）ＤＱＳＩＮ は内部データラッチ信号配線１０６ を経由して各データラッチ回路１０３ に共通に入力する。また、前記データ転送タイミング制御回路１０４ の出力ＤＸＦＲは、各データラッチ回路１０３ に共通に入力し、各データラッチ回路１０３ から内部データバスに書込みデータＷＤ＜０：ｎ＞ を送出するタイミングを決定している。
【００４３】
図１の構成は、図８を参照して前述した従来例の構成と比べて、各データ信号ＤＱＩＮ＜０：ｎ＞ に対応するデータラッチ回路１０３ が、対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との間の物理的な距離の中点に分散配置され、各データラッチ回路１０３ までの内部データ信号ＤＱＩＮ＜０：ｎ＞ と内部データラッチ信号ＤＱＳＩＮ の伝播距離が等しい点が異なる。
【００４４】
即ち、ｎ＋１ 個のデータラッチ回路１０３ は、チップ中央付近でＤＱＳ ボンディングパッド１１１ からｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１ 側にずれた位置からＤＱ＜０：ｎ＞ ボンディングパッド１０１ 群に沿って一列に配列されている。そして、ＤＱＳ入力レシーバ１１２ から内部データラッチ信号ＤＱＳＩＮ をｎ＋１ 個のデータラッチ回路１０３ まで伝搬させる内部データラッチ信号配線１０６ が形成されおり、ｎ＋１ 個のＤＱ入力レシーバ１０２ からデータ信号ＤＱＩＮ＜０：ｎ＞ をそれぞれ対応するデータラッチ回路１０３ まで伝搬させる複数の内部データ信号配線１０５ が形成されている。
【００４５】
この場合、複数の内部データ信号配線１０５ は、それぞれ対応するＤＱ入力レシーバ１０２ の出力ノードを基準にしてＤＱＳ 入力レシーバ１１２ とは反対側の方向へ内部データラッチ信号配線１０６ の総延長距離に合うように延長されている。さらに、ｎ＋１ 個のデータラッチ回路１０３ の出力信号配線１０７ は、内部データ信号配線１０５の延長方向とは反対側方向の領域に配置されている。換言すれば、複数の内部データ信号配線１０５ が使用する配線トラックと同一トラックを使用し、かつデータラッチ回路１０３ の出力ノードを起点として、ＤＱ入力レシーバ１０２ の配置位置とは反対方向の領域に向かって配置されている。
【００４６】
具体的には、ＤＱＳ 入力レシーバ１１２ の位置を基準点“０”とし、ＤＱ＜０＞ 、ＤＱ＜１＞、ＤＱ＜２＞ 、ＤＱ＜３＞ 、．．．．ＤＱ＜ｎ＞ に対応するＤＱ入力レシーバ１０２ までの水平方向の距離をそれぞれ２ｍｍ 、３ｍｍ 、４ｍｍ 、５ｍｍ 、．．．７ｍｍと仮定すると、ＤＱＳ 入力レシーバ１１２ からＤＱ＜０：ｎ＞ に各対応するデータラッチ回路１０３ までの距離は１ｍｍ 、１．５ｍｍ 、２ｍｍ 、２．５ｍｍ 、．．．３．５ｍｍである。
【００４７】
このような構成によれば、複数のＤＱ入力レシーバ１０２ から各対応するデータラッチ回路１０３ までの信号伝播距離は各ＤＱ＜０：ｎ＞ 毎に異なるが、各データラッチ回路１０３ における２つの入力信号ＤＱＩＮ＜０：ｎ＞ ／ＤＱＳＩＮ の配線距離を揃え、両信号配線の寄生抵抗の値を揃えることができる。
【００４８】
さらに、図１に示すように、ＤＱＳＩＮ の最大伝播距離が３．５ｍｍ であることから、ＤＱＳＩＮ 用の信号配線１０６ の長さに合わせるようにＤＱＩＮ＜０：ｎ＞ 用の信号配線１０５ をそれぞれデータラッチ回路１０３ とは反対方向に所定の長さだけ引き伸ばすことによって、配線領域を増加させることなくＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の信号配線長を揃えることができる。
【００４９】
これによって、図８に示した従来例の構成の等長配線と同様の効果が得られ、ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ で配線の寄生容量も揃えることができる。しかも、最大信号配線長を、図８に示した従来例の構成による７ｍｍ の約半分の３．５ｍｍ に抑制することができるので、各入力レシーバ１０２ 、１１２ のドライバーサイズを半減できるという効果もある。
【００５０】
さらに、図１に示すように、ＤＱＩＮ＜０：ｎ＞ 用の信号配線１０５ 領域からＤＱＳ 入力レシーバ１１２ 側の領域に、複数のデータラッチ回路１０３ の出力信号配線１０７ を通すようにレイアウトすることによって、図８に示した従来例の構成に比べて配線領域が増加することもない。
【００５１】
図２は、図１の回路における動作波形の一例を示す。
【００５２】
図１に示した構成では複数のデータラッチ回路１０３ が分散配置されているので、ＤＱＳ 遅延時間ｔＤＱＳ＿ｄｅｌａｙとＤＱ遅延時間ｔＤＱ＿ｄｅｌａｙ は各データラッチ回路１０３ の位置によって異なる。図２中では、各データラッチ回路１０３ の位置によって異なる遅延時間＠Ｄ．Ｌ＜ｎ＞ （ｎ はＤＱの番号）を前記遅延時間ｔＤＱＳ＿ｄｅｌａｙ／ｔＤＱ＿ｄｅｌａｙ に続けて＠＜ｎ＞で表している。
【００５３】
図１に示したように、ＤＱ＜０＞ に対応するデータラッチ回路１０３ からＤＱ＜ｎ＞ に対応するデータラッチ回路１０３ に向かうにつれてＤＱＳＩＮ とＤＱＩＮ＜０：ｎ＞ の伝播距離が長くなるので、それぞれのｔＤＱＳ＿ｄｅｌａｙ／ｔＤＱ＿ｄｅｌａｙ が伸びていくことが分かる。しかし、各データラッチ回路１０３ におけるＤＱＳＩＮ とＤＱＩＮ＜０：ｎ＞ のタイミング関係は、信号の伝播距離が共に等しいことから常に一定であり、且つ、入力信号ＤＱＳに対するＤＱ＜０：ｎ＞ のセットアップ時問、ホールド時間がそのまま保存されていることが分かる。
【００５４】
上述した第１の実施形態によれば、ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路配置を図１に示したように工夫し、ストローブ信号の伝播距離と複数のデータ信号の各伝播距離（各データラッチ回路１０３ における各ＤＱＩＮ＜０：ｎ＞ ／ＤＱＳＩＮ の伝播距離）を揃えている。この場合、配線領域を増加させることなく、各ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の配線長を等長にすることが可能となり、各ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の配線の寄生抵抗と寄生容量は共に一致する。
【００５５】
したがって、外部から与えられた書込みデータＤＱ＜０：ｎ＞ のセットアップ時間とホールド時間のタイミング仕様が厳しい場合でも、そのセットアップ時間とホールド時間のバランスを各データラッチ回路１０３ の位置において保持し、データ取り込みのマージンを最大限に確保することができる。
【００５６】
また、各ＤＱＩＮ＜０：ｎ＞ の配線長は従来例の構成による等長配線に比べて約２分の１の長さでよく、各ＤＱ入力レシーバ１０２ およびＤＱＳ 入力レシーバ１１２ のドライバーのサイズを半減できるので、チップサイズの縮小や消費電流の削減にも効果がある。さらに、図１に示したように、各ＤＱ入力レシーバ１０２ から各データラッチ回路１０３ に至るＤＱＩＮ＜０：ｎ＞ が占める配線領域のＤＱＳ 入力レシーバ１１２ 側の領域は、各データラッチ回路１０３ の出力を伝搬させる信号配線を通すようにレイアウトすることによって、図８に示した従来例の構成に比べて配線領域が増加することもない。
【００５７】
＜第２の実施形態＞
図３は、本発明の半導体装置の第２の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示している。
【００５８】
このＤＤＲ ＳＤＲＡＭ はセンターパッドレイアウト構成を有しており、例えばリードオンチップ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ；ＬＯＣ）などのリードフレームを採用するデバイスに適している。
【００５９】
図３に示す回路配置は、図１を参照して前述した回路配置と比べて、各データ信号ＤＱＩＮ＜０：ｎ＞ に対応するデータラッチ回路１０３ が対応するＤＱ入力レシーバ１０２とＤＱＳ 入力レシーバ１１２ との間の物理的な距離の中点に分散配置されている点は同じであるが、センターパッドレイアウト構成に伴って具体的な回路配置に工夫がなされている点が異なる。
【００６０】
即ち、図３に示したレイアウトでは、ＤＱＳ ボンディングパッド１１１ とｎ＋１ 個のＤＱボンディングパッド１０１ はチップ中央部のパッド配列領域に一列に配列されており、パッド配列領域の両側のチップ領域にそれぞれメモリセルアレイ１０８，１０９が配置されている。一般に、センターパッドレイアウト構成のチップでは、パッド配列領域とその両側のメモリセルアレイ配置領域との間に均等な回路配置スペースが生じているので、図１に示したように入力レシーバ１０２／１１２ 群やデータラッチ回路１０３ 群をパッド配列領域の片側の領域に集めて配置するよりも、パッド配列領域の両側の領域に分散して配置する方が、その他の回路をレイアウトし易いといった事情が考えられる。
【００６１】
そこで、図３に示したレイアウトでは、パッド配列領域と各メモリセルアレイ配置領域との間で、ＤＱＳ 入力レシーバ１１２ がＤＱＳ ボンディングパッド１１１ の近傍にそれぞれ配置されており、ｎ＋１ 個のＤＱ入力レシーバ１０２ がＤＱボンディングパッド１０１ の近傍でパッド配列領域に沿ってその両側に交互に分散されて配置されている。
【００６２】
そして、ｎ＋１ 個のデータラッチ回路１０３ は、それぞれ対応するＤＱ入力レシーバ１０２ の配列に沿ってパッド配列領域の両側の領域に分散されて配置されて２つのデータラッチ回路群に二分されている。この場合、各データラッチ回路群は、ＤＱＳ ボンディングパッド１１１ からｎ＋１ 個のＤＱボンディングパッド１０１ 側にずれた位置からｎ＋１ 個のＤＱボンディングパッド１０１ に沿って一列に配列されている。
【００６３】
さらに、パッド配列領域の両側の領域において、ＤＱＳ 入力レシーバ１１２ から内部データラッチ信号ＤＱＳＩＮ をデータラッチ回路１０３ 群まで伝搬させる内部データラッチ信号配線１０６ が形成されおり、ｎ＋１ 個のＤＱ入力レシーバ１０２ からデータ信号ＤＱＩＮ＜０：ｎ＞ をそれぞれ対応するデータラッチ回路１０３ まで伝搬させる複数の内部データ信号配線１０５ が形成されている。
【００６４】
また、複数の内部データ信号配線１０５ は、それぞれ対応するＤＱ入力レシーバ１０２ の出力ノードを基準にしてＤＱＳ 入力レシーバ１１２ とは反対側の方向へ内部データラッチ信号配線１０６ の総延長距離に合うように延長されている。
【００６５】
この場合、パッド配列領域の一方の片側の領域では、ＤＱＩＮ＜０＞，ＤＱＩＮ＜２＞，…，ＤＱＩＮ＜ｎ＞に各対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との中間点に各対応するデータラッチ回路１０３ が配置され、且つ、ＤＱＩＮ＜０＞，ＤＱＩＮ＜２＞，…，ＤＱＩＮ＜ｎ＞に各対応するグローバルバスの配線長は、最も遠いＤＱＩＮ＜ｎ＞ に対応する配線長である３．５ｍｍ に揃えられている。
【００６６】
また、パッド配列領域の他方の片側の領域では、ＤＱＩＮ＜１＞，ＤＱＩＮ＜３＞，…に各対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との中間点に各対応するデータラッチ回路１０３ が配置され、且つ、ＤＱＩＮ＜１＞，ＤＱＩＮ＜３＞，…に各対応するグローバルバスの配線長は、最も遠いＤＱＩＮ＜３＞ に対応する配線長である２．５ｍｍ に揃えられている。
【００６７】
さらに、ｎ＋１ 個のデータラッチ回路１０３ の出力信号配線１０７ は、内部データ信号配線１０５ の延長方向とは反対側方向の領域に配置されている。
【００６８】
上述した第２の実施形態によれば、図３の構成を用いることによって、データ取り込みマージンを最大に確保しつつ、パッド配列領域の両側の領域に回路と配線を均等に振り分けることができるので、他の回路や配線のレイアウトがし易くなる。
【００６９】
なお、本発明は、上記実施形態のＤＤＲ ＳＤＲＡＭ に限らず、外部から入力されるクロックなどのストローブ信号に対してセットアップ時間とホールド時間を持った複数のデータ信号（アドレスや書込みデータなど）を同時にデータラッチ回路に取り込むデータ取込み部を備えた半導体装置に適用可能である。この場合、ストローブ信号の入力レシーバと各データ信号の入力レシーバとの物理的な中点にそれぞれのラッチ回路を配置し、入力レシーバからデータラッチ回路までにおけるデータ信号とストローブ信号の物理的な配線長を揃え、データ信号とストローブ信号の伝播距離を揃える。これによって、外部から与えられたセットアップ時間とホールド時間のバランスをデータラッチ回路で保持し、セットアップ時間とホールド時間を最大限に有効に活用し、データ信号の取込みマージンを最大に高めることができ、チップサイズの増加を抑制することができる。
【００７０】
【発明の効果】
上述したように本発明の半導体装置によれば、データ取込み部における配線領域を増加させることなく、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減も可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示す図。
【図２】図１の回路における動作例を示すタイミング波形図。
【図３】本発明の半導体装置の第２の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示す図。
【図４】ＤＤＲ ＳＤＲＡＭ のコマンド、アドレスとデータの取込みタイミングの一例を記述した仕様図。
【図５】ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路構成の一例を示す図。
【図６】図５の回路における動作例を示すタイミング波形図。
【図７】８ ビット入出力の２５６Ｍビット ＤＤＲ ＳＤＲＡＭのパッケージおよびピンアサインの実際例を示す平面面。
【図８】図５に示したデータ取込み部の各回路を配置したレイアウトフロアプランの一例を示す図。
【図９】図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の一例を示すタイミング波形図。
【図１０】図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の他の例を示すタイミング波形図。
【図１１】図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎを揃えるように改良したレイアウトフロアプランの一例を示す図。
【符号の説明】
１０１ …ＤＱボンディングパッド、１０２ …ＤＱ入力レシーバ、１０３ …データラッチ回路、１０４ …データ転送タイミング制御回路、１０５ …内部データ信号配線、１０６ …内部データラッチ信号配線、１０７ …出力信号配線、１１１ …ＤＱＳ ボンディングパッド、１１２ …ＤＱＳ 入力レシーバ。
【発明の属する技術分野】
本発明は、半導体装置に係り、特にクロック同期型半導体装置において外部から入力されるストローブ信号によって外部から与えられる複数の入力信号を同時にラッチする回路に関するもので、例えば同期型半導体メモリに使用されるものである。
【０００２】
【従来の技術】
近年の半導体記憶装置は、同期型ダイナミックメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；ＳＤＲＡＭ）からダブルデータレイト（ＤＤＲ）ＳＤＲＡＭへの進化に見られるように、世代が代わる毎にクロック周波数が益々高まっており、一方では、外部から入力される入力信号（コマンドやアドレス信号、データ信号など）のクロックに対するセットアップ時間やホールド時間が短縮される傾向にある。
【０００３】
図４は、ＤＤＲ ＳＤＲＡＭ のコマンド、アドレスとデータの取込みタイミングの一例を記述したタイミング波形図である。
【０００４】
ＤＤＲ ＳＤＲＡＭ においては、コマンドＣｏｍｍａｎｄ とアドレスＡｄｄｒｅｓｓ はクロックＶＣＬＫの立ち上がりエッジだけで取込まれるが、データＤＱはＶＣＬＫと同相に入力されるデータストローブ信号ＤＱＳ の立ち上がりと立下りの両方のエッジを使って内部に取込まれるＤＤＲ 方式を採用している。このため、セットアップとホールド時間のタイミング仕様は、通常はコマンドやアドレスに対してデータの方が厳しくなっている。タイミング仕様の一具体例として、ＶＣＬＫのサイクルタイムｔＣＫ が７．５ ナノ秒で、アドレスやコマンドのセットアップ時間ｔＳＥＴとホールド時間ｔＨＯＬＤ は共に０．９ ナノ秒であるのに対して、書込みデータＤＱのセットアップ時間ｔＤＳ とホールド時問ｔＤＨ は共に０．５ ナノ秒である。
【０００５】
図５は、ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路構成の一例を示す。
【０００６】
このデータ取込み部において、１１１ はチップ外部から入力されるデータストローブ信号ＤＱＳ を受けるボンディングパッド、１１２ は上記パッド１１１ の近傍に配置され、それを経由した入力を受け、チップ内部で使用するＣＭＯＳレベルに変換するＤＱＳ 入力レシーバである。１０１ はチップ外部から同時に入力される複数ビットの書込みデータＤＱ＜Ｏ＞ 〜ＤＱ＜ｎ＞ を受けるｎ＋１ 個のボンディングパッド、１０２ は上記各パッド１０１ の近傍に配置され、それを経由した入力をＣＭＯＳレベルに変換するｎ＋１ 個のＤＱ入力レシーバである。
【０００７】
ｎ＋１ 個のデータラッチ回路１０３ は、それぞれ対応して前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ および前記ＤＱＳ 入カレシーバ１１２ の出力ＤＱＳＩＮ およびデータ転送タイミング制御回路１０４ の出力ＤＸＦＲが入力し、ＤＱＳＩＮ の立上がりエッジと立下りエッジでＤＱＩＮ＜０：ｎ＞ を取り込み、内部書込みデータバスへ書込みデータＷＤ＜０：ｎ＞ を転送する。この書込みデータＷＤ＜０：ｎ＞ を転送するタイミングは、データ転送タイミング制御回路１０４ により制御される。
【０００８】
図６は、図５の回路における動作波形の一例を示す。
【０００９】
ＤＤＲ ＳＤＲＡＭ の仕様では、ＶＣＬＫに同期した書込みコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ） を受け取った後、次のサイクル以降、ＶＣＬＫに同期してデータストローブ信号ＤＱＳ が同相にトグルを開始し、このＤＱＳ の立上がり、立下りエッジに対してそれぞれセットアップ時間ｔＤＳ とホールド時問ｔＤＨ を持って書込みデータＤＱ＜０：ｎ＞ が入力される。
【００１０】
この時、入力された信号ＤＱＳ は、入力レシーバ（図５中１１２ ）によってＣＭＯＳレベルに変換されると同時に、遅延時間ｔＤＱＳ＿ｄｅｌａｙ後にＤＱＳＩＮ として出力される。一方、書込みデータＤＱ＜０：ｎ＞ も、入力レシーバ（図５中１０２ ）によってレベル変換されると同時に遅延時間ｔＤＱ＿ｄｅｌａｙ 後にＤＱＩＮ＜０：ｎ＞ として出力される。
【００１１】
上記した各入力レシーバの出力はデータラッチ回路（図５中１０３ ）に入力され、ＤＱＩＮ＜０：ｎ＞ の例えば最初のデータ“ａ”は、ＤＱＳＩＮ の最初の立上がりエッジでラッチされ、ＤＱＳＩＮ の最初の立下りエッジに同期して発生されるデータ転送信号ＤＸＦＲによって内部書込みデータバスＷＤ＜０：ｎ＞ に転送される。
【００１２】
図７は、例えば８ ビット入出力の２５６Ｍビット ＤＤＲ ＳＤＲＡＭの実際のパッケージ（６６ｐｉｎ ＴＳＯＰ Ｐａｃｋａｇｅ）およびピンアサインの一例を示す平面図である。
【００１３】
図７から分かるように、破線丸で囲んだＤＱ＜０＞ 〜ＤＱ＜７＞ ピン（８ 本のＤＱピン）はパッケージの左半分に配置されており、破線四角で囲んだＤＱＳ ピンは中央付近に配置されている。したがって、パッケージ内部に封入されたチップにおいても、ＤＱピンからの配線が接続されるＤＱボンディングパッド（図示せず）は、チップのパッド配列部における左半分に配置され、ＤＱＳ ピンからの配線が接続されるＤＱＳボンディングパッドは、チップのパッド配列部における中央付近に配置されているのが普通である。ここでは、チップの中央部に入力端子等のパッド群が配列されているセンターパッドレイアウト構成のチップを用いる場合を示している。
【００１４】
図８は、図５に示したデータ取込み部の各回路を配置したレイアウトフロアプランの一例を示す。ここで、図５中と同一部分には同一符号を付しており、各構成要素は、図７に示したピン配置に対応してチップ上に配置されている。
【００１５】
図８において、チップの左半分（Ｌｅｆｔ Ｈａｌｆ ｏｆ ｃｈｉｐ） には、複数個のＤＱ＜ｏ：ｎ＞ボンディングパッド１０１ と、それぞれの近傍に対応してＤＱ入力レシーバ１０２ が配置されている。チップの中央付近（Ｃｅｎｔｅｒ ｏｆ ｃｈｉｐ）には、ＤＱＳ ボンディングパッド１１１ と、その近傍に対応してＤＱＳ 入力レシーバ１１２ が配置されており、データ転送タイミング制御回路１０４ とデータラッチ回路１０３ 群も配置されている。
【００１６】
前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ は、水平方向に走るグローバルＤＱＩＮ＜０：ｎ＞ バスを経由して各データラッチ回路１０３ のうち対応する番号＜０＞ 〜＜ｎ＞のものに入力し、前記入力レシーバ１１２ の出力ＤＱＳＩＮ は各データラッチ回路１０３に共通に入力する。前記データ転送タイミング制御回路１０４ の出力ＤＸＦＲは、各データラッチ回路１０３ に共通に入力し、各データラッチ回路１０３ から内部データバスに書込みデータＷＤ＜０：ｎ＞ を送出するタイミングを決定している。
【００１７】
次に、上記構成のデータ取込み部における問題点を説明する。
【００１８】
前述したように、近年の半導体記憶装置においてはクロックの周波数が上昇するに応じて、ストローブ信号に対する入力信号のセットアップ時間、ホールド時間も短縮される傾向にある。したがって、外部より与えられた信号のセットアップ時間、ホールド時間はチップ内部のラッチ回路でラッチされるまで極力保存されることが望ましい。つまり、図６に示したタイミング図における内部ＤＱＳ の遅延時間ｔＤＱＳ＿ｄｅｌａｙと内部ＤＱ＜０：ｎ＞ の遅延時間ｔＤＱ＿ｄｅｌａｙ を完全に等しく揃えることができれば、データラッチ回路１０３ でのＤＱＳＩＮ に対するＤＱＩＮ＜０：ｎ＞ のセットアップ時間とホールド時間を最も有効に活用することができる。
【００１９】
図９および図１０は、図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の一例を示している。
【００２０】
図９は遅延時間がｔＤＱＳ＿ｄｅｌａｙ ＞ ｔＤＱ＿ｄｅｌａｙの関係にある場合、図１０は遅延時間がｔＤＱＳ＿ｄｅｌａｙ ＜ ｔＤＱ＿ｄｅｌａｙの関係にある場合を示している。
【００２１】
図９では、ｔＤＱＳ＿ｄｅｌａｙが長いので、データラッチ回路１０３ におけるデータのラッチタイミングは、図９中に丸印を付けたようにタイミングデータの有効ウインドウ時間の最後部になってしまっている。したがって、仮に、外部より与えられるデータホールド時間が少しでも短ければ誤って次のデータを取込む可能性がある。例えばデータ“ａ”を取込むべきＤＱＳＩＮ の最初の立上がりエッジでは、少しのタイミングのずれによって次のデータ“ｂ”を取込んでしまう危険性が大きい。
【００２２】
一方、図１０では、ｔＤＱ＿ｄｅｌａｙ が長いのでＤＱＳＩＮ に対してタイミングデータＤＱＩＮ＜０：ｎ＞ が後退してしまっており、データラッチ回路１０３ におけるデータのラッチタイミングは、図１０中に丸印を付けたようにタイミングデータのデータ有効ウインドウ時間の最前部になってしまっている。したがって、仮に、外部より与えられるデータセットアップ時間が少しでも短ければ誤って前のデータを取込んでしまう可能性がある。例えばデータ“ｂ”を取込むべきＤＱＳＩＮ の最初の立下りエッジでは、少しのタイミングのずれによって直前のデータ“ａ”を取込んでしまう危険性が大きい。
【００２３】
上述したような遅延時間ｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ のずれは、ＤＱＳ 用の入力レシーバ１１２ とＤＱ用の入力レシーバ１０２ の回路構成を同じにしたり、図８中に示すようにＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ のグローバルバスに等長配線を用いてそれぞれの寄生容量Ｃ０、Ｃ１、Ｃ２、Ｃ３、．．．Ｃｎ とＣｄｑｓを揃えることによって、ある程度は低減することが可能である。
【００２４】
しかし、図８に示したような構成では、ＤＱＳ パッド１１１ からデータラッチ回路１０３ までの距離と、ＤＱパッド１０１ からデータラッチ回路１０３ までの距離が異なるので、図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ を揃えることができない。さらに、ＤＱパッド１０１ における各ＤＱ＜０：ｎ＞ パッド相互間でも、各対応するデータラッチ回路１０３ までの距離が異なるので、セットアップ時間、ホールド時間にＤＱピン間依存が生じる原因になっている。
【００２５】
図１１は、図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ を揃えるように改良した一例を示している。
【００２６】
この構成では、ＤＱ＜０：ｎ＞ パッド１０１ に対応するＤＱ用の入力レシーバ１０２ のうちでデータラッチ回路１０３ までの距離が最も長いＤＱＩＮ＜ｎ＞ 出力用の入力レシーバ１０２ から対応するデータラッチ回路１０３ までのグローバルバスの距離を基準にとる。そして、他のＤＱ＜０：ｎ−１＞ 出力用の入力レシーバ１０２ から対応するデータラッチ回路１０３ までのグローバルバスを、当該入力レシーバ１０２ の位置からデータラッチ回路１０３ の方向とは逆方向へ延長させた後に折り返して対応するデータラッチ回路１０３ に入力させている。このグローバルバスを折り返す位置は、基準となるＤＱＩＮ＜ｎ＞ 用のグローバルバスに配線長が揃うように調節している。
【００２７】
上記と同様に、ＤＱＳＩＮ 出力用の入力レシーバ１１２ から対応するデータラッチ回路１０３ までのグローバルバスを、当該入力レシーバ１１２ の位置からデータラッチ回路１０３ の方向とは逆方向へ延長させた後に折り返して各データラッチ回路１０３に入力させている。このグローバルバスを折り返す位置は、ＤＱＳＩＮ 出力用の入力レシーバ１１２ からＤＱ＜ｎ＞ 出力用の入力レシーバ１０２ 位置までの中点とし、基準となるＤＱＩＮ＜ｎ＞ 用のグローバルバスに配線長が揃うように調節している。
【００２８】
このような構成によれば、各ＤＱＩＮ＜０：ｎ＞ 用のグローバルバスとＤＱＳＩＮ 用のグローバルバス長が揃うことから、配線の寄生容量Ｃ０、Ｃ１、Ｃ２、Ｃ３、．．．Ｃｎ 、Ｃｄｑｓを等しくできるだけでなく、各パッド１０１，１１１ からデータラッチ回路１０３ までの配線長も一致するので、配線の寄生抵抗Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎ 、Ｒｄｑｓをも等しく揃えることができる。
【００２９】
しかし、図１１の構成では、図８に示した構成と比べて、グローバルバスを折り返すための余分な配線領域が必要となり、近年の半導体記憶装置のようにＩ／Ｏピンの数が益々増加するデバイスにとってはチップサイズを圧迫することになり、不利な構成であると言える。
【００３０】
なお、特許文献１の「半導体集積回路」には、２つの信号のラッチタイミングを調節するために遅延時間を自動制御する技術が開示されている。
【００３１】
【特許文献１】
特開２００１−１２６４８１号公報
【００３２】
【発明が解決しようとする課題】
上記したように従来のＤＤＲ ＳＤＲＡＭ のデータ取込み部は、データ取込み部におけるストローブ信号の伝播距離と複数のデータ信号の各伝播距離との相違によりデータ信号の取込みマージンが小さく、誤動作が発生するおそれがあった。
【００３３】
また、ストローブ信号の伝播距離と複数のデータ信号の各伝播距離を揃えるようにグローバルバスを折り返すと、余分な配線領域が必要となり、チップサイズを圧迫するという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、データ取込み部における配線領域を増加させることなく、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減も可能になる半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の半導体装置は、内部データラッチ信号を発生するデータラッチ信号発生回路と、内部データ信号を生成する複数のデータ発生回路と、前記複数のデータ発生回路に対応して設けられ、対応するデータ発生回路からの内部データ信号および前記内部データラッチ信号が入力し、対応する前記内部データ信号と内部データラッチ信号の伝播距離が等しくなるように対応する前記データ発生回路と前記ラッチ信号発生回路との間の物理的な距離の中点に配置されている複数のデータラッチ回路とを具備することを特徴とする。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３７】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示している。このＤＤＲ ＳＤＲＡＭ のチップは、本例では周辺パッドレイアウト構成を有する。
【００３８】
図１において、チップの左半分のチップ周辺部には、チップ外部から複数（ｎ＋１ ）ビットの書込みデータＤＱ＜０：ｎ＞ が入力するｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１ と、それぞれの近傍に対応してＤＱ入力を受け、チップ内部で使用するＣＭＯＳレベルに変換して内部データ信号ＤＱＩＮ＜０：ｎ＞ を生成する複数のＤＱ入力レシーバ（データ信号発生回路）１０２ が配置されている。
【００３９】
チップの中央付近のチップ周辺部には、チップ外部からデータストローブ信号ＤＱＳ が入力するＤＱＳ ボンディングパッド１１１ と、その近傍に対応してＤＱＳ 入力を受け、チップ内部で使用するＣＭＯＳレベルに変換して内部データラッチ信号ＤＱＳＩＮを生成するＤＱＳ 入力レシーバ（データラッチ信号発生回路）１１２ が配置されている。また、チップの中央付近のチップ周辺部には、チップ内部に取込まれた書込みデータＤＱ＜０：ｎ＞ を内部書込みデータバスに転送するタイミングを制御するデータ転送タイミング制御回路１０４ も配置されている。
【００４０】
前記ＤＱＳ ボンディングパッド１１１ とｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１はチップ周辺部に一列に配列されており、前記ＤＱＳ 入力レシーバ１１２ およびｎ＋１個のＤＱ入力レシーバ１０２ は前記ボンディングパッド１１１ 、１０１ の配列に沿って一列に配列されている。
【００４１】
そして、チップの中央付近で前記パッドの配列領域に並ぶ領域には、前記複数のＤＱ入力レシーバ１０２ に対応して複数のデータラッチ回路１０３ が設けられており、これらのデータラッチ回路１０３ は対応するＤＱ入力レシーバ１０２ の出力（内部データ信号）ＤＱＩＮ＜０：ｎ＞ およびＤＱＳ 入力レシーバ１１２ の出力（内部データラッチ信号）ＤＱＳ が入力する。
【００４２】
この場合、前記各ＤＱ入力レシーバ１０２ の出力ＤＱＩＮ＜０：ｎ＞ は、水平方向に走る内部データ信号配線１０５ を経由して各データラッチ回路１０３ のうち対応する番号＜０＞ 〜＜ｎ＞ のものに入力し、前記ＤＱＳ 入力レシーバ１１２ の出力（内部データラッチ信号）ＤＱＳＩＮ は内部データラッチ信号配線１０６ を経由して各データラッチ回路１０３ に共通に入力する。また、前記データ転送タイミング制御回路１０４ の出力ＤＸＦＲは、各データラッチ回路１０３ に共通に入力し、各データラッチ回路１０３ から内部データバスに書込みデータＷＤ＜０：ｎ＞ を送出するタイミングを決定している。
【００４３】
図１の構成は、図８を参照して前述した従来例の構成と比べて、各データ信号ＤＱＩＮ＜０：ｎ＞ に対応するデータラッチ回路１０３ が、対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との間の物理的な距離の中点に分散配置され、各データラッチ回路１０３ までの内部データ信号ＤＱＩＮ＜０：ｎ＞ と内部データラッチ信号ＤＱＳＩＮ の伝播距離が等しい点が異なる。
【００４４】
即ち、ｎ＋１ 個のデータラッチ回路１０３ は、チップ中央付近でＤＱＳ ボンディングパッド１１１ からｎ＋１ 個のＤＱ＜０：ｎ＞ ボンディングパッド１０１ 側にずれた位置からＤＱ＜０：ｎ＞ ボンディングパッド１０１ 群に沿って一列に配列されている。そして、ＤＱＳ入力レシーバ１１２ から内部データラッチ信号ＤＱＳＩＮ をｎ＋１ 個のデータラッチ回路１０３ まで伝搬させる内部データラッチ信号配線１０６ が形成されおり、ｎ＋１ 個のＤＱ入力レシーバ１０２ からデータ信号ＤＱＩＮ＜０：ｎ＞ をそれぞれ対応するデータラッチ回路１０３ まで伝搬させる複数の内部データ信号配線１０５ が形成されている。
【００４５】
この場合、複数の内部データ信号配線１０５ は、それぞれ対応するＤＱ入力レシーバ１０２ の出力ノードを基準にしてＤＱＳ 入力レシーバ１１２ とは反対側の方向へ内部データラッチ信号配線１０６ の総延長距離に合うように延長されている。さらに、ｎ＋１ 個のデータラッチ回路１０３ の出力信号配線１０７ は、内部データ信号配線１０５の延長方向とは反対側方向の領域に配置されている。換言すれば、複数の内部データ信号配線１０５ が使用する配線トラックと同一トラックを使用し、かつデータラッチ回路１０３ の出力ノードを起点として、ＤＱ入力レシーバ１０２ の配置位置とは反対方向の領域に向かって配置されている。
【００４６】
具体的には、ＤＱＳ 入力レシーバ１１２ の位置を基準点“０”とし、ＤＱ＜０＞ 、ＤＱ＜１＞、ＤＱ＜２＞ 、ＤＱ＜３＞ 、．．．．ＤＱ＜ｎ＞ に対応するＤＱ入力レシーバ１０２ までの水平方向の距離をそれぞれ２ｍｍ 、３ｍｍ 、４ｍｍ 、５ｍｍ 、．．．７ｍｍと仮定すると、ＤＱＳ 入力レシーバ１１２ からＤＱ＜０：ｎ＞ に各対応するデータラッチ回路１０３ までの距離は１ｍｍ 、１．５ｍｍ 、２ｍｍ 、２．５ｍｍ 、．．．３．５ｍｍである。
【００４７】
このような構成によれば、複数のＤＱ入力レシーバ１０２ から各対応するデータラッチ回路１０３ までの信号伝播距離は各ＤＱ＜０：ｎ＞ 毎に異なるが、各データラッチ回路１０３ における２つの入力信号ＤＱＩＮ＜０：ｎ＞ ／ＤＱＳＩＮ の配線距離を揃え、両信号配線の寄生抵抗の値を揃えることができる。
【００４８】
さらに、図１に示すように、ＤＱＳＩＮ の最大伝播距離が３．５ｍｍ であることから、ＤＱＳＩＮ 用の信号配線１０６ の長さに合わせるようにＤＱＩＮ＜０：ｎ＞ 用の信号配線１０５ をそれぞれデータラッチ回路１０３ とは反対方向に所定の長さだけ引き伸ばすことによって、配線領域を増加させることなくＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の信号配線長を揃えることができる。
【００４９】
これによって、図８に示した従来例の構成の等長配線と同様の効果が得られ、ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ で配線の寄生容量も揃えることができる。しかも、最大信号配線長を、図８に示した従来例の構成による７ｍｍ の約半分の３．５ｍｍ に抑制することができるので、各入力レシーバ１０２ 、１１２ のドライバーサイズを半減できるという効果もある。
【００５０】
さらに、図１に示すように、ＤＱＩＮ＜０：ｎ＞ 用の信号配線１０５ 領域からＤＱＳ 入力レシーバ１１２ 側の領域に、複数のデータラッチ回路１０３ の出力信号配線１０７ を通すようにレイアウトすることによって、図８に示した従来例の構成に比べて配線領域が増加することもない。
【００５１】
図２は、図１の回路における動作波形の一例を示す。
【００５２】
図１に示した構成では複数のデータラッチ回路１０３ が分散配置されているので、ＤＱＳ 遅延時間ｔＤＱＳ＿ｄｅｌａｙとＤＱ遅延時間ｔＤＱ＿ｄｅｌａｙ は各データラッチ回路１０３ の位置によって異なる。図２中では、各データラッチ回路１０３ の位置によって異なる遅延時間＠Ｄ．Ｌ＜ｎ＞ （ｎ はＤＱの番号）を前記遅延時間ｔＤＱＳ＿ｄｅｌａｙ／ｔＤＱ＿ｄｅｌａｙ に続けて＠＜ｎ＞で表している。
【００５３】
図１に示したように、ＤＱ＜０＞ に対応するデータラッチ回路１０３ からＤＱ＜ｎ＞ に対応するデータラッチ回路１０３ に向かうにつれてＤＱＳＩＮ とＤＱＩＮ＜０：ｎ＞ の伝播距離が長くなるので、それぞれのｔＤＱＳ＿ｄｅｌａｙ／ｔＤＱ＿ｄｅｌａｙ が伸びていくことが分かる。しかし、各データラッチ回路１０３ におけるＤＱＳＩＮ とＤＱＩＮ＜０：ｎ＞ のタイミング関係は、信号の伝播距離が共に等しいことから常に一定であり、且つ、入力信号ＤＱＳに対するＤＱ＜０：ｎ＞ のセットアップ時問、ホールド時間がそのまま保存されていることが分かる。
【００５４】
上述した第１の実施形態によれば、ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路配置を図１に示したように工夫し、ストローブ信号の伝播距離と複数のデータ信号の各伝播距離（各データラッチ回路１０３ における各ＤＱＩＮ＜０：ｎ＞ ／ＤＱＳＩＮ の伝播距離）を揃えている。この場合、配線領域を増加させることなく、各ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の配線長を等長にすることが可能となり、各ＤＱＩＮ＜０：ｎ＞ とＤＱＳＩＮ の配線の寄生抵抗と寄生容量は共に一致する。
【００５５】
したがって、外部から与えられた書込みデータＤＱ＜０：ｎ＞ のセットアップ時間とホールド時間のタイミング仕様が厳しい場合でも、そのセットアップ時間とホールド時間のバランスを各データラッチ回路１０３ の位置において保持し、データ取り込みのマージンを最大限に確保することができる。
【００５６】
また、各ＤＱＩＮ＜０：ｎ＞ の配線長は従来例の構成による等長配線に比べて約２分の１の長さでよく、各ＤＱ入力レシーバ１０２ およびＤＱＳ 入力レシーバ１１２ のドライバーのサイズを半減できるので、チップサイズの縮小や消費電流の削減にも効果がある。さらに、図１に示したように、各ＤＱ入力レシーバ１０２ から各データラッチ回路１０３ に至るＤＱＩＮ＜０：ｎ＞ が占める配線領域のＤＱＳ 入力レシーバ１１２ 側の領域は、各データラッチ回路１０３ の出力を伝搬させる信号配線を通すようにレイアウトすることによって、図８に示した従来例の構成に比べて配線領域が増加することもない。
【００５７】
＜第２の実施形態＞
図３は、本発明の半導体装置の第２の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示している。
【００５８】
このＤＤＲ ＳＤＲＡＭ はセンターパッドレイアウト構成を有しており、例えばリードオンチップ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ；ＬＯＣ）などのリードフレームを採用するデバイスに適している。
【００５９】
図３に示す回路配置は、図１を参照して前述した回路配置と比べて、各データ信号ＤＱＩＮ＜０：ｎ＞ に対応するデータラッチ回路１０３ が対応するＤＱ入力レシーバ１０２とＤＱＳ 入力レシーバ１１２ との間の物理的な距離の中点に分散配置されている点は同じであるが、センターパッドレイアウト構成に伴って具体的な回路配置に工夫がなされている点が異なる。
【００６０】
即ち、図３に示したレイアウトでは、ＤＱＳ ボンディングパッド１１１ とｎ＋１ 個のＤＱボンディングパッド１０１ はチップ中央部のパッド配列領域に一列に配列されており、パッド配列領域の両側のチップ領域にそれぞれメモリセルアレイ１０８，１０９が配置されている。一般に、センターパッドレイアウト構成のチップでは、パッド配列領域とその両側のメモリセルアレイ配置領域との間に均等な回路配置スペースが生じているので、図１に示したように入力レシーバ１０２／１１２ 群やデータラッチ回路１０３ 群をパッド配列領域の片側の領域に集めて配置するよりも、パッド配列領域の両側の領域に分散して配置する方が、その他の回路をレイアウトし易いといった事情が考えられる。
【００６１】
そこで、図３に示したレイアウトでは、パッド配列領域と各メモリセルアレイ配置領域との間で、ＤＱＳ 入力レシーバ１１２ がＤＱＳ ボンディングパッド１１１ の近傍にそれぞれ配置されており、ｎ＋１ 個のＤＱ入力レシーバ１０２ がＤＱボンディングパッド１０１ の近傍でパッド配列領域に沿ってその両側に交互に分散されて配置されている。
【００６２】
そして、ｎ＋１ 個のデータラッチ回路１０３ は、それぞれ対応するＤＱ入力レシーバ１０２ の配列に沿ってパッド配列領域の両側の領域に分散されて配置されて２つのデータラッチ回路群に二分されている。この場合、各データラッチ回路群は、ＤＱＳ ボンディングパッド１１１ からｎ＋１ 個のＤＱボンディングパッド１０１ 側にずれた位置からｎ＋１ 個のＤＱボンディングパッド１０１ に沿って一列に配列されている。
【００６３】
さらに、パッド配列領域の両側の領域において、ＤＱＳ 入力レシーバ１１２ から内部データラッチ信号ＤＱＳＩＮ をデータラッチ回路１０３ 群まで伝搬させる内部データラッチ信号配線１０６ が形成されおり、ｎ＋１ 個のＤＱ入力レシーバ１０２ からデータ信号ＤＱＩＮ＜０：ｎ＞ をそれぞれ対応するデータラッチ回路１０３ まで伝搬させる複数の内部データ信号配線１０５ が形成されている。
【００６４】
また、複数の内部データ信号配線１０５ は、それぞれ対応するＤＱ入力レシーバ１０２ の出力ノードを基準にしてＤＱＳ 入力レシーバ１１２ とは反対側の方向へ内部データラッチ信号配線１０６ の総延長距離に合うように延長されている。
【００６５】
この場合、パッド配列領域の一方の片側の領域では、ＤＱＩＮ＜０＞，ＤＱＩＮ＜２＞，…，ＤＱＩＮ＜ｎ＞に各対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との中間点に各対応するデータラッチ回路１０３ が配置され、且つ、ＤＱＩＮ＜０＞，ＤＱＩＮ＜２＞，…，ＤＱＩＮ＜ｎ＞に各対応するグローバルバスの配線長は、最も遠いＤＱＩＮ＜ｎ＞ に対応する配線長である３．５ｍｍ に揃えられている。
【００６６】
また、パッド配列領域の他方の片側の領域では、ＤＱＩＮ＜１＞，ＤＱＩＮ＜３＞，…に各対応するＤＱ入力レシーバ１０２ とＤＱＳ 入力レシーバ１１２ との中間点に各対応するデータラッチ回路１０３ が配置され、且つ、ＤＱＩＮ＜１＞，ＤＱＩＮ＜３＞，…に各対応するグローバルバスの配線長は、最も遠いＤＱＩＮ＜３＞ に対応する配線長である２．５ｍｍ に揃えられている。
【００６７】
さらに、ｎ＋１ 個のデータラッチ回路１０３ の出力信号配線１０７ は、内部データ信号配線１０５ の延長方向とは反対側方向の領域に配置されている。
【００６８】
上述した第２の実施形態によれば、図３の構成を用いることによって、データ取り込みマージンを最大に確保しつつ、パッド配列領域の両側の領域に回路と配線を均等に振り分けることができるので、他の回路や配線のレイアウトがし易くなる。
【００６９】
なお、本発明は、上記実施形態のＤＤＲ ＳＤＲＡＭ に限らず、外部から入力されるクロックなどのストローブ信号に対してセットアップ時間とホールド時間を持った複数のデータ信号（アドレスや書込みデータなど）を同時にデータラッチ回路に取り込むデータ取込み部を備えた半導体装置に適用可能である。この場合、ストローブ信号の入力レシーバと各データ信号の入力レシーバとの物理的な中点にそれぞれのラッチ回路を配置し、入力レシーバからデータラッチ回路までにおけるデータ信号とストローブ信号の物理的な配線長を揃え、データ信号とストローブ信号の伝播距離を揃える。これによって、外部から与えられたセットアップ時間とホールド時間のバランスをデータラッチ回路で保持し、セットアップ時間とホールド時間を最大限に有効に活用し、データ信号の取込みマージンを最大に高めることができ、チップサイズの増加を抑制することができる。
【００７０】
【発明の効果】
上述したように本発明の半導体装置によれば、データ取込み部における配線領域を増加させることなく、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減も可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示す図。
【図２】図１の回路における動作例を示すタイミング波形図。
【図３】本発明の半導体装置の第２の実施形態に係るＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路を配置したフロアプランの一例を示す図。
【図４】ＤＤＲ ＳＤＲＡＭ のコマンド、アドレスとデータの取込みタイミングの一例を記述した仕様図。
【図５】ＤＤＲ ＳＤＲＡＭ のデータ取込み部の回路構成の一例を示す図。
【図６】図５の回路における動作例を示すタイミング波形図。
【図７】８ ビット入出力の２５６Ｍビット ＤＤＲ ＳＤＲＡＭのパッケージおよびピンアサインの実際例を示す平面面。
【図８】図５に示したデータ取込み部の各回路を配置したレイアウトフロアプランの一例を示す図。
【図９】図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の一例を示すタイミング波形図。
【図１０】図６に示したタイミング図におけるｔＤＱＳ＿ｄｅｌａｙとｔＤＱ＿ｄｅｌａｙ の関係が崩れた場合の動作波形の他の例を示すタイミング波形図。
【図１１】図８中に示した配線の寄生抵抗Ｒｄｑｓ、Ｒ０、Ｒ１、Ｒ２、Ｒ３、．．．Ｒｎを揃えるように改良したレイアウトフロアプランの一例を示す図。
【符号の説明】
１０１ …ＤＱボンディングパッド、１０２ …ＤＱ入力レシーバ、１０３ …データラッチ回路、１０４ …データ転送タイミング制御回路、１０５ …内部データ信号配線、１０６ …内部データラッチ信号配線、１０７ …出力信号配線、１１１ …ＤＱＳ ボンディングパッド、１１２ …ＤＱＳ 入力レシーバ。
Claims (10)
- 内部データラッチ信号を発生するデータラッチ信号発生回路と、
内部データ信号を生成する複数のデータ発生回路と、
前記複数のデータ発生回路に対応して設けられ、対応するデータ発生回路からの内部データ信号および前記内部データラッチ信号が入力し、対応する前記内部データ信号と内部データラッチ信号の伝播距離が等しくなるように対応する前記データ発生回路と前記ラッチ信号発生回路との間の物理的な距離の中点に配置されている複数のデータラッチ回路
とを具備することを特徴とする半導体装置。 - チップ外部からデータラッチ信号入力が入力されるデータラッチ信号入力端子と、チップ外部からデータ信号入力が入力される複数のデータ信号入力端子とをさらに具備し、
前記データラッチ信号発生回路は、前記データラッチ信号入力端子を介して前記データラッチ信号入力を受けて内部データラッチ信号を生成するラッチ信号入力回路であり、
前記複数のデータ発生回路は、それぞれ対応して前記複数のデータ信号入力端子を介して前記データ信号入力を受けて内部データ信号を生成するデータ入力回路であることを特徴とする請求項１記載の半導体装置。 - 前記データラッチ信号入力端子および複数のデータ信号入力端子はチップ内の第１の領域に一列に配列されており、
前記データラッチ信号発生回路および複数のデータ発生回路は前記各入力端子の配列に沿って一列に配列されており、
前記複数のデータラッチ回路は、前記第１の領域に並設された第２の領域で前記データラッチ信号入力端子から複数のデータ信号入力端子側にずれた位置から前記複数のデータ信号入力端子に沿って一列に配列されており、
前記データラッチ信号発生回路から内部データラッチ信号を前記複数のデータラッチ回路まで伝搬させる内部データラッチ信号配線が形成されおり、
前記複数のデータ信号発生回路から内部データ信号をそれぞれ対応するデータラッチ回路まで伝搬させる複数の内部データ信号配線が形成されている
ことを特徴とする請求項２記載の半導体装置。 - 前記複数の内部データ信号配線は、それぞれ対応するデータ発生回路の出力ノードを基準にして前記内部データラッチ信号発生回路とは反対側の方向へ前記内部データラッチ信号配線の総延長距離に合うように延長されていることを特徴とする請求項３記載の半導体装置。
- 前記複数のデータラッチ回路の出力信号配線は、前記複数の内部データ信号配線が使用する配線トラックと同一のトラックを使用し、かつ前記データラッチ回路の出力ノードを起点として前記データ信号発生回路の配置位置とは反対方向の領域に向かって配置されていることを特徴とする請求項３または４記載の半導体装置。
- 前記データラッチ信号入力端子および複数のデータ信号入力端子はチップ中央部の入力端子配列領域に一列に配列されており、
前記データラッチ信号発生回路は前記入力端子配列領域の両側にそれぞれ配置され、前記複数のデータ発生回路は前記入力端子配列領域に沿ってその両側の領域に分散されて配置されており、
前記複数のデータラッチ回路は、それぞれ対応するデータ信号発生回路の配列に沿って前記入力端子配列線領域の両側の領域に分散されて配置されて２つのデータラッチ回路群に二分されており、
前記各データラッチ回路群は、前記データラッチ信号入力端子から複数のデータ信号入力端子側にずれた位置から前記入力端子配列線領域に沿って一列に配列されており、
前記入力端子配列領域の両側の領域において前記データラッチ信号発生回路から内部データラッチ信号をデータラッチ回路群まで伝搬させる内部データラッチ信号配線が形成されおり、
前記入力端子配列領域の両側の領域において前記複数のデータ信号発生回路から内部データ信号をそれぞれ対応するデータラッチ回路まで伝搬させる複数の内部データ信号配線が形成されている
ことを特徴とする請求項２記載の半導体装置。 - 前記複数の内部データ信号配線は、それぞれ対応するデータ発生回路の出力ノードを基準にして前記内部データラッチ信号発生回路とは反対側の方向へ前記内部データラッチ信号配線の総延長距離に合うように延長されていることを特徴とする請求項６記載の半導体装置。
- 前記複数の内部データ信号配線は、それぞれ対応するデータ発生回路の出力ノードを基準にして前記内部データラッチ信号発生回路とは反対側の方向へ前記内部データラッチ信号配線の総延長距離に合うように延長されていることを特徴とする請求項６または７記載の半導体装置。
- 前記複数のデータラッチ回路の出力を前記出力信号配線へ転送するタイミングを制御する転送タイミング制御信号を生成する転送タイミング制御信号発生回路をさらに具備することを特徴とする請求項２乃至８のいずれか１項記載の半導体装置。
- 前記半導体装置はＤＤＲ ＳＤＲＡＭ であり、前記データ信号入力は書込みデータであり、前記データラッチ信号入力はデータストローブ信号であり、前記書込みデータは前記データストローブ信号の立ち上がりエッジと立下りエッジのタイミングで内部に取込まれることを特徴とする請求項２乃至９のいずれか１項記載の半導体装置。
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| JP2003148240A JP2004355667A (ja) | 2003-05-26 | 2003-05-26 | 半導体装置 |
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| JP2013020678A (ja) * | 2011-07-13 | 2013-01-31 | Elpida Memory Inc | 半導体記憶装置 |
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2003
- 2003-05-26 JP JP2003148240A patent/JP2004355667A/ja not_active Withdrawn
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| JP2013020678A (ja) * | 2011-07-13 | 2013-01-31 | Elpida Memory Inc | 半導体記憶装置 |
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