JP4668591B2 - 高周波数カウンタ回路 - Google Patents
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Description
本発明は、高いクロック周波数で動作するカウンタ回路に関する。
従来から情報処理装置等を構成する内部の信号をカウントするなど、様々な用途にカウンタ回路が使用されている。
一般に、カウンタ回路には、非同期型カウンタ回路と同期型カウンタ回路があり必要に応じて使い分けられているが、いずれの回路も複数のフリップフロップ（例えば、ＲＳフリップフロップ、Ｄフリップフロップ等）によって構成されている。
一般に、カウンタ回路には、非同期型カウンタ回路と同期型カウンタ回路があり必要に応じて使い分けられているが、いずれの回路も複数のフリップフロップ（例えば、ＲＳフリップフロップ、Ｄフリップフロップ等）によって構成されている。
図１６は、Ｄフリップフロップによって構成された非同期型の８ビットカウンタ回路の従来例を示している。
同図に示すカウンタ回路は、図２に示すＤフリップフロップとインバータとから成るマクロ（Ｘ００からＸ０７）が直列に接続されており、クロック信号がクロック入力端子ＣＫに入力されると、入力信号の立ち上がり変化に応じてマクロＸ００は、入力信号の２倍の周期の信号を出力端子ＤＡに出力する（ラッチされる）。同様にして、１のマクロの出力信号を入力とする他のマクロは、入力信号の２倍の周期の信号を出力端子ＤＡに出力する（ラッチする）。
同図に示すカウンタ回路は、図２に示すＤフリップフロップとインバータとから成るマクロ（Ｘ００からＸ０７）が直列に接続されており、クロック信号がクロック入力端子ＣＫに入力されると、入力信号の立ち上がり変化に応じてマクロＸ００は、入力信号の２倍の周期の信号を出力端子ＤＡに出力する（ラッチされる）。同様にして、１のマクロの出力信号を入力とする他のマクロは、入力信号の２倍の周期の信号を出力端子ＤＡに出力する（ラッチする）。
以上の処理において、各マクロの出力端子ＤＡにラッチされた信号をカウンタ出力端子Ｄ０〜Ｄ７より取り出すことによってクロック信号のカウント値を取得することができる。この場合、出力端子Ｄ０はＬＳＢとなり出力端子Ｘ０７はＭＳＢとなる。
図１７は、Ｄフリップフロップによって構成された同期型の１２ビットカウンタ回路の従来例を示している。
同図に示すカウンタ回路は、図１２に示すＤフリップフロップとＡＮＤ回路とＥＯＲ回路とから成るマクロ（Ｘ００からＸ０７）が直列に接続されており、クロック信号がクロック入力端子ＣＫに入力されると、入力信号の立ち上がり変化に応じてマクロＸ００は、入力信号の２倍の周期の信号を出力する（ラッチする）、同時に、１のマクロの前段のマクロからの出力ＣＯと１のマクロ内部のＤフリップフロップの出力とをＡＮＤした信号を出力端子ＣＯから出力し、１のマクロの後段のマクロの入力となる。これによりキャリーアップを行なう。
同図に示すカウンタ回路は、図１２に示すＤフリップフロップとＡＮＤ回路とＥＯＲ回路とから成るマクロ（Ｘ００からＸ０７）が直列に接続されており、クロック信号がクロック入力端子ＣＫに入力されると、入力信号の立ち上がり変化に応じてマクロＸ００は、入力信号の２倍の周期の信号を出力する（ラッチする）、同時に、１のマクロの前段のマクロからの出力ＣＯと１のマクロ内部のＤフリップフロップの出力とをＡＮＤした信号を出力端子ＣＯから出力し、１のマクロの後段のマクロの入力となる。これによりキャリーアップを行なう。
以上の処理において、各マクロの出力端子ＤＡにラッチされた信号を取り出すことによってクロック信号のカウント値を取得することができる。この場合、ＤフリップフロップＸ００はＬＳＢとなりＤフリップフロップＸ０７はＭＳＢとなる。
特許文献１には、デコード回路を利用した組み込みテストにおいてテストデータ量を増やさずにテスト実行時間を短縮するために使用するカウンタ回路について開示されている。
特開２００３−１２１４９９号公報
しかしながら、以上に説明したカウンタ回路は、カウンタのクロック周波数を高くしようとすると、図１６及び図１７に示したように、１のマクロの出力をその後段のマクロに伝搬する時にキャリー遅延時間（伝搬遅延時間）が生じ、誤作動の要因となってしまうという問題があった。
また、カウンタのビット数を増加する場合にも、ビット数の増加に応じてキャリー遅延時間が大きくなるため誤作動の原因となってしまうということも問題であった。
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする問題は、より高いクロック周波数で動作可能なカウンタ回路を提供することである。
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする問題は、より高いクロック周波数で動作可能なカウンタ回路を提供することである。
上記の課題を解決するために、本発明は、入力信号をカウントし、該カウント結果を出力する複数のカウント手段と、前記複数のカウント手段が互いに所定の位相差を備えるように制御する位相制御手段と、該位相制御手段によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるカウンタ出力切替手段と、を少なくとも備える。
本発明によると、カウンタ出力切替手段が、１の前記カウント手段の出力から該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えることによって、前記カウント手段が入力信号をカウントする時に生じる遅延時間の影響を低減することが可能となる。
また、本発明は、入力信号に応じて、前記複数のカウント手段から順次進み位相を備える前記カウント手段を選択するタイミングを生成して通知する出力選択手段を更に備え、前記カウンタ出力切替手段は、前記出力選択手段による通知に応じて１の前記カウント手段の出力から前記通知された前記カウント手段の出力に切替えてもよい。
この場合も、入力信号に応じて前記複数のカウント手段から順次進み位相を備える前記カウント手段を選択するように生成されたタイミングに従って、カウンタ出力切替手段が、１の前記カウント手段の出力から該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるので、前記カウント手段が入力信号をカウントする時に生じる遅延時間の影響を低減することが可能となる。
また、前記カウント手段は、複数のフリップフロップによって構成されたカウンタ回路であってもよい。例えば、フリップフロップについては、Ｄフリップフロップ、ＲＳフリップフロップ、又はＪＫフリップフロップ等のカウンタ回路を構成可能なものであれば種類は問わない。
さらに、前記複数のフリップフロップによって構成されたカウンタ回路は、非同期型のカウンタ回路であってもよく、同期型のカウンタ回路であってもよい。
以上のように、本発明によると、より高いクロック周波数で動作可能なカウンタ回路や多ビットカウンタ回路を提供することができる。
以下、本発明の実施形態について図１から図１５に基づいて説明する。
まず、本発明に係る第１の実施例について図１から図９Ａから９Ｃに基づいて説明する。
まず、本発明に係る第１の実施例について図１から図９Ａから９Ｃに基づいて説明する。
図１は、本発明に係る第１の実施例の構成例を示している。
同図に示すカウンタ回路は、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路１と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路２と、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えるためのカウンタ出力切替回路３と、を備える非同期型カウンタ回路である。
同図に示すカウンタ回路は、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路１と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路２と、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えるためのカウンタ出力切替回路３と、を備える非同期型カウンタ回路である。
第１のカウンタ回路１は、図２に示すＨＡマクロ４と図３に示すＦＡマクロ５ａ〜５ｇとによって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ４の入力端ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ４からの出力は、ＦＡマクロ５ａの入力端であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ５ｂの入力端ＣＩに入力される。同様にして、１のＦＡマクロ５からの出力信号を入力とする他のＦＡマクロ５は、入力信号の２倍の周期の信号を出力していくこととなる。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ４の入力端ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ４からの出力は、ＦＡマクロ５ａの入力端であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ５ｂの入力端ＣＩに入力される。同様にして、１のＦＡマクロ５からの出力信号を入力とする他のＦＡマクロ５は、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ４の出力信号（出力端子Ｏ０からの出力信号）がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）となり、ＦＡマクロ５ｇの出力信号（出力端子Ｄ７からの出力信号）がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）となる。
第２のカウンタ回路２は、図３に示すＦＡマクロ５ｈから５ｎによって構成される。
なお、図１では、図示を簡略化するために、第２のカウンタ回路２にＨＡマクロ４が含まれないように示されているが、実質上は、１つのＨＡマクロ４を２つのカウンタ回路１、２で共用している。
なお、図１では、図示を簡略化するために、第２のカウンタ回路２にＨＡマクロ４が含まれないように示されているが、実質上は、１つのＨＡマクロ４を２つのカウンタ回路１、２で共用している。
また、本実施例においては、部品の共通化（回路規模を小型化）のために第１のカウンタ回路１におけるＨＡマクロ４（カウンタ回路におけるＬＳＢ）は、第２のカウンタ回路２のＬＳＢと共通化した構成となっているが、この構成に限定されない。
すなわち、第１のカウンタ回路１及び第２のカウンタ回路２においてそれぞれ独立にＬＳＢからＭＳＢまでをＨＡマクロ及びＦＡマクロによって構成してもよい。この場合には、別途各カウンタ回路１、２の位相を制御するための位相制御回路と、第１のカウンタ回路１、２の出力信号を選択するためのカウンタ出力切替回路とを設ければよい。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ４の入力端ＣＩに入力され、周期２Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力される。ＨＡマクロ４のＤＸからの出力は、ＦＡマクロ５ｈの入力端であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ５ｉの入力端ＣＩに入力される。同様にして、１のＦＡマクロ５からの出力信号を入力とする他のＦＡマクロ５は、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ４は、第２のカウンタ回路２の位相を制御する機能を備えると共に、第２のカウンタ回路２のＬＳＢ信号（出力端子Ｅ０からの出力信号）を出力することとなる。また、ＦＡマクロ５ｎの出力信号（出力端子Ｅ７からの出力信号）がＭＳＢとなる。
カウンタ出力信号切替回路３は、インバータ７及びＤフリップフロップ８で構成される出力選択回路９と、出力選択回路９からの出力信号に応じて第１のカウンタ回路１からの出力信号と第２のカウンタ回路２からの出力信号とを切替えて出力端子Ｄ０からＤ７に出力するＳＷマクロ６ａから６ｈとによって構成される。
出力選択回路９は、インバータ７及びＤフリップフロップ８によって構成され、入力端子ＣＫからのクロック信号が、インバータ７を介してＤフリップフロップ８に入力される。そして、出力端子ｑからの出力信号を第１のカウンタセレクト信号（出力端子ＯＳの出力信号）として使用し、出力端子ｑの反転信号を第２のカウンタセレクト信号（出力端子ＥＳの出力信号）として使用する。
ＳＷマクロ６ａから６ｈは、第１のカウンタセレクト信号及び第２のカウンタセレクト信号に応じて、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えてそれぞれ出力端子Ｄ０からＤ７に出力する。例えば、ＳＷマクロ６ｂは、第１のカウンタセレクト信号がＨｉｇｈの時に第１のカウンタ回路１の出力信号を出力端子Ｄ１に出力し、第２のカウンタセレクト信号がＨｉｇｈの時に第２のカウンタ回路２の出力信号を出力端子Ｄ１に出力する。
なお、本実施例に係るＳＷマクロ６ａは、回路構成の容易のために常に第１のカウンタ回路１の出力信号を選択することとしている。
入力端子ＣＬからは、リセット信号が入力され、入力信号がＬｏｗになると第１のカウンタ回路１、第２のカウンタ回路２、及びカウンタ出力切替回路３に備わるＤフリップフロップの状態がクリアされる。
入力端子ＣＬからは、リセット信号が入力され、入力信号がＬｏｗになると第１のカウンタ回路１、第２のカウンタ回路２、及びカウンタ出力切替回路３に備わるＤフリップフロップの状態がクリアされる。
図２は、図１で示したカウンタ回路で使用するＨＡマクロ４の構成例を示している。
同図に示すＨＡマクロは、インバータ１０とＤフリップフロップ１１とによって構成され、入力端子ＣＩに入力される信号がインバータ１０を介してＤフリップフロップ１１に入力される。Ｄフリップフロップ１１は、一般的に使用されるＤフリップフロップである。
同図に示すＨＡマクロは、インバータ１０とＤフリップフロップ１１とによって構成され、入力端子ＣＩに入力される信号がインバータ１０を介してＤフリップフロップ１１に入力される。Ｄフリップフロップ１１は、一般的に使用されるＤフリップフロップである。
したがって、入力信号の２倍の周期の信号が出力端子ＤＡから出力され、出力端子ＤＡの出力信号の反転信号（位相差がπ［ｒａｄ］である信号）が出力端子ＤＸから出力される。
また、入力端子ＣＬからのリセット信号によって、Ｄフリップフロップの状態がクリアされる。すなわち、リセット信号をＬｏｗにするとＤフリップフロップの状態がクリアされる。
図３は、図１で示したカウンタ回路で使用するＦＡマクロ５ａから５ｎの構成例を示している。
同図に示すＦＡマクロは、インバータ１２とＤフリップフロップ１３とによって構成され、入力端子ＣＩに入力される信号がインバータ１２を介してＤフリップフロップ１２に入力される。同図に示すＤフリップフロップ１３も、一般的に使用されるフリップフロップを使用している。
同図に示すＦＡマクロは、インバータ１２とＤフリップフロップ１３とによって構成され、入力端子ＣＩに入力される信号がインバータ１２を介してＤフリップフロップ１２に入力される。同図に示すＤフリップフロップ１３も、一般的に使用されるフリップフロップを使用している。
したがって、入力信号の２倍の周期の信号が出力端子ＤＡから出力され、入力端子ＣＬからのリセット信号によって、Ｄフリップフロップの状態がクリアされる。
図４は、図１で示したカウンタ回路で使用するＳＷマクロ６ａから６ｈの構成例を示している。
図４は、図１で示したカウンタ回路で使用するＳＷマクロ６ａから６ｈの構成例を示している。
同図に示すＳＷマクロは、ＮＡＮＤ回路１４から１６とインバータ１７から１９とＤフリップフロップ２０とによって構成される回路である。ＮＡＮＤ回路１４において、第１のカウンタ回路１の出力信号が入力端子ＯＤに入力され、出力選択回路９の第１のカウンタセレクト信号が入力端子ＯＳに入力される。また、ＮＡＮＤ回路１５においては、第２のカウンタ回路２の出力信号が入力端子ＥＤに入力され、出力選択回路９の第２のカウンタセレクト信号が入力端子ＥＳに入力される。
したがって、ＮＡＮＤ回路１４から１６は、出力選択回路９の第１のカウンタセレクト信号及び第２のカウンタセレクト信号に応じて、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替え、Ｄフリップフロップ２０に出力する。例えば、出力選択回路９の第１のカウンタセレクト信号がＨｉｇｈで、第１のカウンタ回路１の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ２０の入力端子ｄには、ハイレベル信号が入力され、出力選択回路９の第２のカウンタセレクト信号がＨｉｇｈで、第２のカウンタ回路２の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ２０の入力端子Ｄには、ハイレベル信号が入力されることとなる。
インバータ１７から１８は、ＮＡＮＤ回路１４から１６による遅延時間と調整を図るために挿入している。
以上の動作によって、ＳＷマクロは、入力端子ＯＳに入力される出力選択回路９からの第１のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＯＤに入力される第１のカウンタ回路１からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、入力端子ＥＳに入力される出力選択回路９からの第２のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＥＤに入力される第２のカウンタ回路２からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
以上の動作によって、ＳＷマクロは、入力端子ＯＳに入力される出力選択回路９からの第１のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＯＤに入力される第１のカウンタ回路１からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、入力端子ＥＳに入力される出力選択回路９からの第２のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＥＤに入力される第２のカウンタ回路２からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
以上の説明において、本実施例に係る第１のカウンタ回路１、第２のカウンタ回路２、及びカウンタ出力切替回路３は、Ｄフリップフロップによって構成されているが、これに限定するものではない。すなわち、例えばＲＳフリップフロップやＪＫフリップフロップ等と論理回路との組み合わせによって、本実施例に示したＤフリップフロップと同等の機能を備える回路を使用すればよい。また、Ｄフリップフロップと同等の機能を有する論理回路のみの組み合わせからなる回路を使用してもよい。
また、本実施例に係るカウンタ回路は、８ビットカウント回路の例を示しているが、これに限定されない。すなわち、任意のビットでカウントするカウンタ回路に対して適用が可能である。
図５は、第１の実施例に係るカウンタ回路における主要な信号の一部のタイミングチャートである。
同図には、図１に示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、第１のカウンタ回路１におけるＨＡマクロ４の出力端子Ｏ０及びＦＡマクロ５ａから５ｄに対応する出力端子Ｏ１からＯ４の出力信号と、第２のカウンタ回路２における出力端子Ｅ０及びＦＡマクロ５ｈから５ｋに対応する出力端子Ｅ１からＥ４の出力信号と、カウンタ出力切替回路３における出力選択回路９の出力端子ＯＳ及びＥＳの第１のカウンタセレクト信号及び第２のカウンタセレクト信号と、カウンタ出力切替回路３におけるＳＷマクロ６ａから６ｅに対応する出力端子Ｄ０からＤ４の出力信号（本実施例に係るカウンタ回路の出力信号）と、の関係を示すタイミングチャートを示している。
同図には、図１に示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、第１のカウンタ回路１におけるＨＡマクロ４の出力端子Ｏ０及びＦＡマクロ５ａから５ｄに対応する出力端子Ｏ１からＯ４の出力信号と、第２のカウンタ回路２における出力端子Ｅ０及びＦＡマクロ５ｈから５ｋに対応する出力端子Ｅ１からＥ４の出力信号と、カウンタ出力切替回路３における出力選択回路９の出力端子ＯＳ及びＥＳの第１のカウンタセレクト信号及び第２のカウンタセレクト信号と、カウンタ出力切替回路３におけるＳＷマクロ６ａから６ｅに対応する出力端子Ｄ０からＤ４の出力信号（本実施例に係るカウンタ回路の出力信号）と、の関係を示すタイミングチャートを示している。
ここで、以下の説明において、同図に示す出力端子の記号は、その出力端子から出力される信号を表わす。例えば、「信号ＣＫ」とは、出力端子ＣＫからの出力信号を表わすものとする。
信号Ｏ０は、第１のカウンタ回路１におけるＨＡマクロ４の出力信号である。したがって、信号ＣＫがＬｏｗとなるタイミングで信号Ｏ０がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号ＣＫの２倍となる。
また、信号ＣＫがＬｏｗとなるタイミングでＨＡマクロ４の出力信号（出力端子ＤＡからの信号）が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（１））。
信号Ｏ１は、第１のカウンタ回路１におけるＦＡマクロ５ａの出力信号である。したがって、信号Ｏ０がＬｏｗとなるタイミングで信号Ｏ１がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号Ｏ０の２倍となる。
また、信号Ｏ０がＬｏｗとなるタイミングでＦＡマクロ５ａの出力信号が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（２））。
同様に、信号Ｏ２は、第１のカウンタ回路１におけるＦＡマクロ５ｂの出力信号である。したがって、信号Ｏ１がＬｏｗとなるタイミングで信号Ｏ２がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号Ｏ１の２倍となる。
同様に、信号Ｏ２は、第１のカウンタ回路１におけるＦＡマクロ５ｂの出力信号である。したがって、信号Ｏ１がＬｏｗとなるタイミングで信号Ｏ２がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号Ｏ１の２倍となる。
また、信号Ｏ１がＬｏｗとなるタイミングでＦＡマクロ５ｂの出力信号が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（３））。
以上に説明した動作と同様の動作によって、図１に示した第１のカウンタ回路１における信号Ｏ３からＯ７が出力されることとなる。
以上に説明した動作と同様の動作によって、図１に示した第１のカウンタ回路１における信号Ｏ３からＯ７が出力されることとなる。
信号Ｅ０は、第１のカウンタ回路１におけるＨＡマクロ４の出力端子ＤＸからの出力信号であり、信号Ｏ０とπ［ｒａｄ］の位相差を有する信号である。したがって、信号Ｏ０とはπ［ｒａｄ］の位相差を持ちながら、信号ＣＫがＬｏｗとなるタイミングで信号Ｅ０がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号ＣＫの２倍となる。
また、ＣＫがＬｏｗとなるタイミングでＨＡマクロ４の出力信号（出力端子ＤＸからの信号）が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（４））。
信号Ｅ１は、第２のカウンタ回路２におけるＦＡマクロ５ｈの出力信号である。したがって、信号Ｅ０がＬｏｗとなるタイミングで信号Ｅ１がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号周期は、信号Ｅ０の２倍となる。
また、信号Ｅ１がＬｏｗとなるタイミングでＦＡマクロ５ｈの出力信号が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（５））。
同様に、信号Ｅ２は、第２のカウンタ回路２におけるＦＡマクロ５ｉの出力信号である。したがって、信号Ｅ１がＬｏｗとなるタイミングで信号Ｅ２がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号Ｅ１の２倍となる。
同様に、信号Ｅ２は、第２のカウンタ回路２におけるＦＡマクロ５ｉの出力信号である。したがって、信号Ｅ１がＬｏｗとなるタイミングで信号Ｅ２がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号Ｅ１の２倍となる。
また、信号Ｅ１がＬｏｗとなるタイミングでＦＡマクロ５ｉの出力信号が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（６））。
以上に説明した動作と同様の動作によって、図１に示した第２のカウンタ回路２における信号Ｅ３からＥ７が出力されることとなる。
以上に説明した動作と同様の動作によって、図１に示した第２のカウンタ回路２における信号Ｅ３からＥ７が出力されることとなる。
信号ＯＳは、カウンタ出力切替回路３における出力選択回路９の出力信号（Ｄフリップフロップ８の出力端子ｑからの出力信号）である。したがって、信号ＣＫがＬｏｗとなるタイミングで信号ＯＳがＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号ＣＫの２倍となる。
同様に、信号ＥＳは、カウンタ出力切替回路３における出力選択回路９の出力信号（Ｄフリップフロップ８の出力端子ｄからの出力信号）である。したがって、信号ＯＳと位相差π［ｒａｄ］を有する信号であり、信号の周期は信号ＣＫの２倍となる。
また、信号ＯＳ及び信号ＥＳにおいても、信号ＣＫがＬｏｗとなるタイミングでＤフリップフロップ８の出力信号（出力端子ｄ及びｑからの出力信号）が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（７）及び（８））。
信号Ｄ０は、入力端子ＯＤ及びＥＤにおける入力信号を信号Ｏ０としたＳＷマクロ６ａの出力信号である。したがって、信号Ｏ０に対してπ［ｒａｄ］の位相差を持つ信号であり、信号ＣＫがＬｏｗとなるタイミングで信号Ｄ０がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号ＣＫがＬｏｗとなるタイミングでＳＷマクロ６ａの出力信号（出力端子Ｑからの信号）が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す期間（９））。
信号Ｄ１は、ＳＷマクロ６ｂが、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳに応じて、信号Ｏ１又は信号Ｅ１を選択的に出力した信号である。例えば、タイミング（１０）（同図の実線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｂへの信号ＥＳがＨｉｇｈであり、その時の信号Ｅ１もＨｉｇｈであるので、ＳＷマクロ６ｂの信号Ｄ１は、ＬｏｗからＨｉｇｈに切り替わる。
また、タイミング（１１）（同図の破線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｂへの信号ＯＳがＨｉｇｈであり、その時の信号Ｏ１もＨｉｇｈであるので、結局、ＳＷマクロ６ｂの信号Ｄ１は、Ｈｉｇｈのままとなる。
さらに、タイミング（１２）（同図の実線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｂへの信号ＥＳがＨｉｇｈで、その時の信号Ｅ１はＬｏｗなので、ＳＷマクロ６ｂの信号Ｄ１は、ＨｉｇｈからＬｏｗに切り替わる。
ここで、上述のタイミング（１０）及び（１２）において、信号Ｄ１は、信号ＣＫがＬｏｗとなるタイミングでＬｏｗからＨｉｇｈに又はＨｉｇｈからＬｏｗに切り替わるが、この場合にもキャリー遅延時間が生じる。
しかし、ＳＷマクロ６ｂは、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳに基づいて、信号ＣＫがＬｏｗとなるタイミングで信号Ｄ１を切替えるので、信号Ｄ０の信号ＣＫに対するキャリー遅延時間と信号Ｄ１の信号ＣＫに対するキャリー遅延時間とは同程度となる。したがって、信号Ｄ０に対する信号Ｄ１のキャリー遅延時間が無視することができる。すなわち、信号Ｄ０がＬｏｗとなるタイミングで、信号Ｄ１は、キャリー遅延時間なくＬｏｗからＨｉｇｈに又はＨｉｇｈからＬｏｗに切り替えることが可能となる。
同様に、信号Ｄ２は、ＳＷマクロ６ｃが、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳに応じて、信号Ｏ２又は信号Ｅ２を選択的に出力した信号である。例えば、タイミング（１２）（同図の実線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｃへの信号ＥＳがＨｉｇｈであり、その時の信号Ｅ２もＨｉｇｈであるので、ＳＷマクロ６ｂの信号Ｄ２は、ＬｏｗからＨｉｇｈに切り替わる。
また、タイミング（１３）（同図の破線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｃへの信号ＯＳがＨｉｇｈであり、その時の信号Ｏ２もＨｉｇｈであるので、結局、ＳＷマクロ６ｃの信号Ｄ１は、Ｈｉｇｈのままとなる。
さらに、タイミング（１４）（同図の実線部で示す信号ＣＫがＬｏｗとなるタイミング）では、ＳＷマクロ６ｃへの信号ＥＳがＨｉｇｈで、その時の信号Ｅ２はＬｏｗなので、ＳＷマクロ６ｃの信号Ｄ２は、ＨｉｇｈからＬｏｗに切り替わる。
ここで、上述のタイミング（１２）及び（１４）において、信号Ｄ２は、信号Ｄ１と同様に、信号ＣＫがＬｏｗとなるタイミングでＬｏｗからＨｉｇｈに又はＨｉｇｈからＬｏｗに切り替わるが、この場合にもキャリー遅延時間が生じる。
しかし、ＳＷマクロ６ｃは、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳに基づいて、信号ＣＫがＬｏｗとなるタイミングで信号Ｄ２を切替えるので、信号Ｄ１の信号ＣＫに対するキャリー遅延時間と信号Ｄ２の信号ＣＫに対するキャリー遅延時間とは同程度となる。したがって、信号Ｄ０及び信号Ｄ１に対する信号Ｄ２のキャリー遅延時間は無視することができる。すなわち、信号Ｄ１がＬｏｗとなるタイミングで、信号Ｄ２は、キャリー遅延時間なくＬｏｗからＨｉｇｈに又はＨｉｇｈからＬｏｗに切り替えることが可能となる。
以上に説明した動作と同様の動作によって、図１に示したカウンタ出力切替回路３における信号Ｄ３からＤ７が出力されることとなる。
以上に説明したカウンタ回路を用いることによって、第１のカウンタ回路１におけるＨＡマクロ４からＦＡマクロ５ｇまでのキャリー遅延時間、又は、第１のカウンタ回路１におけるＨＡマクロ４及び第２のカウンタ回路２におけるＦＡマクロ５ｈから５ｎまでのキャリー遅延時間は、信号ＣＫの１周期内に収まればよいことになる。
以上に説明したカウンタ回路を用いることによって、第１のカウンタ回路１におけるＨＡマクロ４からＦＡマクロ５ｇまでのキャリー遅延時間、又は、第１のカウンタ回路１におけるＨＡマクロ４及び第２のカウンタ回路２におけるＦＡマクロ５ｈから５ｎまでのキャリー遅延時間は、信号ＣＫの１周期内に収まればよいことになる。
したがって、外部からの入力信号であるクロック信号（図１の入力端子ＣＫへの入力信号）の周期は、式（１）で求められる周期Ｔまで高速化が可能となる。
Ｔ ＝ Ｔ０＋τ／Ｎ ・・・ （１）
ここで、Ｔ０は、第１のカウンタ回路１のＬＳＢが対応できる周期であり、τは、全ビットのキャリー遅延時間（例えば、図１に示すＬＳＢであるＨＡマクロ４、及びＦＡマクロ５ａから５ｇのキャリー遅延時間又はＦＡマクロ５ｈから５ｎのキャリー遅延時間）である。また、Ｎは、カウンタの本数（図１の場合は第１のカウンタ回路１及び第２のカウンタ回路２を使用しているので本数は２）である。
Ｔ ＝ Ｔ０＋τ／Ｎ ・・・ （１）
ここで、Ｔ０は、第１のカウンタ回路１のＬＳＢが対応できる周期であり、τは、全ビットのキャリー遅延時間（例えば、図１に示すＬＳＢであるＨＡマクロ４、及びＦＡマクロ５ａから５ｇのキャリー遅延時間又はＦＡマクロ５ｈから５ｎのキャリー遅延時間）である。また、Ｎは、カウンタの本数（図１の場合は第１のカウンタ回路１及び第２のカウンタ回路２を使用しているので本数は２）である。
図６は、第１の実施例に係るカウンタ回路の変形例を示す図である。
同図に示すカウンタ回路は、図１に示したカウンタ回路における出力選択回路９の機能を、第１のカウンタ回路１におけるＨＡマクロ４によって実現する場合の構成例であり、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路１と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路２と、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えるためのカウンタ出力切替回路２１と、を備えるカウンタ回路である。
同図に示すカウンタ回路は、図１に示したカウンタ回路における出力選択回路９の機能を、第１のカウンタ回路１におけるＨＡマクロ４によって実現する場合の構成例であり、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路１と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路２と、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えるためのカウンタ出力切替回路２１と、を備えるカウンタ回路である。
したがって、図６に示すカウンタ出力切替回路２１における第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳは、それぞれ、第１のカウンタ回路１におけるＨＡマクロ４の出力端子ＤＡ、ＤＸからの出力信号である。
図６における第１のカウンタセレクト信号ＯＳは、図１に示したＨＡマクロ４の出力端子ＤＡからの出力信号、すなわち、出力端子Ｏ０の出力信号であり、図６における第２のカウンタセレクト信号ＥＳは、図１に示したＨＡマクロ４の出力端子ＤＸからの出力信号、すなわち、出力端子Ｅ０の出力信号である。
図５によると、信号Ｏ０と信号ＯＳ、信号Ｅ０と信号ＥＳは同じ信号であることがわかる。したがって、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳがＨＡマクロ４によって生成されること以外は、図１に示したカウンタ回路と同じ構成となり、動作も同じであるので説明は省略する。
以上に説明した構成によって、図１に示した出力選択回路９がＨＡマクロ４と共通化できるので、図１に示したカウンタ回路に比べて回路規模を小さくできる。
図７Ａ及び図７Ｂは、第１の実施例に係るカウンタ回路の変形例を示す図である。
図７Ａ及び図７Ｂは、第１の実施例に係るカウンタ回路の変形例を示す図である。
同図に示すカウンタ回路は、図１に示したカウンタ回路におけるカウンタ回路（第１のカウンタ回路１及び第２のカウンタ回路２）の段数を４段（第１のカウンタ回路２８、第２のカウンタ回路２９、第３のカウンタ回路３０及び第４のカウンタ回路３１）とした場合の構成例であり、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路２８と、第２のカウンタ回路２９と、第３のカウンタ回路３０と、第４のカウンタ回路３１と、第１のカウンタ回路２８の出力信号と第２のカウンタ回路２９の出力信号と第３のカウンタ回路３０の出力信号と第４のカウンタ回路３１の出力信号とを切替えるためのカウンタ出力切替回路３８と、を備えるカウンタ回路である。
なお、位相制御回路３６は、図１に示した出力選択回路９としての機能も備えている。従って、位相制御回路３６の出力信号である信号Ａ０１、信号Ｂ０１、信号Ｃ０１、及び信号Ｄ０１が、それぞれ第１のカウンタセレクト信号、第２のカウンタセレクト信号、第３のカウンタセレクト信号、及び第４のカウンタセレクト信号となる。
第１のカウンタ回路２８は、図２に示したＨＡマクロ２２ａから２２ｂ及び図３に示したＦＡマクロ２３ａから２３ｊによって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２２ｂの入力端であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ２３ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２２ｂの入力端であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ２３ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ２２ａの出力信号（出力端子Ａ００からの出力信号）がＬＳＢとなり、ＦＡマクロ２３ｊの出力信号（出力端子Ａ１１からの出力信号）がＭＳＢとなる。
第２のカウンタ回路２９は、図２に示したＨＡマクロ２４及び図３に示したＦＡマクロ２５ａから２５ｊによって構成される。
第２のカウンタ回路２９は、図２に示したＨＡマクロ２４及び図３に示したＦＡマクロ２５ａから２５ｊによって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２４の入力端子であるＣＩに入力され、周期４Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力され、ＦＡマクロ２５ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ２２ａの出力信号（出力端子Ａ００からの出力信号）がＬＳＢとなり、ＦＡマクロ２５ｊの出力信号（出力端子Ｂ１１からの出力信号）がＭＳＢとなる。
第３のカウンタ回路３０は、図３に示したＦＡマクロ２６ａから２６ｊによって構成される。 入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２２ｂの入力端であるＣＩに入力され、周期４Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力され、ＦＡマクロ２６ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
第３のカウンタ回路３０は、図３に示したＦＡマクロ２６ａから２６ｊによって構成される。 入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ＤＡから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２２ｂの入力端であるＣＩに入力され、周期４Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力され、ＦＡマクロ２６ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ２２ａの出力信号（出力端子Ａ００からの出力信号）がＬＳＢとなり、ＦＡマクロ２６ｊの出力信号（出力端子Ｃ１１からの出力信号）がＭＳＢとなる。
第４のカウンタ回路３１は、図３に示したＦＡマクロ２７ａから２７ｊによって構成される。
第４のカウンタ回路３１は、図３に示したＦＡマクロ２７ａから２７ｊによって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、ＨＡマクロ２２ａの入力端子ＣＩに入力され、周期２Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力される。ＨＡマクロ２２ａからの出力は、ＨＡマクロ２４の入力端子であるＣＩに入力され、周期４Ｔ［ｓ］で位相がπ［ｒａｄ］だけずれたクロック信号が出力端子ＤＸから出力され、ＦＡマクロ２７ａの入力端ＣＩに入力される。同様にして、１のＦＡマクロからの出力信号を入力とする他のＦＡマクロは、入力信号の２倍の周期の信号を出力していくこととなる。
この場合、ＨＡマクロ２２ａの出力信号（出力端子Ａ００からの出力信号）がＬＳＢとなり、ＦＡマクロ２７ｊの出力信号（出力端子Ｂ１１からの出力信号）がＭＳＢとなる。
カウンタ出力切替回路３８は、ＨＡマクロ２２ａから２２ｂとＨＡマクロ２４によって構成される位相制御回路３６とＡＮＤ回路３２から３５とＳＷマクロ３７ａから３７ｌとによって構成される。
カウンタ出力切替回路３８は、ＨＡマクロ２２ａから２２ｂとＨＡマクロ２４によって構成される位相制御回路３６とＡＮＤ回路３２から３５とＳＷマクロ３７ａから３７ｌとによって構成される。
位相制御回路３６において、上述のように、信号Ｄ００（例えば、図９Ｃ波線（２））は信号Ａ００（例えば、図９Ａ波線（１））に対してπ［ｒａｄ］の位相差を持つ信号となり、信号Ｃ０１（例えば、図９Ｂ波線（５））は信号Ａ０１（例えば、図９Ａ波線（３））に対してπ［ｒａｄ］、信号Ｄ０１（例えば、図９Ｃ波線（６））は信号Ｂ０１（例えば、図９Ｂ波線（４））に対してπ［ｒａｄ］の位相差を持つ信号となる。
したがって、信号Ｂ０１、信号Ｃ０１、及び信号Ｄ０１は、それぞれ信号Ａ０１に対して０．５π［ｒａｄ］、１．０π［ｒａｄ］、１．５π［ｒａｄ］の位相差を持つ信号となる。
また、ＡＮＤ回路３２から３５において、それぞれ信号Ｄ０１と信号Ａ０１（例えば、図９Ｃ波線（７）と図９Ａ波線（３））、信号Ａ０１と信号Ｂ０１（例えば、図９Ａ波線（３）と図９Ｂ波線（４））、信号Ｂ０１と信号Ｃ０１（例えば、図９Ｂ波線（４）と波線（５））、信号Ｃ０１と信号Ｄ０１（例えば、図９Ｂ波線（５）と図９Ｃ波線（６））の論理積をとることによって、それぞれ、第１のカウンタセレクト信号（例えば、図９Ａ波線（８））、第２のカウンタセレクト信号（例えば、図９Ｂ波線（９））、第３のカウンタセレクト信号（例えば、図９Ｂ波線（１０））、及び第４のカウンタセレクト信号（例えば、図９Ｃ波線（１１））を生成する。
ＳＷマクロ３７ａから３７ｋは、第１のカウンタセレクト信号、第２のカウンタセレクト信号、第３のカウンタセレクト信号、及び第４のカウンタセレクト信号に応じて、第１のカウンタ回路２８から第４のカウンタ回路３１の出力信号を切替えてそれぞれ出力端子Ｏ００からＯ１１に出力する。
なお、本実施例においては、部品の共通化（回路規模を小型化）のために第１のカウンタ回路２８におけるＨＡマクロ２２ａ（カウンタ回路におけるＬＳＢ）は、第２のカウンタ回路２９、第３のカウンタ回路３０、及び第４のカウンタ回路３１のＬＳＢと共通化し、第１のカウンタ回路２８におけるＨＡマクロ２２ｂ及び第２のカウンタ回路２９におけるＨＡマクロ２４は、第３のカウンタ回路３０及び第４のカウンタ回路３１と共通化した構成となっているが、この構成に限定されない。
すなわち、第１のカウンタ回路２８から第４のカウンタ回路３１においてそれぞれ独立にＬＳＢからＭＳＢまでをＨＡマクロ及びＦＡマクロによって構成してもよい。この場合には、別途各カウンタ回路の位相を制御するための位相制御回路と、第１のカウンタ回路２８から第４のカウンタ回路３１の出力信号を選択するためのカウンタ出力切替回路とを設ければよい。
図８は、図７Ａ及び図７Ｂで示したカウンタ回路で使用するＳＷマクロ３７ａから３７ｌの構成例を示している。
同図に示すＳＷマクロは、ＮＡＮＤ回路３９から４３とインバータ４４から４６とＤフリップフロップ４７とによって構成される回路である。
同図に示すＳＷマクロは、ＮＡＮＤ回路３９から４３とインバータ４４から４６とＤフリップフロップ４７とによって構成される回路である。
ＮＡＮＤ回路３９は、第１のカウンタ回路２８の出力信号と第１のカウンタセレクト信号Ａ０１とを入力とし、ＮＡＮＤ回路４０は、第２のカウンタ回路２９の出力信号と第２のカウンタセレクト信号Ｂ０１とを入力とする。また、ＮＡＮＤ回路４１は、第３のカウンタ回路３０の出力信号と第３のカウンタセレクト信号Ｃ０１とを入力とし、ＮＡＮＤ回路４２は、第４のカウンタ回路３１の出力信号と第４のカウンタセレクト信号とを入力とする。
したがって、ＮＡＮＤ回路３９から４３は、第１のカウンタセレクト信号、第２のカウンタセレクト信号、第３のカウンタセレクト信号、及び第４のカウンタセレクト信号に応じて、第１のカウンタ回路２８の出力信号と第２のカウンタ回路２９の出力信号と第３のカウンタ回路３０と第４のカウンタ回路３１とを切替え、Ｄフリップフロップ４７に出力する。
例えば、第１のカウンタセレクト信号がＨｉｇｈで、第１のカウンタ回路２８の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ４７の入力端子ｄには、ハイレベル信号が入力され、第２のカウンタセレクト信号がＨｉｇｈで、第２のカウンタ回路２９の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ４７の入力端子ｄには、ハイレベル信号が入力されることとなる。
同様に、第３のカウンタセレクト信号がＨｉｇｈで、第３のカウンタ回路３０の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ４７の入力端子ｄには、ハイレベル信号が入力され、第４のカウンタセレクト信号がＨｉｇｈで、第４のカウンタ回路３１の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ４７の入力端子ｄには、ハイレベル信号が入力されることとなる。
インバータ４４から４６は、ＮＡＮＤ回路３９から４３による遅延時間と調整を図るために挿入している。
以上の動作によって、ＳＷマクロは、第１のカウンタセレクト信号がＨｉｇｈの場合には、第１のカウンタ回路２８からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、第２のカウンタセレクト信号がＨｉｇｈの場合には、第２のカウンタ回路２９からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
以上の動作によって、ＳＷマクロは、第１のカウンタセレクト信号がＨｉｇｈの場合には、第１のカウンタ回路２８からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、第２のカウンタセレクト信号がＨｉｇｈの場合には、第２のカウンタ回路２９からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
同様に、第３のカウンタセレクト信号がＨｉｇｈの場合には、第３のカウンタ回路３０からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、第４のカウンタセレクト信号がＨｉｇｈの場合には、第４のカウンタ回路３１からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
図９Ａから９Ｃは、図７Ａ及び図７Ｂに示した第１の実施例に係るカウンタ回路の変形例における主要な信号の一部のタイミングチャートである。
同図には、図７Ａ及び図７Ｂに示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、カウンタ回路の出力信号Ｏ００からＯ１１と、第１のカウンタセレクト信号Ａ及び第１のカウンタ回路２８における信号Ａ００からＡ１１と、第２のカウンタセレクト信号Ｂ及び第２のカウンタ回路２９における信号Ｂ０１からＢ１１と、第３のカウンタセレクト信号Ｃ及び第３のカウンタ回路３０における信号Ｃ０１からＣ１１と、第４のカウンタセレクト信号Ｄ及び第４のカウンタ回路３１における信号Ｄ００からＤ１１と、の関係を示すタイミングチャートを示している。
同図には、図７Ａ及び図７Ｂに示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、カウンタ回路の出力信号Ｏ００からＯ１１と、第１のカウンタセレクト信号Ａ及び第１のカウンタ回路２８における信号Ａ００からＡ１１と、第２のカウンタセレクト信号Ｂ及び第２のカウンタ回路２９における信号Ｂ０１からＢ１１と、第３のカウンタセレクト信号Ｃ及び第３のカウンタ回路３０における信号Ｃ０１からＣ１１と、第４のカウンタセレクト信号Ｄ及び第４のカウンタ回路３１における信号Ｄ００からＤ１１と、の関係を示すタイミングチャートを示している。
信号Ａ００は、第１のカウンタ回路２８におけるＨＡマクロ２２ａの出力信号である。したがって、信号ＣＫがＬｏｗとなるタイミングで信号Ａ００がＨｉｇｈからＬｏｗに又はＬｏｗからＨｉｇｈに切り替わる。また、信号の周期は、信号ＣＫの２倍となる。
また、信号ＣＫがＬｏｗとなるタイミングで信号Ａ００が切り替わるが、瞬時には切り替わらずキャリー遅延時間が生じる（例えば、同図に示す破線（１）の区間におけるＡ００）。
信号Ａ０１から信号Ａ１１についても同様の動作によって、キャリー遅延時間が生じることとなる（例えば、同図に示す波線（１２）の区間における信号Ａ０１からＡ１１）。
同様に、第２のカウンタ回路２９における信号Ｂ０１からＢ１１、第３のカウンタ回路３０における信号Ｃ０１からＣ１１、第４のカウンタ回路３１における信号Ｄ０１からＤ１１についても、キャリー遅延時間が生じることとなる（例えば、同図に示す波線（１３）、（１４）、及び（１５）の区間における信号Ｂ０１からＢ１１、信号Ｃ０１からＣ１１、及び信号Ｄ０１からＤ１１）。
同様に、第２のカウンタ回路２９における信号Ｂ０１からＢ１１、第３のカウンタ回路３０における信号Ｃ０１からＣ１１、第４のカウンタ回路３１における信号Ｄ０１からＤ１１についても、キャリー遅延時間が生じることとなる（例えば、同図に示す波線（１３）、（１４）、及び（１５）の区間における信号Ｂ０１からＢ１１、信号Ｃ０１からＣ１１、及び信号Ｄ０１からＤ１１）。
カウンタ回路の出力信号Ｏ００は、常に信号Ａ００が使用され、信号Ｏ０１は、位相制御回路３６からの出力信号における信号Ａ０１が常に使用される。
また、カウンタ回路の出力信号Ｏ０２からＯ１１は、第１のカウンタセレクト信号から第４のカウンタセレクト信号に応じて、第１のカウンタ回路２８、第２のカウンタ回路２９、第３のカウンタ回路３０、及び第４のカウンタ回路３１からの出力信号を切替えて出力される。
また、カウンタ回路の出力信号Ｏ０２からＯ１１は、第１のカウンタセレクト信号から第４のカウンタセレクト信号に応じて、第１のカウンタ回路２８、第２のカウンタ回路２９、第３のカウンタ回路３０、及び第４のカウンタ回路３１からの出力信号を切替えて出力される。
例えば、信号Ａ０２において、同図に示すタイミング（１６）では、第４のカウンタセレクト信号がＨｉｇｈであり、その時の信号Ｄ０２がＬｏｗなので、カウンタ回路の出力信号Ｏ０２は、ＨｉｇｈからＬｏｗに切り替わる。
また、タイミング（１７）では、第３のカウンタセレクト信号がＨｉｇｈであり、その時の信号Ｃ０２はＬｏｗなので、結局、カウンタ回路の出力信号Ｏ０２はＬｏｗのままである。
タイミング（１８）では、第４のカウンタセレクト信号がＨｉｇｈであり、その時の信号Ｄ０２もＨｉｇｈなので、カウンタ回路の出力信号Ｏ０２は、ＬｏｗからＨｉｇｈに切り替わる。
また、ＳＷマクロ３７ｃから３７ｌは、第１のカウンタセレクト信号から第４のカウンタセレクト信号に基づいて、信号ＣＫがＬｏｗとなるタイミングで信号を切替えるので、出力信号Ｏ０２からＯ１１は、信号ＣＫに対するキャリー遅延時間しか生じないこととなる。
次に、本発明に係る第２の実施例について図１０から図１５に基づいて説明する。
図１０は、本実施例に係る第２の実施例の構成例を示している。
同図に示すカウンタ回路は、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路４８と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路４９と、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替えるためのカウンタ出力切替回路５０と、を備える同期型カウンタ回路である。
図１０は、本実施例に係る第２の実施例の構成例を示している。
同図に示すカウンタ回路は、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路４８と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路４９と、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替えるためのカウンタ出力切替回路５０と、を備える同期型カウンタ回路である。
第１のカウンタ回路４８は、図１２に示すＦＡマクロ５１ａから５１ｊと図１３に示すＨＡマクロ５２とＤフリップフロップ５３によって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、Ｄフリップフロップ５３に入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ｑから出力される。また、入力端子ＣＫからのクロック信号は、Ｄフリップフロップ５６にも入力され２分周される（以下、２分周クロック信号という）。そして、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２は、この２分周クロック信号に同期してカウント処理が行なわれる。同様に、ＦＡマクロ５４ａからｊ及びＨＡマクロ５５は、２分周クロック信号の反転信号（進み位相差πの信号）に同期してカウント処理が行なわれる。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、Ｄフリップフロップ５３に入力され、周期２Ｔ［ｓ］のクロック信号が出力端子ｑから出力される。また、入力端子ＣＫからのクロック信号は、Ｄフリップフロップ５６にも入力され２分周される（以下、２分周クロック信号という）。そして、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２は、この２分周クロック信号に同期してカウント処理が行なわれる。同様に、ＦＡマクロ５４ａからｊ及びＨＡマクロ５５は、２分周クロック信号の反転信号（進み位相差πの信号）に同期してカウント処理が行なわれる。
Ｄフリップフロップ５３の出力信号は、ＦＡマクロ５１ａの入力端ＣＩに入力され、２分周クロック信号に同期して、周期４Ｔ［ｓ］のクロック信号が出力端ＣＯから出力されてＦＡマクロ５１ｂの入力端ＣＩに入力される。同様にして、１のＦＡマクロ５１からの出力信号を入力とする他のＦＡマクロ５１は、入力信号の２倍の周期の信号を出力していくこととなり、最後は、ＦＡマクロ５１ｊの出力信号が、ＨＡマクロ５２の入力端ＣＩに入力され、出力端ＤＡから出力されることとなる。
この場合、Ｄフリップフロップ５３の出力信号（出力端子Ｏ０からの出力信号）がＬＳＢとなり、ＨＡマクロ５２の出力信号（出力端子ＯＢからの出力信号）がＭＳＢとなる。
そして、第１のカウンタ回路４８は同期型のカウンタ回路であるので、Ｄフリップフロップ５３はクロック信号ＣＫに、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２は２分周クロック信号にに同期して出力信号Ｏ０からＯＢを出力することとなる。 第２のカウンタ回路４９は、図１２に示すＦＡマクロ５４ａから５４ｊと図１３に示すＨＡマクロ５５とＤフリップフロップ５６によって構成される。
そして、第１のカウンタ回路４８は同期型のカウンタ回路であるので、Ｄフリップフロップ５３はクロック信号ＣＫに、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２は２分周クロック信号にに同期して出力信号Ｏ０からＯＢを出力することとなる。 第２のカウンタ回路４９は、図１２に示すＦＡマクロ５４ａから５４ｊと図１３に示すＨＡマクロ５５とＤフリップフロップ５６によって構成される。
入力端子ＣＫから入力される周期Ｔ［ｓ］のクロック信号は、Ｄフリップフロップ５３に入力され、周期２Ｔ［ｓ］で出力端子ｑからの出力信号（２分周クロック信号）に対してπ［ｒａｄ］の位相差（進み位相差）を持つ信号（以下、２分周位相進クロック信号という）が、ＦＡマクロ５４ａの入力端ＣＩに入力される。ＦＡマクロ５４ａは、２分周位相進クロック信号に同期して、周期４Ｔ［ｓ］のクロック信号を出力端ＣＯから出力し、ＦＡマクロ５４ｂの入力端ＣＩに入力される。同様にして、１のＦＡマクロ５４からの出力信号を入力とする他のＦＡマクロ５４は、入力信号の２倍の周期の信号を出力していくこととなり、最後は、ＦＡマクロ５４ｊの出力信号が、ＨＡマクロ５５の入力端ＣＩに入力され、出力端ＤＡから出力されることとなる。
この場合も、Ｄフリップフロップ５３の出力信号（出力端子Ｅ０からの出力信号）がＬＳＢとなり、ＨＡマクロ５５の出力信号（出力端子ＥＢからの出力信号）がＭＳＢとなる。
また、第２のカウンタ回路４８も同期型のカウンタ回路であるので、Ｄフリップフロップ５３はクロック信号ＣＫに、ＦＡマクロ５４ａから５４ｊ及びＨＡマクロ５５は２分周位相進クロック信号に同期して出力信号Ｅ０からＥＢを出力することとなる。 カウント出力信号切替回路５０は、インバータ５８及びＤフリップフロップ５９で構成される出力選択回路６０と、出力選択回路６０からの出力信号に応じて第１のカウンタ回路４８からの出力信号と第２のカウンタ回路４９からの出力信号とを切替えて出力端子Ｄ０からＤＢに出力するＳＷマクロ５７ａから５７ｌとによって構成される。
出力選択回路６０は、インバータ５８及びＤフリップフロップ５９によって構成され、入力端子ＣＫからのクロック信号が、インバータ５８を介してＤフリップフロップ５９に入力される。そして、出力端子ｑからの出力信号を第１のカウンタセレクト信号（出力端子ＥＳの出力信号）として使用し、出力端子ｑの反転信号を第２のカウンタセレクト信号（出力端子ＯＳの出力信号）として使用する。
ＳＷマクロ５７ａから５７ｌは、第１のカウンタセレクト信号及び第２のカウンタセレクト信号に応じて、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替えてそれぞれ出力端子Ｄ０からＤＢに出力する。
例えば、ＳＷマクロ５７ｂは、第１のカウンタセレクト信号がＨｉｇｈの時に第１のカウンタ回路４８の出力信号を出力端子Ｄ１に出力し、第２のカウンタセレクト信号がＨｉｇｈの時に第２のカウンタ回路４９の出力信号を出力端子Ｄ１に出力する。
なお、本実施例に係るＳＷマクロ５７ａは、タイミング調整を兼ねて(回路構成の容易のために)常に第１のカウンタ回路４８の出力信号を選択することとしている。
入力端子ＣＬからは、リセット信号が入力され、入力信号がＬｏｗになると第１のカウンタ回路４８、第２のカウンタ回路４９、及びカウンタ出力切替回路３に備わるＤフリップフロップの状態がクリアされる。
入力端子ＣＬからは、リセット信号が入力され、入力信号がＬｏｗになると第１のカウンタ回路４８、第２のカウンタ回路４９、及びカウンタ出力切替回路３に備わるＤフリップフロップの状態がクリアされる。
図１１に、図１０に示した第２の実施例に係るカウンタ回路における主要な信号の一部のタイミングチャートを示す。
同図には、図１０に示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、第１のカウンタ回路４８におけるＨＡマクロ５３の出力端子Ｏ０、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２に対応する出力端子Ｏ０からＯＢの出力信号と、第２のカウンタ回路４９におけるＨＡマクロ５３の出力端子Ｅ０、ＦＡマクロ５４ａから５４ｊ及びＨＡマクロ５５に対応する出力端子Ｅ０からＥＢの出力信号と、カウンタ出力切替回路５０における出力選択回路６０の出力端子ＯＳ及びＥＳの第１のカウンタセレクト信号及び第２のカウンタセレクト信号と、カウンタ出力切替回路５０におけるＳＷマクロ５７ａから５７ｋに対応する出力端子Ｄ０からＤＢの出力信号（本実施例に係るカウンタ回路の出力信号）と、の関係を示すタイミングチャートを示している。
同図には、図１０に示したカウンタ回路の入力端子ＣＬへのクリア信号及び入力端子ＣＫへのクロック信号と、第１のカウンタ回路４８におけるＨＡマクロ５３の出力端子Ｏ０、ＦＡマクロ５１ａから５１ｊ及びＨＡマクロ５２に対応する出力端子Ｏ０からＯＢの出力信号と、第２のカウンタ回路４９におけるＨＡマクロ５３の出力端子Ｅ０、ＦＡマクロ５４ａから５４ｊ及びＨＡマクロ５５に対応する出力端子Ｅ０からＥＢの出力信号と、カウンタ出力切替回路５０における出力選択回路６０の出力端子ＯＳ及びＥＳの第１のカウンタセレクト信号及び第２のカウンタセレクト信号と、カウンタ出力切替回路５０におけるＳＷマクロ５７ａから５７ｋに対応する出力端子Ｄ０からＤＢの出力信号（本実施例に係るカウンタ回路の出力信号）と、の関係を示すタイミングチャートを示している。
ここで、以下の説明において、同図に示す出力端子の記号は、その出力端子から出力される信号を表わす。例えば、「信号ＣＫ」とは、出力端子ＣＫからの出力信号を表わすものとする。
同図に示す第１のカウンタ回路４８の出力信号Ｏ０からＯＢにおいて、信号Ｏ０は信号ＣＫに対して遅延時間ｔ１が生じ、信号Ｏ１は信号Ｏ０に対して遅延時間ｔ２が生じることがわかる。したがって、第１のカウンタ回路４８の出力信号Ｏ０からＯＢは、信号ＣＫに対して遅延時間ｔ１＋ｔ２が生じることとなる。
同様に、第２のカウンタ回路４９の出力信号Ｅ０からＥＢにおいて、信号Ｅ０は信号ＣＫに対して遅延時間ｔ１が生じ、信号Ｅ１は信号Ｅ０に対して遅延時間ｔ２が生じるので、第２のカウンタ回路４９の出力信号Ｅ０からＥＢは、信号ＣＫに対して遅延時間ｔ１＋ｔ２が生じることとなる。
一方、カウンタ出力切替回路５０の出力信号Ｄ０からＤＢは、信号ＯＳがＨｉｇｈの時には第１の出力信号を選択し、信号ＥＳがＨｉｇｈの時には第２の出力信号を選択するので、信号ＣＫに対する出力信号Ｄ０からＤＢの遅延時間はｔ３（＜ｔ１＋ｔ２）となることがわかる。
なお、同図に示したタイミングチャートは、説明をするために各信号の周期を必要以上に大きくして示しているが、本実施例は、高速周波数のクロック信号ＣＫを用いる場合により効果を奏することは当然である。
ここで、図９でも説明したように、例えば第１のカウンタ回路４８におけるＬＳＢであるＤフリップフロップ５３、ＦＡマクロ５ａ１から５ｊ、及びＭＳＢであるＨＡマクロ５２のキャリアップ処理、及び第２のカウンタ回路におけるＦＡマクロ５４ａから５４及びＨＡマクロ５５のキャリアップ処理においてもキャリー遅延時間が生じる。
したがって、全ビットのキャリー遅延時間（例えば、Ｏ０からＯＢ）をτ、カウンタの本数をＮ、第１のカウンタ回路１のＬＳＢが対応できる周期をＴ０とした場合に式（１）から求まる周期までの高速化が可能となる。
図１２は、図１０に示したカウンタ回路で使用するＦＡマクロ５１ａから５１ｊ及びＦＡマクロ５４ａから５４ｊの構成例を示している。
同図に示すＦＡマクロは、ＥＯＲ回路６１とＤフリップフロップ６２とＡＮＤ回路６３とによって構成される。
同図に示すＦＡマクロは、ＥＯＲ回路６１とＤフリップフロップ６２とＡＮＤ回路６３とによって構成される。
入力端子ＣＩからの信号とＤフリップフロップ６２の信号ｑとをＥＯＲ回路６１によって排他論理和をとることにより、入力端子ＣＩからの信号は分周（２分周）され、分周された信号がＤフリップフロップ６２の入力端子ｄにラッチされる。また、ラッチされた信号は、入力端子ＣＫからのクロック信号と同期して出力端子ｑから出力されることとなる。
図１３は、図１０に示したカウンタ回路で使用するＨＡマクロ５２及びＨＡマクロ５５の構成例を示している。
同図に示すＨＡマクロは、ＥＯＲ回路６４とＤフリップフロップ６５とによって構成される。
同図に示すＨＡマクロは、ＥＯＲ回路６４とＤフリップフロップ６５とによって構成される。
同図に示すＨＡマクロについても、入力端子ＣＩからの信号とＤフリップフロップ６５の信号ｑとをＥＯＲ回路６４によって排他論理和をとることにより、入力端子ＣＩからの信号は分周（２分周）され、分周された信号がＤフリップフロップ６５の入力端子ｄにラッチされる。また、ラッチされた信号は、入力端子ＣＫからのクロック信号と同期して出力端子ｑから出力されることとなる。
第１のカウンタ回路４８及び第２のカウンタ回路４９は、それぞれ、図１２に示したＦＡマクロ５１、図１３に示したＨＡマクロ５２及びＤフリップフロップ５３によって構成される一般的な同期型カウンタ回路である。したがって、その詳細な動作については省略する。
図１４は、図１０に示したカウンタ回路で使用するＳＷマクロ５７ａから５７ｋの構成例を示している。
同図に示すＳＷマクロは、ＮＡＮＤ回路６６または６７から６８とインバータ６９から７０とＤフリップフロップ７１とによって構成される回路である。ＮＡＮＤ回路６６において、第１のカウンタ回路４８の出力信号が入力端子ＯＤに入力され、出力選択回路６０の第１のカウンタセレクト信号が入力端子ＯＳに入力される。また、ＮＡＮＤ回路６７においては、第２のカウンタ回路４９の出力信号が入力端子ＥＤに入力され、出力選択回路６０の第２のカウンタセレクト信号が入力端子ＥＳに入力される。
同図に示すＳＷマクロは、ＮＡＮＤ回路６６または６７から６８とインバータ６９から７０とＤフリップフロップ７１とによって構成される回路である。ＮＡＮＤ回路６６において、第１のカウンタ回路４８の出力信号が入力端子ＯＤに入力され、出力選択回路６０の第１のカウンタセレクト信号が入力端子ＯＳに入力される。また、ＮＡＮＤ回路６７においては、第２のカウンタ回路４９の出力信号が入力端子ＥＤに入力され、出力選択回路６０の第２のカウンタセレクト信号が入力端子ＥＳに入力される。
したがって、ＮＡＮＤ回路６６から６８は、出力選択回路６０の第１のカウンタセレクト信号及び第２のカウンタセレクト信号に応じて、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替え、Ｄフリップフロップ７１に出力する。例えば、出力選択回路６０の第１のカウンタセレクト信号がＨｉｇｈで、第１のカウンタ回路４８の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ７１の入力端子ｄには、ハイレベル信号が入力され、出力選択回路６０の第２のカウンタセレクト信号がＨｉｇｈで、第２のカウンタ回路４９の出力信号がＨｉｇｈの場合には、Ｄフリップフロップ７１の入力端子ｄには、ハイレベル信号が入力されることとなる。
インバータ６９から７０は、ＮＡＮＤ回路６６から６８による遅延時間と調整を図るために挿入している。
以上の動作によって、ＳＷマクロは、入力端子ＯＳに入力される出力選択回路６０からの第１のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＯＤに入力される第１のカウンタ回路４８からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、入力端子ＥＳに入力される出力選択回路６０からの第２のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＥＤに入力される第２のカウンタ回路４９からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
以上の動作によって、ＳＷマクロは、入力端子ＯＳに入力される出力選択回路６０からの第１のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＯＤに入力される第１のカウンタ回路４８からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行ない、入力端子ＥＳに入力される出力選択回路６０からの第２のカウンタセレクト信号がＨｉｇｈの場合には、入力端子ＥＤに入力される第２のカウンタ回路４９からの出力信号を選択し、入力端子ＣＫに入力されるクロック信号に合わせてラッチと出力を行なう。
図１５は、図１０に示した第２の実施例に係るカウンタ回路の変形例を示している。
同図に示すカウンタ回路は、図１０に示したカウンタ回路における出力選択回路６０の機能を、第１のカウンタ回路４８におけるＤフリップフロップ５３によって実現する場合の構成例であり、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路４８と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路４９と、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替えるためのカウンタ出力切替回路７２と、を備えるカウンタ回路である。
同図に示すカウンタ回路は、図１０に示したカウンタ回路における出力選択回路６０の機能を、第１のカウンタ回路４８におけるＤフリップフロップ５３によって実現する場合の構成例であり、入力端子ＣＫからの入力信号であるクロック信号をカウントする第１のカウンタ回路４８と、同じく入力端子ＣＫからの入力信号であるクロック信号をカウントする第２のカウンタ回路４９と、第１のカウンタ回路４８の出力信号と第２のカウンタ回路４９の出力信号とを切替えるためのカウンタ出力切替回路７２と、を備えるカウンタ回路である。
したがって、図１０に示すカウンタ出力切替回路５０における第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳは、それぞれ、第１のカウンタ回路４８におけるＤフリップフロップ５３のｄ端子、ｑ端子からの出力信号となる。
したがって、第１のカウンタセレクト信号ＯＳ及び第２のカウンタセレクト信号ＥＳがＤフリップフロップ５３によって生成されること以外は、図１０に示したカウンタ回路と同じ構成となり、動作も同じであるので説明は省略する。
以上に説明した構成によって、図１０に示した出力選択回路６０がＤフリップフロップ５３と共通化できるので、図１０に示したカウンタ回路に比べて回路規模を小さくできる。
以上に説明したように、複数のカウンタ回路が所定の位相差を持つようにカウントさせて、そのそれぞれのカウンタ回路の出力を選択的に切換えて出力することによって、各カウンタ回路に生じるキャリー遅延時間の影響を大幅に削減することが可能となる。
また、以上の説明では、２本のカウンタ回路を使用した場合と４本のカウンタ回路を使用した場合について示したが、これに限定されない。すなわち、２以上のカウンタ回路を使用すれば実施例に記載の効果と同様の効果を得ることができる。また使用するカウンタ回路の数は偶数、奇数を問わない。
例えば、Ｎ本のカウンタ回路（Ｎは２以上の整数）を使用する場合には、それぞれのカウンタが所定の位相差（例えば、２π／Ｎ［ｒａｄ］）を持つようにカウントさせた場合には、１のカウンタ回路は他のカウンタ回路に対して位相差２π／Ｎ［ｒａｄ］だけ進んでカウントをおこなうので、カウントが完了したカウンタ回路の出力を選択することによって、そのキャリー遅延時間は約１／Ｎ倍に抑えることが可能となる。
また、同一ビット数では、約Ｎ倍の周波数で高速カウントが可能となり、周波数を高速化しない場合には、キャリー遅延時間に余裕ができた分のカウンタのビット数を増加することが可能となる。
（付記１） 入力信号をカウントし、該カウント結果を出力する複数のカウント手段と、
前記複数のカウント手段が互いに所定の位相差を備えるように制御する位相制御手段と、
該位相制御手段によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
前記複数のカウント手段が互いに所定の位相差を備えるように制御する位相制御手段と、
該位相制御手段によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
（付記２） 入力信号に応じて、前記複数のカウント手段から順次進み位相を備える前記カウント手段を選択するタイミングを生成して通知する出力選択手段を更に備え、
前記カウンタ出力切替手段は、前記出力選択手段による通知に応じて１の前記カウント手段の出力から前記通知された前記カウント手段の出力に切替えることを特徴とする付記１に記載のカウンタ回路。
前記カウンタ出力切替手段は、前記出力選択手段による通知に応じて１の前記カウント手段の出力から前記通知された前記カウント手段の出力に切替えることを特徴とする付記１に記載のカウンタ回路。
（付記３） 前記出力選択手段は、前記入力信号から生成する所定の位相差を備えた２以上の信号によって前記タイミングを生成することを特徴とする付記２に記載のカウンタ回路。
（付記４） 前記カウント手段は、複数のフリップフロップによって構成されたカウンタ回路であることを特徴とする付記１から３のいずれか一項に記載のカウンタ回路。
（付記５） １の前記カウンタ回路と他の前記カウンタ回路とは、少なくとも（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）から１ビット以上を共有することを特徴とする請求項４に記載のカウンタ回路。
（付記５） １の前記カウンタ回路と他の前記カウンタ回路とは、少なくとも（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）から１ビット以上を共有することを特徴とする請求項４に記載のカウンタ回路。
（付記６） 前記複数のフリップフロップによって構成されたカウンタ回路は、非同期型のカウンタ回路であることを特徴とする付記４に記載のカウンタ回路。
（付記７） 前記複数のフリップフロップによって構成されたカウンタ回路は、同期型のカウンタ回路であることを特徴とする付記４に記載のカウンタ回路。
（付記７） 前記複数のフリップフロップによって構成されたカウンタ回路は、同期型のカウンタ回路であることを特徴とする付記４に記載のカウンタ回路。
（付記８） 入力信号をカウントし、該カウント結果を出力する第１のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第２のカウンタ回路と、
前記第１のカウンタ回路に対して前記第２のカウンタ回路がπ［ｒａｄ］の位相差を備えるように制御する位相制御回路と、
第１のカウンタ回路の出力から該位相制御回路によってπ［ｒａｄ］の進み位相を備える第２のカウンタ回路の出力とを所定のタイミングで切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
入力信号をカウントし、該カウント結果を出力する第２のカウンタ回路と、
前記第１のカウンタ回路に対して前記第２のカウンタ回路がπ［ｒａｄ］の位相差を備えるように制御する位相制御回路と、
第１のカウンタ回路の出力から該位相制御回路によってπ［ｒａｄ］の進み位相を備える第２のカウンタ回路の出力とを所定のタイミングで切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
（付記９） 入力されるクロック信号に基づいて前記第１のカウンタ回路と前記第２のカウンタ回路とを選択する出力選択信号を生成する出力選択回路を更に備え、
前記カウント出力切替回路は、前記出力選択回路からの出力選択信号に応じて前記第１のカウンタ回路の出力信号と第２のカウンタ回路の出力信号とを切替えて出力することを特徴とする付記８に記載のカウンタ回路。
前記カウント出力切替回路は、前記出力選択回路からの出力選択信号に応じて前記第１のカウンタ回路の出力信号と第２のカウンタ回路の出力信号とを切替えて出力することを特徴とする付記８に記載のカウンタ回路。
（付記１０） 入力信号をカウントし、該カウント結果を出力する第１のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第２のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第３のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第４のカウンタ回路と、
前記第１のカウンタ回路と前記第２のカウンタ回路、第２のカウンタ回路と第３のカウンタ回路、第３のカウンタ回路と第４のカウンタ回路、及び第４のカウンタ回路と第１のカウンタ回路がそれぞれπ／２［ｒａｄ］の進み位相を備えるように制御する位相制御回路と、
該位相制御回路によってπ／２［ｒａｄ］の位相差を備える第１のカウンタ回路の出力、第２のカウンタ回路の出力、第３のカウンタ回路の出力、及び第４のカウンタ回路の出力とを所定のタイミングで切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
入力信号をカウントし、該カウント結果を出力する第２のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第３のカウンタ回路と、
入力信号をカウントし、該カウント結果を出力する第４のカウンタ回路と、
前記第１のカウンタ回路と前記第２のカウンタ回路、第２のカウンタ回路と第３のカウンタ回路、第３のカウンタ回路と第４のカウンタ回路、及び第４のカウンタ回路と第１のカウンタ回路がそれぞれπ／２［ｒａｄ］の進み位相を備えるように制御する位相制御回路と、
該位相制御回路によってπ／２［ｒａｄ］の位相差を備える第１のカウンタ回路の出力、第２のカウンタ回路の出力、第３のカウンタ回路の出力、及び第４のカウンタ回路の出力とを所定のタイミングで切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
（付記１１） 入力されるクロック信号に基づいて、前記第１のカウンタ回路と前記第２のカウンタ回路と第３のカウンタ回路と第４のカウンタ回路とから選択する出力選択信号を生成する出力選択回路を更に備え、
前記カウント出力切替回路は、前記出力選択回路からの出力選択信号に応じて前記第１のカウンタ回路の出力信号と第２のカウンタ回路の出力信号と第３のカウンタ回路の出力信号と第４のカウンタ回路の出力信号とを切替えて出力することを特徴とする付記１０に記載のカウンタ回路。
前記カウント出力切替回路は、前記出力選択回路からの出力選択信号に応じて前記第１のカウンタ回路の出力信号と第２のカウンタ回路の出力信号と第３のカウンタ回路の出力信号と第４のカウンタ回路の出力信号とを切替えて出力することを特徴とする付記１０に記載のカウンタ回路。
（付記１２） 入力信号をカウントし、該カウント結果を出力する複数のカウント手段を備えるカウンタ回路において、
前記複数のカウント手段が互いに所定の位相を備えるように制御する位相制御処理と、
該位相制御処理によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるカウンタ出力切替処理と、
を行なうカウント方法。
前記複数のカウント手段が互いに所定の位相を備えるように制御する位相制御処理と、
該位相制御処理によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えるカウンタ出力切替処理と、
を行なうカウント方法。
（付記１３） 入力信号に応じて、前記複数のカウント手段から順次進み位相を備える前記カウント手段を選択するタイミングを生成して通知する出力選択処理を更に行ない、
前記カウント出力切替処理は、前記出力選択手段による通知に応じて１の前記カウント手段の出力から前記通知された前記カウント手段の出力に切替える処理を行なうことを特徴とする付記１２に記載のカウント方法。
前記カウント出力切替処理は、前記出力選択手段による通知に応じて１の前記カウント手段の出力から前記通知された前記カウント手段の出力に切替える処理を行なうことを特徴とする付記１２に記載のカウント方法。
（付記１４） 入力信号をカウントし、そのカウント結果を互いに所定の位相差を持たせて出力するカウント手段と、
該複数のカウント手段の中からいずれか１つのカウント手段の出力のみを選択し、前記入力信号に応じた所定のタイミングで、前記１つのカウント手段に対して進み位相を備える他のカウント手段の出力に順次切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
（付記１５） 入力信号をカウントし、該カウント結果を出力する複数のカウント手段と、
前記複数のカウント手段が互いに所定の進み位相差を備えるように前記入力信号を前記複数のカウント手段に与えて並列分担処理をさせ、１の前記カウント手段がカウント結果を出力している時間に、他の前記カウント手段が該カウント結果の次に出力する値のカウント処理をするように制御する位相制御手段と、
該位相制御手段によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えて出力するカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
該複数のカウント手段の中からいずれか１つのカウント手段の出力のみを選択し、前記入力信号に応じた所定のタイミングで、前記１つのカウント手段に対して進み位相を備える他のカウント手段の出力に順次切替えるカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
（付記１５） 入力信号をカウントし、該カウント結果を出力する複数のカウント手段と、
前記複数のカウント手段が互いに所定の進み位相差を備えるように前記入力信号を前記複数のカウント手段に与えて並列分担処理をさせ、１の前記カウント手段がカウント結果を出力している時間に、他の前記カウント手段が該カウント結果の次に出力する値のカウント処理をするように制御する位相制御手段と、
該位相制御手段によって所定の位相差に制御された１の前記カウント手段の出力から、該１の前記カウント手段に対して進み位相を備える他の前記カウント手段の出力に切替えて出力するカウンタ出力切替手段と、
を少なくとも備えることを特徴とするカウンタ回路。
１ 第１のカウンタ回路
２ 第２のカウンタ回路
３ カウンタ出力切替回路
４ ＨＡマクロ
５ａ〜５ｎ ＦＡマクロ
６ａ〜６ｈ ＳＷマクロ
９ 出力選択回路
２１ カウンタ出力切替回路
２８ 第１のカウンタ回路
２９ 第２のカウンタ回路
３０ 第３のカウンタ回路
３１ 第４のカウンタ回路
３６ 位相制御回路
３８ カウンタ出力切替回路
４８ 第１のカウンタ回路
４９ 第２のカウンタ回路
５０ カウンタ出力切替回路
６０ 位相制御回路
２ 第２のカウンタ回路
３ カウンタ出力切替回路
４ ＨＡマクロ
５ａ〜５ｎ ＦＡマクロ
６ａ〜６ｈ ＳＷマクロ
９ 出力選択回路
２１ カウンタ出力切替回路
２８ 第１のカウンタ回路
２９ 第２のカウンタ回路
３０ 第３のカウンタ回路
３１ 第４のカウンタ回路
３６ 位相制御回路
３８ カウンタ出力切替回路
４８ 第１のカウンタ回路
４９ 第２のカウンタ回路
５０ カウンタ出力切替回路
６０ 位相制御回路
Claims (9)
- 所定周期の入力信号から、互いに位相差を持つ複数の出力信号を生成して出力する位相制御手段と、
前記位相制御手段からの複数の出力信号のうち、それぞれ異なる出力信号を受信し、受信した信号をカウントしてカウント結果を出力する、複数のカウント手段と、
前記複数のカウント手段からの出力を、一つのカウント手段の出力から、当該一つのカウント手段出力に対して進み位相を備える他のカウント手段の出力に切り替えるカウンタ出力切替手段と、
を備えることを特徴とする、カウンタ回路。 - 入力信号に応じて、前記複数のカウント手段の中から、他のカウント手段の出力に対して進み位相を備えるカウント手段を順次選択するタイミングを生成して通知する出力選択手段を更に備え、
前記カウンタ出力切替手段は、前記出力選択手段による通知に応じて、いずれかのカウント手段の出力から、前記通知されたカウント手段の出力に切り替えることを特徴とする請求項１に記載のカウンタ回路。 - 前記複数のカウント手段の各々は、複数のフリップフロップによって構成されたカウンタ回路であることを特徴とする請求項１又は２に記載のカウンタ回路。
- 前記複数のフリップフロップによって構成されたカウンタ回路は、非同期型のカウンタ回路であることを特徴とする請求項３に記載のカウンタ回路。
- 前記複数のフリップフロップによって構成されたカウンタ回路は、同期型のカウンタ回路であることを特徴とする請求項３に記載のカウンタ回路。
- 前記出力選択手段は、前記入力信号から生成される所定の位相差を備えた２以上の信号によって前記タイミングを生成することを特徴とする請求項２に記載のカウンタ回路。
- 前記複数のカウント手段は、それぞれカウント結果を多ビットの信号として出力するものであり、
前記複数のカウント手段は、少なくともＬｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔを含む１ビット以上を出力として共有することを特徴とする請求項３から５のいずれか１項に記載のカウンタ回路。 - 入力するクロック信号から、第一の信号と、前記第一の信号に対してπの位相差を持つ第二の信号とを生成する位相制御回路と、
前記第一の信号をカウントし、該カウント結果を出力する第一のカウンタ回路と、
前記第二の信号をカウントし、該カウント結果を出力する第二のカウンタ回路と、
前記第一のカウンタ回路の出力と、前記第二のカウンタ回路の出力とを所定のタイミングで切り替えるカウンタ出力切替回路と、
を備えることを特徴とするカウンタ回路。 - 入力するクロック信号に基づいて、前記第一のカウンタ回路と前記第二のカウンタ回路とを選択する出力選択信号を生成する出力選択回路を更に備え、
前記カウンタ出力切替回路は、前記出力選択回路からの前記出力選択信号に応じて、前記第一のカウンタ回路の出力信号と前記第二のカウンタ回路の出力信号とを切り替えて出力することを特徴とする請求項８に記載のカウンタ回路。
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