JP2002279792A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002279792A
JP2002279792A JP2001083422A JP2001083422A JP2002279792A JP 2002279792 A JP2002279792 A JP 2002279792A JP 2001083422 A JP2001083422 A JP 2001083422A JP 2001083422 A JP2001083422 A JP 2001083422A JP 2002279792 A JP2002279792 A JP 2002279792A
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bit
integrated circuit
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Hiroaki Asada
浩明 浅田
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 半導体集積回路装置において、ＲＯＭ回路や
ＲＡＭ回路に対する連続アドレスによるデータアクセス
時における消費電流を低減する。 【解決手段】 ＲＯＭ回路１と、ＲＯＭ回路に対するデ
ータアクセスを制御する制御回路６８とが内蔵された半
導体集積回路装置であって、制御回路は、ＲＯＭ回路に
対して、連続アドレスによるデータアクセスを行なう際
に、１ビットのみ値が順次変化する複数ビットのアドレ
ス信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に内蔵されたＲＯＭ回路やＲＡＭ回路を制御するため
のアドレス信号を生成する技術に関し、特に、かかる半
導体集積回路装置における消費電力を低減する技術に関
する。
【０００２】
【従来の技術】従来例として、ＲＯＭ回路、およびＲＯ
Ｍ回路を制御する回路を内蔵した従来の半導体集積回路
装置について、図１０から図１２を参照して説明する。
【０００３】図１０は、かかる従来の半導体集積回路装
置の構成を示すブロック図である。
【０００４】図１０において、半導体集積回路装置は、
ＲＯＭ回路１と、ＲＯＭ回路１を制御する制御回路８と
を内蔵している。ＲＯＭ回路１は、データを記憶するた
めのメモリセルがアレイ状に配置されたメモリセルアレ
イ２と、外部の制御回路８から入力されるアドレス信号
７をデコードするためのアドレスデコード回路３と、デ
ータを出力するためのデータ出力回路４とで構成されて
いる。
【０００５】制御回路８は、外部から入力されるクロッ
ク１１に基づいてアドレス信号７を生成するアドレス生
成回路９と、ＲＯＭ回路１のデータ出力回路４から出力
されるデータ出力信号６を処理するデータ処理回路１０
とで構成されている。
【０００６】データ出力信号６のビット数は、メモリセ
ルアレイ２の構成で決まる。例えば、メモリの最小構成
単位がバイト（８ビット）単位であれば、データ出力信
号６は８ビット（ｎ＝８、Ｄ７〜Ｄ０）、メモリの最小
構成単位がワード（１６ビット）単位であれば、データ
出力信号６は１６ビット（ｎ＝１６、Ｄ１５〜Ｄ０）と
なる。また、アドレス信号７のビット数は、メモリセル
アレイ２のメモリ容量に応じて決まる。例えば、メモリ
の最小構成単位がバイト単位でメモリ容量が１Ｋバイト
であれば、アドレス信号７は１０ビット（ｍ＝１０、Ａ
９〜Ａ０）、メモリ容量が６４Ｋバイトであれば、アド
レス信号７は１６ビット（ｍ＝１６、Ａ１５〜Ａ０）と
なる。
【０００７】制御回路８がＲＯＭ回路１からデータを読
み出す場合、制御回路８はＲＯＭ回路１を選択している
ことを示すＣＳ信号（チップセレクト信号）１２および
アドレス信号７を出力する。アドレス信号７は、ＲＯＭ
回路１のアドレスデコード回路３に入力され、メモリセ
ルアレイ２の特定のアドレスを選択するワード線５に変
換される。ワード線５で示されたメモリセルアレイ２の
特定アドレスのデータは、データ出力回路４を通して出
力される。データ出力信号６は、制御回路８のデータ処
理回路１０に入力され、データに応じた処理がされる。
【０００８】ここで、図１１を用いて、ＣＳ信号１２、
アドレス信号７、データ出力信号６のタイミングについ
て説明する。
【０００９】図１１（ａ）は、制御回路８がＲＯＭ回路
１から１回だけデータを読み出す場合の信号タイミング
を示している。図１１（ａ）において、まず、制御回路
８のデータ処理回路１０がＣＳ信号１２を、アドレス生
成回路９がアドレス信号７を出力する。ＣＳ信号１２が
論理「Ｈ」レベルにある期間（ＲＯＭ選択期間）、ＲＯ
Ｍ回路１は入力されたアドレス信号７が有効なアドレス
であると判断し、有効なデータを制御回路８のデータ処
理回路１０に出力する。
【００１０】また、図１１（ｂ）は、制御回路８がＲＯ
Ｍ回路１から連続してデータを読み出す場合の信号タイ
ミングを示している。図１１（ｂ）において、ＣＳ信号
１２は、一旦論理「Ｈ」レベルになると、連続してデー
タを読み出している期間中、論理「Ｈ」レベルを保持す
る。アドレス信号７は、ＲＯＭ回路１からデータを読み
出す毎に（すなわち１サイクル毎に）インクリメントさ
れる。図１１（ｂ）には、下位４ビット（Ａ３〜Ａ０）
のみの変化タイミングを示している。一例として、アド
レス信号の下位４ビット（Ａ３〜Ａ０）の変化は、１１
１１→００００→０００１→００１０である。これらの
アドレス信号に対応した有効なデータが順次、制御回路
８のデータ処理回路１０に出力される。
【００１１】なお、ここでは、ＣＳ信号１２が論理
「Ｈ」レベルにある期間をＲＯＭ選択期間とし、論理
「Ｌ」レベルにある期間をＲＯＭ非選択期間としたが、
極性は任意であり、ＲＯＭ回路１に依存する。
【００１２】次に、図１２を用いて、制御回路８のアド
レス生成回路９についてさらに説明する。図１２（ａ）
は、アドレス生成回路９の構成を示すブロック図で、図
１２（ｂ）は、クロック１１に対するアドレス信号７の
タイミング図である。なお、図１２（ｂ）には、アドレ
ス信号７としてＡ３〜Ａ０の下位４ビットのみを例示し
ている。
【００１３】図１２（ａ）において、アドレス生成回路
９は、外部からのクロック１１を分周するカウンタ回路
１６で構成されている。アドレス信号７が、ｍビット
（ｍは整数）の場合、カウンタ回路１６の段数はｍ段で
あり、クロック１１を１／２分周した信号がＡ０、（１
／２）2（＝１／４）分周した信号がＡ１、（１／２）3
（＝１／８）分周した信号がＡ２、（１／２）4（＝１
／１６）分周した信号がＡ３、以下順次１／２ずつ分周
され、（１／２）m分周した信号がＡ（ｍ−１）であ
り、それぞれ、出力バッファ１７を通して出力される。
【００１４】図１２（ｂ）に示すように、クロック１１
の立ち下がりエッジで、カウント回路１６がカウントア
ップしていき、各アドレス信号が変化する。なお、クロ
ック１１の立ち上がりエッジでカウントを行うことも可
能である。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体集積回路装置では、ＲＯＭ回路１
から連続してデータを読み出す場合に、アドレス信号７
の変化する確率が、約５０％となり、ＲＯＭ回路１のア
ドレスデコード回路３および制御回路８のアドレス生成
回路９で消費される電流が大きくなるという問題があっ
た。
【００１６】これについて、図１３から図１５を用いて
説明する。
【００１７】図１３は、図１２のアドレス生成回路９に
おけるアドレス信号７の遷移表である。ここでは、アド
レス信号７としてＡ３〜Ａ０の下位４ビットのみを例示
している。図１３において、アドレス信号７が００００
→０００１へと変化する場合、最下位ビットＡ０が０→
１に変化しているだけなので、変化ビット数は１であ
る。アドレス信号７が０１１１→１０００へと変化する
場合、全ビットが変化しているので、変化ビット数は４
である。また、図１３の１行目における００００という
状態は、前の状態が１１１１であるから、やはり変化ビ
ット数は４となる。
【００１８】したがって、ＲＯＭ回路１から連続してデ
ータを読み出している場合、図１３に示す１６サイクル
の間にアドレス信号が変化する平均変化ビット数は、
（４＋１＋２＋１＋３＋１＋２＋１＋４＋１＋２＋１＋
３＋１＋２＋１）／１６＝３０／１６≒２ビットとな
る。
【００１９】また、平均変化確率は、２ビット／４ビッ
ト＝５０％となる。アドレス信号７のビット数が増えて
も同様に、アドレス信号７の変化確率は、平均５０％と
なる。
【００２０】次に、このようなアドレス信号の変化が消
費電流に及ぼす影響について、図１４を用いて説明す
る。
【００２１】図１４は、ＲＯＭ回路１のアドレスデコー
ド回路３の一構成例を示す回路図であり、アドレス信号
７の下位４ビットＡ３〜Ａ０のデコード回路のみを示し
ている。図１４において、各信号Ａ３〜Ａ０は、ＲＯＭ
回路１を選択していることを示すＣＳ信号１２で制御さ
れ、ＣＳ信号１２が論理「Ｈ」レベルの場合に有効とな
る。
【００２２】ＣＳ信号１２が論理「Ｈ」レベルの場合、
４個の２入力ＮＡＮＤ回路からなるＮＡＮＤ回路群２０
および４個のインバータ回路からなるインバータ回路群
３０によって、Ａ３〜Ａ０の反転信号および非反転信号
が生成される。ＮＡＮＤ回路群４０は、Ａ１およびＡ０
のデコード回路、ＮＡＮＤ回路群４１は、Ａ３およびＡ
２のデコード回路となる。ＮＡＮＤ回路群４０、４１で
デコードされた信号は、さらに１６個の２入力ＮＯＲ回
路からなるＮＯＲ回路群５０によって、Ａ３〜Ａ０のデ
コード信号１６本に変換される。
【００２３】例えば、２入力ＮＯＲ回路５０１は、Ａ３
〜Ａ０がすべて論理「Ｌ」である場合に、論理「Ｈ」レ
ベル（すなわち選択されていることを示し、その他の組
み合わせは非選択である）を出力し、２入力ＮＯＲ回路
５０２は、Ａ３〜Ａ０がすべて論理「Ｈ」である場合
に、論理「Ｈ」レベル（すなわち選択されていることを
示し、その他の組み合わせは非選択である）を出力す
る。
【００２４】これらの１６本の信号は、さらに上位のア
ドレス信号のデコード結果と組み合わされ、最終的にワ
ード線５の信号となる。
【００２５】ここで、制御回路８が、ＲＯＭ回路１から
連続してデータを読み出している場合、ＣＳ信号１２は
常に論理「Ｈ」レベルであるため、アドレス信号７の変
化にともない、上述のＮＡＮＤ回路群２０の２入力ＮＡ
ＮＤ回路、さらにそれに接続されているインバータ回路
群３０のインバータ回路では必ず信号反転が生じ、電流
を消費する。また、ＮＡＮＤ回路群４０、４１およびＮ
ＯＲ回路群５０でも信号の組み合わせにより、信号反転
が生じる。
【００２６】また、複数のアドレス信号が同時に変化し
た場合、静的には反転しない回路が、動的に反転する可
能性はある。これについて、図１５を用いて説明する。
【００２７】図１５（ａ）は、図１４に示すアドレスデ
コード回路３から、Ａ１とＡ０に関するデコード部を抜
き出した回路図で、図１５（ｂ）は、Ａ１とＡ０の変化
が同時である場合、図１５（ｃ）は、Ａ１の変化がＡ０
よりも遅い場合、図１５（ｄ）は、Ａ０の変化がＡ１よ
りも遅い場合の、それぞれにおける２入力ＮＡＮＤ回路
４０１〜４０４からのそれぞれの出力信号のタイミング
図である。
【００２８】図１５において、Ａ１が０→１、Ａ０が１
→０に変化した場合、その変化が全くの同時であれば、
２入力ＮＡＮＤ回路４０２の出力信号Ｓ４０２が１→０
に変化し、２入力ＮＡＮＤ回路４０３の出力信号Ｓ４０
３が、０→１に変化するだけである（図１５（ｂ））。
【００２９】ところが、図１５（ｃ）および図１５
（ｄ）に示すように、２入力ＮＡＮＤ回路４０１および
４０４においても、２つの入力信号のうち、どちらか一
方がマスクレイアウト的な配線遅延の違いや、アドレス
信号から入力に至るまでの回路段数の違いで、わずかで
も遅延すれば、その遅延の間に動作し、電流を消費する
（これは、一般に、ハザードと呼ばれる）。しかも、こ
のとき、わずかの遅延の間に出力信号（図１５（ｃ）で
は出力信号Ｓ４０１、図１５（ｄ）では出力信号Ｓ４０
４）が２回反転する。
【００３０】アドレス信号の平均変化確率が５０％もあ
れば、このようなハザードはアドレスデコード回路３内
において頻発する。このようにして、アドレスデコード
回路３における消費電流が増大する。通常、ＲＯＭ回路
１で消費される電流のうち、２０〜３０％がアドレスデ
コード回路３内で消費される。
【００３１】また、制御回路８とＲＯＭ回路１との間の
アドレス信号７用配線は、マスクレイアウト的に距離が
長くなりやすく、負荷容量が大きくなる。アドレス信号
７の平均変化確率が高くなればなるほど、アドレス生成
回路９の出力バッファ１７（合計でｍ個）で消費される
電流が増大する。
【００３２】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、その目的は、ＲＯＭ回路やＲＡＭ回路
に対する連続アドレスによるデータアクセス時に、アド
レス生成回路およびアドレスデコード回路での消費電流
を低減し、全体として低消費電力化を図った半導体集積
回路装置を提供することにある。
【００３３】また、本発明の他の目的は、連続してカウ
ント値を出力するカウンタタイマ回路での消費電流を低
減し、全体として低消費電力化を図った半導体集積回路
装置を提供することにある。
【００３４】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体集積回路装置は、半導体
メモリ回路と、半導体メモリ回路に対するデータアクセ
スを制御する制御回路とが内蔵された半導体集積回路装
置であって、制御回路は、半導体メモリ回路に対して、
連続アドレスによるデータアクセスを行なう際に、１ビ
ットのみ値が順次変化する複数ビットのアドレス信号を
出力することを特徴とする。この場合、半導体メモリ回
路はＲＯＭ回路、ＲＡＭ回路、またはその両方からな
る。
【００３５】この構成によれば、制御回路が半導体メモ
リ回路に対して連続アドレスによるデータアクセスを行
なう際に消費される電流を大幅に低減することができ
る。また、半導体メモリ回路としてＲＯＭ回路とＲＡＭ
回路の両方を含む場合、１つの制御回路で両方を制御す
ることができ、さらに有効になる。
【００３６】第１の半導体集積回路装置において、制御
回路は、入力されるクロックを分周して、ビット０を最
下位ビットとした複数（ｍ）ビットのアドレス信号を生
成するアドレス生成回路を含み、アドレス生成回路は、
クロックを（１／４）×（１／２）i分周してビットｉ
（ｉ＝０〜（ｍ−１））を生成するとともに、各ビット
の位相をすぐ下位のビットの周期に対して１／４周期ず
つ遅延させて、１ビットのみ値が順次変化する複数ビッ
トのアドレス信号を出力することが好ましい。
【００３７】この構成によれば、連続したアドレスの変
化に対し、アドレス信号の変化が１ビットのみとなるア
ドレス生成回路を容易に構成することができる。
【００３８】この場合、第１の半導体集積回路装置は、
半導体メモリ回路に記憶されているデータの配置を、前
記アドレス生成回路からのアドレス信号の変化に対応し
た配置に変換する手段を備えることが好ましい。
【００３９】この構成によれば、半導体メモリ回路に何
ら変更を加えることなく、半導体メモリ回路に格納され
ている、従来手法で開発されたプログラムを、制御回路
で実行することができる。
【００４０】前記の目的を達成するため、本発明に係る
第２の半導体集積回路装置は、タイマカウンタ回路が内
蔵された半導体集積回路装置であって、タイマカウンタ
回路は、入力されるクロックを所定の分周比ずつ分周し
て複数の分周クロックを出力するカウンタ回路と、カウ
ンタ回路から出力される下位のビットに対応する分周ク
ロックに基づいて、すぐ上位のビットに対応する分周ク
ロックをデータとして格納し、１ビットのみ値が順次変
化するカウント値を出力するカウンタレジスタと、所定
の比較設定値を格納するコンペアレジスタと、カウンタ
レジスタからのカウント値とコンペアレジスタからの所
定の比較設定値とを比較して、その比較結果を出力する
コンペア回路とを含むことを特徴とする。
【００４１】この構成によれば、コンペアレジスタ方式
により時間計測を行うタイマカウンタ回路における消費
電流を低減することができる。
【００４２】この場合、第２の半導体集積回路装置は、
コンペアレジスタに格納されている比較設定値を、コン
ペアレジスタからのカウンタ値の変化に対応した値に変
換する手段を備えることが好ましい。
【００４３】この構成によれば、コンペアレジスタおよ
びコンペア回路に何ら変更を加えることなく、従来手法
で開発されたプログラムを実行することができる。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
【００４５】（第１の実施形態）まず、本発明の第１の
実施形態として、ＲＯＭ回路が内蔵された半導体集積回
路装置について、図１から図４を参照して説明する。
【００４６】図１は、本発明の第１の実施形態１による
半導体集積回路装置の構成を示すブロック図である。な
お、図１において、図８と同様の構成要素については同
一の符号を付して説明を省略する。本実施形態が従来例
と異なる点は、制御回路６８に含まれるアドレス生成回
路６９の内部構成、および連続アドレスによりＲＯＭ回
路１からデータを読み出す際に、アドレス生成回路６９
から出力されるアドレス信号６７のタイミングにある。
【００４７】ここで、図２を用いて、ＣＳ信号１２、ア
ドレス信号６７、およびデータ出力信号６のタイミング
について説明する。
【００４８】図２（ａ）は、制御回路６８がＲＯＭ回路
１から１回だけデータを読み出す場合の信号タイミング
を示す図で、図２（ｂ）は、制御回路６８がＲＯＭ回路
１から連続してデータを読み出す場合の信号タイミング
を示す図である。
【００４９】図２（ａ）に示すように、制御回路６８が
ＲＯＭ回路１から１回だけデータを読み出す場合は、図
１１（ａ）の従来例と同じアドレス信号となる。
【００５０】しかし、図２（ｂ）に示すように、制御回
路６８がＲＯＭ回路１から連続アドレスによりデータを
読み出す場合、アドレス生成回路６９から順次出力され
るアドレス信号６７は従来例と異なる。
【００５１】すなわち、ＲＯＭ回路１からデータを読み
出す毎に（すなわち１サイクル毎に）、一例として示
す、アドレス信号６７の下位４ビット（Ａ３〜Ａ０）
は、１０００→００００（Ａ３のみが１→０に変化）→
０００１（Ａ０のみが０→１に変化）→００１１（Ａ１
のみが０→１に変化）と変化する。これらのアドレスに
対応した有効なデータが順次、制御回路６８のデータ処
理回路１０に出力される。
【００５２】このように、複数（ｍ）ビットのアドレス
信号６７のうち、変化するのは１ビットのみである。
【００５３】図３は、この様子をアドレス信号６７の遷
移表にしたものである。図３に示すように、複数（ｍ）
ビットのアドレス信号のうち、変化するのはつねに１ビ
ットのみである。これにより、従来のアドレス生成回路
９におけるアドレス信号７の平均変化確率が５０％であ
るのに対し、本実施形態のアドレス生成回路６９におけ
るアドレス信号６７の変化率は、１ビット／ｍビット＝
１／ｍとなる。すなわち、ｍ＝１０であれば１０％、ｍ
＝１６であれば約６％であり、従来の５０％（ｍに依存
しない）に比べ、大幅にアドレス信号の変化率が低減さ
れる。
【００５４】このように、アドレス信号６７の変化率が
大きく低減されることから、図１４を用いて説明したよ
うなアドレスデコード回路３で消費される電流が大きく
減少する。また、アドレス信号が１ビットしか変化しな
いので、図１５を用いて説明したようなハザードによっ
て回路が動作することはありえない。
【００５５】通常、ＲＯＭ回路１で消費される電流のう
ち、２０〜３０％がアドレスデコード回路３内で消費さ
れるが、本実施形態によれば、１０％以下に低減され
る。
【００５６】ここで、図４を用いて、制御回路６８に含
まれるアドレス生成回路６９についてさらに説明する。
【００５７】図４において、アドレス生成回路６９は、
外部からのクロック（ＣＬＫ）１１を分周するカウンタ
回路７６と、カウンタ回路７６の出力をサンプリングし
て位相調整するサンプリング回路７７とで構成されてい
る。アドレス信号６７が、ｍビット（ｍは整数）の場
合、カウンタ回路７６の段数はｍ段である。カウンタ回
路７６では、１／２分周クロック（１／２ＣＬＫ）、１
／４分周クロック（１／４ＣＬＫ）、…、（１／２）m
分周クロック（（１／２）mＣＬＫ）が生成される。こ
こで、カウンタ回路７６は、クロック１１の立ち下がり
エッジでカウントダウンする方式を用いている。
【００５８】従来例では、図１２で説明したように、分
周クロックがそのまま出力バッファ１７を通して、アド
レス信号７として出力されていたが、本実施形態のアド
レス生成回路６９では、分周クロックがサンプリング回
路７７と出力バッファ１７を通して、アドレス信号６７
として出力される。サンプリング回路７７によって、各
分周クロックは位相調整され、図３のアドレス遷移表に
示す論理遷移を行なう。
【００５９】例えば、アドレス信号６７の最下位ビット
Ａ０は、１／４分周クロック（１／４ＣＬＫ）を１／２
分周クロック（１／２ＣＬＫ）の立ち下がりエッジでサ
ンプリングした信号である。すなわち、最下位ビットＡ
０は、１／４分周クロック（１／４ＣＬＫ）を１／４周
期だけ遅延させた信号となる。
【００６０】以下、最上位ビットから２ビット目のＡ
（ｍ−２）までは同様にして生成される。すなわち、Ａ
１は１／８分周クロック（１／８ＣＬＫ）を１／４周期
だけ遅延させた信号、Ａ２は１／１６分周クロック（１
／１６ＣＬＫ）を１／４周期だけ遅延させた信号、Ａ３
は１／３２分周クロック（１／３２ＣＬＫ）を１／４周
期だけ遅延させた信号、最上位ビットから２ビット目の
Ａ（ｍ−２）は（１／２）m分周クロック（（１／２）m
ＣＬＫ）を１／４周期だけ遅延させた信号となる。
【００６１】なお、最上位ビットＡ（ｍ−１）も同様に
生成することは可能であるが、カウンタ回路７６の段数
が１段多く必要となること、また２m回カウント後に初
期値に戻る必要があることを考慮して、（１／２）m分
周クロックを出力バッファ１８で反転した信号を最上位
ビットＡ（ｍ−１）として用いている。
【００６２】このようにして、制御回路６８がＲＯＭ回
路１から連続アドレスによりデータを読み出す場合、１
ビットしか順次変化しない複数ビットのアドレス信号６
７を生成するアドレス生成回路６９を簡単に構成するこ
とができる。
【００６３】なお、サンプリング回路７７の分だけ、回
路規模が大きくなるが、アドレス生成回路６９で消費さ
れる電流のうち、大きな負荷容量がつながる出力バッフ
ァ１７および１８で消費される電流が支配的であるの
で、問題にはならない。
【００６４】（第２の実施形態）次に、本発明の第２の
実施形態について、図５および図６を参照して説明す
る。
【００６５】通常、ＲＯＭ回路１のメモリセルアレイ２
に記憶されているデータは、データ処理回路１０を動作
させるための命令データであったり、データ処理回路１
０が処理に応じて使用するテーブルデータであったりす
る。ＲＯＭ回路に記憶させるデータの開発時（いわゆる
プログラム開発時）、アドレスの配置は従来のように、
１ずつ増加している方がわかりやすい。したがって、本
実施形態においても、従来と全く同じの手法でプログラ
ム開発を行った後、データ内容がアドレス生成回路６９
のアドレス信号６７の変化に対応した配置に変換され
る。
【００６６】まず、ＲＯＭ回路１に記憶させるデータ
が、テーブルデータや、アドレスが変化するままに処理
される命令データであれば、再配置方法１として、図１
１に示す従来のアドレス遷移表と図３に示す本実施形態
のアドレス遷移表との関係に従って再配置すればよい。
この再配置方法について、図５を用いて説明する。
【００６７】図５（ａ）は、本発明の第２実施形態にお
けるＲＯＭ回路１へのデータを再配置する手順を示すフ
ローチャート、図５（ｂ）は、プログラム開発時に図５
（ａ）のステップに沿って再配置されるデータ内容を示
す図、図５（ｃ）は、プログラム実行時のデータ内容を
示す図である。
【００６８】図５（ａ）において、まず、従来手法によ
るプログラム開発を行ない（Ｓ５０１）、Ａ１の値を見
て、Ａ１＝１の場合、上位と下位のデータ順序を入換え
る（すなわち、Ａ０＝０とＡ０＝１のデータを入換え
る）（Ｓ５０２）。次に、Ａ２＝１の場合、上位２つの
データと下位２つのデータの順序を入換える（すなわ
ち、Ａ１＝０とＡ１＝１のデータを入換える）（Ｓ５０
３）。さらに、Ａ３＝１の場合、上位4つのデータと下
位4つのデータの順序を入換える（すなわち、Ａ２＝０
とＡ２＝１のデータを入換える）（Ｓ５０４）。これに
より、データ作成時のデータ内容が、図５（ｂ）に示す
ように再配置される。
【００６９】このようにして、Ａ（ｍ−１）＝１の場合
まで、同様の操作を繰返せば（Ｓ５０５）、データの再
配置が完了する。再配置されたデータは、ＲＯＭ回路１
のメモリセルアレイ２に配置され（Ｓ５０６）、プログ
ラムとして実行される（図５（ｃ））。
【００７０】こうして、ＲＯＭ回路１には何ら変更を加
えることなく、従来手法で開発されたプログラムが制御
回路６８で実行される。これによって、制御回路６８
が、ＲＯＭ回路１から大量にテーブルデータを読み出す
場合、あるいは順次処理されるような命令データを実行
する場合に、半導体集積回路装置の消費電流を低減する
ことができる。
【００７１】ところで、命令コードの中には、ジャンプ
命令や分岐命令などがあり、アドレスが順次増加するよ
うな処理では済まない場合がある。このような命令デー
タを含む場合、再配置方法１によるデータの再配置を実
施する前に、ジャンプ命令や分岐命令の飛び先アドレス
をアドレス遷移表の関係に従って変換する。この変換方
法について、図６を用いて説明する。
【００７２】図６（ａ）は、本発明の第２実施形態にお
けるＲＯＭ回路１の飛び先アドレスを変換する手順を示
すフローチャート、図６（ｂ）は、プログラム開発時に
図６（ａ）のステップに沿って変換される飛び先アドレ
ス内容を示す図である。
【００７３】図６（ａ）において、まず、従来手法によ
るプログラム開発を行ない（Ｓ６０１）、そのプログラ
ムについてジャンプ（ＪＵＭＰ）命令、分岐（ＢＲＡ）
命令を検索する（Ｓ６０２）。次に、検索されたＪＵＭ
Ｐ命令やＢＲＡ命令について、飛び先アドレスのビット
Ａ１の値を見て、Ａ１＝１の場合、Ａ０を反転する（Ｊ
ＵＭＰ命令の飛び先アドレス０１１１→０１１０に変
換、ＢＲＡ命令の飛び先アドレス１１０１はそのまま）
（Ｓ６０３）。次に、飛び先アドレスのビットＡ２＝１
の場合、Ａ１を反転する（ＪＵＭＰ命令の飛び先アドレ
ス０１１０→０１００に変換、ＢＲＡ命令の飛び先アド
レス１１０１→１１１１に変換）（Ｓ６０４）。さら
に、飛び先アドレスのビットＡ３＝１の場合、Ａ２を反
転する（ＪＵＭＰ命令の飛び先アドレス０１００はその
まま、ＢＲＡ命令の飛び先アドレス１１１１→１０１１
に変換）（Ｓ６０５）。これにより、プログラム開発時
の飛び先アドレスが、図６（ｂ）に示すように変換され
る。
【００７４】このようにして、Ａ（ｍ−１）＝１の場合
まで、同様の操作を繰返せば、アドレスの変換が完了す
る（Ｓ６０６）。その後、図５に示す再配置方法により
データの再配置を行うことで（Ｓ６０７）、再配置され
たデータが、ＲＯＭ回路１のメモリセルアレイ２に配置
される（Ｓ６０８）。
【００７５】これによって、ＲＯＭ回路１には何ら変更
を加えることなく、従来手法で開発されたプログラム
が、制御回路６８で実行される。もちろん、ジャンプ命
令や分岐命令が実行されれば、アドレス信号６７の変化
は複数ビットとなる。
【００７６】（第３の実施形態）次に、本発明の第３の
実施形態として、ＲＡＭ回路を内蔵した半導体集積回路
装置について、図７を参照して説明する。
【００７７】図７は、本発明の第３の実施形態による半
導体集積回路装置の構成を示すブロック図である。
【００７８】第１および第２の実施形態において、制御
回路６８がＲＯＭ回路１からテーブルデータを読み出す
ときや順次処理されるような命令データを実行する場合
に、アドレス生成回路６９が出力するアドレス信号６７
の変化が１ビットのみであることが、消費電流の低減に
有効であることを述べた。このことは、本実施形態のよ
うに、制御回路６８がＲＡＭ回路８１を制御する場合で
も、消費電流の低減に有効な場合がある。
【００７９】例えば、データ処理回路１０が他の回路と
大量のデータ送受信を行なう場合に、ＲＡＭ回路８１を
データバッファ領域として使用する場合や、データ処理
回路１０がある処理を実行中に、他の処理をする必要性
が発生したときに、現在処理している内容の退避メモリ
としてＲＡＭ回路８１を使用する場合である。このよう
な場合、制御回路６８は連続してＲＡＭ回路８１のデー
タを読み出したり、ＲＡＭ回路８１にデータを書き込ん
だりする。
【００８０】ＲＡＭ回路８１をデータバッファ領域、あ
るいは退避メモリとして使用し、データ処理回路１０が
自動的にアドレス生成回路６９を制御して、アドレス信
号６７をインクリメントまたはデクリメントする場合、
プログラムとしてはスタートアドレスを指定するだけで
ある。
【００８１】また、プログラムで逐次、ＲＡＭ回路８１
に対するアドレスを指定する場合には、図６の飛び先ア
ドレス変換方法を用いて、アドレス変換を行う。これに
よって、ＲＡＭ回路８１には何ら変更を加えることな
く、従来手法で開発されたプログラムが、制御回路６８
で実行される。
【００８２】また、半導体集積回路装置においては、Ｒ
ＯＭ回路とＲＡＭ回路の両方を内蔵するものが数多くあ
り、同じ制御回路で両方を制御することは非常に有効で
ある。
【００８３】（第４の実施形態）次に、本発明の第４の
実施形態として、タイマカウンタ回路が内蔵された半導
体集積回路装置について、図８および図９を参照して説
明する。
【００８４】図８は、本発明の第４の実施形態による半
導体集積回路装置に内蔵されるタイマカウンタ回路の構
成を示すブロック図である。
【００８５】本実施形態と第１の実施形態との相違点
は、アドレス生成回路６９の回路構成を、タイマカウン
タ回路９１のカウンタ回路７６およびカウンタレジスタ
９２として応用している点にある。すなわち、第１の実
施形態におけるカウンタ回路７６をカウンタ回路７６と
して、サンプリング回路７７をカウンタレジスタ９２と
して用いている。
【００８６】図８において、タイマカウンタ回路９１
は、外部からのクロック１１を分周するｍ段のカウンタ
回路７６と、カウントされた値を示すカウンタレジスタ
９２と、計測するべき時間をカウント値（ＴＣ０〜ＴＣ
（ｍ−１））に対する比較設定値（ＣＰ０〜ＣＰ（ｍ−
１））として予め格納しておくコンペアレジスタ９３
と、カウンタレジスタ９２からのカウント値とコンペア
レジスタ９３の比較設定値とを比較するコンペア回路９
４とで構成されている。コンペア回路９４は、カウンタ
レジスタ９２からのカウント値とコンペアレジスタ９３
の比較設定値が一致した場合に、一致信号９５（ここで
は、論理「Ｈ」レベル）を出力する。
【００８７】ここで、カウンタ回路７６が動作中、カウ
ンタレジスタ９２の各レジスタからの出力値ＴＣ０〜Ｔ
Ｃ（ｍ−１）は、１ビットしか変化しないので、コンペ
ア回路９４の各回路の動作確率は大きく低減される。ま
た、図１３を用いて説明したようなハザードも起こりえ
ない。このようにして、コンペア回路９４の消費電流を
低減することができる。
【００８８】また、計測すべき時間を比較設定値として
コンペアレジスタ９３に設定するとき、プログラム開発
時には、カウンタ回路７６のカウントアップが、従来例
で説明したカウンタ回路１６のカウントアップに従うこ
とを前提にしたほうが計算しやすい。したがって、本実
施形態のタイマカウント回路９１においても、従来と全
く同じプログラム開発手法でコンペアレジスタ９３に比
較設定値を格納した後、その値をカウンタレジスタ９２
からのカウント値の変化に対応した値に変換する。この
変換方法について、図９を用いて説明する。
【００８９】図９は、本発明の第４の実施形態における
コンペアレジスタ９３の値を変換する手順を示すフロー
チャートである。
【００９０】図９において、まず、従来手法によるプロ
グラム開発時に、比較設定値をコンペアレジスタ９３に
格納し（Ｓ９０１）、コンペアレジスタ９３への比較設
定値を検索する（Ｓ９０２）。次に、検索したコンペア
レジスタ９３の比較設定値に対して、ＣＰ１の値を見
て、ＣＰ１＝１の場合、ＣＰ０の値を反転する（Ｓ９０
３）。次に、ＣＰ２＝１の場合、ＣＰ１の値を反転する
（Ｓ９０４）。さらに、ＣＰ３＝１の場合、ＣＰ２の値
を反転する（Ｓ９０５）。このようにして、ＣＰ（ｍ−
１）＝１の場合まで、同様の操作を繰返せば（Ｓ９０
６）、コンペアレジスタ９３の比較設定値の変換が完了
する。
【００９１】これによって、コンペアレジスタ９３およ
びコンペア回路９４に何ら変更を加えることなく、従来
手法で開発されたプログラムを実行することができる。
【００９２】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路装置が半導体メモリ回路としてＲＯＭ回
路、ＲＡＭ回路、またはその両方を内蔵する場合、制御
回路が半導体メモリ回路に対して連続アドレスによるデ
ータアクセスを行なう際に、制御回路のアドレス生成回
路および半導体メモリ回路のアドレスデコード回路で消
費される電流を低減することができ、全体として低消費
電力化を図った半導体集積回路装置を実現することが可
能になる。
【００９３】また、半導体集積回路装置がタイマカウン
タ回路を内蔵する場合、コンペアレジスタで消費される
電流を低減することができ、全体として低消費電力化を
図った半導体集積回路装置を実現することが可能にな
る。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による半導体集積回
路装置の構成を示すブロック図
【図２】 図１の半導体集積回路装置において、ＲＯＭ
回路１から１回だけデータを読み出す場合（ａ）、およ
びＲＯＭ回路１から連続してデータを読み出す場合
（ｂ）のＣＳ信号、アドレス信号、データ出力信号のタ
イミング図
【図３】 図１のアドレス生成回路６９におけるアドレ
ス信号下位４ビットの遷移表
【図４】 図１のアドレス生成回路６９の構成を示すブ
ロック図（ａ）、クロック、分周クロック、およびアド
レス信号のタイミング図（ｂ）
【図５】 本発明の第２実施形態におけるＲＯＭ回路１
へのデータを再配置する手順を示すフローチャート
（ａ）、プログラム開発時に図５（ａ）のステップに沿
って再配置されるデータ内容を示す図（ｂ）、プログラ
ム実行時のデータ内容を示す図（ｃ）
【図６】 本発明の第２実施形態におけるＲＯＭ回路１
の飛び先アドレスを変換する手順を示すフローチャート
（ａ）、プログラム開発時に図６（ａ）のステップに沿
って変換される飛び先アドレス内容を示す図（ｂ）
【図７】 本発明の第３の実施形態による半導体集積回
路装置の構成を示すブロック図
【図８】 本発明の第４の実施形態による半導体集積回
路装置に内蔵されるタイマカウンタ回路の構成を示すブ
ロック図
【図９】 図８のコンペアレジスタ９３の値を変換する
手順を示すフローチャート
【図１０】 従来の半導体集積回路装置の構成を示すブ
ロック図
【図１１】 図１０の半導体集積回路装置において、Ｒ
ＯＭ回路１から１回だけデータを読み出す場合（ａ）、
およびＲＯＭ回路１から連続してデータを読み出す場合
（ｂ）のＣＳ信号、アドレス信号、データ出力信号のタ
イミング図
【図１２】 従来のアドレス生成回路９の構成を示すブ
ロック図（ａ）、クロックとアドレス信号のタイミング
図（ｂ）
【図１３】 従来のアドレス生成回路９におけるアドレ
ス信号下位４ビットの遷移表
【図１４】 アドレスデコード回路の部分構成を示す回
路図
【図１５】 図１４のアドレスデコード回路の部分構成
を示す回路図（ａ）、Ａ１とＡ０の変化が同時である場
合（ｂ）、Ａ１の変化がＡ０よりも遅い場合（ｃ）、Ａ
０の変化がＡ１よりも遅い場合（ｄ）の、それぞれにお
ける２入力ＮＡＮＤ回路４０１〜４０４からのそれぞれ
の出力信号のタイミング図
【符号の説明】
１ ＲＯＭ回路 ２ メモリセルアレイ ３ アドレスデコード回路 ４ データ出力回路 ５ ワード線 ６ データ出力信号 ７ アドレス信号 ８ 制御回路 ９ アドレス生成回路 １０ データ処理回路 １１ クロック １２ ＣＳ信号（チップセレクト信号） １６ カウンタ回路 １７ 出力バッファ １８ 出力バッファ ２０、４０、４１ ＮＡＮＤ回路群 ３０ インバータ回路群 ５０ ＮＯＲ回路群 ５０１、５０２ ２入力ＮＯＲ回路 ６７ アドレス信号 ６８ 制御回路 ６９ アドレス生成回路 ７６ カウンタ回路 ７７ サンプリング回路 ８１ ＲＡＭ回路 ８２ メモリセルアレイ ８３ アドレスデコード回路 ８４ データ出力回路 ８５ ワード線 ８６ データ出力信号 ９１ タイマカウンタ回路 ９２ カウンタレジスタ ９３ コンペアレジスタ ９４ コンペア回路 ９５ 一致信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３４Ｚ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ回路と、前記半導体メモリ
    回路に対するデータアクセスを制御する制御回路とが内
    蔵された半導体集積回路装置であって、 前記制御回路は、前記半導体メモリ回路に対して、連続
    アドレスによるデータアクセスを行なう際に、１ビット
    のみ値が順次変化する複数ビットのアドレス信号を出力
    することを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記半導体メモリ回路はＲＯＭ回路およ
    びＲＡＭ回路の少なくとも１つからなることを特徴とす
    る請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記制御回路は、入力されるクロックを
    分周して、ビット０を最下位ビットとした複数（ｍ）ビ
    ットのアドレス信号を生成するアドレス生成回路を含
    み、前記アドレス生成回路は、前記クロックを（１／
    ４）×（１／２）i分周してビットｉ（ｉ＝０〜（ｍ−
    １））を生成するとともに、各ビットの位相をすぐ下位
    のビットの周期に対して１／４周期ずつ遅延させて、１
    ビットのみ値が順次変化する前記複数ビットのアドレス
    信号を出力することを特徴とする請求項１記載の半導体
    集積回路装置。
  4. 【請求項４】 前記半導体集積回路装置は、前記半導体
    メモリ回路に記憶されているデータの配置を、前記アド
    レス生成回路からのアドレス信号の変化に対応した配置
    に変換する手段を備えたことを特徴とする請求項３記載
    の半導体集積回路装置。
  5. 【請求項５】 タイマカウンタ回路が内蔵された半導体
    集積回路装置であって、 前記タイマカウンタ回路は、 入力されるクロックを所定の分周比ずつ分周して複数の
    分周クロックを出力するカウンタ回路と、 前記カウンタ回路から出力される下位のビットに対応す
    る分周クロックに基づいて、すぐ上位のビットに対応す
    る分周クロックをデータとして格納し、１ビットのみ値
    が順次変化するカウント値を出力するカウンタレジスタ
    と、 所定の比較設定値を格納するコンペアレジスタと、 前記カウンタレジスタからのカウント値と前記コンペア
    レジスタからの所定の比較設定値とを比較して、その比
    較結果を出力するコンペア回路とを含むことを特徴とす
    る半導体集積回路装置。
  6. 【請求項６】 前記半導体集積回路装置は、前記コンペ
    アレジスタに格納されている前記比較設定値を、前記コ
    ンペアレジスタからのカウンタ値の変化に対応した値に
    変換する手段を備えたことを特徴とする請求項５記載の
    半導体集積回路装置。
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