JP2002300035A - Ａ／ｄインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換データを入力する際のＣＰＵの負
担を軽減する。 【解決手段】 Ａ／Ｄインタフェース回路１２では、Ｃ
ＰＵ１の代わりに、チップセレクト信号４０４やシリア
ルクロック信号５０４によってＡ／Ｄ変換器６およびシ
リアル／パラレル変換回路７の制御を行うインタフェー
ス時間カウンタ３、チップセレクト制御回路４、シリア
ルクロック制御回路５を備えることによって、ＣＰＵ１
が各信号を制御する必要がなくなるため、ＣＰＵ１の負
担を軽減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換器によ
って変換されたディジタル信号を読み込むためのインタ
フェース回路であるＡ／Ｄインタフェース回路に関す
る。

【０００２】

【従来の技術】図５は、従来のＡ／Ｄインタフェース回
路の構成を示すブロック図である。図５に示すように、
従来のＡ／Ｄインタフェース回路１０は、ＣＰＵ１と、
シリアル／パラレル変換回路７とを備えている。ＣＰＵ
１は、汎用のＣＰＵであり、出力信号として、周辺回路
を選択するためのチップセレクト信号９０２と所定の周
波数のシリアルクロック信号９０３とを有している。Ａ
／Ｄ変換器６は、アナログ信号をディジタル信号のシリ
アルビット列データに変換する変換器であり、チップセ
レクト信号９０２と、シリアルクロック信号９０３によ
り駆動される。Ａ／Ｄ変換器６は、チップセレクト信号
９０２がアクティブとなっているときに、シリアルクロ
ック信号に同期してシリアルデータ９を１ビットずつ出
力する。なお、図６ではチップセレクト信号９０２はハ
イ（以下、Ｈ）アクティブの信号であり、Ａ／Ｄ変換器
６は、シリアルクロック信号９０３の立ち上がりエッジ
で、データを出力するものとする。

【０００３】シリアル／パラレル変換回路７は、シリア
ルデータ９をシリアルクロック信号９０３に同期して入
力し、内部に備えるシフトレジスタ等を用いてｎビット
（ｎは任意の整数）のシリアルデータをｎビットのパラ
レルビット列データに変換してＣＰＵ１に出力する。な
お、シリアル／パラレル変換回路７は、シリアルクロッ
ク信号９０３の立ち下がりエッジで、シリアルデータ９
を入力するものとする。

【０００４】従来のＡ／Ｄインタフェース回路１０の動
作をまとめる。Ａ／Ｄ変換器６においてアナログ信号か
らディジタル信号に変換されたデータは、ＣＰＵ１から
出力されるチップセレクト信号９０２がＨレベルになる
と出力可能な状態となり、ＣＰＵ１から出力されるシリ
アルクロック信号９０３の立ち上がりエッジで１ビット
ずつ出力される。

【０００５】Ａ／Ｄ変換器６から出力されたシリアルデ
ータ９は、シリアル／パラレル変換回路７に送信され、
シリアルクロック信号９０３の立ち下がりエッジで内部
に備えるｎビットのシフトレジスタに１ビットずつ格納
されていく。

【０００６】シフトレジスタにｎビットのデータがすべ
て格納されると、ＣＰＵ１は、シリアルクロック信号９
０３をインアクティブにし、チップセレクト信号９０２
をロー（以下、Ｌ）レベルとする。すると、Ａ／Ｄ変換
器６はデータの出力を停止し、ｎビットパラレルデータ
８はＣＰＵ１に読み込まれる。

【０００７】図６は、他の形態の従来のＡ／Ｄインタフ
ェース回路の構成を示すブロック図である。図６の全体
の回路の構成では、図５の回路の構成に加え、アナログ
信号切替器１０３を新たに備えている。アナログ信号切
替器１０３は、ｍチャンネルのアナログ信号１１５を入
力しており、ＣＰＵ１から出力されるアナログ入力切替
信号１１１に基づいて、各チャンネルのアナログ信号の
うち、Ａ／Ｄ変換器６に出力するアナログ信号を切り替
える。アナログ入力切替信号１１１は、ＣＰＵ１から出
力されている。

【０００８】図６のＡ／Ｄインタフェース回路１１の動
作について説明する。図７は、図６のＡ／Ｄインタフェ
ース回路１１の動作を示すタイミングチャートである。
なお、図６のＡ／Ｄインタフェース回路１１では、チッ
プセレクト信号９０２はＬアクティブの信号であるとす
る。まず、図７に示すように、ＣＰＵ１は、チャンネル
Ｎｏ．１を選択するアナログ入力切替信号１１１を出力
する。すると、アナログ信号切替器１０３は、チャンネ
ルＮｏ．１のアナログ信号をＡ／Ｄ変換器６に出力する
ようになる。Ａ／Ｄ変換器６はそのアナログ信号をｎビ
ットのディジタル信号に変換する。

【０００９】次に、ＣＰＵ１は、チップセレクト信号９
０２をＬレベルにした後、ｎビット分のシリアルクロッ
ク信号９０３をＡ／Ｄ変換器６に出力する。すると、Ａ
／Ｄ変換器６は、入力されるシリアルクロック信号９０
３の立ち上がりエッジで、変換したｎビットのディジタ
ル信号を１ビットずつシリアルデータ９としてシリアル
／パラレル変換回路７に出力する。ＣＰＵ１は、シリア
ル／パラレル変換回路７からｎビットのパラレルデータ
８を入力した後、チップセレクト信号９０２をＨレベル
に戻す。以降、ＣＰＵ１は、チャンネル２〜ｎのアナロ
グ信号について、上述の動作を繰り返し、それらのデー
タの入力を行う。

【００１０】以上述べたように、図５、図６の従来のＡ
／Ｄインタフェース回路は、チップセレクト信号９０２
と、シリアルクロック信号９０３、アナログ入力切替信
号１１１等の信号を駆動することによって、データの入
力を行う。

【００１１】しかし、各信号９０２、９０３、１１１
は、ＣＰＵ１から出力される信号であり、ＣＰＵ１は、
データの入力を行う間それらの信号の制御の処理のため
に占有され、かつ、上述の信号のタイミングを正確に制
御する必要がある。そのため、ＣＰＵ１の負担が大きく
なってしまうという問題があった。

【００１２】

【発明が解決しようとする課題】以上述べたように、従
来のＡ／Ｄインタフェース回路は、チップセレクト信号
と、シリアルクロック信号、アナログ入力切替信号等の
信号を駆動することによって、データの入力を行う。し
かし、各信号は、ＣＰＵから出力される信号であり、Ｃ
ＰＵは、データの入力を行う間、各信号の制御の処理の
ために占有され、かつ、上述の信号のタイミングを正確
に制御する必要がある。そのため、従来のＡ／Ｄインタ
フェース回路では、ＣＰＵの負担が大きくなってしまう
という問題があった。

【００１３】本発明は、ＣＰＵの負担を軽減することが
できるＡ／Ｄインタフェース回路を提供することを目的
とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＡ／Ｄインタフェース回路は、Ａ／Ｄ変換
器へ入力されるチップセレクト信号がアクティブとなっ
ているときに、所定の周波数のクロック信号に同期して
１ビットずつ前記Ａ／Ｄ変換器から出力される所定のビ
ット数のシリアルビット列データを該クロック信号に同
期して入力し、前記シリアルビット列データをパラレル
ビット列データに変換して出力するシリアル／パラレル
変換回路を備えるＡ／Ｄインタフェース回路において、
前記所定の周波数の基本クロック信号を発生させる基本
クロック発生回路と、Ａ／Ｄ変換開始信号を入力したと
きにカウントを開始し、該カウント値が所定の値に達し
たときに、Ａ／Ｄ変換完了信号をＣＰＵに出力するイン
タフェース時間カウンタと、該インタフェース時間カウ
ンタのカウント値が第１の所定の期間内にあるときに、
前記チップセレクト信号をアクテイブとするチップセレ
クト制御回路と、前記インタフェース時間カウンタのカ
ウント値が前記第１の所定の期間内における第２の所定
の期間内にあるときに、前記クロック信号を前記Ａ／Ｄ
変換器および前記シリアル／パラレル変換回路に出力す
るシリアルクロック制御回路と、前記Ａ／Ｄ変換開始信
号を出力し、前記Ａ／Ｄ変換完了信号を入力したときに
前記シリアル／パラレル変換回路から前記パラレルビッ
ト列データを入力するＣＰＵとを備えることを特徴とす
る。

【００１５】また、本発明のＡ／Ｄインタフェース回路
では、所定の数のチャンネルのアナログ信号のうち、ア
ナログ入力切替信号によって指定されたチャンネルのア
ナログ信号を、所定のビット数のディジタル信号にＡ／
Ｄ変換するＡ／Ｄ変換器が、チップセレクト信号がアク
ティブとなっているときに所定の周波数のクロック信号
に同期して１ビットずつ出力する前記ディジタル信号の
シリアルビット列データを、前記クロック信号に同期し
て入力し、前記シリアルビット列データをパラレルビッ
ト列データに変換して出力するシリアル／パラレル変換
回路を備えるＡ／Ｄインタフェース回路において、デー
タラッチ信号が入力されたときに、前記パラレルビット
列データをラッチするデータラッチ回路と、前記各チャ
ンネルのアナログ信号の入力マスク情報を格納するアナ
ログ入力マスクレジスタと、該アナログ入力マスクレジ
スタに格納されたアナログ入力マスク入力情報に基づい
て前記アナログ入力切替信号を出力した後、前記チップ
セレクト信号をアクテイブとし、前記所定のビット数分
の前記クロック信号を前記Ａ／Ｄ変換器および前記シリ
アル／パラレル変換回路に出力し、前記クロック信号出
力後、前記データラッチ信号を出力する状態遷移制御回
路と、前記アナログ入力マスクレジスタにアナログ入力
マスク情報を設定し、前記データラッチ回路によってラ
ッチされた前記パラレルビット列データを読み込むＣＰ
Ｕとを備えることを特徴とする。

【００１６】本発明のＡ／Ｄインタフェース回路では、
ＣＰＵの代わりに、チップセレクト信号やクロック信号
等の信号によってＡ／Ｄ変換器、シリアル／パラレル変
換回路等の制御を行うインタフェース時間カウンタ、チ
ップセレクト制御回路、シリアルクロック制御回路、あ
るいは、状態遷移制御回路等を備える。こうすることに
よって、本発明のＡ／Ｄインタフェース回路では、ＣＰ
Ｕが各信号の制御を行う必要がなくなる。そのため、本
発明のＡ／Ｄインタフェース回路では、ＣＰＵの負担を
軽減することができる。

【００１７】

【発明の実施の形態】次に、本発明の実施形態のＡ／Ｄ
インタフェース回路を図面を参照して詳細に説明する。

【００１８】（第１の実施形態）まず、本発明の第１の
実施形態のＡ／Ｄインタフェース回路について説明す
る。図１は、本実施形態のＡ／Ｄインタフェース回路の
構成を示すブロック図である。本実施形態のＡ／Ｄイン
タフェース回路１２は、ＣＰＵ１と、基本クロック発生
回路２と、インタフェース時間カウンタ３と、チップセ
レクト制御回路４と、シリアルクロック制御回路５と、
シリアル／パラレル変換回路７とを備えている。ＣＰＵ
１は、汎用のＣＰＵである。基本クロック発生回路２
は、基本クロック設定レジスタ２０１に設定された動作
クロック周波数の基本クロック信号２０２を発生させ
る。発生した基本クロック信号２０２は、インタフェー
ス時間カウンタ３と、チップセレクト制御回路４と、シ
リアルクロック制御回路５とに入力される。

【００１９】インタフェース時間カウンタ３は、ＣＰＵ
１から入力されるＡ／Ｄ変換開始信号３０２がＬの間
は、待ち状態となっているが、ＣＰＵ１から入力される
Ａ／Ｄ変換開始信号３０２がＨになると、入力される基
本クロック信号２０２に同期してカウント動作を開始す
るとともに、そのカウント値をインタフェース時間カウ
ント信号３０４として出力する。インタフェース時間カ
ウント信号３０４は、チップセレクト制御回路４と、シ
リアルクロック制御回路５とに入力される。インタフェ
ース時間カウンタ３は、そのカウント値が、インタフェ
ース時間設定レジスタ３０１に設定された値に達した場
合に、Ａ／Ｄ変換完了信号３０３を出力するとともに、
カウント動作およびインタフェース時間カウント信号３
０４を停止し、再び待ち状態に戻る。

【００２０】チップセレクト制御回路４は、チップセレ
クト信号４０４をＡ／Ｄ変換器６に出力する回路であ
る。チップセレクト極性レジスタ４０１には、Ａ／Ｄ変
換器６のチップセレクト端子がＬアクティブである場合
にはＨレベルが設定され、Ｈアクティブである場合には
Ｌレベルが設定されており、チップセレクト制御回路４
は、予め、チップセレクト信号４０４の出力を、チップ
セレクト極性レジスタ４０１に設定される極性にホール
ドしている。

【００２１】チップセレクト制御回路４は、インタフェ
ース時間カウント信号３０４の値が、チップセレクトス
タート値設定レジスタ４０２に設定された値となったと
きに、チップセレクト信号４０４をアクティブにし、イ
ンタフェース時間カウント信号３０４の値が、チップセ
レクトストップ値設定レジスタ４０３に設定された値と
なったときに、チップセレクト信号４０４をインアクテ
ィブとする。例えば、チップセレクト極性レジスタ４０
１にＨレベルが設定されていて、インタフェース時間カ
ウント信号３０４の値が、チップセレクトスタート値設
定レジスタ４０２に設定された値となったときには、チ
ップセレクト制御回路４は、出力するチップセレクト信
号４０４をＨレベルからＬレベルにしてＡ／Ｄ変換器６
をチップセレクトし、インタフェース時間カウント信号
３０４の値が、チップセレクトストップ値設定レジスタ
４０３に設定された値となったときに、チップセレクト
信号４０４をＬレベルからＨレベルにしてＡ／Ｄ変換器
６のチップセレクトを解除する。なお、チップセレクト
信号４０４がアクティブになっている期間を第１の所定
の期間とする。

【００２２】シリアルクロック制御回路５は、シリアル
クロック信号５０４をＡ／Ｄ変換器６とシリアル／パラ
レル変換回路７とに出力する。シリアルクロック制御回
路５は、インタフェース時間カウント信号３０４の値
が、シリアルクロックスタート値設定レジスタ４０２に
設定された値となったときに、シリアルクロック信号５
０４をアクティブにし、インタフェース時間カウント信
号３０４の値がシリアルクロックストップ値設定レジス
タ４０３に設定された値となったときに、シリアルクロ
ック信号５０４をインアクティブとする。シリアルクロ
ック信号５０４は、基本クロック信号２０２に同期する
信号であり、その極性は、シリアルクロック極性レジス
タ５０１に設定された極性となる。なお、シリアルクロ
ック信号５０４がアクティブになっている期間を第２の
所定の期間とする。

【００２３】シリアルクロック制御回路５は、シリアル
クロック極性レジスタ５０１にＬレベルが設定されてい
た場合には、入力された基本クロック信号２０２をシリ
アルクロック信号５０４としてそのまま出力し、シリア
ルクロック極性レジスタ５０１にＨレベルが設定されて
いた場合には、基本クロック信号２０２を反転した信号
をシリアルクロック信号５０４として出力する。シリア
ルクロック極性レジスタ５０１には、Ａ／Ｄ変換器６の
シリアルクロック端子がＬアクティブであればＨレベル
に設定され、ＨアクティブであればＬレベルに設定され
る。したがって、Ａ／Ｄ変換器６のシリアルクロック端
子の極性がいずれであっても、Ａ／Ｄ変換器６は、基本
クロック信号２０２の立ち上がりエッジでシリアルデー
タ９を１ビットずつシリアル／パラレル変換回路７へ送
信する。なお、シリアル／パラレル変換回路７は、Ａ／
Ｄ変換器６とは逆のエッジ、すなわち基本クロック信号
２０２の立ち下がりエッジで内部に備えるシフトレジス
タにシリアルデータを１ビットずつ格納する。ｎビット
格納した時点でシフトレジスタの内容をｎビットのパラ
レルデータ８として出力する。ＣＰＵ１は、インタフェ
ース時間カウンタ３からＡ／Ｄ変換完了信号３０３が入
力されると、シリアル／パラレル変換回路７から出力さ
れたｎビットパラレルデータ８を読み込む。

【００２４】なお、基本クロック設定レジスタ２０１、
インタフェース時間設定レジスタ３０１、チップセレク
ト極性レジスタ４０１、チップセレクトスタート値設定
レジスタ４０２、チップセレクトストップ値設定レジス
タ４０３、シリアルクロック極性レジスタ５０１、シリ
アルクロックスタート値設定レジスタ５０２、そしてシ
リアルクロックストップ値設定レジスタ５０３の値は、
ＣＰＵ１から出力されるＡ／Ｄインタフェース回路パラ
メータ信号１０１によって設定される。

【００２５】次に、本実施形態のＡ／Ｄインタフェース
回路１２の動作について説明する。まず、ＣＰＵ１は、
Ａ／Ｄインタフェース回路パラメータ設定信号１０１に
よって、各レジスタ２０１、３０１、４０１〜４０３、
５０１〜５０３のそれぞれの値を設定する。このとき、
設定される値は、それぞれ、動作クロックの周波数や、
Ａ／Ｄ変換器６やシリアル／パラレル変換回路７の動作
タイミングや入力端子の極性、パラレルデータのビット
数ｎ、その他回路のタイミング等に応じて決定される値
である。基本クロック発生回路２は、基本クロック信号
２０２を発生させる。

【００２６】次に、ＣＰＵ１は、Ａ／Ｄ変換開始信号３
０２をインタフェース時間カウンタ３に出力すると、イ
ンタフェース時間カウンタ３は、カウントを開始する。
チップセレクト制御回路４は、インタフェース時間カウ
ンタ３のカウント値が、第１の所定の範囲内にあるとき
に、Ａ／Ｄ変換器６に入力するチップセレクト信号４０
４をアクテイブにし、シリアルクロック制御回路５は、
インタフェース時間カウンタ３のカウント値が、第２の
所定の範囲内にあるときに、シリアルクロック信号をア
クテイブにする。Ａ／Ｄ変換器６およびシリアル／パラ
レル変換回路７は、チップセレクト信号４０４およびシ
リアルクロック信号５０４がアクティブとなっている間
に動作して、ｎビットパラレルデータ８を作成する。

【００２７】カウントを開始してから所定の時間経過
後、インタフェース時間カウンタ３は、Ａ／Ｄ変換完了
信号３０３をＣＰＵ１に出力する。このときには、シリ
アル／パラレル変換回路７は、ｎビットパラレルデータ
８を保持している状態となっており、ＣＰＵ１は、ｎビ
ットパラレルデータ８を読み込む。

【００２８】以上述べたように、本実施形態のＡ／Ｄイ
ンタフェース回路１２では、ＣＰＵ１の代わりに、チッ
プセレクト信号４０４やシリアルクロック信号５０４に
よって、Ａ／Ｄ変換器６およびシリアル／パラレル変換
回路７の制御を行うインタフェース時間カウンタ３、チ
ップセレクト制御回路４、シリアルクロック制御回路５
を備えることによって、ＣＰＵ１が各信号を制御する必
要がなくなるため、ＣＰＵ１の負担を軽減することがで
きる。

【００２９】（第２の実施形態）次に、本発明の第２の
実施形態のＡ／Ｄインタフェース回路について説明す
る。図２は、本実施形態のＡ／Ｄインタフェース回路の
構成を示すブロック図である。図２に示すように、本実
施形態のＡ／Ｄインタフェース回路１３は、状態遷移制
御回路１０５と、アナログ入力マスクレジスタ１０６
と、データラッチ回路１０７とを新たに備えている点
が、図６のＡ／Ｄインタフェース回路１１と異なってい
る。アナログ入力マスクレジスタ１０６は、ｍビットの
レジスタである。アナログ入力マスクレジスタ１０６の
各ビットには、ｍチャンネルアナログ入力信号１１５の
各チャンネルのアナログ入力信号の入力をマスクするか
否かの入力マスク情報がセットされる。アナログ入力マ
スクレジスタ１０６のレジスタビット０にはチャンネル
Ｎｏ．０のアナログ入力信号の入力マスク情報がセット
され、アナログ入力マスクレジスタ１０６のレジスタビ
ットｍにはチャンネルＮｏ．ｍのアナログ入力信号の入
力マスク情報がセットされる。ＣＰＵ１は、マスクレジ
スタ設定信号１１９によって、入力をマスクしないアナ
ログ入力チャンネルに対応するレジスタビットに‘１’
をセットし、入力をマスクするアナログ入力チャンネル
に対応するレジスタビットには‘０’をセットする。

【００３０】ＣＰＵ１が、アナログ入力マスクレジスタ
１０６に、上述の情報をセットした後、状態遷移制御回
路１０５は、動作を開始する。図３は、状態遷移制御回
路１０５の動作を示すフローチャートである。図３に示
すように、まず、状態遷移制御回路１０５は、アナログ
入力マスクレジスタ１０６の設定値をロードする（ステ
ップ１００１）。内部変数チャンネルＮｏ．ｋを０に初
期化する（ステップ１００２）。次に、状態遷移制御回
路１０５は、ロードしたアナログ入力マスクレジスタ１
０６の設定値の各レジスタビットのうち、チャンネルＮ
ｏ．ｋに対応するレジスタビットが１であるか否かをチ
ェックする（ステップ１００３）。ステップ１００３に
おいて、そのレジスタビットが１でなかった場合には、
状態遷移制御回路１０５は、ｋに１を加算して（ステッ
プ１００４）、ステップ１００３に戻る。

【００３１】ステップ１００３において、そのレジスタ
ビットが１であった場合には、状態遷移制御回路１０５
は、チャンネルＮｏ．ｋを選択するアナログ入力選択信
号１１１をアナログ信号切替器１０３に出力し、チップ
セレクト信号１１２をアクティブにする（ステップ１０
０５）。このとき、アナログ信号切替器１０３は、チャ
ンネルｋ番目のアナログ信号をＡ／Ｄ変換器６に出力
し、Ａ／Ｄ変換器６は、入力したそのアナログ信号をＡ
／Ｄ変換する。

【００３２】Ａ／Ｄ変換に要する時間が経過した後、状
態遷移制御回路１０５は、ｎビット分のシリアルクロッ
ク信号１１３を出力する（ステップ１００６）。する
と、Ａ／Ｄ変換器６は、ｎビットのビット列のシリアル
データ９を、シリアルクロック信号１１３の立ち上がり
で１ビットずつシリアル／パラレル変換回路７に出力す
る。シリアル／パラレル変換回路７は、シリアルクロッ
ク信号１１３の立ち下がりで、シリアルデータ９の各ビ
ットを入力する。

【００３３】シリアルクロック信号１１３を出力した
後、状態遷移制御回路１５は、データラッチ回路１０７
へデータラッチ信号１１８を出力する（ステップ１００
７）。状態遷移制御回路１５は、ｋ＝ｍであるか否かチ
ェックする（ステップ１００８）。ステップ１００８に
おいて、ｋ＝ｍであれば、ステップ１００１に戻り、Ｋ
＝ｍでなければ、ｋに１を加算し（ステップ１００
９）、ステップ１００３に戻る。

【００３４】図４は、本実施形態のＡ／Ｄインタフェー
ス回路１３の動作を示すタイミングチャートである。こ
こで、マスクレジスタ設定信号１１７、データラッチ信
号１１８は、Ｌアクティブの信号であるとし、全てのア
ナログチャンネルが入力マスクされていないものとす
る。図４に示すように、ＣＰＵ１がマスクレジスタ設定
信号１１９によって、アナログ入力マスクレジスタ１０
６に入力マスク情報を設定した後、状態遷移制御回路１
０５の制御により、チャンネル０〜ｍのシリアルデータ
が、シリアル／パラレル変換回路７によって順番に読み
込まれて、ｎビットのパラレルデータ８に変換され、状
態遷移制御回路１０５によってデータラッチ信号１１８
がアクティブとなったときに、データラッチ回路１０７
によってラッチされるのが解る。ＣＰＵ１は、データラ
ッチ回路１０７によってラッチされたデータであるデー
タ入力信号１２０を読み込む。

【００３５】以上述べたように、本実施形態のＡ／Ｄイ
ンタフェース回路１３では、ＣＰＵ１の代わりに、アナ
ログ入力切替え信号１１１、チップセレクト信号１１
２、シリアルクロック信号１１３等を駆動することによ
って、Ａ／Ｄ変換器６、シリアル／パラレル変換回路
７、アナログ信号切替器１０３等の動作の制御を行う状
態遷移制御回路１０５を備える。こうすることによっ
て、ＣＰＵ１をそれらの信号の制御から開放することが
できるため、ＣＰＵの負担を軽減することができる。

【００３６】

【発明の効果】以上述べたように、本発明のＡ／Ｄイン
タフェース回路では、ＣＰＵの代わりに、チップセレク
ト信号やクロック信号等の信号によってＡ／Ｄ変換器、
シリアル／パラレル変換回路等の制御を行うインタフェ
ース時間カウンタ、チップセレクト制御回路、シリアル
クロック制御回路、あるいは、状態遷移制御回路等を備
える。こうすることによって、本発明のＡ／Ｄインタフ
ェース回路では、ＣＰＵが各信号の制御を行う必要がな
くなる。そのため、本発明のＡ／Ｄインタフェース回路
では、ＣＰＵの負担を軽減することができ、ＣＰＵを中
心とするシステム全体の処理能力を向上させることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のＡ／Ｄインタフェー
ス回路の構成を示すブロック図である。

【図２】本発明の第２の実施形態のＡ／Ｄインタフェー
ス回路の構成を示すブロック図である。

【図３】本発明の第２の実施形態のＡ／Ｄインタフェー
ス回路における状態遷移制御回路の動作を示すフローチ
ャートである。

【図４】本発明の第２の実施形態のＡ／Ｄインタフェー
ス回路の動作を示すタイミングチャートである。

【図５】従来のＡ／Ｄインタフェース回路の構成を示す
ブロック図である。

【図６】他の形態の従来のＡ／Ｄインタフェース回路の
構成を示すブロック図である。

【図７】図６のＡ／Ｄインタフェース回路の動作を示す
タイミングチャートである。

【符号の説明】

１ ＣＰＵ ２ 基本クロック発生回路 ３ インタフェース時間カウンタ ４ チップセレクト制御回路 ５ シリアルクロック制御回路 ６ Ａ／Ｄ変換器 ７ シリアル／パラレル変換回路 ８ パラレルデータ ９ シリアルデータ １０〜１３ Ａ／Ｄインタフェース回路 １０１ Ａ／Ｄインタフェース回路パラメータ設定信
号 １０３ アナログ信号切替器 １０５ 状態遷移制御回路 １０６ アナログ入力マスクレジスタ １０７ データラッチ回路 １１１ アナログ入力切替信号 １１５ ｍチャンネルアナログ入力信号 １１７ マスクレジスタ信号 １１８ データラッチ信号 １１９ マスクレジスタ設定信号 １２０ データ入力信号 ２０１ 基本クロック設定レジスタ ２０２ 基本クロック信号 ３０１ インタフェース時間設定レジスタ ３０２ Ａ／Ｄ変換開始信号 ３０３ Ａ／Ｄ変換完了信号 ３０４ インタフェース時間カウント信号 ４０１ チップセレクト極性レジスタ ４０２ チップセレクトスタート値設定レジスタ ４０３ チップセレクトストップ値設定レジスタ １１２、４０４、９０２ チップセレクト信号 ５０１ シリアルクロック極性レジスタ ５０２ シリアルクロックスタート値設定レジスタ ５０３ シリアルクロックストップ値設定レジスタ １１３、５０４、９０３ シリアルクロック信号 １００１〜１００９ ステップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 的野 正生 福岡県北九州市八幡西区黒崎城石２番１号 株式会社安川電機内 Ｆターム(参考） 5J022 AA01 AC02 BA10 CE01 CE08

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄ変換器へ入力されるチップセレク
   ト信号がアクティブとなっているときに、所定の周波数
   のクロック信号に同期して１ビットずつ前記Ａ／Ｄ変換
   器から出力される所定のビット数のシリアルビット列デ
   ータを該クロック信号に同期して入力し、前記シリアル
   ビット列データをパラレルビット列データに変換して出
   力するシリアル／パラレル変換回路を備えるＡ／Ｄイン
   タフェース回路において、 前記所定の周波数の基本クロック信号を発生させる基本
   クロック発生回路と、 Ａ／Ｄ変換開始信号を入力したときにカウントを開始
   し、該カウント値が所定の値に達したときに、Ａ／Ｄ変
   換完了信号をＣＰＵに出力するインタフェース時間カウ
   ンタと、 該インタフェース時間カウンタのカウント値が第１の所
   定の期間内にあるときに、前記チップセレクト信号をア
   クテイブとするチップセレクト制御回路と、 前記インタフェース時間カウンタのカウント値が前記第
   １の所定の期間内における第２の所定の期間内にあると
   きに、前記クロック信号を前記Ａ／Ｄ変換器および前記
   シリアル／パラレル変換回路に出力するシリアルクロッ
   ク制御回路と、 前記Ａ／Ｄ変換開始信号を出力し、前記Ａ／Ｄ変換完了
   信号を入力したときに前記シリアル／パラレル変換回路
   から前記パラレルビット列データを入力するＣＰＵとを
   備えることを特徴とするＡ／Ｄインタフェース回路。
2. 【請求項２】 前記所定の値と、前記第１の所定の期間
   と、前記第２の所定の期間と、前記チップセレクト信号
   および前記クロック信号の属性とは、前記ＣＰＵがＡ／
   Ｄ変換開始信号を出力する前に、前記基本クロック発生
   回路、前記インタフェース時間カウンタ、前記チップセ
   レクト制御回路、前記シリアルクロック制御回路がそれ
   ぞれ参照可能なレジスタに予め設定されている請求項１
   記載のＡ／Ｄインタフェース回路。
3. 【請求項３】 所定の数のチャンネルのアナログ信号の
   うち、アナログ入力切替信号によって指定されたチャン
   ネルのアナログ信号を、所定のビット数のディジタル信
   号にＡ／Ｄ変換するＡ／Ｄ変換器が、チップセレクト信
   号がアクティブとなっているときに所定の周波数のクロ
   ック信号に同期して１ビットずつ出力する前記ディジタ
   ル信号のシリアルビット列データを、前記クロック信号
   に同期して入力し、前記シリアルビット列データをパラ
   レルビット列データに変換して出力するシリアル／パラ
   レル変換回路を備えるＡ／Ｄインタフェース回路におい
   て、 データラッチ信号が入力されたときに、前記パラレルビ
   ット列データをラッチするデータラッチ回路と、 前記各チャンネルのアナログ信号の入力マスク情報を格
   納するアナログ入力マスクレジスタと、 該アナログ入力マスクレジスタに格納されたアナログ入
   力マスク入力情報に基づいて前記アナログ入力切替信号
   を出力した後、前記チップセレクト信号をアクテイブと
   し、前記所定のビット数分の前記クロック信号を前記Ａ
   ／Ｄ変換器および前記シリアル／パラレル変換回路に出
   力し、前記クロック信号出力後、前記データラッチ信号
   を出力する状態遷移制御回路と、 前記アナログ入力マスクレジスタにアナログ入力マスク
   情報を設定し、前記データラッチ回路によってラッチさ
   れた前記パラレルビット列データを読み込むＣＰＵとを
   備えることを特徴とするＡ／Ｄインタフェース回路。