JPH1117531A - デジタル遅延回路及びデジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模及び消費電力の低減が可能なデジタ
ルＰＬＬ回路を得る。 【解決手段】 第１ディレイライン３０１及び第２ディ
レイライン３０２はそれぞれ複数の遅延素子を含む。制
御回路２００は、ディレイライン３００に含まれる遅延
素子を選択する。第２クロック信号Ｓ１１は選択された
遅延素子のみを伝搬する。したがって、選択されていな
い遅延素子には第２クロック信号Ｓ１１は伝搬しないた
め、消費電力の低減が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、遅延量をデジタ
ル値によって可変設定できるデジタル遅延回路及び外部
クロックの位相に追従する内部クロックを生成するため
のデジタルＰＬＬ（Phase Lock Loop）回路に関する。

【０００２】

【従来の技術】従来のデジタルＰＬＬ回路は、例えばUS
P5422835に記載されているように、複数のディレイライ
ンによって位相をずらして発生させたパルスを用いて、
外部クロックの周期を逓倍した出力信号を生成する。

【０００３】図１１は、USP5422835に記載されている従
来のデジタルＰＬＬ回路９００を示す回路図である。図
１１では、可変ディレイライン１〜３には、位相をそれ
ぞれ１２０゜、２４０゜、３６０゜ずつずらしたパルス
ＰＧ１３、２３、３３が発生する。そして、パルスＰＧ
１３、ＰＧ２３、ＰＧ３３の論理和からトグルラッチを
用いて外部クロック信号ＥＸＴＲの周期を１．５逓倍し
た出力信号を生成する。

【０００４】したがって、可変ディレイライン１〜３の
遅延量の合計は、外部クロックの１周期にする必要があ
る。また、３つのディレイラインはそれぞれ同じ遅延量
を有する遅延単位ユニットによって構成されている。

【０００５】

【発明が解決しようとする課題】このように、従来のデ
ジタルＰＬＬ９００は、外部クロックの１周期と同じ遅
延量を有するディレイラインが必要であるため、外部ク
ロックの１周期が長いとき、遅延単位ユニットの数も多
くなることによって、回路規模が大きくなるという問題
点がある。また、ディレイライン内の各ノードの電位は
常に変動することによって、デジタルＰＬＬ回路の消費
電力が大きくなるという問題点がある。

【０００６】本発明は、これらの問題点を解決するため
になされたものであり、回路規模及び消費電力の低減が
可能なデジタル遅延回路及びデジタルＰＬＬ回路を得る
ことを目的とする。

【０００７】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、遅延量を変化させるためのデジタル信
号を受けて、このデジタル信号に応じてカウントを行
い、このカウント値を出力するための制御回路と、遅延
対象信号と前記カウント値を受け、第１遅延単位をそれ
ぞれ有する複数の第１遅延単位ユニットからなる第１デ
ィレイライン、前記第１遅延単位の所定数分に相当する
第２遅延単位をそれぞれ有する複数の第２遅延単位遅延
ユニットよりなる第２ディレイラインを含むディレイラ
インとを備え、前記ディレイラインは、前記カウント値
のうちの下位桁が示す数の前記第１遅延ユニット及び前
記カウント値のうちの上位桁が示す数の前記第２遅延ユ
ニットに前記遅延対象信号を流通させて出力する。

【０００８】本発明の請求項２に係る課題解決手段にお
いて、前記制御回路は、前記下位桁の桁溢れが生じたと
き、前記下位桁を所定の初期値に設定するための初期値
設定部を備える。

【０００９】本発明の請求項３に係る課題解決手段にお
いて、前記初期値は、当該初期値から前記所定数だけ変
化したときに、前記桁溢れが生じる値である。

【００１０】本発明の請求項４に係る課題解決手段にお
いて、前記制御回路は、前記デジタル信号を受け、この
デジタル信号に応じて、前記下位桁に対して前記カウン
トを行い、前記下位桁を出力し、前記下位桁の桁溢れが
生じたときは、前記カウント動作中、アップカウント又
はダウンカウントのいずれか一方を選択するための別の
デジタル信号を出力するための第１制御回路と、前記別
のデジタル信号を受け、このデジタル信号に応じて、前
記上位桁に対して前記カウントを行い、前記上位桁を出
力するための第２制御回路とを備える。

【００１１】本発明の請求項５に係る課題解決手段にお
いて、前記第１制御回路は、前記カウントを行い、前記
下位桁を出力するための第１アップダウンカウンタを備
え、前記第２制御回路は、前記カウントを行うための第
２アップダウンカウンタと、前記第２アップダウンカウ
ンタの出力を前記上位桁としてデコードするためのデコ
ーダとを備える。

【００１２】本発明の請求項６に係る課題解決手段にお
いて、前記ディレイラインは、前記複数の第１及び第２
遅延ユニットのうち、前記遅延対象信号が流通しない前
記第１及び第２遅延ユニットの入力電位を固定するため
の電位固定部を備える。

【００１３】本発明の請求項７に係る課題解決手段は、
第１クロック信号を受けて、この位相を追従する第２ク
ロック信号を生成するデジタルＰＬＬ回路であって、請
求項１記載のデジタル遅延回路と、前記第１クロック信
号及び前記第２クロック信号を受けて、これらの位相の
比較を行い、この結果を前記デジタル信号として出力す
るための位相比較部とを備え、前記遅延対象信号は、前
記第２クロック信号である。

【００１４】本発明の請求項８に係る課題解決手段にお
いて、前記位相比較部は、前記第１クロック信号及び前
記第２クロック信号を受けて、前記第１クロック信号の
１周期内において生じる前記第２クロック信号のパルス
数が予め設定された目標値に達したか否かの検出を行う
ためのパルスカウンタを備え、前記パルスカウンタの検
出の結果に基づいて前記デジタル信号を生成する。

【００１５】本発明の請求項９に係る課題解決手段にお
いて、前記位相比較部は、前記パルスカウンタの検出の
結果、前記第１クロック信号及び前記第２クロック信号
を受けて、前記パルスカウンタの検出の結果により、前
記パルス数が目標値に達しているときは前記第１クロッ
ク信号及び前記第２クロック信号の位相の比較を行うた
めのパルス位相比較部をさらに備え、前記パルス位相比
較部の比較の結果を前記デジタル信号として生成する。

【００１６】本発明の請求項１０に係る課題解決手段
は、前記パルスカウンタの検出の結果を受けて、この検
出の結果に応じて、前記第２クロック信号を停止するた
めのクロック信号停止部をさらに備える。

【００１７】本発明の請求項１１に係る課題解決手段に
おいて、前記制御回路は、前記上位桁が前記カウントを
行うことによって変化するとき、前記デジタルＰＬＬ回
路を搭載するシステムに割り込みを生じさせるための割
り込み信号を出力するための割り込み信号出力部を備え
る。

【００１８】

【発明の実施の形態】図１は本発明の実施の形態におけ
るデジタルＰＬＬ回路１を示すブロック図である。半導
体チップ１０（システム）は、このデジタルＰＬＬ回路
１を搭載する。デジタルＰＬＬ回路１は、半導体チップ
１０の外部で生成された第１クロック信号Ｓ１（外部ク
ロック信号）を受けて、この位相を追従する第２クロッ
ク信号Ｓ１１（内部クロック信号）を生成する。

【００１９】まず、デジタルＰＬＬ回路１の構成につい
て説明する。デジタルＰＬＬ回路１は、位相比較器１０
０（位相比較部）、制御回路２００及びディレイライン
３００からなるデジタル遅延回路、及びクロック信号停
止回路４００（第２クロック信号停止部）を備えてい
る。

【００２０】位相比較器１００は、第１クロック信号Ｓ
１、第２クロック信号Ｓ１１及びディレイライン３００
が出力したコンペアクロック信号Ｓ１０を受けて、信号
Ｓ１及びＳ２の位相の比較を行い、この結果を示す遅延
量を変化させるためのデジタル信号（第１周波数アップ
信号Ｓ２、第１周波数ダウン信号Ｓ３）及びクロック停
止信号Ｓ４を出力する。

【００２１】５００はディレイライン３００及びクロッ
ク信号停止回路４００を経由する閉ループである。な
お、コンペアクロック信号Ｓ１０はディレイライン３０
０とクロック信号停止回路４００との接続点における第
２クロック信号である。

【００２２】制御回路２００は、第１周波数アップ信号
Ｓ２及び第１周波数ダウン信号Ｓ３を受けて、この信号
Ｓ２及びＳ３に応じて、カウントを行い、このカウント
値の下位桁を示す下位桁信号Ｓ７及びカウント値の上位
桁を示す上位桁信号Ｓ８を出力する。

【００２３】ディレイライン３００は、遅延対象信号で
ある第２クロック信号Ｓ１１、下位桁信号Ｓ７、上位桁
信号Ｓ８を受けて、コンペアクロック信号Ｓ１０を出力
する。

【００２４】クロック信号停止回路４００は、コンペア
クロック信号Ｓ１０及びクロック停止信号Ｓ４を受け
て、第２クロック信号Ｓ１１を出力する。

【００２５】制御回路２００は、第１周波数アップ信号
Ｓ２及び第２周波数アップ信号Ｓ３を受け、この信号Ｓ
２及びＳ３に応じて、カウント値の下位桁に対してカウ
ントを行い、この下位桁に対応する下位桁信号Ｓ７を出
力し、この下位桁の桁溢れが生じたときは、カウント動
作中、アップカウント又はダウンカウントのいずれか一
方を選択するための別のデジタル信号（第２周波数アッ
プ信号Ｓ５、第２周波数ダウン信号Ｓ６）として出力す
るための第１制御回路２０１と、第２周波数アップ信号
Ｓ５及び第２周波数ダウン信号Ｓ６を受けて、この信号
Ｓ５及びＳ６に応じて、カウント値の上位桁に対してア
ップカウント又はダウンカウントのいずれか一方を行
い、この上位桁に対応する上位桁信号Ｓ８を出力するた
めの第２制御回路２０２とを備えている。

【００２６】ディレイライン３００は、第１ディレイラ
イン３０１及び第２ディレイライン３０２を含む。第１
ディレイライン３０１は、下位桁信号Ｓ７及び第２クロ
ック信号Ｓ１１を受けて、信号Ｓ９を出力する。第２デ
ィレイライン３０２は、上位桁信号Ｓ８及び信号Ｓ９を
受けて、コンペアクロック信号Ｓ１０を出力する。な
お、信号Ｓ９は第１ディレイライン３０１と第２ディレ
イライン３０２との接続点における第２クロック信号で
ある。

【００２７】図２はデジタルＰＬＬ回路１の動作を示す
タイミングチャートである。図２の時刻Ｔ１〜Ｔ５はそ
れぞれ第１クロック信号Ｓ１の立ち上がりの時点を示
す。

【００２８】まず、時刻Ｔ１からＴ２までを説明する。
時刻Ｔ１の時点では、第１クロック信号Ｓ１の周期は第
２クロック信号Ｓ１１の周期より非常に長いとし、第２
周波数アップ信号Ｓ５、第２周波数ダウン信号Ｓ６及び
コンペアクロック信号Ｓ１０はそれぞれ”０”レベ
ル、”０”レベル及び”１”レベルが時刻Ｔ１前から続
いているとする。位相比較器１００は、第１クロック信
号Ｓ１の立ち上がりを受けると、”０”レベルのクロッ
ク停止信号Ｓ４を出力して、第２クロック信号Ｓ１１の
パルス数の検出を開始する。

【００２９】制御回路２００は、”０”レベルの第１周
波数アップ信号Ｓ２及び”１”レベルの第１周波数ダウ
ン信号Ｓ３を受けると、時刻Ｔ１前より遅延量を増加さ
せるカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ
８を出力する。逆に、制御回路２００は、”１”レベル
の第１周波数アップ信号Ｓ２及び”０”レベルの第１周
波数ダウン信号Ｓ３を受けると、時刻Ｔ１前より遅延量
を減少させる値を有する下位桁信号Ｓ７及び上位桁信号
Ｓ８を出力する。

【００３０】クロック信号停止回路４００は、”０”レ
ベルのクロック停止信号Ｓ４を受けると、”１”レベル
の第２クロック信号Ｓ１１を出力する。ディレイライン
３００は、下位桁信号Ｓ７及び上位桁信号Ｓ８が示すカ
ウント値に応じた遅延量だけ第２クロック信号Ｓ１１を
遅延させて、これをレベル反転させたコンペアクロック
信号Ｓ１０として出力する。したがって、閉ループ５０
０によって、第２クロック信号Ｓ１１は発振する。

【００３１】時刻Ｔ１から時刻Ｔ２までのある時刻にお
いて第２クロック信号Ｓ１１の３つのパルス数が生じた
とする。位相比較器１００は、予め設定されている目標
値（ここでは３つ）と等しい第２クロック信号Ｓ１１の
パルス数を検出すると、クロック停止信号Ｓ４を”０”
レベルから”１”レベルにする。

【００３２】クロック信号停止回路４００は、”１”レ
ベルのクロック停止信号Ｓ４を受けると、第２クロック
信号Ｓ１１を”０”レベルに固定する。この時点から遅
延量に対応する遅延時間後、コンペアクロック信号Ｓ１
０は”１”レベルに固定される。このようにして、クロ
ック信号停止回路４００は、クロック停止信号Ｓ４に応
じて、第２クロック信号Ｓ１１を停止する。

【００３３】次に、時刻Ｔ２からＴ３までは、時刻Ｔ１
からＴ２までと同様である。但し、制御回路２００
は、”０”レベルの第１周波数アップ信号Ｓ２及び”
１”レベルの第１周波数ダウン信号Ｓ３を受けているた
め、さらに、時刻Ｔ２前より遅延量を増加させるカウン
ト値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８を出力す
る。したがって、第２クロック信号Ｓ１１のパルスの周
期は増加する。

【００３４】また、位相比較器１００は、第２クロック
信号Ｓ１１のパルス数が目標値に達しているときは第１
クロック信号Ｓ１及び第２クロック信号Ｓ１１の位相の
比較を第１クロック信号Ｓ１の立上りの時点で行う。位
相比較器１００は、位相の比較を行うとき、コンペアク
ロック信号Ｓ１０が”１”レベルのとき、”０”レベル
の第１周波数アップ信号Ｓ２及び”１”レベルの第１周
波数ダウン信号Ｓ３を出力する。逆に、位相比較器１０
０は、位相の比較を行うとき、第１クロック信号Ｓ１の
立ち上がりで、コンペアクロック信号Ｓ１０が”０”レ
ベルのとき、”１”レベルの第１周波数アップ信号Ｓ２
及び”０”レベルの第１周波数ダウン信号Ｓ３を出力す
る。

【００３５】時刻Ｔ３〜からＴ４まで、及び時刻Ｔ４か
らＴ５までは、時刻Ｔ２からＴ３までと同様に、第２ク
ロック信号Ｓ１１のパルスの周期が増加する。

【００３６】次に、時刻Ｔ５以後を説明する。時刻Ｔ５
では、コンペアクロック信号Ｓ１０は”０”レベルにな
っている。したがって、位相比較器１００は、位相の比
較を行って、第１クロック信号Ｓ１の立ち上がりで、”
１”レベルの第１周波数アップ信号Ｓ２及び”０”レベ
ルの第１周波数ダウン信号Ｓ３を出力する。

【００３７】制御回路２００は、”１”レベルの第１周
波数アップ信号Ｓ２及び”０”レベルの第１周波数ダウ
ン信号Ｓ３を受けているため、今度は遅延量を減少させ
るカウント値を示す下位桁信号Ｓ７及び上位桁信号Ｓ８
を出力する。したがって、第２クロック信号Ｓ１１のパ
ルスの周期は減少する。

【００３８】これ以後は、第２クロック信号Ｓ１１のパ
ルスの周期は第１クロック信号Ｓ１の立ち上がりの前後
において増加したり減少したりする。

【００３９】以上のようにして、デジタルＰＬＬ回路１
は、第２クロック信号Ｓ１１のパルスの周期を第１クロ
ック信号Ｓ１の立ち上がりの前後において増加させたり
減少させたりすることによって、第１クロック信号Ｓ１
の位相に追従し、かつ第１クロック信号Ｓ１の周期の３
逓倍の第２クロック信号Ｓ１１を生成する。

【００４０】図３は位相比較器１００の内部構成を示す
回路図である。位相比較器１００は、第１クロック信号
Ｓ１及び第２クロック信号Ｓ１１を受けて、第１クロッ
ク信号の１周期内において生じる第２クロック信号Ｓ１
１のパルス数が予め設定された目標値に達したか否かの
検出を行うためのパルスカウンタ１０１と、パルスカウ
ンタ１０１の検出の結果であるクロック停止信号Ｓ４、
第１クロック信号Ｓ１及びコンペアクロック信号Ｓ１０
を受けて、クロック停止信号Ｓ４により、パルス数が目
標値に達しているときは第１クロック信号Ｓ１及びコン
ペアクロック信号Ｓ１０の位相の比較を行うためのパル
ス位相比較部１０２をさらに備えている。

【００４１】パルス位相比較回路１０２は組み合わせ回
路１０２１及びラッチ回路１０２２を備えている。パル
スカウンタ１０１は第１クロック信号Ｓ１及び第２クロ
ック信号Ｓ１１を受けて、クロック停止信号Ｓ４を出力
する。組み合わせ回路１０２１はクロック停止信号Ｓ４
及びコンペアクロック信号Ｓ１０を受ける。ラッチ回路
１０２２は、組み合わせ回路１０２１の出力を受けて、
パルス位相比較部１０２の比較の結果を第１周波数アッ
プ信号Ｓ２及び第１周波数ダウン信号Ｓ３として生成し
て出力する。

【００４２】図４はパルスカウンタ１０１の内部構成を
示す回路図である。パルスカウンタ１０１は、組み合わ
せ回路１０１１、シフトレジスタ１０１２及び目標値設
定部１０１３を備えている。シフトレジスタ１０１２
は、ラッチ回路１０１２１〜ラッチ回路１０１２５を含
む。

【００４３】組み合わせ回路１０１１は、”１”レベル
の第１クロック信号Ｓ１を受けると、”１”レベルの信
号Ｓ１０１１及び”０”レベルのクロック停止信号Ｓ４
を出力する。また、組み合わせ回路１０１１は、”１”
レベルの信号Ｓ１０１２を受けると、”１”レベルのク
ロック停止信号Ｓ４を出力する。

【００４４】シフトレジスタ１０１２は、”１”レベル
の信号Ｓ１０１１を受けると、目標値設定部１０１３か
ら目標値を取り込む。そして、シフトレジスタ１０１２
は、目標値を取り込んでから、第２クロック信号Ｓ１１
のパルスを３回受けると、シフトレジスタの桁溢れによ
って、”１”レベルの信号Ｓ１０１２を出力する。

【００４５】このようにして、パルスカウンタ１０１
は、第１クロック信号Ｓ１の立ち上がりを受けると、”
０”レベルのクロック停止信号Ｓ４を出力して、第２ク
ロック信号Ｓ１１のパルス数の検出を開始する。そし
て、パルスカウンタ１０１は、予め設定されている目標
値と等しい第２クロック信号Ｓ１１のパルス数を検出す
ると、クロック停止信号Ｓ４を”０”レベルから”１”
レベルにする。

【００４６】また、パルス位相比較回路１０２の動作は
次の通りである。組み合わせ回路１０２１は、クロック
停止信号Ｓ４が”１”レベルのときのみ、コンペアクロ
ック信号Ｓ１０及びこの反転レベルの信号を出力する。
ラッチ回路１０２２は、第１クロック信号Ｓ１の立ち上
がりを受けたとき、組み合わせ回路１０２１の２つの出
力を取り込んで、これらをそれぞれ第１周波数アップ信
号Ｓ２及び第１周波数ダウン信号Ｓ３として出力する。

【００４７】このようにして、パルス位相比較回路１０
２は、クロック停止信号Ｓ４が”１”レベルのとき、す
なわち、第２クロック信号Ｓ１１のパルス数が目標値に
達しているときは第１クロック信号Ｓ１及び第２クロッ
ク信号Ｓ１１の位相の比較を第１クロック信号Ｓ１の立
上りの時点で行う。

【００４８】図５は第１制御回路２０１の内部構成を示
す回路図である。第１制御回路２０１は、アップカウン
ト又はダウンカウントのいずれか一方を行い、下位桁を
示す下位桁信号Ｓ７（Ｓ７１〜Ｓ７７）を出力するため
の第１アップダウンカウンタ２０１１と、下位桁の桁溢
れが生じたとき、下位桁を所定の初期値に設定するため
の初期値設定部２０１２と、チップ１０内に割り込みを
生じさせるための割り込み信号Ｓ１２を出力するための
割り込み信号出力部２０１３とを備えている。なお、初
期値設定部２０１２内の初期値は変更可能である。

【００４９】第１アップダウンカウンタ２０１１はラッ
チ回路２０１２１〜２０１２７を備えている。

【００５０】第１アップダウンカウンタ２０１１は、”
１”レベルの第２周波数アップ信号Ｓ５又は”１”レベ
ルの第２周波数ダウン信号Ｓ６を出力するとき、初期値
設定部２０１２内の初期値を取り込む。ラッチ回路２０
１２４のみが”１”レベルを取り込み、その他は”０”
レベルを取り込むように、初期値は設定されている。

【００５１】下位桁信号Ｓ７１〜Ｓ７７のいずれか１つ
のみが”１”レベルである。第１制御回路２０１は、”
０”レベルの第１周波数アップ信号Ｓ２及び”１”レベ
ルの第１周波数ダウン信号Ｓ３を受ける毎に、下位桁信
号Ｓ７１から下位桁信号Ｓ７７の方向へのビットシフト
によるアップカウントを行う。また、第１制御回路２０
１は、”１”レベルの第１周波数アップ信号Ｓ２及び”
０”レベルの第１周波数ダウン信号Ｓ３を受ける毎に、
下位桁信号Ｓ７７から下位桁信号Ｓ７１の方向へのビッ
トシフトによるダウンカウントを行う。

【００５２】ラッチ回路２０１２１〜ラッチ回路２０１
２７はそれぞれ取り込んでいるビットを信号Ｓ７１〜信
号Ｓ７７として出力する。

【００５３】ラッチ回路２０１２７が”１”レベルのビ
ットを格納しているときに、第１アップダウンカウンタ
２０１１がアップカウントを行うと、この”１”レベル
のビットは、”１”レベルの割り込み信号Ｓ１２として
出力される。また、ラッチ回路２０１２１が”１”レベ
ルのビットを格納しているときに、第１アップダウンカ
ウンタ２０１１がダウンカウントを行うと、この”１”
レベルのビットは、”１”レベルの割り込み信号Ｓ１２
として出力される。このように、”１”レベルのビット
が第１アップダウンカウンタ２０１１から割り込み信号
出力部２０１３へ溢れ出ることを桁溢れと称す。

【００５４】図６は第２制御回路２０２の内部構成を示
す回路図である。第２制御回路２０２は、アップカウン
ト又はダウンカウントのいずれか一方を行うための４ビ
ットの第２アップダウンカウンタ２０２１、第２アップ
ダウンカウンタ２０２１の出力を上位桁を示す上位桁信
号Ｓ８（Ｓ８１〜Ｓ８１６）としてデコードするための
デコーダ２０２２、及び第２アップダウンカウンタ２０
２１の初期値を設定するための初期値設定部２０２３を
備えている。なお、初期値設定部２０２３内の初期値は
変更可能である。

【００５５】第２アップダウンカウンタ２０２１は同じ
内部構成の１ビットカウンタ回路２０２１０を４つ備え
ている。なお、第１周波数アップ信号Ｓ２０２１が”
１”レベルのとき、各ラッチ回路は、端子ＯＵＴの値を
固定する。

【００５６】図７は１ビットカウンタ回路２０２１０の
内部構成を示す回路図である。図７中の各符号は図７中
の各符号に対応している。なお、ＲＥＳはＰＬＬ回路１
外からのリセット信号を入力するための端子である。第
２アップダウンカウンタ２０２１は、入力端子ＲＥＳ
に”１”レベルのリセット信号を受けると、初期値設定
部２０２３内の初期値を取り込む。

【００５７】第２アップダウンカウンタ２０２１は、”
０”レベルの第２周波数アップ信号Ｓ５及び”１”レベ
ルの第２周波数ダウン信号Ｓ６を受ける毎に、アップカ
ウントを行う。また、第２アップダウンカウンタ２０２
１は、”１”レベルの第２周波数アップ信号Ｓ５及び”
０”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、
ダウンカウントを行う。

【００５８】デコーダ２０２２は、第１周波数アップ信
号Ｓ２０２１〜第１周波数アップ信号Ｓ２０２４からな
る４ビットを受けて、これをデコードして信号Ｓ８１〜
信号Ｓ８１６を出力する。

【００５９】上位桁信号Ｓ８１〜Ｓ８１６のいずれか１
つのみが”１”レベルである。第２制御回路２０２
は、”０”レベルの第２周波数アップ信号Ｓ５及び”
１”レベルの第２周波数ダウン信号Ｓ６を受ける毎に、
上位桁信号Ｓ８１から上位桁信号Ｓ８１６の方向へのビ
ットシフトによるアップカウントを行う。また、第２制
御回路２０２は、”１”レベルの第２周波数アップ信号
Ｓ５及び”０”レベルの第２周波数ダウン信号Ｓ６を受
ける毎に、上位桁信号Ｓ８１６から下位桁信号Ｓ８１の
方向へのビットシフトによるダウンカウントを行う。

【００６０】図８は第１ディレイライン３０１の内部構
成を示す回路図である。第１ディレイライン３０１は、
直列に接続した複数の第１遅延単位ユニット３０１１〜
３０１７よりなる。

【００６１】下位桁信号Ｓ７１が”１”レベルのとき、
第１遅延単位ユニット３０１１のみが選択される。下位
桁信号Ｓ７２が”１”レベルのとき、第１遅延単位ユニ
ット３０１１及び第１遅延単位ユニット３０１２のみが
選択される。……。下位桁信号Ｓ７７が”１”レベルの
とき、第１遅延単位ユニット３０１１〜第１遅延単位ユ
ニット３０１７が選択される。第２クロック信号Ｓ１１
は、選択された第１遅延単位ユニット及びインバータ３
０１８を経由して、信号Ｓ９として出力される。

【００６２】図９は第２ディレイライン３０２の内部構
成を示す回路図である。第２ディレイライン３０２は、
直列に接続した複数の第２遅延単位ユニット３０２１〜
３０２１６よりなる。

【００６３】上位桁信号Ｓ８１が”１”レベルのとき、
第２遅延単位ユニット３０２１のみが選択される。上位
桁信号Ｓ８２が”１”レベルのとき、第２遅延単位ユニ
ット３０２１及び第２遅延単位ユニット３０２２のみが
選択される。……。上位桁信号Ｓ８１６が”１”レベル
のとき、第２遅延単位ユニット３０２１〜第２遅延単位
ユニット３０２１６が選択される。信号Ｓ９は、選択さ
れた第２遅延単位ユニット及びインバータ３０２１７を
経由して、コンペアクロック信号Ｓ１０として出力され
る。

【００６４】なお、複数の第１及び第２遅延ユニットの
うち、選択されていない第１及び第２遅延ユニットに
は、遅延対象信号（Ｓ１１、Ｓ９）が流通しない。

【００６５】図１０は第１ディレイライン３０１及び第
２ディレイライン３０２内に含まれる１つの遅延単位ユ
ニットの内部構成を示す回路図である。図９中のＤ１、
Ｄ２、Ｄ３、Ｄ４、ＯＵＴは図８及び図９中のそれらに
対応している。遅延単位ユニットは、遅延対象信号が流
通しない第１及び第２遅延単位ユニットの入力電位（端
子Ｄ１の電位）を固定するための電位固定部３１１１、
出力部３１１２及び遅延部３１１３を備えている。

【００６６】第１遅延単位ユニット内の遅延部３１１３
内の遅延量を第１遅延単位と称す。第１遅延単位ユニッ
ト３０１１〜３０１７内の第１遅延単位は同じである。
第２遅延単位ユニット内の遅延部３１１３内の遅延量を
第２遅延単位と称す。第２遅延単位ユニット３０２１〜
３０２１６内の第１遅延単位は同じである。第２遅延単
位は第１遅延単位の４つ分に相当する。また、遅延部３
１１３内の遅延量は、遅延素子もしくは遅延用のインバ
ータ又はこれらの組み合わせによって設定できる。

【００６７】第１ディレイライン３０１内の第１遅延単
位ユニット３０１１は、電位固定部３１１１を省略し、
遅延部３１１３の出力がノードＤ２である。第２ディレ
イライン３０２内の第２遅延単位ユニット３０２１は、
電位固定部３１１１を省略し、遅延部３１１３の出力が
ノードＤ２である。

【００６８】遅延部３１１３はノードＤ１における信号
を遅延させて電位固定部３１１１及び出力部３１１２に
出力する。

【００６９】電位固定部３１１１は、ノードＤ３におけ
る信号が”０”レベルのとき、遅延部３１１３の出力信
号をノードＤ２に出力し、ノードＤ３における信号が”
１”レベルのとき、”０”レベルに固定した信号をノー
ドＤ２に出力する。出力部３１１２は、ノードＤ４にお
ける信号が”０”レベルのとき、ノードＯＵＴをハイイ
ンピーダンスにし、ノードＤ４における信号が”１”レ
ベルのとき、遅延部３１１３の出力信号の反転したレベ
ルをノードＯＵＴに出力する。

【００７０】制御回路２００及びディレイライン３００
の動作を図２を用いてさらに説明する。時刻Ｔ１からＴ
５までにおいて、制御回路２００は、第１クロック信号
Ｓ１の１周期毎に遅延量を増加させるカウント値を示す
下位桁信号Ｓ７及び上位桁信号Ｓ８を出力する。

【００７１】時刻Ｔ１から時刻Ｔ２までは、下位桁信号
Ｓ７のうち下位桁信号Ｓ７６のみが”１”レベルであ
り、上位桁信号Ｓ８のうち信号Ｓ８３のみが”１”レベ
ルである。したがって、第２クロック信号Ｓ１１は図８
の第１遅延単位ユニット３０１１〜３０１６を経由して
信号Ｓ９として出力され、この信号Ｓ９は図９の第２遅
延単位ユニット３０２１〜第２遅延単位ユニット３０２
３を経由してコンペアクロック信号Ｓ１０として出力さ
れる。このときのディレイライン３００の遅延量は、第
１ディレイライン３０１内の１つの第１遅延単位ユニッ
トの遅延量を１単位とすると、１８単位である。

【００７２】時刻Ｔ２から時刻Ｔ３まで、時刻Ｔ３から
時刻Ｔ４まで、時刻Ｔ４から時刻Ｔ５までのディレイラ
イン３００の遅延量はそれぞれ１９単位、２０単位、２
１単位である。

【００７３】時刻Ｔ５から次の第１クロック信号Ｓ１の
立ち上がりまでは、制御回路２００は、遅延量を減少さ
せる値を有する下位桁信号Ｓ７及び上位桁信号Ｓ８を出
力する。したがって、このときのディレイライン３００
の遅延量は、２０単位である。

【００７４】以上のようにして、ディレイライン３００
は下位桁信号Ｓ７が示す数の第１遅延ユニット及び上位
桁信号Ｓ８が示す数の第２遅延ユニットに遅延対象信号
を流通させて出力する。

【００７５】本実施の形態の効果は次の通りである。１
つの第２遅延単位ユニットの第２遅延量は、第１遅延単
位ユニットの４つ分に相当するため、ディレイライン内
の３００遅延単位ユニットの総数を減らすことができ、
回路規模の低減が可能になる。

【００７６】初期値設定部２０１２内の初期値を変更す
ると、ディレイライン３００の遅延量の変化の割合を変
更できる。例えば、図５においてラッチ回路２０１２１
のみに”１”レベルのビットが格納されるように初期値
を設定すれば、ディレイライン３００の遅延量を減少さ
せるとき、遅延量は、４つの第１遅延単位ずつ減少す
る。

【００７７】初期値設定部２０１２内の初期値を第１ア
ップダウンカウンタ２０１１内の中央、すなわち、当該
初期値から４つだけ変化したときに、桁溢れが生じるよ
うに設定することにより、ディレイライン３００の遅延
量を１単位毎に増加又は減少させることができる。

【００７８】制御回路２００を第１制御回路２０１及び
第２制御回路２０２に分けて構成することにより、回路
規模の低減が図れる。例えば、第１制御回路をシフトレ
ジスタによって構成することにより下位桁信号Ｓ７の第
１周波数アップ信号Ｓ２及び第１周波数アップ信号Ｓ３
に対する応答性の早さを高速にしつつ、第２制御回路を
アップダウンカウンタ及びデコーダによって構成するこ
とで回路規模の低減が図れる。

【００７９】電位固定部３１１１が遅延対象信号が流通
しない未使用の第１及び第２遅延単位ユニットの入力電
位を固定することによって、消費電力の低減が可能にな
る。

【００８０】制御回路２００及びディレイライン３００
からなるデジタル遅延回路を利用してデジタルＰＬＬ回
路１を構成することにより、回路規模及び消費電力の低
減が図れるデジタルＰＬＬ回路が得られる。特に、ＰＬ
Ｌ回路は一般にディレイラインにおける消費電力が大き
いため、このデジタル制御回路を利用することによっ
て、ＰＬＬ回路の消費電力を大幅に低減できる。

【００８１】パルスカウンタ１０１を備えることによっ
て、第１クロック信号Ｓ１１の逓倍の第２クロック信号
を生成することができるとともに、図３に示すように、
位相比較器１００の位相の比較の機能を司る主たる部分
の構成が簡単になる。

【００８２】パルス位相比較回路１０２を備えることに
よって、第２クロック信号Ｓ１１の位相が第１クロック
信号Ｓ１に追従したときの位相の比較をより正確に行う
ことができる。

【００８３】クロック信号停止回路４００を備えたこと
により、第２クロック信号Ｓ１１のパルス数が目標値に
達したときの位相が固定されるため、パルス位相比較回
路１０２による位相の比較を正確に行うことができる。

【００８４】第２周波数アップ信号Ｓ５及び第２周波数
ダウン信号Ｓ６を利用することにより、割り込み信号出
力部２０１３を負入力の論理和回路のような簡単な回路
で構成できる。

【００８５】上位桁に対してカウントを行うことによっ
て変化するときに割り込み信号を出力することにより、
第２クロック信号Ｓ１１の周期の急激な変化によって生
じるチップ１０の動作の悪影響を事前に防止できる。初
期値設定部２０１２内の初期値が第１アップダウンカウ
ンタ２０１１内の中央でない場合は特に有効である。

【００８６】変形例．図４に示すシフトレジスタ１０１
２は、５ビットであるが、これ以外のビット数にしても
よい。また、目標値設定部１０１３は、目標値が固定で
あるが、変化に設定できるように構成すれば、第２クロ
ック信号Ｓ１１の逓倍数を変更することができる。

【００８７】

【発明の効果】本発明請求項１によると、１つの第２遅
延単位ユニットの第２遅延単位は、第１遅延単位ユニッ
トの第１遅延単位の所定数に相当するため、第１遅延単
位を１単位として、ディレイラインの遅延量の設定が可
能であり、遅延単位ユニットの総数を減らすことがで
き、回路規模の低減が可能になるという効果を奏す。

【００８８】本発明請求項２によると、下位桁の桁溢れ
が生じたとき、下位桁を所定の初期値に設定することに
より、カウントの結果、すなわち、アップカウント又は
ダウンカウントに応じてディレイラインの遅延量の変化
の割合を変更できるという効果を奏す。

【００８９】本発明請求項３によると、ディレイライン
の遅延量を１単位毎に増加又は減少させることができる
という効果を奏す。

【００９０】本発明請求項４によると、制御回路を第１
及び第２制御回路に分けて構成することにより、回路規
模の低減が図れるという効果を奏す。

【００９１】本発明請求項５によると、第１制御回路を
第１アップダウンカウンタによって構成することで高速
動作を図り、第２制御回路を第２アップダウンカウンタ
及びデコーダによって構成することで回路規模の低減が
図れるという効果を奏す。

【００９２】本発明請求項６によると、電位固定部が遅
延対象信号が流通しない未使用の遅延単位ユニットの入
力電位を固定することによって、消費電力の低減が可能
になるという効果を奏す。

【００９３】本発明請求項７によると、請求項１記載の
デジタル遅延回路を用いてデジタルＰＬＬ回路を構成す
ることにより、回路規模及び消費電力の低減が図れるデ
ジタルＰＬＬ回路が得られるという効果を奏す。

【００９４】本発明請求項８によると、パルスカウンタ
を備えることによって、第１クロック信号の逓倍の第２
クロック信号を生成することができるとともに、位相比
較部の位相の比較の機能を司る主たる部分の構成が簡単
になるという効果を奏す。

【００９５】本発明請求項９によると、パルス位相比較
部を備えることによって、第２クロック信号の位相が第
１クロック信号に追従したときの位相の比較をより正確
に行うことができるという効果を奏す。

【００９６】本発明請求項１０によると、クロック信号
停止部を備えたことにより、第２クロック信号のパルス
数が目標値に達したときの位相が固定されるため、パル
ス位相比較部による位相の比較を正確に行うことができ
るという効果を奏す。

【００９７】本発明請求項１１によると、上位桁に対し
てアップカウント又はダウンカウントを行うときに割り
込み信号を出力することにより、第２クロック信号の周
期の急激な変化によって生じるシステムの動作の悪影響
を事前に防止できるという効果を奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態におけるデジタルＰＬＬ
回路１を示す回路図である。

【図２】 デジタルＰＬＬ回路１の動作を示すタイミン
グチャートである。

【図３】 位相比較器１００の内部構成を示す回路図で
ある。

【図４】 パルスカウンタ１０１の内部構成を示す回路
図である。

【図５】 第１制御回路２０１の内部構成を示す回路図
である。

【図６】 第２制御回路２０２の内部構成を示す回路図
である。

【図７】 １ビットカウンタ回路２０２１０の内部構成
を示す回路図である。

【図８】 第１ディレイライン３０１の内部構成を示す
回路図である。

【図９】 第２ディレイライン３０２の内部構成を示す
回路図である。

【図１０】 遅延手段の内部構成を示す回路図である。

【図１１】 従来のデジタルＰＬＬ回路９００を示す回
路図である。

【符号の説明】

１ デジタルＰＬＬ回路、１０ 半導体チップ、１０２
位相検出回路、１０２１ 組み合わせ回路、１０２２
ラッチ回路、１０１２ シフトレジスタ、２０１１
第１アップダウンカウンタ、２０１２ 初期値設定部、
２０２１ 第２アップダウンカウンタ、２０２３ 初期
値設定部、３１１１ 電位固定部、３１１２ 出力部、
３１１３ 遅延部。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 遅延量を変化させるためのデジタル信号
   を受けて、このデジタル信号に応じてカウントを行い、
   このカウント値を出力するための制御回路と、 遅延対象信号と前記カウント値を受け、第１遅延単位を
   それぞれ有する複数の第１遅延単位ユニットからなる第
   １ディレイライン、前記第１遅延単位の所定数分に相当
   する第２遅延単位をそれぞれ有する複数の第２遅延単位
   遅延ユニットよりなる第２ディレイラインを含むディレ
   イラインと、を備え、 前記ディレイラインは、 前記カウント値のうちの下位桁が示す数の前記第１遅延
   ユニット及び前記カウント値のうちの上位桁が示す数の
   前記第２遅延ユニットに前記遅延対象信号を流通させて
   出力するデジタル遅延回路。
2. 【請求項２】 前記制御回路は、 前記下位桁の桁溢れが生じたとき、前記下位桁を所定の
   初期値に設定するための初期値設定部を備えた請求項１
   記載のデジタル遅延回路。
3. 【請求項３】 前記初期値は、 当該初期値から前記所定数だけ変化したときに、前記桁
   溢れが生じる値である請求項２記載のデジタル遅延回
   路。
4. 【請求項４】 前記制御回路は、 前記デジタル信号を受け、このデジタル信号に応じて、
   前記下位桁に対して前記カウントを行い、前記下位桁を
   出力し、前記下位桁の桁溢れが生じたときは、前記カウ
   ント動作中、アップカウント又はダウンカウントのいず
   れか一方を選択するための別のデジタル信号を出力する
   ための第１制御回路と、 前記別のデジタル信号を受け、このデジタル信号に応じ
   て、前記上位桁に対して前記カウントを行い、前記上位
   桁を出力するための第２制御回路と、を備えた請求項１
   記載のデジタル遅延回路。
5. 【請求項５】 前記第１制御回路は、 前記カウントを行い、前記下位桁を出力するための第１
   アップダウンカウンタを備え、 前記第２制御回路は、 前記カウントを行うための第２アップダウンカウンタ
   と、 前記第２アップダウンカウンタの出力を前記上位桁とし
   てデコードするためのデコーダと、を備えた請求項４記
   載のデジタル遅延回路。
6. 【請求項６】 前記ディレイラインは、前記複数の第１
   及び第２遅延ユニットのうち、前記遅延対象信号が流通
   しない前記第１及び第２遅延ユニットの入力電位を固定
   するための電位固定部を備えた請求項１記載のデジタル
   遅延回路。
7. 【請求項７】 第１クロック信号を受けて、この位相を
   追従する第２クロック信号を生成するデジタルＰＬＬ回
   路であって、 請求項１記載のデジタル遅延回路と、 前記第１クロック信号及び前記第２クロック信号を受け
   て、これらの位相の比較を行い、この結果を前記デジタ
   ル信号として出力するための位相比較部と、を備え、 前記遅延対象信号は、前記第２クロック信号であるデジ
   タルＰＬＬ回路。
8. 【請求項８】 前記位相比較部は、 前記第１クロック信号及び前記第２クロック信号を受け
   て、前記第１クロック信号の１周期内において生じる前
   記第２クロック信号のパルス数が予め設定された目標値
   に達したか否かの検出を行うためのパルスカウンタを備
   え、前記パルスカウンタの検出の結果に基づいて前記デ
   ジタル信号を生成する請求項７記載のデジタルＰＬＬ回
   路。
9. 【請求項９】 前記位相比較部は、 前記パルスカウンタの検出の結果、前記第１クロック信
   号及び前記第２クロック信号を受けて、前記パルスカウ
   ンタの検出の結果により、前記パルス数が目標値に達し
   ているときは前記第１クロック信号及び前記第２クロッ
   ク信号の位相の比較を行うためのパルス位相比較部をさ
   らに備え、前記パルス位相比較部の比較の結果を前記デ
   ジタル信号として生成する請求項８記載のデジタルＰＬ
   Ｌ回路。
10. 【請求項１０】 前記パルスカウンタの検出の結果を受
    けて、この検出の結果に応じて、前記第２クロック信号
    を停止するためのクロック信号停止部をさらに備えた請
    求項９記載のデジタルＰＬＬ回路。
11. 【請求項１１】 前記制御回路は、 前記上位桁が前記カウントを行うことによって変化する
    とき、前記デジタルＰＬＬ回路を搭載するシステムに割
    り込みを生じさせるための割り込み信号を出力するため
    の割り込み信号出力部を備えた請求項７記載のデジタル
    ＰＬＬ回路。