JP2001014841A - データ記憶装置 - Google Patents
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
２つの信号レベルを保持し得る記憶回路を１つ用い
て、複数ビットのデータを記憶すること 【解決手段】 複数ビットのデータを記憶するデータ記
憶装置において、所定の基準周期を有する基準クロック
信号ＣＬ３と、基準周期の（１／２）n倍（ｎは自然
数）の周期を有する少なくとも１つの分周クロック信号
ＣＬ２とを生成するクロック発生部８と、一の基準周期
において分周クロック信号ＣＬ２の信号レベルが一定と
なる複数の期間のうち、入力されたデータ（ＩＮ１，Ｉ
Ｎ２）の内容に基づいて、当該期間のいずれかを選択す
るデコード部１，２，３と、このデコード部により選択
された一の期間内における所定のタイミングをトリガタ
イミングとして、基準周期と同じ周期を有する周期的な
パルスを発生させ始める記憶部５と、パルスの周期に関
してトリガタイミングと同じ位相タイミングにおける基
準クロック信号ＣＬ３の信号レベルと、当該位相タイミ
ングにおける分周クロック信号ＣＬ２の信号レベルとに
基づいて、出力データ（ＯＵＴ１，ＯＵＴ２）を特定す
る出力部６とを有するデータ記憶装置
て、複数ビットのデータを記憶すること 【解決手段】 複数ビットのデータを記憶するデータ記
憶装置において、所定の基準周期を有する基準クロック
信号ＣＬ３と、基準周期の（１／２）n倍（ｎは自然
数）の周期を有する少なくとも１つの分周クロック信号
ＣＬ２とを生成するクロック発生部８と、一の基準周期
において分周クロック信号ＣＬ２の信号レベルが一定と
なる複数の期間のうち、入力されたデータ（ＩＮ１，Ｉ
Ｎ２）の内容に基づいて、当該期間のいずれかを選択す
るデコード部１，２，３と、このデコード部により選択
された一の期間内における所定のタイミングをトリガタ
イミングとして、基準周期と同じ周期を有する周期的な
パルスを発生させ始める記憶部５と、パルスの周期に関
してトリガタイミングと同じ位相タイミングにおける基
準クロック信号ＣＬ３の信号レベルと、当該位相タイミ
ングにおける分周クロック信号ＣＬ２の信号レベルとに
基づいて、出力データ（ＯＵＴ１，ＯＵＴ２）を特定す
る出力部６とを有するデータ記憶装置
Description
【０００１】
【発明の属する技術分野】本発明は、複数ビットのデー
タを記憶するデータ記憶装置に関する。
タを記憶するデータ記憶装置に関する。
【０００２】
【従来の技術】従来から、さまざまなデータ記憶装置
（ラッチ回路等の一時的なデータ保持回路も含む）が、
提案または実用化されている。しかしながら、それらの
記憶装置の大半は、１つの記憶要素または記憶素子で１
ビットのデータを記憶するものである。例えば、Ｄ型フ
リップフロップにおいては、Ｄ入力端子の信号レベル
（ＨレベルまたはＬレベル）がクロックを加えることに
よって記憶される。クロックの立ち上がりタイミングに
おいて、Ｄ入力端子にＨレベル（またはＬレベル）が入
力されていると、Ｑ出力端子からはＨレベル（またはＬ
レベル）が出力され、次の立ち上がりタイミングまでそ
の出力レベルが保持される。このように、１つのフリッ
プフロップは、２つの信号レベル（ＨまたはＬ）しか出
力し得ない。そこで、通常は、これらの信号レベルを
「１」，「０」に対応づけることにより、１つの記憶回
路で、１ビットのデータを記憶している。
（ラッチ回路等の一時的なデータ保持回路も含む）が、
提案または実用化されている。しかしながら、それらの
記憶装置の大半は、１つの記憶要素または記憶素子で１
ビットのデータを記憶するものである。例えば、Ｄ型フ
リップフロップにおいては、Ｄ入力端子の信号レベル
（ＨレベルまたはＬレベル）がクロックを加えることに
よって記憶される。クロックの立ち上がりタイミングに
おいて、Ｄ入力端子にＨレベル（またはＬレベル）が入
力されていると、Ｑ出力端子からはＨレベル（またはＬ
レベル）が出力され、次の立ち上がりタイミングまでそ
の出力レベルが保持される。このように、１つのフリッ
プフロップは、２つの信号レベル（ＨまたはＬ）しか出
力し得ない。そこで、通常は、これらの信号レベルを
「１」，「０」に対応づけることにより、１つの記憶回
路で、１ビットのデータを記憶している。
【０００３】
【発明が解決しようとする課題】そこで、本発明の目的
は、２つの信号レベルを取り得る記憶回路を１つ用い
て、複数ビットのデータを記憶することができるデータ
記憶装置を提供することである。
は、２つの信号レベルを取り得る記憶回路を１つ用い
て、複数ビットのデータを記憶することができるデータ
記憶装置を提供することである。
【０００４】
【課題を解決するための手段】かかる課題を解決するた
めに、本発明は、複数ビットのデータを記憶するデータ
記憶装置において、所定の基準周期を有する基準クロッ
ク信号と、基準周期の（１／２）n倍（ｎは自然数）の
周期を有する少なくとも１つの分周クロック信号とを生
成するクロック発生手段と、一の基準周期において分周
クロック信号の信号レベルが一定となる複数の期間のう
ち、入力されたデータの内容に基づいて、当該期間のい
ずれかを選択するデコード手段と、デコード手段により
選択された一の期間内における所定のタイミングをトリ
ガタイミングとして、基準周期と同じ周期を有する周期
的なパルスを発生させ始める記憶手段と、パルスの周期
に関してトリガタイミングと同じ位相タイミングにおけ
る基準クロック信号の信号レベルと、当該位相タイミン
グにおける分周クロック信号の信号レベルとに基づい
て、出力データを特定する出力手段とを有するデータ記
憶装置を提供する。
めに、本発明は、複数ビットのデータを記憶するデータ
記憶装置において、所定の基準周期を有する基準クロッ
ク信号と、基準周期の（１／２）n倍（ｎは自然数）の
周期を有する少なくとも１つの分周クロック信号とを生
成するクロック発生手段と、一の基準周期において分周
クロック信号の信号レベルが一定となる複数の期間のう
ち、入力されたデータの内容に基づいて、当該期間のい
ずれかを選択するデコード手段と、デコード手段により
選択された一の期間内における所定のタイミングをトリ
ガタイミングとして、基準周期と同じ周期を有する周期
的なパルスを発生させ始める記憶手段と、パルスの周期
に関してトリガタイミングと同じ位相タイミングにおけ
る基準クロック信号の信号レベルと、当該位相タイミン
グにおける分周クロック信号の信号レベルとに基づい
て、出力データを特定する出力手段とを有するデータ記
憶装置を提供する。
【０００５】ここで、ｎビット（ｎ≧２）のデータを記
憶するデータ記憶装置において、クロック発生手段は、
異なる周期を有する（ｎ−１）個の分周クロック信号を
生成することが好ましい。
憶するデータ記憶装置において、クロック発生手段は、
異なる周期を有する（ｎ−１）個の分周クロック信号を
生成することが好ましい。
【０００６】また、クロック発生手段は、最小の周期を
有する前記分周クロック信号を分周したクロック信号で
あるトリガクロック信号をさらに生成し、記憶手段は、
デコード手段により選択された一期間のうち、トリガク
ロック信号の信号レベルが変化したタイミングで、パル
スを発生するシングルショット型フリップフロップであ
ってもよい。
有する前記分周クロック信号を分周したクロック信号で
あるトリガクロック信号をさらに生成し、記憶手段は、
デコード手段により選択された一期間のうち、トリガク
ロック信号の信号レベルが変化したタイミングで、パル
スを発生するシングルショット型フリップフロップであ
ってもよい。
【０００７】また、上記の記憶手段として、デコード手
段により選択された一の期間内における所定のタイミン
グで、基準周期と同じ周期を有するパルスを周期的に発
生する発振回路を用いてもよい。
段により選択された一の期間内における所定のタイミン
グで、基準周期と同じ周期を有するパルスを周期的に発
生する発振回路を用いてもよい。
【０００８】さらに、出力手段としては、複数のＤ型フ
リップフロップを用いることができる。この場合、Ｄ型
フリップフロップのクロック入力端子には、記憶手段に
おいて発生された周期的なパルスが共通して供給されて
いる。また、一方のＤ型フリップフロップのＤ入力端子
には、基準クロック信号が供給されている。さらに、他
方のＤ型フリップフロップのＤ入力端子には、分周クロ
ック信号が供給されている。
リップフロップを用いることができる。この場合、Ｄ型
フリップフロップのクロック入力端子には、記憶手段に
おいて発生された周期的なパルスが共通して供給されて
いる。また、一方のＤ型フリップフロップのＤ入力端子
には、基準クロック信号が供給されている。さらに、他
方のＤ型フリップフロップのＤ入力端子には、分周クロ
ック信号が供給されている。
【０００９】
【作用】かかる構成においては、分周クロック信号の信
号レベルが一定となる期間ごとに基準周期を分割する。
デコード手段は、記憶すべきデータの内容に応じて、分
割された期間のいずれかを選択する。従って、ある特定
の期間においては、基準クロックの信号レベルおよび分
周クロックの信号レベルは一定になる。そこで、各クロ
ック信号の信号レベルが一定となる各期間を、記憶すべ
きデータに対応づける。記憶手段は、選択された期間内
のあるタイミング（トリガタイミング）で、周期的なパ
ルスを発生する。このパルスの周期は基準周期と同じで
ある。従って、その周期に関してみた場合にトリガパル
スと同位相のタイミングにおいて、基準クロック信号の
信号レベルは常に同じ信号レベル（トリガタイミングに
おける信号レベル）になる。同様に、その位相タイミン
グにおける分周クロック信号の信号レベルも常に同じ信
号レベルになる。すなわち、記憶手段が、トリガタイミ
ングで基準周期相当のパルスを周期的に発生するという
ことは、データを記憶することに相当する。そして、出
力手段により、その位相タイミングにおける各クロック
信号の信号レベルを特定すれば、最初のパルス発生時に
おける各クロック信号の信号レベル、すなわち、記憶さ
れたデータを出力することができる。
号レベルが一定となる期間ごとに基準周期を分割する。
デコード手段は、記憶すべきデータの内容に応じて、分
割された期間のいずれかを選択する。従って、ある特定
の期間においては、基準クロックの信号レベルおよび分
周クロックの信号レベルは一定になる。そこで、各クロ
ック信号の信号レベルが一定となる各期間を、記憶すべ
きデータに対応づける。記憶手段は、選択された期間内
のあるタイミング（トリガタイミング）で、周期的なパ
ルスを発生する。このパルスの周期は基準周期と同じで
ある。従って、その周期に関してみた場合にトリガパル
スと同位相のタイミングにおいて、基準クロック信号の
信号レベルは常に同じ信号レベル（トリガタイミングに
おける信号レベル）になる。同様に、その位相タイミン
グにおける分周クロック信号の信号レベルも常に同じ信
号レベルになる。すなわち、記憶手段が、トリガタイミ
ングで基準周期相当のパルスを周期的に発生するという
ことは、データを記憶することに相当する。そして、出
力手段により、その位相タイミングにおける各クロック
信号の信号レベルを特定すれば、最初のパルス発生時に
おける各クロック信号の信号レベル、すなわち、記憶さ
れたデータを出力することができる。
【００１０】
【発明の実施の形態】図１は、本実施例にかかるデータ
記憶装置の回路図である。また、図２は、このデータ記
憶装置のタイミングチャートである。このデータ記憶装
置は、基本的には、二段デコーダであるデコード部１，
２，３と、書き込み制御部４と、データ記憶部５および
データ出力部６とで構成されている。
記憶装置の回路図である。また、図２は、このデータ記
憶装置のタイミングチャートである。このデータ記憶装
置は、基本的には、二段デコーダであるデコード部１，
２，３と、書き込み制御部４と、データ記憶部５および
データ出力部６とで構成されている。
【００１１】二段デコーダの前段側であるクロックデコ
ーダ１は、４つの２入力ＡＮＤゲート１１〜１４で構成
されている。これらのゲートの入力端子には、分周クロ
ック信号ＣＬ２および基準クロック信号ＣＬ３がそれぞ
れ供給されたクロック線１５，１６が接続されている。
各ＡＮＤゲート１１〜１４には、これらのクロック信号
ＣＬ２，ＣＬ３の正転／反転信号が所定の組み合わせで
入力されている。すなわち、ＡＮＤゲート１１には、分
周クロック信号ＣＬ２の反転信号（／ＣＬ２）と、基準
クロック信号の反転信号（／ＣＬ３）とが入力されてい
る。ＡＮＤゲート１２には、分周クロック信号の正転信
号ＣＬ２と、基準クロック信号の反転信号（／ＣＬ３）
とが入力されている。また、ＡＮＤゲート１３には、分
周クロック信号の反転信号（／ＣＬ２）と、基準クロッ
ク信号の正転信号ＣＬ３とが入力されている。さらに、
ＡＮＤゲート１４には、分周クロック信号の正転信号Ｃ
Ｌ２と、基準クロック信号の正転信号ＣＬ３とが入力さ
れている。
ーダ１は、４つの２入力ＡＮＤゲート１１〜１４で構成
されている。これらのゲートの入力端子には、分周クロ
ック信号ＣＬ２および基準クロック信号ＣＬ３がそれぞ
れ供給されたクロック線１５，１６が接続されている。
各ＡＮＤゲート１１〜１４には、これらのクロック信号
ＣＬ２，ＣＬ３の正転／反転信号が所定の組み合わせで
入力されている。すなわち、ＡＮＤゲート１１には、分
周クロック信号ＣＬ２の反転信号（／ＣＬ２）と、基準
クロック信号の反転信号（／ＣＬ３）とが入力されてい
る。ＡＮＤゲート１２には、分周クロック信号の正転信
号ＣＬ２と、基準クロック信号の反転信号（／ＣＬ３）
とが入力されている。また、ＡＮＤゲート１３には、分
周クロック信号の反転信号（／ＣＬ２）と、基準クロッ
ク信号の正転信号ＣＬ３とが入力されている。さらに、
ＡＮＤゲート１４には、分周クロック信号の正転信号Ｃ
Ｌ２と、基準クロック信号の正転信号ＣＬ３とが入力さ
れている。
【００１２】クロック発生回路８は、基準クロック信号
ＣＬ３、分周クロック信号ＣＬ２、そして後述するトリ
ガクロック信号ＣＬ１を生成する。図２に示したよう
に、基準クロック信号ＣＬ３の周期を基準周期とする
と、分周クロック信号ＣＬ２の周期は、基準周期の１／
２に設定されている（分周比１／２）。従って、基準ク
ロック信号ＣＬ３の基準周期に相当する期間（時刻ｔ0
〜時刻ｔ5）において、ＡＮＤゲート１１〜１４の各出
力レベルは、ゲート１１，１２，１３，１４の順で、そ
の１／４周期ごとに切り換わる。なお、後述するトリガ
クロック信号ＣＬ１は、基準周期の１／４（分周比１／
４）、すなわち、分周クロック信号ＣＬ２の１／２周期
に設定されている。
ＣＬ３、分周クロック信号ＣＬ２、そして後述するトリ
ガクロック信号ＣＬ１を生成する。図２に示したよう
に、基準クロック信号ＣＬ３の周期を基準周期とする
と、分周クロック信号ＣＬ２の周期は、基準周期の１／
２に設定されている（分周比１／２）。従って、基準ク
ロック信号ＣＬ３の基準周期に相当する期間（時刻ｔ0
〜時刻ｔ5）において、ＡＮＤゲート１１〜１４の各出
力レベルは、ゲート１１，１２，１３，１４の順で、そ
の１／４周期ごとに切り換わる。なお、後述するトリガ
クロック信号ＣＬ１は、基準周期の１／４（分周比１／
４）、すなわち、分周クロック信号ＣＬ２の１／２周期
に設定されている。
【００１３】また、デコード部の前段側であるデータデ
コーダ２は、４つの２入力ＡＮＤゲート２１〜２４で構
成されている。これらのゲートの入力端子には、第１の
データ信号ＩＮ１を伝達するデータ線２５と、第２のデ
ータ信号ＩＮ２を伝達するデータ線２６とが接続されて
いる。各ＡＮＤゲート２１〜２４には、これらのデータ
信号ＩＮ１，ＩＮ２の正転／反転信号が所定の組み合わ
せで入力されている。すなわち、ＡＮＤゲート２１に
は、第１のデータ信号の反転信号（／ＩＮ１）と、第２
のデータ信号の反転信号（／ＩＮ２）とが入力されてい
る。ＡＮＤゲート２２には、第１のデータ信号の正転信
号ＩＮ１と、第２のデータ信号の反転信号（／ＩＮ２）
とが入力されている。また、ＡＮＤゲート２３には、第
１のデータ信号の反転信号（／ＩＮ１）と、第２のデー
タ信号の正転信号ＩＮ２とが入力されている。さらに、
ＡＮＤゲート２４には、第１のデータ信号の正転信号Ｉ
Ｎ１と、第２のデータ信号の正転信号ＩＮ２とが入力さ
れている。
コーダ２は、４つの２入力ＡＮＤゲート２１〜２４で構
成されている。これらのゲートの入力端子には、第１の
データ信号ＩＮ１を伝達するデータ線２５と、第２のデ
ータ信号ＩＮ２を伝達するデータ線２６とが接続されて
いる。各ＡＮＤゲート２１〜２４には、これらのデータ
信号ＩＮ１，ＩＮ２の正転／反転信号が所定の組み合わ
せで入力されている。すなわち、ＡＮＤゲート２１に
は、第１のデータ信号の反転信号（／ＩＮ１）と、第２
のデータ信号の反転信号（／ＩＮ２）とが入力されてい
る。ＡＮＤゲート２２には、第１のデータ信号の正転信
号ＩＮ１と、第２のデータ信号の反転信号（／ＩＮ２）
とが入力されている。また、ＡＮＤゲート２３には、第
１のデータ信号の反転信号（／ＩＮ１）と、第２のデー
タ信号の正転信号ＩＮ２とが入力されている。さらに、
ＡＮＤゲート２４には、第１のデータ信号の正転信号Ｉ
Ｎ１と、第２のデータ信号の正転信号ＩＮ２とが入力さ
れている。
【００１４】一方、デコード部の後段側である一致回路
３は、４つの２入力ＮＡＮＤゲート３１〜３４で構成さ
れている。各ＮＡＮＤゲートの一方の入力端子には、ク
ロックデコーダ１を構成するＡＮＤゲート１１〜１４の
いずれかの出力線が接続されていると共に、他方の入力
端子には、データデコーダ２を構成するＡＮＤゲート２
１〜２４のいずれかの出力線が接続されている。
３は、４つの２入力ＮＡＮＤゲート３１〜３４で構成さ
れている。各ＮＡＮＤゲートの一方の入力端子には、ク
ロックデコーダ１を構成するＡＮＤゲート１１〜１４の
いずれかの出力線が接続されていると共に、他方の入力
端子には、データデコーダ２を構成するＡＮＤゲート２
１〜２４のいずれかの出力線が接続されている。
【００１５】書き込み制御部４は、５入力ＮＡＮＤゲー
トで構成されている。このゲートの４つの入力端子には
一致回路３を構成するＮＡＮＤゲート３１〜３４の出力
線が接続されており、残りの１つの入力端子には書き込
み制御信号ＷＲＩＴＥが入力される。書き込み制御信号
ＷＲＩＴＥは、このデータ記憶装置に対するデータ書き
込みを許可する期間だけＨレベルに設定され、データ読
み出しを含めたその他の期間においてはＬレベルに設定
される。
トで構成されている。このゲートの４つの入力端子には
一致回路３を構成するＮＡＮＤゲート３１〜３４の出力
線が接続されており、残りの１つの入力端子には書き込
み制御信号ＷＲＩＴＥが入力される。書き込み制御信号
ＷＲＩＴＥは、このデータ記憶装置に対するデータ書き
込みを許可する期間だけＨレベルに設定され、データ読
み出しを含めたその他の期間においてはＬレベルに設定
される。
【００１６】データ記憶部５は、３入力ＡＮＤゲート５
１およびシングルショット型フリップフロップ５２で構
成されている。ＡＮＤゲート５１の３つの入力端子に
は、書き込み制御部４の出力信号Ａと、トリガクロック
信号ＣＬ１と、シングルショット型フリップフロップ５
２の反転出力信号（／Ｑ）とが入力されている。上述し
たように、トリガクロック信号ＣＬ１の周期は、分周ク
ロック信号ＣＬ２の周期の１／２、すなわち、基準クロ
ック信号ＣＬ３の周期の１／４に設定されている。ま
た、ＡＮＤゲート５１の出力信号Ｂは、シングルショッ
ト型フリップフロップ５２に入力されている。シングル
ショット型フリップフロップ５２は、ＡＮＤゲート５１
の出力信号がトリガ信号として入力されると、外付けの
抵抗ＲとコンデンサＣとによってパルス幅が設定された
パルスを出力する。出力パルスの立ち上がりタイミング
は、入力トリガ信号の立ち上がりエッジによって決定さ
れ、そのパルス幅は常に一定である。
１およびシングルショット型フリップフロップ５２で構
成されている。ＡＮＤゲート５１の３つの入力端子に
は、書き込み制御部４の出力信号Ａと、トリガクロック
信号ＣＬ１と、シングルショット型フリップフロップ５
２の反転出力信号（／Ｑ）とが入力されている。上述し
たように、トリガクロック信号ＣＬ１の周期は、分周ク
ロック信号ＣＬ２の周期の１／２、すなわち、基準クロ
ック信号ＣＬ３の周期の１／４に設定されている。ま
た、ＡＮＤゲート５１の出力信号Ｂは、シングルショッ
ト型フリップフロップ５２に入力されている。シングル
ショット型フリップフロップ５２は、ＡＮＤゲート５１
の出力信号がトリガ信号として入力されると、外付けの
抵抗ＲとコンデンサＣとによってパルス幅が設定された
パルスを出力する。出力パルスの立ち上がりタイミング
は、入力トリガ信号の立ち上がりエッジによって決定さ
れ、そのパルス幅は常に一定である。
【００１７】データ出力部６は、２つのＤ型フリップフ
ロップ（データフリップフロップ）６１，６２で構成さ
れている。データ記憶部５の出力信号、すなわち、シン
グルショット型フリップフロップ５２のＱ出力端子から
の出力信号Ｃは、各Ｄ型フリップフロップ６１，６２の
クロック入力端子に並列に入力されている。Ｄ型フリッ
プフロップ６１は、そのＤ入力端子に基準クロック信号
ＣＬ３が入力されており、そのＱ出力端子から第２の出
力データＯＵＴ２（第２の入力データＩＮ２に対応）が
出力される。また、Ｄ型フリップフロップ６２は、その
Ｄ入力端子に分周クロック信号ＣＬ２が入力されてお
り、そのＱ出力端子から第１の出力データＯＵＴ１（第
１の入力データＩＮ１に対応）が出力される。Ｄ型フリ
ップフロップ６１，６２は、クロック入力端子に供給さ
れた出力信号Ｃの立ち上がりタイミングにおいて、Ｄ入
力端子の信号レベル（トリガクロック信号ＣＬ２の状態
または基準クロック信号ＣＬ３の状態）を出力・保持す
るものである。
ロップ（データフリップフロップ）６１，６２で構成さ
れている。データ記憶部５の出力信号、すなわち、シン
グルショット型フリップフロップ５２のＱ出力端子から
の出力信号Ｃは、各Ｄ型フリップフロップ６１，６２の
クロック入力端子に並列に入力されている。Ｄ型フリッ
プフロップ６１は、そのＤ入力端子に基準クロック信号
ＣＬ３が入力されており、そのＱ出力端子から第２の出
力データＯＵＴ２（第２の入力データＩＮ２に対応）が
出力される。また、Ｄ型フリップフロップ６２は、その
Ｄ入力端子に分周クロック信号ＣＬ２が入力されてお
り、そのＱ出力端子から第１の出力データＯＵＴ１（第
１の入力データＩＮ１に対応）が出力される。Ｄ型フリ
ップフロップ６１，６２は、クロック入力端子に供給さ
れた出力信号Ｃの立ち上がりタイミングにおいて、Ｄ入
力端子の信号レベル（トリガクロック信号ＣＬ２の状態
または基準クロック信号ＣＬ３の状態）を出力・保持す
るものである。
【００１８】このような構成を有するデータ記憶装置で
は、１つのシングルショット型フリップフロップ５２を
用いて、２ビットのデータ書き込み／読み出しを行うこ
とができる。つまり、この記憶回路は、２ビットの入力
データ（ＩＮ１，ＩＮ２）を記憶でき、それを出力デー
タ（ＯＵＴ１，ＯＵＴ２）として出力する。この点につ
いて、入力データ（ＩＮ１，ＩＮ２）が（０，１）を一
例として、図２を参照しながら、以下詳述する。
は、１つのシングルショット型フリップフロップ５２を
用いて、２ビットのデータ書き込み／読み出しを行うこ
とができる。つまり、この記憶回路は、２ビットの入力
データ（ＩＮ１，ＩＮ２）を記憶でき、それを出力デー
タ（ＯＵＴ１，ＯＵＴ２）として出力する。この点につ
いて、入力データ（ＩＮ１，ＩＮ２）が（０，１）を一
例として、図２を参照しながら、以下詳述する。
【００１９】まず、書き込み制御信号ＷＲＩＴＥがＨレ
ベルとなる時刻ｔ0〜時刻ｔ5において、入力データの書
き込みが行われる。入力データが（０，１）の場合、デ
ータデコーダ２中のＡＮＤゲート２３の出力のみがＨレ
ベルとなるため、ＮＡＮＤゲート３３の一方の入力端子
にはＨレベルが供給される。従って、ＮＡＮＤゲート３
３の出力は、クロックデコーダ１中のＡＮＤゲート１３
の出力がＨレベルになった場合のみＬレベルに変化す
る。また、ＡＮＤゲート２１，２２，２４の出力はＬレ
ベルとなるため、ＮＡＮＤゲート３１，３２，３４の入
力端子にはＬレベルが供給される。従って、ＮＡＮＤゲ
ート３１，３２，３４の出力は、クロックデコーダ１か
らの出力信号に拘わらず、Ｈレベルに維持される。
ベルとなる時刻ｔ0〜時刻ｔ5において、入力データの書
き込みが行われる。入力データが（０，１）の場合、デ
ータデコーダ２中のＡＮＤゲート２３の出力のみがＨレ
ベルとなるため、ＮＡＮＤゲート３３の一方の入力端子
にはＨレベルが供給される。従って、ＮＡＮＤゲート３
３の出力は、クロックデコーダ１中のＡＮＤゲート１３
の出力がＨレベルになった場合のみＬレベルに変化す
る。また、ＡＮＤゲート２１，２２，２４の出力はＬレ
ベルとなるため、ＮＡＮＤゲート３１，３２，３４の入
力端子にはＬレベルが供給される。従って、ＮＡＮＤゲ
ート３１，３２，３４の出力は、クロックデコーダ１か
らの出力信号に拘わらず、Ｈレベルに維持される。
【００２０】ＡＮＤゲート１３には、分周クロック信号
の反転信号（／ＣＬ２）と基準クロック信号の正転信号
ＣＬ３とが入力されている。従って、分周クロック信号
ＣＬ２がＬレベルで基準クロック信号ＣＬ３がＨレベル
になる期間、すなわち、時刻ｔ2〜時刻ｔ4までの期間に
おいてのみ、ＡＮＤゲート１３はＨレベルを出力する。
従って、この期間において、ＡＮＤゲート１３の後段に
設けられたＮＡＮＤゲート３３の出力がＬレベルとな
る。その結果、時刻ｔ2から時刻ｔ4までの期間におい
て、５入力ＮＡＮＤゲート４の出力信号ＡはＨレベルと
なる。
の反転信号（／ＣＬ２）と基準クロック信号の正転信号
ＣＬ３とが入力されている。従って、分周クロック信号
ＣＬ２がＬレベルで基準クロック信号ＣＬ３がＨレベル
になる期間、すなわち、時刻ｔ2〜時刻ｔ4までの期間に
おいてのみ、ＡＮＤゲート１３はＨレベルを出力する。
従って、この期間において、ＡＮＤゲート１３の後段に
設けられたＮＡＮＤゲート３３の出力がＬレベルとな
る。その結果、時刻ｔ2から時刻ｔ4までの期間におい
て、５入力ＮＡＮＤゲート４の出力信号ＡはＨレベルと
なる。
【００２１】出力信号Ａを入力とするＡＮＤゲート５１
には、さらにトリガクロック信号ＣＬ１とシングルショ
ット型フリップフロップ５２の反転出力（／Ｑ）とが入
力されている。上述したように出力信号Ａは、時刻ｔ2
から時刻ｔ4の期間においてＨレベルとなる。また、ト
リガクロック信号ＣＬ１は、時刻ｔ3から時刻ｔ4の期間
においてＨレベルとなる。従って、双方がＨレベルとな
る時刻ｔ3において、ＡＮＤゲート５１の出力信号Ｂが
立ち上がる（時刻ｔ3の直前まで反転出力（／Ｑ）はＨ
レベル）。
には、さらにトリガクロック信号ＣＬ１とシングルショ
ット型フリップフロップ５２の反転出力（／Ｑ）とが入
力されている。上述したように出力信号Ａは、時刻ｔ2
から時刻ｔ4の期間においてＨレベルとなる。また、ト
リガクロック信号ＣＬ１は、時刻ｔ3から時刻ｔ4の期間
においてＨレベルとなる。従って、双方がＨレベルとな
る時刻ｔ3において、ＡＮＤゲート５１の出力信号Ｂが
立ち上がる（時刻ｔ3の直前まで反転出力（／Ｑ）はＨ
レベル）。
【００２２】時刻ｔ3でＡＮＤゲート５１の出力信号Ｂ
が立ち上がると、それがトリガとなって、シングルショ
ット型フリップフロップ５２は、外付け抵抗Ｒおよびコ
ンデンサＣによって決定される所定幅のパルス（ワンシ
ョットパルス）を発生する。図２の例では、時刻ｔ6ま
で立ち上がりが継続するように設定している。ワンショ
ットパルスのパルス幅の設定（すなわち、立ち下がりタ
イミング時刻ｔ6の設定）にあたっては、以下の条件を
満たすように抵抗ＲおよびコンデンサＣの値を決定す
る。
が立ち上がると、それがトリガとなって、シングルショ
ット型フリップフロップ５２は、外付け抵抗Ｒおよびコ
ンデンサＣによって決定される所定幅のパルス（ワンシ
ョットパルス）を発生する。図２の例では、時刻ｔ6ま
で立ち上がりが継続するように設定している。ワンショ
ットパルスのパルス幅の設定（すなわち、立ち下がりタ
イミング時刻ｔ6の設定）にあたっては、以下の条件を
満たすように抵抗ＲおよびコンデンサＣの値を決定す
る。
【００２３】（条件） 時刻ｔ6’＜時刻ｔ6＜時刻ｔ7 ｔ6'：時刻ｔ5から数えて２回目のトリガクロック信号
ＣＬ１の立ち上がり時刻 ｔ7： 時刻ｔ5から数えて３回目のトリガクロック信号
ＣＬ１の立ち上がり時刻
ＣＬ１の立ち上がり時刻 ｔ7： 時刻ｔ5から数えて３回目のトリガクロック信号
ＣＬ１の立ち上がり時刻
【００２４】上記の条件は、すなわち、トリガクロック
信号ＣＬ１によりワンショットパルスが周期的に発生
し、かつ、その周期が基準クロック信号ＣＬ３と同じ周
期（基準周期）に設定することを意味している。
信号ＣＬ１によりワンショットパルスが周期的に発生
し、かつ、その周期が基準クロック信号ＣＬ３と同じ周
期（基準周期）に設定することを意味している。
【００２５】なお、詳細については後述するが、本実施
例にかかるデータ記憶装置では、シングルショット型フ
リップフロップ５２の立ち上がりタイミングは、入力デ
ータ（ＩＮ１，ＩＮ２）の内容に応じて決定される。そ
して、フリップフロップ５２からの出力パルスは、４つ
の異なるタイミングのうちの選択されたいずれかのタイ
ミングで周期的に立ち上がる。つまり、データ記憶部５
は、選択されたタイミングで周期的に立ち上がることに
より、２ビットの入力データ（ＩＮ１，ＩＮ２）の内容
を記憶している。
例にかかるデータ記憶装置では、シングルショット型フ
リップフロップ５２の立ち上がりタイミングは、入力デ
ータ（ＩＮ１，ＩＮ２）の内容に応じて決定される。そ
して、フリップフロップ５２からの出力パルスは、４つ
の異なるタイミングのうちの選択されたいずれかのタイ
ミングで周期的に立ち上がる。つまり、データ記憶部５
は、選択されたタイミングで周期的に立ち上がることに
より、２ビットの入力データ（ＩＮ１，ＩＮ２）の内容
を記憶している。
【００２６】時刻ｔ3で出力信号Ｃが立ち上がると、Ｄ
型フリップフロップ６１，６２は、その時点におけるＤ
入力端子の信号レベルをＱ出力端子から継続的に出力す
る。まず、Ｄ型フリップフロップ６１について説明する
と、そのクロック入力端子には、基準クロック信号ＣＬ
３が供給されており、時刻ｔ3におけるその信号レベル
はＨレベルである。従って、時刻ｔ3以降、Ｄ型フリッ
プフロップ６１のＱ出力端子から出力される第２の出力
信号ＯＵＴ２はＨレベルに保持される。また、Ｄ型フリ
ップフロップ６２のクロック入力端子には、分周クロッ
ク信号ＣＬ２が供給されており、時刻ｔ3におけるその
信号レベルはＬレベルである。従って、時刻ｔ3以降、
Ｄ型フリップフロップ６２のＱ出力端子から出力される
第１の出力信号ＯＵＴ１はＬレベルに維持される。その
結果、出力データ（ＯＵＴ１，ＯＵＴ２）は入力データ
（ＩＮ１，ＩＮ２）と同じデータ、すなわち（０，１）
となる。
型フリップフロップ６１，６２は、その時点におけるＤ
入力端子の信号レベルをＱ出力端子から継続的に出力す
る。まず、Ｄ型フリップフロップ６１について説明する
と、そのクロック入力端子には、基準クロック信号ＣＬ
３が供給されており、時刻ｔ3におけるその信号レベル
はＨレベルである。従って、時刻ｔ3以降、Ｄ型フリッ
プフロップ６１のＱ出力端子から出力される第２の出力
信号ＯＵＴ２はＨレベルに保持される。また、Ｄ型フリ
ップフロップ６２のクロック入力端子には、分周クロッ
ク信号ＣＬ２が供給されており、時刻ｔ3におけるその
信号レベルはＬレベルである。従って、時刻ｔ3以降、
Ｄ型フリップフロップ６２のＱ出力端子から出力される
第１の出力信号ＯＵＴ１はＬレベルに維持される。その
結果、出力データ（ＯＵＴ１，ＯＵＴ２）は入力データ
（ＩＮ１，ＩＮ２）と同じデータ、すなわち（０，１）
となる。
【００２７】時刻ｔ5において、書き込み制御信号ＷＲ
ＩＴＥが立ち下がると、書き込み期間が終了し、読み出
し期間が始まる。時刻ｔ5以降は、書き込み制御信号Ｗ
ＲＩＴＥがＬレベルであるから、ＮＡＮＤゲート４の出
力信号Ａは常にＨレベルに維持される。その後、時刻ｔ
6で、シングルショット型フリップフロップ５２のＱ出
力端子の信号レベル（出力信号Ｃ）が立ち下がるので、
その反転出力（／Ｑ）はＨレベルになる。そして、時刻
ｔ6直後にトリガクロック信号ＣＬ１が立ち上がる時刻
ｔ7において、ＡＮＤゲート５１の出力信号Ｂは再びト
リガを発生する。それによって、シングルショット型フ
リップフロップ５１は再びワンショットパルスを発生す
る。時刻ｔ7以降も同様で、ワンショットパルスは、上
述した基準周期で繰り返し発生される。そして、最初の
パルス発生タイミングも含めた各周期ごとの立ち上がり
タイミングは、基準周期に関して常に同じ位相となる。
このようにパルスが基準クロック信号ＣＬ３と同期して
いることから、各立ち上がりタイミングにおける分周ク
ロック信号ＣＬ２の信号レベルは、常にＬレベルにな
る。そして、各立ち上がりタイミングにおける基準クロ
ック信号ＣＬ３の信号レベルは常にＨレベルになる。従
って、Ｄ型フリップフロップ６１，６２からは、継続的
に（０，１）が出力される。
ＩＴＥが立ち下がると、書き込み期間が終了し、読み出
し期間が始まる。時刻ｔ5以降は、書き込み制御信号Ｗ
ＲＩＴＥがＬレベルであるから、ＮＡＮＤゲート４の出
力信号Ａは常にＨレベルに維持される。その後、時刻ｔ
6で、シングルショット型フリップフロップ５２のＱ出
力端子の信号レベル（出力信号Ｃ）が立ち下がるので、
その反転出力（／Ｑ）はＨレベルになる。そして、時刻
ｔ6直後にトリガクロック信号ＣＬ１が立ち上がる時刻
ｔ7において、ＡＮＤゲート５１の出力信号Ｂは再びト
リガを発生する。それによって、シングルショット型フ
リップフロップ５１は再びワンショットパルスを発生す
る。時刻ｔ7以降も同様で、ワンショットパルスは、上
述した基準周期で繰り返し発生される。そして、最初の
パルス発生タイミングも含めた各周期ごとの立ち上がり
タイミングは、基準周期に関して常に同じ位相となる。
このようにパルスが基準クロック信号ＣＬ３と同期して
いることから、各立ち上がりタイミングにおける分周ク
ロック信号ＣＬ２の信号レベルは、常にＬレベルにな
る。そして、各立ち上がりタイミングにおける基準クロ
ック信号ＣＬ３の信号レベルは常にＨレベルになる。従
って、Ｄ型フリップフロップ６１，６２からは、継続的
に（０，１）が出力される。
【００２８】このように本実施例にかかるデータ記憶装
置では、入力データ（ＩＮ１，ＩＮ２）として（０，
１）が与えられると、データ記憶部５は、入力データの
内容によって特定されたタイミングで、ワンショットパ
ルスを循環して発生する。つまり、データ記憶部５は、
ワンショットパルスの立ち上げタイミングを記憶してい
るのである。ワンショットパルスの立ち上がりタイミン
グでは、分周クロック信号ＣＬ２は常にＬレベルであ
り、基準クロック信号ＣＬ３は常にＨレベルである。従
って、Ｄ型フリップフロップ６１，６２は出力データ
（ＯＵＴ１，ＯＵＴ２）として（０，１）を継続的に出
力する。つまり、分周クロック信号ＣＬ２がＬレベル
で、かつ、基準クロック信号ＣＬ３がＨレベルであるよ
うなタイミングで、ワンショットパルスを循環的に発生
させることは、２ビットの入力データ（０，１）を記憶
することと等価である。
置では、入力データ（ＩＮ１，ＩＮ２）として（０，
１）が与えられると、データ記憶部５は、入力データの
内容によって特定されたタイミングで、ワンショットパ
ルスを循環して発生する。つまり、データ記憶部５は、
ワンショットパルスの立ち上げタイミングを記憶してい
るのである。ワンショットパルスの立ち上がりタイミン
グでは、分周クロック信号ＣＬ２は常にＬレベルであ
り、基準クロック信号ＣＬ３は常にＨレベルである。従
って、Ｄ型フリップフロップ６１，６２は出力データ
（ＯＵＴ１，ＯＵＴ２）として（０，１）を継続的に出
力する。つまり、分周クロック信号ＣＬ２がＬレベル
で、かつ、基準クロック信号ＣＬ３がＨレベルであるよ
うなタイミングで、ワンショットパルスを循環的に発生
させることは、２ビットの入力データ（０，１）を記憶
することと等価である。
【００２９】図３は、２ビットデータとワンショットパ
ルスの立ち上げタイミングとの関係を説明するための図
である。シングルショット型フリップフロップ５２によ
るワンショットパルスの発生タイミングは、２ビットデ
ータの内容に応じて４つの場合がある。まず、入力デー
タ（ＩＮ１，ＩＮ２）が（０，０）の場合、シングルシ
ョット型フリップフロップ５２の出力信号Ｃは、同図の
（ａ）で示したタイミングで立ち上がる。すなわち、基
準クロック信号ＣＬ３の周期（基準周期）を１サイクル
とすると、この立ち上がりタイミングは、そのサイクル
の開始時から数えて最初にトリガクロック信号ＣＬ１が
立ち上がる時刻に相当する。また、入力データが（１，
０）の場合の出力信号Ｃは、同図の（ｂ）で示したタイ
ミングで立ち上がる。すなわち、この立ち上がりタイミ
ングは、サイクルの開始時から数えて２回目にトリガク
ロック信号ＣＬ１が立ち上がる時刻に相当する。入力デ
ータが（０，１）の場合、の出力信号Ｃは、同図の
（ｃ）で示したタイミングで立ち上がる。すなわち、こ
の立ち上がりタイミングは、サイクルの開始時から数え
て３回目にトリガクロック信号ＣＬ１が立ち上がる時刻
に相当する。さらに、入力データが（１，１）の場合、
の出力信号Ｃは、同図の（ｄ）で示したタイミングで立
ち上がる。すなわち、この立ち上がりタイミングは、サ
イクルの開始時から数えて４回目にトリガクロック信号
ＣＬ１が立ち上がる時刻に相当する。
ルスの立ち上げタイミングとの関係を説明するための図
である。シングルショット型フリップフロップ５２によ
るワンショットパルスの発生タイミングは、２ビットデ
ータの内容に応じて４つの場合がある。まず、入力デー
タ（ＩＮ１，ＩＮ２）が（０，０）の場合、シングルシ
ョット型フリップフロップ５２の出力信号Ｃは、同図の
（ａ）で示したタイミングで立ち上がる。すなわち、基
準クロック信号ＣＬ３の周期（基準周期）を１サイクル
とすると、この立ち上がりタイミングは、そのサイクル
の開始時から数えて最初にトリガクロック信号ＣＬ１が
立ち上がる時刻に相当する。また、入力データが（１，
０）の場合の出力信号Ｃは、同図の（ｂ）で示したタイ
ミングで立ち上がる。すなわち、この立ち上がりタイミ
ングは、サイクルの開始時から数えて２回目にトリガク
ロック信号ＣＬ１が立ち上がる時刻に相当する。入力デ
ータが（０，１）の場合、の出力信号Ｃは、同図の
（ｃ）で示したタイミングで立ち上がる。すなわち、こ
の立ち上がりタイミングは、サイクルの開始時から数え
て３回目にトリガクロック信号ＣＬ１が立ち上がる時刻
に相当する。さらに、入力データが（１，１）の場合、
の出力信号Ｃは、同図の（ｄ）で示したタイミングで立
ち上がる。すなわち、この立ち上がりタイミングは、サ
イクルの開始時から数えて４回目にトリガクロック信号
ＣＬ１が立ち上がる時刻に相当する。
【００３０】ケース（ａ）でワンショットパルスが立ち
上がる場合、分周クロック信号ＣＬ２がＤ入力端子に供
給されたＤ型フリップフロップ６２は、その立ち上がり
時における分周クロック信号ＣＬ２の信号レベル、すな
わちＬレベルを第１の出力信号ＯＵＴ１として継続的に
出力する。また、基準クロック信号ＣＬ３がＤ入力端子
に供給されたＤ型フリップフロップ６１は、その立ち上
がりタイミングにおける基準クロック信号ＣＬ３の信号
レベル、すなわちＬレベルを第２の出力信号ＯＵＴ２と
して継続的に出力する。
上がる場合、分周クロック信号ＣＬ２がＤ入力端子に供
給されたＤ型フリップフロップ６２は、その立ち上がり
時における分周クロック信号ＣＬ２の信号レベル、すな
わちＬレベルを第１の出力信号ＯＵＴ１として継続的に
出力する。また、基準クロック信号ＣＬ３がＤ入力端子
に供給されたＤ型フリップフロップ６１は、その立ち上
がりタイミングにおける基準クロック信号ＣＬ３の信号
レベル、すなわちＬレベルを第２の出力信号ＯＵＴ２と
して継続的に出力する。
【００３１】ケース（ｂ）でワンショットパルスが立ち
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＨレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＬレベルを出力する。
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＨレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＬレベルを出力する。
【００３２】ケース（ｃ）でワンショットパルスが立ち
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＬレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＨレベルを出力する。
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＬレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＨレベルを出力する。
【００３３】ケース（ｄ）でワンショットパルスが立ち
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＨレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＨレベルを出力する。
上がる場合、Ｄ型フリップフロップ６２は、その立ち上
がり時における分周クロック信号ＣＬ２の信号レベル、
すなわちＨレベルを出力する。また、Ｄ型フリップフロ
ップ６１は、その立ち上がり時における基準クロック信
号ＣＬ３の信号レベル、すなわちＨレベルを出力する。
【００３４】これらの４つのケースからわかるように、
入力データの内容に応じて、出力信号Ｃの立ち上がりタ
イミングが１つに特定される。そして、Ｄ型フリップフ
ロップ６１，６２は、立ち上がりタイミングをトリガと
して、分周クロック信号ＣＬ２および基準クロック信号
ＣＬ３の信号レベルを出力する。各立ち上がりタイミン
グは同位相であり、それぞれのタイミングにおいてクロ
ック信号ＣＬ２，ＣＬ３は、入力データと同じレベルに
なっている。従って、書き込み期間終了後においても、
入力データと同じデータをＤ型フリップフロップ６１，
６２から出力することができる。
入力データの内容に応じて、出力信号Ｃの立ち上がりタ
イミングが１つに特定される。そして、Ｄ型フリップフ
ロップ６１，６２は、立ち上がりタイミングをトリガと
して、分周クロック信号ＣＬ２および基準クロック信号
ＣＬ３の信号レベルを出力する。各立ち上がりタイミン
グは同位相であり、それぞれのタイミングにおいてクロ
ック信号ＣＬ２，ＣＬ３は、入力データと同じレベルに
なっている。従って、書き込み期間終了後においても、
入力データと同じデータをＤ型フリップフロップ６１，
６２から出力することができる。
【００３５】このように本実施例にかかるデータ記憶装
置では、２つの信号レベル（ＨまたはＬ）しか出力し得
ないフリップフロップを１つ用いて、２ビットのデータ
を記憶することができる。従って、比較的小さな回路規
模で大容量のデータを記憶することが可能となるという
効果がある。
置では、２つの信号レベル（ＨまたはＬ）しか出力し得
ないフリップフロップを１つ用いて、２ビットのデータ
を記憶することができる。従って、比較的小さな回路規
模で大容量のデータを記憶することが可能となるという
効果がある。
【００３６】なお、本実施例では、データ出力部６とし
て、Ｄ型フリップフロップを用いた例について説明し
た。しかしながら、本発明はそれに限定されるものでは
なく、例えばＲＳフリップフロップ等の回路要素を用い
て構成した場合であっても、本発明の適用範囲内に含ま
れることは当然である。
て、Ｄ型フリップフロップを用いた例について説明し
た。しかしながら、本発明はそれに限定されるものでは
なく、例えばＲＳフリップフロップ等の回路要素を用い
て構成した場合であっても、本発明の適用範囲内に含ま
れることは当然である。
【００３７】また、上記の実施例は、２ビットのデータ
記憶装置を例に説明した。しかしながら、本発明はこれ
に限定されるものではなく、より多数ビットのデータを
記憶するようなデータ記憶装置に適用することが可能で
ある。すなわち、クロック信号をより多く用意して、ワ
ンショットパルスの立ち上げタイミングをより細かく設
定すれば、理論上は、１つのフリップフロップに上限な
くデータを記憶することが可能である。
記憶装置を例に説明した。しかしながら、本発明はこれ
に限定されるものではなく、より多数ビットのデータを
記憶するようなデータ記憶装置に適用することが可能で
ある。すなわち、クロック信号をより多く用意して、ワ
ンショットパルスの立ち上げタイミングをより細かく設
定すれば、理論上は、１つのフリップフロップに上限な
くデータを記憶することが可能である。
【００３８】例えば、３ビットデータを記憶する場合、
基準クロック信号に対して、分周比１／２，１／４とな
る２つの分周クロック信号を用いる。これにより、基準
クロックの周期、すなわち、基準周期において、各クロ
ック信号の信号レベルが変わらないような期間が８つ存
在することになる。そして、これらの８つの期間を３ビ
ットのデータに対応づければよい。この場合、トリガク
ロック信号は、最小周期を有するトリガクロックの１／
２周期、すなわち、基準周期の１／８周期に設定すれば
よい。
基準クロック信号に対して、分周比１／２，１／４とな
る２つの分周クロック信号を用いる。これにより、基準
クロックの周期、すなわち、基準周期において、各クロ
ック信号の信号レベルが変わらないような期間が８つ存
在することになる。そして、これらの８つの期間を３ビ
ットのデータに対応づければよい。この場合、トリガク
ロック信号は、最小周期を有するトリガクロックの１／
２周期、すなわち、基準周期の１／８周期に設定すれば
よい。
【００３９】以上の点を一般化すると以下のようにな
る。ｎビット（ｎは２以上の自然数）のデータを記憶す
る場合、１つの基準クロック信号と、異なる周期を有す
る（ｎ−１）個の分周クロック信号が必要となる。各分
周クロック信号の周期は、基準周期に対してそれぞれ１
／２i倍（i＝１，２，３，・・・，(n-1)）となる。ま
た、トリガクロック信号の周期は、基準周期に対して１
／２n倍となる。
る。ｎビット（ｎは２以上の自然数）のデータを記憶す
る場合、１つの基準クロック信号と、異なる周期を有す
る（ｎ−１）個の分周クロック信号が必要となる。各分
周クロック信号の周期は、基準周期に対してそれぞれ１
／２i倍（i＝１，２，３，・・・，(n-1)）となる。ま
た、トリガクロック信号の周期は、基準周期に対して１
／２n倍となる。
【００４０】図４は、データ記憶装置の変形例にかかる
要部回路図である。上記の実施例で用いたシングルショ
ット型フリップフロップは、それ自身で周期的なパルス
（循環パルス）を生じることはできない。そこで、トリ
ガクロック信号ＣＬ１をトリガとして、ワンショットパ
ルスを継続的に生じさせるようにしている。これに対し
て、本変形例にかかるデータ記憶装置は、シングルショ
ット型フリップフロップ５２の代わりに、所定幅のパル
スを周期的に発生する発振回路７を用いたものである。
なお、図１において示した回路要素と同一なものについ
ては、同一符号を付して説明を省略する。
要部回路図である。上記の実施例で用いたシングルショ
ット型フリップフロップは、それ自身で周期的なパルス
（循環パルス）を生じることはできない。そこで、トリ
ガクロック信号ＣＬ１をトリガとして、ワンショットパ
ルスを継続的に生じさせるようにしている。これに対し
て、本変形例にかかるデータ記憶装置は、シングルショ
ット型フリップフロップ５２の代わりに、所定幅のパル
スを周期的に発生する発振回路７を用いたものである。
なお、図１において示した回路要素と同一なものについ
ては、同一符号を付して説明を省略する。
【００４１】発振回路７が発生するパルスは、基準クロ
ック信号ＣＬ３の周期と同一周期になるように設定され
ており、書き込み制御部であるＮＡＮＤゲート４の立ち
上がりから一定時間遅延したタイミングでパルスの発生
を開始する。なお、発生パルスの周期は基準クロック信
号ＣＬ３の周期と常に一致させておく必要がある。これ
らの周期に多少なりとも誤差があると、その誤差が累積
されて誤った出力データが出力されてしまうからであ
る。そこで、この対策として、一定時間ごとに両者の同
期タイミングを設定し直す補正回路を設けておくことが
有効である。
ック信号ＣＬ３の周期と同一周期になるように設定され
ており、書き込み制御部であるＮＡＮＤゲート４の立ち
上がりから一定時間遅延したタイミングでパルスの発生
を開始する。なお、発生パルスの周期は基準クロック信
号ＣＬ３の周期と常に一致させておく必要がある。これ
らの周期に多少なりとも誤差があると、その誤差が累積
されて誤った出力データが出力されてしまうからであ
る。そこで、この対策として、一定時間ごとに両者の同
期タイミングを設定し直す補正回路を設けておくことが
有効である。
【００４２】上記の変形例にかかるデータ記憶装置で
は、発振回路７自体でパルスを周期的に発生することが
できるため、上述したようなトリガクロック信号ＣＬ１
を設ける必要がない。従って、クロック発生回路等を単
純化することができるという効果がある。
は、発振回路７自体でパルスを周期的に発生することが
できるため、上述したようなトリガクロック信号ＣＬ１
を設ける必要がない。従って、クロック発生回路等を単
純化することができるという効果がある。
【００４３】
【発明の効果】このように本発明によれば、１つの記憶
回路で多数ビットのデータを記憶することができる。
回路で多数ビットのデータを記憶することができる。
【図１】本実施例にかかるデータ記憶装置の回路図
【図２】図１の回路のタイミングチャート
【図３】２ビットデータとワンショットパルスの立ち上
げタイミングとの関係を説明するための図
げタイミングとの関係を説明するための図
【図４】データ記憶装置の変形例にかかる要部回路図
１ クロックデコーダ、 ２ データデコーダ、 ３ 一致回路（ＮＡＮＤゲート）、 ４ 書き込み制御部（ＮＡＮＤゲート）、 ５ データ記憶部、 ６ データ出力部、 ７ 発振回路、 ８ クロック発生回路、 １１，１２，１３，１４，２１，２２，２３，２４，５
１ ＡＮＤゲート、 １５，１６ クロック線、 ２５，２６ データ線、 ３１，３２，３３，３４ ＮＡＮＤゲート、 ５２ シングルショット型フリップフロップ、 ６１，６２ Ｄ型フリップフロップ
１ ＡＮＤゲート、 １５，１６ クロック線、 ２５，２６ データ線、 ３１，３２，３３，３４ ＮＡＮＤゲート、 ５２ シングルショット型フリップフロップ、 ６１，６２ Ｄ型フリップフロップ
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【手続補正書】
【提出日】平成１２年６月７日（２０００．６．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
Claims (5)
- 【請求項１】複数ビットのデータを記憶するデータ記憶
装置において、 所定の基準周期を有する基準クロック信号と、前記基準
周期の（１／２）n倍（ｎは自然数）の周期を有する少
なくとも１つの分周クロック信号とを生成するクロック
発生手段と、 一の前記基準周期において前記分周クロック信号の信号
レベルが一定となる複数の期間のうち、入力されたデー
タの内容に基づいて、当該期間のいずれかを選択するデ
コード手段と、 前記デコード手段により選択された一の期間内における
所定のタイミングをトリガタイミングとして、前記基準
周期と同じ周期を有する周期的なパルスを発生させ始め
る記憶手段と、 前記パルスの周期に関して前記トリガタイミングと同じ
位相タイミングにおける前記基準クロック信号の信号レ
ベルと、当該位相タイミングにおける前記分周クロック
信号の信号レベルとに基づいて、出力データを特定する
出力手段とを有することを特徴とするデータ記憶装置。 - 【請求項２】ｎビット（ｎ≧２）のデータを記憶するデ
ータ記憶装置において、 前記クロック発生手段は、異なる周期を有する（ｎ−
１）個の前記分周クロック信号を生成することを特徴と
する請求項１に記載されたデータ記憶装置。 - 【請求項３】前記クロック発生手段は、最小の周期を有
する前記分周クロック信号を分周したクロック信号であ
るトリガクロック信号をさらに生成し、 前記記憶手段は、前記デコード手段により選択された一
期間のうち、前記トリガクロック信号の信号レベルが変
化したタイミングで、前記パルスを発生するシングルシ
ョット型フリップフロップであることを特徴とする請求
項１に記載されたデータ記憶装置。 - 【請求項４】前記記憶手段は、前記デコード手段により
選択された一の期間内における所定のタイミングで、前
記基準周期と同じ周期を有するパルスを周期的に発生す
る発振回路であることを特徴とする請求項１に記載され
たデータ記憶装置。 - 【請求項５】前記出力手段は、複数のＤ型フリップフロ
ップであり、 前記Ｄ型フリップフロップのクロック入力端子には、前
記記憶手段において発生された周期的なパルスが共通し
て供給されており、 一方のＤ型フリップフロップのＤ入力端子には、前記基
準クロック信号が供給されており、かつ、 他方のＤ型フリップフロップのＤ入力端子には、前記分
周クロック信号が供給されていることを特徴とする請求
項１から５のいずれかに記載されたデータ記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182848A JP2001014841A (ja) | 1999-06-29 | 1999-06-29 | データ記憶装置 |
| US09/577,581 US6215728B1 (en) | 1999-06-29 | 2000-05-25 | Data storage device capable of storing plural bits of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182848A JP2001014841A (ja) | 1999-06-29 | 1999-06-29 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014841A true JP2001014841A (ja) | 2001-01-19 |
Family
ID=16125528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182848A Pending JP2001014841A (ja) | 1999-06-29 | 1999-06-29 | データ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6215728B1 (ja) |
| JP (1) | JP2001014841A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9062575B2 (en) * | 1997-10-30 | 2015-06-23 | RPM Industries, LLC | Methods and systems for performing, monitoring and analyzing multiple machine fluid processes |
| US6988506B1 (en) | 1997-10-30 | 2006-01-24 | Rpm Industries, Inc. | Fluid transfer system |
| US6708710B1 (en) * | 1997-10-30 | 2004-03-23 | Rpm Industries, Inc. | Vehicle fluid change apparatus and method |
| US7150286B2 (en) * | 1997-10-30 | 2006-12-19 | Rpm Industries, Inc. | Methods and systems for performing, monitoring and analyzing multiple machine fluid processes |
| US6678188B2 (en) * | 1999-09-24 | 2004-01-13 | Texas Instruments Incorporated | Quad state memory design methods, circuits, and systems |
| US6853954B2 (en) * | 2002-09-24 | 2005-02-08 | John K. Apostolides | Methods and systems for collecting and processing data in association with machine operation and maintenance |
| US9426506B2 (en) * | 2012-08-22 | 2016-08-23 | University-Industry Cooperation Group Of Kyung Hee University | Apparatuses for providing and receiving augmented broadcasting service in hybrid broadcasting environment |
| US10453544B2 (en) | 2014-12-10 | 2019-10-22 | Nxp Usa, Inc. | Memory array with read only cells having multiple states and method of programming thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333265B2 (ja) * | 1993-04-28 | 2002-10-15 | セイコーインスツルメンツ株式会社 | 半導体集積回路 |
| FR2739967B1 (fr) * | 1995-10-16 | 1997-11-14 | Sgs Thomson Microelectronics | Procede d'initialisaiton d'un registre a decalage et registre associe |
-
1999
- 1999-06-29 JP JP11182848A patent/JP2001014841A/ja active Pending
-
2000
- 2000-05-25 US US09/577,581 patent/US6215728B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6215728B1 (en) | 2001-04-10 |
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