CN104868910A

CN104868910A - 一种采用反相器交错堆叠结构的延时电路

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Publication number: CN104868910A
Application number: CN201510334396.8A
Authority: CN
Inventors: 黄强
Original assignee: BEIJING TEEAPOGEE MICROELECTRONIC Co Ltd
Current assignee: BEIJING TEEAPOGEE MICROELECTRONIC Co Ltd
Priority date: 2015-06-17
Filing date: 2015-06-17
Publication date: 2015-08-26

Abstract

本发明涉及半导体集成电路，尤其涉及一种采用反相器交错堆叠结构的延时电路；解决的技术问题为：提供一种不存在短路电路、功耗较低的延时电路；采用的技术方案为：一种采用反相器交错堆叠结构的延时电路，包括第一P型晶体管M1、第二P型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五P型晶体管M5、第六P型晶体管M6、第七N型晶体管M7和第八N型晶体管M8；本发明适用于集成电路设计领域。

Description

一种采用反相器交错堆叠结构的延时电路

技术领域

本发明涉及半导体集成电路，尤其涉及一种采用反相器交错堆叠结构的延时电路。

背景技术

对于全数字式锁相环（ADPLL）的重要组成部分——数字压控振荡器（DCO）来说，一般采用环路振荡器来实现时钟输出，而为了实现中低频的时钟输出，必须使用延时时间较大的延时电路单元，而目前具有较大延时时间的延时单元都会存在相位噪声较差的缺陷，此外，有一些延时电路通常由多级串联在一起的延时单元构成，这种方式虽然可以在一定程度上增大延时时间，但是会消耗更多的功耗。

在2012年IEEE Transactions文章“A Low-Power DCO Using Interlaced Hysteresis Delay Cells”介绍了一种延时单元IHDC（如图1所示，图中的节点a1和a2相连、b1和b2相连、c1、c2和c3相连、d1和d2相连、e1和e2相连），可以在延时时间、功耗和相位噪声之间找到较好的平衡，相较于以前的设计，这种结构在提供较大延时时间、较小功耗的同时，可以保持较低的相位噪声，但是根据该延时单元IHDC的瞬态仿真图（如图2所示，将延时单元IHDC连接成输出100MHz的环路进行仿真，测量节点a2、c3、e2三点的瞬态仿真结果），在89ns附近，e2点的电压为低电平，P型晶体管M5导通，c3点为高电平，N型晶体管M12导通，a2点也为高电平，N型晶体管M8导通，这样，在电源和地之间存在一个M5、M12、M8的通路，该通路会在约0.5ns内流过一定的电流（即该通路会消耗一定的电流），但是该电流并没有对相关节点的电容进行充放电，即该通路的功耗是白白浪费掉的、没有给电路的延时功能带来任何贡献，因而现有的延时单元IHDC存在短路电流通路，进而产生不合理的功耗；除此之外，由于延时单元IHDC在电平翻转时其上升沿斜率较小，因此使得其相位噪声较大。

发明内容

本发明克服现有技术存在的不足，所要解决的技术问题为：提供一种不存在短路电路、功耗较低的延时电路。

为了解决上述技术问题，本发明采用的技术方案为：一种采用反相器交错堆叠结构的延时电路，包括第一P型晶体管M1、第二P型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五P型晶体管M5、第六P型晶体管M6、第七N型晶体管M7和第八N型晶体管M8；所述第一P型晶体管M1的栅极并接第四N型晶体管M4的栅极后与信号输入端IN相连，所述第二P型晶体管M2的栅极并接第三N型晶体管M3的栅极、第五P型晶体管M5的漏极、第六P型晶体管M6的源极和第七N型晶体管M7的漏极后与第八N型晶体管M8的源极相连，所述第一P型晶体管M1的漏极并接第二P型晶体管M2的源极、第三N型晶体管M3的漏极、第四N型晶体管M4的源极和第五P型晶体管M5的栅极后与第八N型晶体管M8的栅极相连，所述第二P型晶体管M2的漏极并接第三N型晶体管M3的源极和第六P型晶体管M6的栅极后与第七N型晶体管M7的栅极相连，所述第六P型晶体管M6的漏极并接第七N型晶体管M7的源极后与信号输出端OUT相连，所述第一P型晶体管M1的源极和第五P型晶体管M5的源极均与电源电压VCC相连，所述第四N型晶体管M4的漏极和第八N型晶体管M8的漏极均接地。

本发明与现有技术相比具有以下有益效果：

本发明中，节点A1和A2相连、B1和B2相连、C1和C2相连，假设信号输入端IN初始为高电平，当信号输入端IN变为低电平后，第一P型晶体管M1导通，节点A1被充电至高电平，节点A1拉高导致第八N型晶体管M8导通，节点B1放电至低电平，第二P型晶体管M2导通，节点C1被充电至高电平，节点C1拉高导致第七N型晶体管M7导通，从而使信号输出端OUT放电至低电平，即信号输入端IN的下降沿变化一次通过第一P型晶体管M1、第八N型晶体管M8、第二P型晶体管M2和第七N型晶体管M7传至信号输出端OUT；类似的，信号输入端IN的上升沿变化一次通过第四N型晶体管M4、第五P型晶体管M5、第三N型晶体管M3和第六P型晶体管M6传至信号输出端OUT；一般地，基于反相器的延时单元，由于信号经过长时间的传递，导致短路电流成为此种结构延时单元的主要功耗，但是从本发明中延时电路的结构可以看出，本延时电路的延迟路径交错在两列级联的晶体管间，P型晶体管和N型晶体管是在不同路径上一个接一个地导通与关闭，所以不存在短路电流，不会产生不合理的功耗，即降低了整个延时电路的功耗。

附图说明

下面结合附图对本发明做进一步详细的说明。

图1为现有的一种采用反相器交错堆叠结构的延时电路IHDC的结构示意图。

图2为现有的一种延时单元IHDC的瞬态仿真图。

图3为本发明中延时电路的实施例一的结构示意图。

图4为图3中的延时电路的工作时序图。

图5为图3中的延时电路的瞬态仿真图。

图6为环形振荡器的冲击灵敏度函数（ISF）近似解析表达式的推导图。

图7（a）为现有的延时单元IHDC的震荡环路输出图，（b）为实施例一中延时电路的震荡环路输出图。

图8为本发明中延时电路的实施例二的结构示意图。

图9为本发明中延时电路的实施例三的结构示意图。

具体实施方式

实施例一

如图3所示，其中标注的节点A1、A2、B1、B2、C1、C2表示相连接的关系，即A1与A2、B1与B2、C1与C2是相互连接的，一种采用反相器交错堆叠结构的延时电路，包括第一P型晶体管M1、第二P型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五P型晶体管M5、第六P型晶体管M6、第七N型晶体管M7和第八N型晶体管M8；所述第一P型晶体管M1的栅极并接第四N型晶体管M4的栅极后与信号输入端IN相连，所述第二P型晶体管M2的栅极并接第三N型晶体管M3的栅极、第五P型晶体管M5的漏极、第六P型晶体管M6的源极和第七N型晶体管M7的漏极后与第八N型晶体管M8的源极相连，所述第一P型晶体管M1的漏极并接第二P型晶体管M2的源极、第三N型晶体管M3的漏极、第四N型晶体管M4的源极和第五P型晶体管M5的栅极后与第八N型晶体管M8的栅极相连，所述第二P型晶体管M2的漏极并接第三N型晶体管M3的源极和第六P型晶体管M6的栅极后与第七N型晶体管M7的栅极相连，所述第六P型晶体管M6的漏极并接第七N型晶体管M7的源极后与信号输出端OUT相连，所述第一P型晶体管M1的源极和第五P型晶体管M5的源极均与电源电压VCC相连，所述第四N型晶体管M4的漏极和第八N型晶体管M8的漏极均接地。

如图4所示，假定信号输入端IN初始为高电平，随后变为低电平，由于信号输入端IN变为低电平，第一P型晶体管M1导通，节点A1（A2）被充电至高电平，而节点A1（A2）的拉高将导致第八N型晶体管M8导通，此时节点B1（B2）放电至低电平，然后，第二P型晶体管M2导通，节点C1（C2）被充电至高电平，而节点C1（C2）的拉高将导致第七N型晶体管M7导通，从而使信号输出端OUT被放电至低电平，也就是说，信号输入端IN的下降沿变化一次通过第一P型晶体管M1、第八N型晶体管M8、第二P型晶体管M2和第七N型晶体管M7传至信号输出端OUT，类似地，信号输入端IN的上升沿变化一次通过第四N型晶体管M4、第五P型晶体管M5、第三N型晶体管M3和第六P型晶体管M6传至信号输出端OUT，可以看出，延迟路径交错在两列级联的晶体管间，第一P型晶体管M1的漏极与第四N型晶体管M4的源极通过节点A1相连，避免了第一P型晶体管M1的漏极与第四N型晶体管M4的源极处于弱点呀状态，而第五P型晶体管M5与第八N型晶体管M8通过节点B2相连，也可以充放电至稳定状态，所以，本实施例中的延时电路的所有节点的摆幅均为电源电压。

如图5所示，将本实施例中的延时电路连接成输出100MHz的环路进行仿真，测量节点A1、B1、C1三点的瞬态仿真结果，可以看出，任何一个电源到地的通路，都同时存在两个接同一电压的P型晶体管和N型晶体管，而永远不会出现P型晶体管和N型晶体管同时导通的时刻，即本延时电路中没有电源到地的直接通路，保证了整个电路中的所有电流都消耗在了用于节点电容的充放电上，因此本延时电路具有较高的电流利用率，对电流没有造成浪费，降低了延时电路的功耗。

而在相位噪声方面，针对于环形振荡器，假设其实线性系统，那么相采用叠加积分的原理可以得出总体的相位变化，表达式为：

（1）

其中，qmax为电容中最大的电荷变化，Г为冲击灵敏度函数（ISF），i（τ）

为总的噪声电流注入；而对于，可以用如图6所示的三角形来近似，得出Г的均方根的表达式为：

（2）

其中，A是f´rise和f´fall的比率，f´rise和f´fall分别是上升边和下降边的最大斜率；

综上，相位变化主要取决于节点的总的噪声电流i（τ）、冲击灵敏度函数（ISF）和环形振荡器的级数N这三个方面，减小相位噪声就要从这三方面入手：

首先，对于总的噪声电流i（τ）来说，节点电流总噪声主要由晶体管的噪声构成，那么在同样晶体管尺寸的情况下，噪声近似等于晶体管的数量，因此本实施例中的延时电路的噪声电流约为现有的延时电路IHDC的噪声电流的57%；

其次，对于冲击灵敏度函数（ISF）来说，参照表达式（2），由于本实施例中延时电路的节点中上升沿的f´rise、f´fall比现有的延时电路IHDC的分别快约一倍、20%（如图7所示），那么在表达式（2）中，由于A的三次方是个很小的数值，故可忽略，因此Г2rms近似与（1/f´rise）3成正比例，通过简单计算可知本实施例中延时电路的Г2rms是现有的延时电路IHDC的1/8，所以本实施例中的延时电路的冲击灵敏度函数（ISF）是现有的延时电路IHDC的（1/8）1/2；

最后，对于环形振荡器的级数N来说，由于本实施例中延时电路的延时比现有的延时电路IHDC的小，所以环路振荡器的级数N要比现有的延时电路IHDC的大一倍；

综上所述，从表达式（1）可知，本实施例中延时电路的相位变化约为现有的延时电路IHDC的1/5，而从仿真结果来看，相位噪声减小了10db，符合理论估算。

实施例二

由于实施例一中的延时电路结构中的电源与地之间只有两条电源路径，同一路径上的晶体管可以共享漏电电荷，所以在一条路径上级联的晶体管越多，节省的漏电电荷也就越多，而实施例一中的延时电路结构的交错性结构具有良好的对称性，因此很容易得到级联晶体管数目更多的结构，本实施例相较于实施例一的区别在于增加了级联的晶体管数目、得到了更长的延时时间，本实施例的延时电路结构如图8所示，图中，标注的节点A3、A4、B3、B4、C3、C4、D3、D4表示相连接的关系，即A3与A4、B3与B4、C3与C4、D3与D4是相互连接的。

实施例三

本实施例相较于实施例二的区别在于增加了级联的晶体管数目、得到了更长的延时时间，本实施例的延时电路结构如图9所示，图中，标注的节点A5、A6、B5、B6、C5、C6、D5、D6、E5、E6、F5、F6表示相连接的关系，即A5与A6、B5与B6、C5与C6、D5与D6、E5与E6、F5与F6是相互连接的。

本发明解决了延时单元在延时、功耗、面积和相位噪声等方面的问题，保证了延时电路具有较大的延时时间、较小的功耗和较小的面积的同时，还具有较低的相位噪声，具有突出的实质性特点和显著的进步，上面结合附图对本发明的实施例作了详细说明，但是本发明并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims

1.一种采用反相器交错堆叠结构的延时电路，其特征在于：包括第一P型晶体管M1、第二P型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五P型晶体管M5、第六P型晶体管M6、第七N型晶体管M7和第八N型晶体管M8；

所述第一P型晶体管M1的栅极并接第四N型晶体管M4的栅极后与信号输入端IN相连，所述第二P型晶体管M2的栅极并接第三N型晶体管M3的栅极、第五P型晶体管M5的漏极、第六P型晶体管M6的源极和第七N型晶体管M7的漏极后与第八N型晶体管M8的源极相连，所述第一P型晶体管M1的漏极并接第二P型晶体管M2的源极、第三N型晶体管M3的漏极、第四N型晶体管M4的源极和第五P型晶体管M5的栅极后与第八N型晶体管M8的栅极相连，所述第二P型晶体管M2的漏极并接第三N型晶体管M3的源极和第六P型晶体管M6的栅极后与第七N型晶体管M7的栅极相连，所述第六P型晶体管M6的漏极并接第七N型晶体管M7的源极后与信号输出端OUT相连，所述第一P型晶体管M1的源极和第五P型晶体管M5的源极均与电源电压VCC相连，所述第四N型晶体管M4的漏极和第八N型晶体管M8的漏极均接地。