CN105720948B - 一种基于FinFET器件的时钟控制触发器 - Google Patents

Abstract

本发明公开了一种基于FinFET器件的时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器，第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

Description

一种基于FinFET器件的时钟控制触发器

技术领域

本发明涉及一种时钟控制触发器，尤其是涉及一种基于FinFET器件的时钟控制触发器。

背景技术

触发器属于数字电路较为基础的电路之一，在数字电路中扮演着重要的角色。时序逻辑电路由存储电路和组合逻辑构成，存储部件用于保持时序逻辑电路的逻辑状态，触发器作为一种存储电路，在数字电路系统中起着重要作用。随着VISL技术的不断进步，数字系统的运行速度和功耗要求不断提高，对触发器性能的要求也更加苛刻，要求触发器应该具有低功耗和短延时。触发器的速度、功耗以及面积等的性能将直接影响到整个集成电路的整体性能。

延时、功耗和功耗延时积是体现触发器性能的主要三个因素，优化这三个因素可以优化触发器的性能从而提高整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时积基本不变的情况下，面积也是制约电路一个重要因素。

FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的时钟控制触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器；所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管；所述的第一反相器和所述的第二反相器的电路结构相同，所述的第三反相器和所述的第五反相器的电路结构相同，所述的第四反相器和所述的第六反相器的电路结构相同；所述的第一反相器的输入端为所述的时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅和所述的第四FinFET管的背栅连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第二FinFET管的源极接地，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的时钟控制触发器的正相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的时钟控制触发器的反相信号输出端；所述的第一FinFET管和所述的第三FinFET管的鳍的数量为4，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为2。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管均为高阈值FinFET管。该电路中高阈值N型FinFET管具有“与功能”，相当于两个同栅N型FinFET管串联，高阈值P型FinFET管具有“或功能”，相当于两个同栅P型FinFET管串联，减少了FinFET管的个数，在保证电路性能的基础上，由于减少了晶体管的串联情况，电路延时得到了进一步优化。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值电压为0.6V。该电路的阈值电压较高，漏功耗得到了极大地优化，电路工作速度稍微变慢，但是对电路性能影响并不明显。

所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第六FinFET管的源极接地，所述的第五FinFET管的鳍的数量为2，所述的第六FinFET管的鳍的数量为1；所述的第三反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源极、所述的第七FinFET管的背栅和所述的第八FinFET管的背栅均接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的鳍的数量为1，所述的第八FinFET管的鳍的数量为1；所述的第四反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管；所述的第九FinFET管的源极、所述的第九FinFET管的背栅和所述的第十FinFET管的背栅均接入电源，所述的第九FinFET管的前栅和所述的第十FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第十FinFET管的源极接地，所述的第九FinFET管的鳍的数量为4，所述的第十FinFET管的鳍的数量为2。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET管。该电路低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值能够降低漏功耗，低阈值反相器，电路工作速度快，能够提供延时较小的时钟信号，功耗稍大，高阈值反相器，相对低阈值反相器，主要作用是在保证电路性能的基础上，降低的该反相器的漏功耗。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1V。该电路中低阈值反相器阈值电压0.1V，用来保证时钟信号较好，高阈值反相器为来降低电路功耗。

与现有技术相比，本发明的优点在于通过第一反相器和第二反相器构成时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成主锁存器，第五反相器、第六反相器、第三FinFET管和第四FinFET管构成从锁存器；主锁存器的工作状态由时钟控制触发器的时钟信号输入端输入的时钟信号控制，当该时钟信号为低电平(即0)时，第一FinFET管和第二FinFET管工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三FinFET管和第四FinFET管断开，处于高阻抗状态，第三FinFET管和第四FinFET管的断开切断了输出与输入的联系，从锁存器的工作状态也由时钟控制触发器的时钟信号输入端输入的时钟信号控制，当该时钟信号为高电平(即1)时，第一FinFET管和第二FinFET管断开，主锁存器处于高阻抗状态，此时从锁存器中的第三FinFET管和第四FinFET管工作，从锁存器整体相当于一个反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数据的输出，由此本发明的时钟控制触发器具有正确的工作逻辑，并且其电路结构简单，采用数量较少的晶体管来实现触发器功能，并且主锁存器和从锁存器交替工作，由此在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为采用CMOS工艺的传统时钟控制触发器的电路图；

图2为本发明的基于FinFET器件的时钟控制触发器的电路图；

图3(a)为本发明的基于FinFET器件的时钟控制触发器中第一反相器的电路图；

图3(b)为本发明的基于FinFET器件的时钟控制触发器中第一反相器的符号图；

图3(c)为本发明的基于FinFET器件的时钟控制触发器中第三反相器的电路图；

图3(d)为本发明的基于FinFET器件的时钟控制触发器中第三反相器的符号图；

图3(e)为本发明的基于FinFET器件的时钟控制触发器中第四反相器的电路图；

图3(f)为本发明的基于FinFET器件的时钟控制触发器中第四反相器的符号图；

图4为标准电压(1v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图；

图5为超阈值电压(0.8v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图。

具体实施方式

以下结合附图实施例对本实用新型作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

实施例二：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3和第四FinFET管M4均为高阈值FinFET管。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

实施例三：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3和第四FinFET管M4的阈值电压为0.6V。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

实施例四：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

如图3(a)和图3(f)所示，本实施例中，第一反相器包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为反相器的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为反相器的输出端，第六FinFET管M6的源极接地，第五FinFET管M5的鳍的数量为2，第六FinFET管M6的鳍的数量为1；第三反相器包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极、第七FinFET管M7的背栅和第八FinFET管M8的背栅均接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为反相器的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为反相器的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的鳍的数量为1，第八FinFET管M8的鳍的数量为1；第四反相器包括第九FinFET管M9和第十FinFET管M10，第九FinFET管M9为P型FinFET管，第十FinFET管M10为N型FinFET管；第九FinFET管M9的源极、第九FinFET管M9的背栅和第十FinFET管M10的背栅均接入电源，第九FinFET管M9的前栅和第十FinFET管M10的前栅连接且其连接端为反相器的输入端，第九FinFET管M9的漏极和第十FinFET管M10的漏极连接且其连接端为反相器的输出端，第十FinFET管M10的源极接地，第九FinFET管M9的鳍的数量为4，第十FinFET管M10的鳍的数量为2。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

实施例五：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

如图3(a)和图3(f)所示，本实施例中，第一反相器包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为反相器的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为反相器的输出端，第六FinFET管M6的源极接地，第五FinFET管M5的鳍的数量为2，第六FinFET管M6的鳍的数量为1；第三反相器包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极、第七FinFET管M7的背栅和第八FinFET管M8的背栅均接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为反相器的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为反相器的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的鳍的数量为1，第八FinFET管M8的鳍的数量为1；第四反相器包括第九FinFET管M9和第十FinFET管M10，第九FinFET管M9为P型FinFET管，第十FinFET管M10为N型FinFET管；第九FinFET管M9的源极、第九FinFET管M9的背栅和第十FinFET管M10的背栅均接入电源，第九FinFET管M9的前栅和第十FinFET管M10的前栅连接且其连接端为反相器的输入端，第九FinFET管M9的漏极和第十FinFET管M10的漏极连接且其连接端为反相器的输出端，第十FinFET管M10的源极接地，第九FinFET管M9的鳍的数量为4，第十FinFET管M10的鳍的数量为2。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10为高阈值FinFET管，第五FinFET管M5和第六FinFET管M6为低阈值FinFET管。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

实施例六：如图2所示，一种基于FinFET器件的时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6；第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管；第一反相器F1和第二反相器F2的电路结构相同，第三反相器F3和第五反相器F5的电路结构相同，第四反相器F4和第六反相器F6的电路结构相同；第一反相器F1的输入端为时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅连接，第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第二FinFET管M2的源极接地，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为时钟控制触发器的信号输入端，时钟控制触发器的信号输入端输入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三反相器F3的输入端和第四反相器F4的输出端连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为时钟控制触发器的正相信号输出端，时钟控制触发器的正相信号输出端输出信号D，第四FinFET管M4的源极接地，第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为时钟控制触发器的反相信号输出端，第一FinFET管M1和第三FinFET管M3的鳍的数量为4，第二FinFET管M2和第四FinFET管M4的鳍的数量为2。

如图3(a)和图3(f)所示，本实施例中，第一反相器包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为反相器的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为反相器的输出端，第六FinFET管M6的源极接地，第五FinFET管M5的鳍的数量为2，第六FinFET管M6的鳍的数量为1；第三反相器包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极、第七FinFET管M7的背栅和第八FinFET管M8的背栅均接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为反相器的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为反相器的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的鳍的数量为1，第八FinFET管M8的鳍的数量为1；第四反相器包括第九FinFET管M9和第十FinFET管M10，第九FinFET管M9为P型FinFET管，第十FinFET管M10为N型FinFET管；第九FinFET管M9的源极、第九FinFET管M9的背栅和第十FinFET管M10的背栅均接入电源，第九FinFET管M9的前栅和第十FinFET管M10的前栅连接且其连接端为反相器的输入端，第九FinFET管M9的漏极和第十FinFET管M10的漏极连接且其连接端为反相器的输出端，第十FinFET管M10的源极接地，第九FinFET管M9的鳍的数量为4，第十FinFET管M10的鳍的数量为2。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3/第四FinFET管M4、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10的阈值电压均为0.6V，第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1V。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅和第四FinFET管M4的背栅的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅和第三FinFET管M3的背栅的连接端的信号记为CLKb。

本发明的基于FinFET器件的时钟控制触发器的工作原理为：第一反相器F1和第二反相器F2构成时钟控制部分，第三反相器F3、第四反相器F4、第一FinFET管M1和第二FinFET管M2构成主锁存器，第五反相器F5、第六反相器F6、第三FinFET管M3和第四FinFET管M4构成从锁存器；主锁存器的工作状态由CLK1控制，当CLK1＝0时，第一FinFET管M1和第二FinFET管M2工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三FinFET管M3和第四FinFET管M4断开，处于高阻抗状态，第三FinFET管M3和第四FinFET管M4的断开切断了输出与输入的联系。从锁存器的工作状态也由CLK1控制，当CLK1＝1时，第一FinFET管M1和第二FinFET管M2断开，主锁存器处于高阻抗状态，此时从锁存器中的第三FinFET管M3和第四FinFET管M4工作，从锁存器整体相当于一个反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数据的输出。本发明的基于FinFET器件的时钟控制触发器对时钟重叠是不敏感的，在工作状态时，其工作电流I_VDD主要由主锁存器中的电流和从锁存器中的电流组成；当CLK1＝1时，主锁存器不工作，从锁存器将数据输出，此时整个电路的工作电流即为从锁存器的电流，当CLK1＝0时，主锁存器工作，从锁存器不工作，此时整个电路的工作电流即为主锁存器的电流。

为了验证本发明的基于FinFET器件的时钟控制触发器的优益性，在BSIMIMG标准工艺下，电路的输入频率为100MHz、400MHz、800MHz和1GHz的条件下,使用电路仿真工具HSPICE对本发明的基于FinFET器件的时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的采用CMOS工艺的传统时钟控制触发器三种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图如图4所示；超阈值电压(0.8v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图如图5所示。分析图4和图5可知，本发明的时钟控制触发器具有正确的工作逻辑。

表1为在BSIMIMG标准工艺下，输入频率为100MHz时，本发明的基于FinFET器件的时钟控制触发器、BSIMIMG工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统的时钟控制触发器三种电路的性能比较表。

表1

从表1中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27％和降低了47％，平均总功耗分别降低了28％和降低了24.5％，功耗延时积分别降低了48％和降低了60％。

表2为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的时钟控制触发器、BSIMIMG工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统的时钟控制触发器三种电路的性能比较表。

表2

从表2中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27％和降低了47％，平均总功耗分别降低了27％和降低了23％，功耗延时积分别降低了47％和降低了59％。

表3为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的时钟控制触发器、BSIMIMG工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统的时钟控制触发器三种电路的性能比较表。

表3

从表3中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27％和降低了47％，平均总功耗分别降低了26％和降低了22.5％，功耗延时积分别降低了46％和降低了59％。

表4为在BSIMIMG标准工艺下，输入频率为1G时，本发明的基于FinFET器件的时钟控制触发器、BSIMIMG工艺库中的基于FinFET器件的C-FinFET触发器和图1所示的传统的时钟控制触发器三种电路的性能比较表。

表4

从表4中可以得出：本发明的基于FinFET器件的时钟控制触发器与基于FinFET器件C-FinFET触发器和传统时钟控制触发器相比，晶体管数量减少4个，延时分别降低了27％和降低了47％，平均总功耗分别降低了26％和降低了22％，功耗延时积分别降低了46％和降低了59％。

综上所述，在不影响电路性能的前提下，本发明的基于FinFET器件的时钟控制触发器与基于FinFET器件的C-FinFET触发器和传统时钟控制触发器相比，晶体管的数量减少了，延时、功耗和功耗延时积也到了较大的优化。

Claims (5)

1.一种基于FinFET器件的时钟控制触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器；所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管；所述的第一反相器和所述的第二反相器的电路结构相同，所述的第三反相器和所述的第五反相器的电路结构相同，所述的第四反相器和所述的第六反相器的电路结构相同；

所述的第一反相器的输入端为所述的时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅和所述的第四FinFET管的背栅连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第二FinFET管的源极接地，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的时钟控制触发器的正相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的时钟控制触发器的反相信号输出端；

所述的第一FinFET管和所述的第三FinFET管的鳍的数量为4，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为2；

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管均为高阈值FinFET管。

2.根据权利要求1所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值电压为0.6V。

3.根据权利要求1所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第六FinFET管的源极接地，所述的第五FinFET管的鳍的数量为2，所述的第六FinFET管的鳍的数量为1；

所述的第三反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源极、所述的第七FinFET管的背栅和所述的第八FinFET管的背栅均接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的鳍的数量为1，所述的第八FinFET管的鳍的数量为1；

所述的第四反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管；所述的第九FinFET管的源极、所述的第九FinFET管的背栅和所述的第十FinFET管的背栅均接入电源，所述的第九FinFET管的前栅和所述的第十FinFET管的前栅连接且其连接端为所述的反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的反相器的输出端，所述的第十FinFET管的源极接地，所述的第九FinFET管的鳍的数量为4，所述的第十FinFET管的鳍的数量为2。

4.根据权利要求3所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET管。

5.根据权利要求4所述的一种基于FinFET器件的时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1V。