CN115389857B - 基于对称电路的信号线缆延时检测系统 - Google Patents

Abstract

本发明涉及一种基于对称电路的信号线缆延时检测系统，包括连接器、延时检测电路，D_m为连接器C_m对应的延时检测电路P_i2和P_j2通过L_ij中的S_ij2相连，D_i、D_j、S_ij1、S_ij2构成环形振荡回路。检测L_ij延时过程中，D_i1接收D_j1通过S_ij1传输的输入信号，反相后输出给D_i2，D_i2将反相后的输入信号通过S_ij2传输给D_j2，D_j2将反相后的输入信号传输给D_j1，D_j1将反相后的输入信号作为新的输入信号通过S_ij1传输给D_i1，循环执行，基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij。本发明支持系统任意连接线缆延时的检测，提高了信号线缆延时检测效率和可靠性。

Description

基于对称电路的信号线缆延时检测系统

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于对称电路的信号线缆延时检测系统。

背景技术

在大规模硬件仿真器或原型验证平台中，会使用大量信号线缆来连接多个硬件主板，大规模硬件仿真器或原型验证平台可以基于FPGA（Field-Programmable Gate Array）架构或SOC（System on Chip）架构来构建。根据硬件主板以及主板上连接器位置的不同，连接的信号线缆会有各种不同的长度，不同长度的信号线缆会有不同的延时。在编译过程中，编译器会利用延时等参数。为了检测大规模硬件仿真器或原型验证平台中已连接的信号线缆的延时，往往需要设计复杂的检测方法，例如设置专用的信号线缆延时检测电路，或者基于不同的平台建立不同的检测模型。但是，大规模硬件仿真器或原型验证平台中，信号线缆的连接可以有不同的拓扑结构，系统信号线缆连接的拓扑结构也可能随着DUT（DesignUnder Test）或其他因素做改动而变化，当连接方式改变后或更换不同平台后，需要重新设置检测电路或重新训练检测模型，检测效率低，可靠性差。

发明内容

本发明目的在于，提供一种基于对称电路的信号线缆延时检测系统，支持系统任意连接信号线缆延时的检测，而不用修改延时检测电路，提高了信号线缆延时检测效率和可靠性。

本发明提供了一种基于对称电路的信号线缆延时检测系统，包括M个连接器{C₁，C₂，…，C_m，…，C_M}，M个延时检测电路{D₁，D₂，…，D_m，…D_M}, C_m为第m个连接器，D_m为C_m对应的延时检测电路, D_m设置在C_m中，m的取值范围为1到M，M为大于等于2的正整数；

D_m包括两个对称设置的延时检测单元D_m1和D_m2，D_m1和C_m对应的第一管脚P_m1连接，D_m2和C_m对应的第二管脚P_m2连接，D_m1和D_m2相连接；

C_i和C_j之间通过信号线缆L_ij相连接，D_i、D_j 对称设置，i和j的取值范围均为1到M，且i≠j, P_i1和P_j1之间通过L_ij中的第一信号线S_ij1相连, P_i2和P_j2之间通过L_ij中的第二信号线S_ij2相连，D_i、D_j、S_ij1、S_ij2构成环形振荡回路；

检测L_ij延时过程中，延时检测单元D_i1接收延时检测单元D_j1通过S_ij1传输的输入信号，且将输入信号反相后输出给延时检测单元D_i2，D_i2用于将反相后的输入信号通过S_ij2传输给延时检测单元D_j2，D_j2将反相后的输入信号传输给D_j1，D_j1将反相后的输入信号作为新的输入信号通过S_ij1传输给D_i1，循环执行，基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种基于对称电路的信号线缆延时检测系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：

本发明的延时检测电路设计结构对称，支持系统任意连接线缆延时的检测，而不用修改延时检测电路，简单易行，提高了信号线缆延时检测效率和可靠性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明实施例中C_i和C_j之间建立的信号线缆延时检测电路示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种基于对称电路的信号线缆延时检测系统的具体实施方式及其功效，详细说明如后。

本发明实施例提供了一种基于对称电路的信号线缆延时检测系统，包括M个连接器{C₁，C₂，…，C_m，…，C_M}，M个延时检测电路{D₁，D₂，…，D_m，…D_M}，C_m为第m个连接器，D_m为C_m对应的延时检测电路，D_m设置在C_m中，m的取值范围为1到M，M为大于等于2的正整数。

本发明实施例所述系统能够适用于大规模硬件仿真器或原型验证平台中，大规模硬件仿真器或原型验证平台中，大规模硬件仿真器或原型验证平台可以基于FPGA（Field-Programmable Gate Array）架构或SOC（System on Chip）架构来构建。{C₁，C₂，…，C_m，…，C_M}分布在大规模硬件仿真器或原型验证平台一个或多个组成模块上，所述组成模块为FPGA或SOC。

D_m包括两个对称设置的延时检测单元D_m1和D_m2，D_m1和C_m对应的第一管脚P_m1连接，D_m2和C_m对应的第二管脚P_m2连接，D_m1和D_m2相连接。可以理解的是，连接器用于连接信号线缆，信号线缆中包括多条信号线，对应多个管脚，每一管脚对应信号线缆中的一个信号线。第一管脚和第二管脚可以是信号线缆对应的任意两个管脚，所述系统中，连接器信号相同，信号线缆型号相同，所选择的第一管脚和第二管脚也相同，D_m具体可以采用Verilog等硬件描述语言设计实现。以组成模块为FPGA为例，基于FPGA中的开发工具可以将D_m对应的硬件设计转换为比特流，下载到FGPA中。

任意两个连接器通过信号线缆连接后，均可建立起信号线缆延时检测电路。作为一种实施例，如图1所示，C_i（对应图1中的100）和C_j（对应图1中的200）之间通过信号线缆L_ij相连接，D_i、D_j 对称设置，可以理解的是，C_i为第i个连接器，C_j为第j个连接器，D_i为C_i对应的延时检测单元，D_j为C_j对应的延时检测单元，i和j的取值范围均为1到M，且i≠j。P_i1（对应图1中的5）和P_j1（对应图1中的7）之间通过L_ij中的第一信号线S_ij1相连， P_i2（对应图1中的6）和P_j2（对应图1中的8）之间通过L_ij中的第二信号线S_ij2相连，D_i、D_j、S_ij1、S_ij2构成环形振荡回路。P_i1 、P_i2分别为C_i对应的第一管脚、第二管脚。P_j1 、P_j2分别为C_j对应的第一管脚、第二管脚。作为一种实施例，检测L_ij延时过程中，D_i1接收D_j1通过S_ij1传输的输入信号，且将输入信号反相后输出给D_i2，D_i2用于将反相后的输入信号通过S_ij2传输给D_j2，D_j2将反相后的输入信号传输给D_j1，D_j1将反相后的输入信号作为新的输入信号通过S_ij1传输给D_i1，循环执行，基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij。其中，D_i1和D_i2为C_i的延时检测单元，D_j1和D_j2为C_j的延时检测单元。

作为一种实施例，所述基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij，包括：获取环形振荡回路的环形振荡周期T₀、以及执行一次环形振荡回路C_i内部的延时T_i和C_j内部的延时T_j。 需要说明的是，一个环形振荡周期中，环形振荡回路需要执行两圈，因此，环形振荡周期的时间T₀=2*T_i+2*T_j+4*T_ij，基于T₀、T_i、T_j确定L_ij的线缆延时T_ij:

T_ij=[T₀-2(T_i+T_j)]/4。

其中，所述系统基于生成的内部时序分析报告，读取执行一次环形振荡回路C_i内部的延时T_i和C_j内部的延时T_j。需要说明的是，内部时序分析报告是基于现有技术直接生成的，可以读取出内部延时。以基于FPGA架构为例，FPGA的编译工具是可以生成时序分析报告，从FPGA编译工具时序分析报告中可以读取出对应的内部延时，内部时序分析报告的生成过程在此不再赘述。

作为一种实施例，所述系统还包括D_m对应的振荡周期延时检测电路H_m，与D_m连接，用于检测D_m对应的T₀。可以理解的是，当环形振荡回路中的D_i、D_j均存在对应的振荡周期延时检测电路，任意选择一个获取T₀即可。具体的，H_m用于记录D_m在一个H_m的时钟周期T_Hm内的时钟个数clk_num，基于T_Hm和clk_num确定D_m的时钟周期T₀：T₀=T_Hm/clk_num，其中，T_Hm为外部输入的已知的H_m的时钟周期。

作为一种实施例，D_m1包括IO缓冲器E_m1、反相器F_m1、选择器G _m1，E_m1包括第一通路EX_m1 ¹和第二通路EX_m1 ²；D_m2包括IO缓冲器E_m2、反相器F_m2、选择器G_m2、E_m2包括第一通路EX_m2 ¹和第二通路EX_m2 ²。 其中，EX_m1 ¹的输出端与P_m1连接，EX_m1 ¹的输入端与G_m2的输出端连接，EX_m1 ²的输入端与P_m1连接，输出端分别与F_m1的输入端以及G_m1的输入端连接，G_m1的输出端与EX_m2 ¹的输入端连接，EX_m2 ¹的输出端与P_m2连接，EX_m2 ²的输入端与P_m2连接，EX_m2 ²的输出端与F_m2的输入端以及G_m2的输入端相连。

E_m1、E_m2能够在两种通路之间切换，具体地，通过接收到的使能信号（EN），选择通路，当E_m1的使能信号配置为1时，接通EX_m1 ¹，配置为0时，接通EX_m1 ²。当E_m2的使能信号配置为1时，接通EX_m2 ¹，配置为0时，接通EX_m2 ²。

G _m1、G_m2基于接收到的选择信号（SEL）来确定选择对应的输入，具体地，当G_m1的选择信号配置为0时，G_m1选择输入F_m1输出的信号，配置为1时，G _m1选择输入EX_m1 ²输出的信号。当G_m2的选择信号配置为0时，G _m2选择输入F_m2输出的信号，配置为1时，G_m2选择输入EX_m2 ²输出的信号。

作为一种实施例，在D_i、D_j、S_ij1、S_ij2构成的环形振荡回路中，D_i中的IO缓冲器E_i1（对应图1中的11）与D_j中的IO缓冲器E_j1（对应图1中的31）对称设置；D_i中的选择器G_i1（对应图1中的13）与D_j中的选择器G_j2（对应图1中的33）对称设置；其中，其中，E_i1与E_i2（对应图1中的21）的使能信号相反，E_i1与E_j1的使能信号相反，E_i1与E_j2（对应图1中的41）的使能信号相同；G_i1、G_i2（对应图1中的23）、G_j1、G_j2（对应图1中的43）的选择信号仅有一个配置为0，其余全部配置为1。例如，E_i1、E_i2、E_j1、E_j2的使能信号EN1、EN2、EN3、EN4分别设置为0、1、1、0，G_i1、G_i2、G_j1、G_j2的选择信号SEL1、SEL2、SEL3、SEL4分别设置为0、1、1、1。再如，E_i1、E_i2、E_j1、E_j2的使能信号EN1、EN2、EN3、EN4分别设置为1、0、0、1，G_i1、G_i2、G_j1、G_j2的选择信号SEL1、SEL2、SEL3、SEL4分别设置为1、1、0、1。可以理解的是，以上仅是两种示例，其他设置，可以满足D_i、D_j、S_ij1、S_ij2构成的环形振荡回路的设置均在本申请保护范围之内。图1中，12表示与E_i1相连的反相器，22表示与E_i2相连的反相器，32表示与E_j1相连的反相器，42表示与E_j2相连的反相器。10表示D_i对应的振荡周期延时检测电路，20表示D_j对应的振荡周期延时检测电路，14表示11的第一通路，15表示11的第二通路，24表示21的第一通路，25表示21的第二通路，34表示31的第一通路，35表示31的第二通路，44表示41的第一通路，45表示41的第二通路。

作为一种实施例，当D_m接收到复位信号（sys_rst）时，对应的使能信号、选择信号全部设置为0，然后再根据具体需求配置对应的使能信号和选择信号。

作为一种实施例，确定L_ij的线缆延时T_ij之后，所述系统还用于基于T_ij以及延时与线缆长度的关联系数，确定L_ij的线缆长度。需要说明的是，每一线缆的延时与线缆长度的关联系数是已知的，或可直接基于现有技术测算出来的，因此，确定线缆延时后即可算出信号线缆的长度。

本发明实施例所述系统的延时检测电路设计结构对称，支持系统任意连接线缆延时的检测，而不用修改延时检测电路，简单易行，提高了信号线缆延时检测效率和可靠性。基于线缆延时进一步确定线缆长度，进而提高了信号线缆长度的检测效率和可靠性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (5)

1.一种基于对称电路的信号线缆延时检测系统，其特征在于，

包括M个连接器{C₁，C₂，…，C_m，…，C_M}，M个延时检测电路{D₁，D₂，…，D_m，…D_M}, C_m为第m个连接器，D_m为C_m对应的延时检测电路，D_m设置在C_m中，m的取值范围为1到M，M为大于等于2的正整数；

D_m包括两个对称设置的延时检测单元D_m1和D_m2，D_m1和C_m对应的第一管脚P_m1连接，D_m2和C_m对应的第二管脚P_m2连接，D_m1和D_m2相连接；

C_i和C_j之间通过信号线缆L_ij相连接，D_i、D_j 对称设置，i和j的取值范围均为1到M，且i≠j, P_i1和P_j1之间通过L_ij中的第一信号线S_ij1相连, P_i2和P_j2之间通过L_ij中的第二信号线S_ij2相连，D_i、D_j、S_ij1、S_ij2构成环形振荡回路；

检测L_ij延时过程中，延时检测单元D_i1接收延时检测单元D_j1通过S_ij1传输的输入信号，且将输入信号反相后输出给延时检测单元D_i2，D_i2用于将反相后的输入信号通过S_ij2传输给延时检测单元D_j2，D_j2将反相后的输入信号传输给D_j1，D_j1将反相后的输入信号作为新的输入信号通过S_ij1传输给D_i1，循环执行，基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij；

所述基于环形振荡回路的环形振荡周期确定L_ij的线缆延时T_ij，包括：

获取环形振荡回路的环形振荡周期T₀、以及执行一次环形振荡回路C_i内部的延时T_i和C_j内部的延时T_j；

基于T₀、T_i、T_j确定L_ij的线缆延时T_ij:

T_ij=[T₀-2(T_i+T_j)]/4；

所述系统基于生成的内部时序分析报告，读取执行一次环形振荡回路C_i内部的延时T_i和C_j内部的延时T_j；

所述系统还包括D_m对应的振荡周期延时检测电路H_m，与D_m连接，用于检测D_m对应的时钟周期；

H_m用于记录D_m在一个H_m的时钟周期T_Hm内的时钟个数clk_num,基于T_Hm和clk_num确定D_m的时钟周期：

D_m的时钟周期=T_Hm/clk_num；

其中，T_Hm为外部输入的已知的H_m的时钟周期；

D_m1包括IO缓冲器E_m1、反相器F_m1、选择器G _m1，E_m1包括第一通路EX_m1 ¹和第二通路EX_m1 ²；D_m2包括IO缓冲器E_m2、反相器F_m2、选择器G_m2、E_m2包括第一通路EX_m2 ¹和第二通路EX_m2 ²；

其中，EX_m1 ¹的输出端与P_m1连接，EX_m1 ¹的输入端与G_m2的输出端连接，EX_m1 ²的输入端与P_m1连接，输出端分别与F_m1的输入端以及G_m1的输入端连接，G_m1的输出端与EX_m2 ¹的输入端连接，EX_m2 ¹的输出端与P_m2连接，EX_m2 ²的输入端与P_m2连接，EX_m2 ²的输出端与F_m2的输入端以及G_m2的输入端相连。

2.根据权利要求1所述的系统，其特征在于，

当E_m1的使能信号配置为1时，接通EX_m1 ¹，配置为0时，接通EX_m1 ²；

当G_m1的选择信号配置为0时，G_m1选择输入F_m1输出的信号，配置为1时，G _m1选择输入EX_m1 ²输出的信号；

当E_m2的使能信号配置为1时，接通EX_m2 ¹，配置为0时，接通EX_m2 ²；

当G_m2的选择信号配置为0时，G _m2选择输入F_m2输出的信号，配置为1时，G_m2选择输入EX_m2 ²输出的信号。

3.根据权利要求2所述的系统，其特征在于，

D_i中的IO缓冲器E_i1与D_j中的IO缓冲器E_j1对称设置；D_i中的选择器G_i1与D_j中的选择器G_j2对称设置；

其中，E_i1与E_i2的使能信号相反，E_i1与E_j1的使能信号相反，E_i1与E_j2的使能信号相同；

G_i1、G_i2、G_j1、G_j2的选择信号仅有一个配置为0，其余全部配置为1。

4.根据权利要求1所述的系统，其特征在于，

{C₁，C₂，…，C_m，…，C_M}分布在一个或多个组成模块上，所述组成模块为FPGA或SOC。

5.根据权利要求1所述的系统，其特征在于，

确定L_ij的线缆延时T_ij之后，所述系统还用于基于T_ij以及延时与线缆长度的关联系数，确定L_ij的线缆长度。

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