CN111983423A - 芯片走线延时内建检测电路和检测方法 - Google Patents

芯片走线延时内建检测电路和检测方法 Download PDF

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Abstract

芯片走线延时内建检测电路和检测方法，涉及集成电路技术。本发明的电脑包括下述部分：采样时钟电路，其输出端接与门的第一输入端；脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；计数器，其输入端接与门的输出端；所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X。采用本发明技术的芯片可以降低对芯片外部仪表的依赖程度。

Description

芯片走线延时内建检测电路和检测方法
技术领域
本发明涉及集成电路技术。
背景技术
芯片内部有比较多的信号需要经过较长距离的路径传输。比较常见的长距离的信号有：芯片全局控制信号；单端、差分的芯片全局时钟；多比特(bit)宽度的数据、地址总线信号等。芯片全局控制信号包括模块使能(Enable，Power up或Power down)信号，复位(Reset)信号等。多bit宽度的数据、地址总线信号，当前常见的bit宽度有8bit、16bit、32bit、64bit、128bit宽度等，用于芯片模块间的数据、地址传递。
芯片内部信号走线延时跟芯片的制造工艺偏差，信号走线长度，信号走线经过的驱动器、开关等电路个数等因素有关。如果对芯片内部信号走线延时的评估不准确，可能造成同一信号在不同模块之间存在较大的延时差，而导致数字逻辑功能时序异常，使得电路功能不符合期望。
现场可编程门阵列(Field-Programmable gate array，简称FPGA)芯片，由于芯片内部是采用分段式布线结构，走线延时难以简单计算得到，所以特别需求能够准确的评估芯片内部信号走线延时。
发明内容
本发明解决所述技术问题采用的技术方案是，芯片走线延时内建检测电路，其特征在于，包括下述部分：
采样时钟电路，其输出端接与门的第一输入端；
脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；
计数器，其输入端接与门的输出端；
所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X。
进一步的，所述采样时钟电路为环形振荡器，所述固有时延部分为反相器组。
本发明还提供一种芯片走线延时内建检测方法，其特征在于，包括下述步骤：
1)产生宽度为W的脉冲信号；
2)产生周期为T的采样时钟信号，所述采用时钟信号的周期为走线时延部分的时延与固有时延部分的时延的叠加；
3)利用步骤2)的采样时钟信号对步骤1)的脉冲信号进行采样，并对采样结果计数；
4)通过采样计数计算得到延时时钟信号的周期T；
5)依据T值、走线时延部分的时延、固有时延部分的时延三者的线性关系计算走线时延部分的时延。
例如通过下式计算得到走线时延部分的时延X：
X＝T-T0
T0为固有时延部分的时延。
进一步，所述步骤2)中，采样时钟信号由环形振荡器产生，其周期与走线时延部分的时延构成线性相关。
本发明提供了一种高精度的内建走线延时测试技术，可以用于需要评估走线延时的场合，如FPGA芯片。采用本发明技术的芯片可以降低对芯片外部仪表的依赖程度。
附图说明
图1是实施例1的原理图。
图2是输出信号output与osc频率的对应关系图。
图3是采用本发明技术的芯片内部版图示意图。
图4是实施例2的示意图。
图5是实施例3的示意图。
具体实施方式
芯片走线延时内建检测电路，其特征在于，包括下述部分：
采样时钟电路，其输出端接与门的第一输入端；
脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；
计数器，其输入端接与门的输出端；
所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X并且W>N*T，N为大于1的整数。在计数器工作范围内，N越大，精度越高。
进一步的，所述采样时钟电路为环形振荡器，所述固有时延部分为反相器组。
本发明还提供一种芯片走线延时内建检测方法，其特征在于，包括下述步骤：
1)产生宽度为W的脉冲信号；
2)产生周期为T的采样时钟信号，所述采用时钟信号的周期为走线时延部分的时延与固有时延部分的时延的叠加；
3)利用步骤2)的采样时钟信号对步骤1)的脉冲信号进行采样，并对采样结果计数；
4)通过采样计数计算得到延时时钟信号的周期T；
5)依据T值、走线时延部分的时延、固有时延部分的时延三者的线性关系计算走线时延部分的时延。
例如通过下式计算得到走线时延部分的时延X：
X＝T-T0
T0为固有时延部分的时延。
实施例1
参见图1。本发明由4个模块组成。
脉冲发生电路101产生一个宽度为W的脉冲信号width。
多级环形振荡器电路102产生一个周期为T的时钟信号osc，但是周期T远远小于固定脉冲宽度W。
与逻辑103将脉冲信号width内的时钟信号osc提取出来，输出信号k作为计数器2(图中标记104)的输入，而脉冲信号width以外的时钟信号osc不关注。
计数器2对脉冲信号width内的时钟信号osc进行计数，并将计数结果作为输出output，输出output是一个多bit宽度的数字信号。
由于多级环形振荡器电路的输出时钟osc频率跟其内部的延时成反比关系，因此固定脉冲宽度时间内，计数器2的计数值越高说明走线延时越小，计数器2的计数值越低说明走线延时越大。
脉冲发生电路101工作原理如下。
参考时钟clk作为计数器1(图中标记105)的输入，计数器输出m到比较器106。
比较器106的参考阈值可以设置为N。
当m≤N时，比较器106的输出reset1为逻辑“0”；当m>N时，比较器106的输出reset1为逻辑“1”。
如果D触发器107的复位信号reset1为逻辑“1”进行复位。当输出reset1为逻辑“0”时，D触发器107正常工作；当输出reset1为逻辑“1”时，D触发器107进入复位态。
D触发器107的D端接逻辑“1”，当D触发器107使能信号en为逻辑“1”，reset1为逻辑“0”时，D触发器107处于正常工作状态，输出Q一直为逻辑“1”。
此时D触发器107的输出Q的逻辑“1”宽度W，等于N个参考时钟clk周期。
D触发器107的D端接逻辑“1”，当D触发器107使能信号en为逻辑“1”，reset1为逻辑“1”时，D触发器107处于复位状态，输出Q一直为逻辑“0”。
因此，脉冲发生电路101产生的width时间宽度，等于N个参考时钟clk周期。
多级环形振荡器电路102由对称的两部分电路108和109组成。
电路108由多个反相器110和走线延时111组成。同样，电路109由多个反相器110和走线延时111组成。
电路108和109的走线延时111，是一对长度，经过的驱动器、开关电路个数完全一致的走线，因此他们的延时完全一致，都为delay1。
电路108中的走线延时111输入为d0，输出为d1。
电路109中的走线延时111输入为d2，输出为d3。
多级环形振荡器电路102的输出时钟osc频率，反比于所有反相器110加上2组走线延时111之和。
输出ouput与osc频率的定性对应关系如图2所示。图2的例中，输出output为4bit。
输出output的数值越大，说明osc频率越低，走线延时越长。
输出output的数值越小，说明osc频率越高，走线延时越小。
当走线延时等于0时，输出output的数值，设为osc的频率对应数值f0，只与osc的反相器(110)链总延时相关，而反相器链延时(对应于固定时延)可以通过仿真等方法得出绝对时间值，即：
Figure BDA0002606234070000051
当走线延时大于0时，输出output的数值，即osc的频率对应数值f1，与osc的反相器(110)链总延时和走线总延时相关，即：
Figure BDA0002606234070000052
f1可以通过output读数得出，而osc的反相器链总延时已经由公式1得到。
因此，可以从公式2解出此时的走线总延时的延迟时间值。
进一步的，可以得到不同output数值与走线总延时绝对值的对应关系。
本发明的芯片走线延时内建自测试电路在芯片内部的版图示意如图3所示。电路108和电路109布置在芯片301的不同位置，通常可以选择较远的位置。2组走线延时111的长度和经过的驱动器、开关个数完全相同。
实施例2
在电路和版图(Layout)设计时，可以将芯片内部的走线复制一组，作为2组走线延时测试(111)的路径。也可以与芯片内部的走线做一种复用关系，如图4所示。图4中，S0到S0b，S1到S1b是正常工作时的信号连线。d0到d1，d2到d3是用于测试走线延迟时的通路。
控制信号En，和控制信号经过反相之后的相反信号En_b用于切换正常工作和走线延迟测试工作两种状态。
正常工作时，控制信号En对复选器401(MUX)控制，选择S0作为复选器401的输出，En_b控制开关406导通，En控制开关404断开，因此信号从S0到S0b传输。
控制信号En对复选器402(MUX)控制，选择S1作为复选器402的输出，En_b控制开关405导通，En控制开关403断开，因此信号从S1到S1b传输。
走线延迟测试工作时，控制信号En对复选器401(MUX)控制，选择d0作为复选器401的输出，En_b控制开关406断开，En控制开关404导通，因此信号从d0到d1传输。
控制信号En对复选器402(MUX)控制，选择d2作为复选器402的输出，En_b控制开关405断开，En控制开关403导通，因此信号从d2到d3传输。
实施例3
多级环形振荡器电路102产生一个周期为T的时钟信号osc，其各级反相器110的输出频率与d0、d1、d2、d3点的信号频率完全相同，因此也可以从多级环形振荡器电路102任意一级反相器的输出点输出时钟信号输出osc。
如果不关心d2点的信号驱动能力，也可以将108和109电路放在一起(而不是延迟走线的两端)，将d1和d2点直接连接，或者用开关连接起来。这样测得的走线延迟时间的1/2即为单端走线延迟时间，如图5所示。

Claims (4)

1.芯片走线延时内建检测电路，其特征在于，包括下述部分：
采样时钟电路，其输出端接与门的第一输入端；
脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；
计数器，其输入端接与门的输出端；
所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X。
2.如权利要求1所述的芯片走线延时内建检测电路，其特征在于，所述采样时钟电路为环形振荡器，所述固有时延部分为反相器组。
3.芯片走线延时内建检测方法，其特征在于，包括下述步骤：
1)产生宽度为W的脉冲信号；
2)产生周期为T的采样时钟信号，所述采用时钟信号的周期为走线时延部分的时延与固有时延部分的时延的叠加；
3)利用步骤2)的采样时钟信号对步骤1)的脉冲信号进行采样，并对采样结果计数；
4)通过采样计数计算得到延时时钟信号的周期T；
5)依据T值、走线时延部分的时延、固有时延部分的时延三者的线性关系计算走线时延部分的时延。
4.如权利要求3所述的芯片走线延时内建检测方法，其特征在于，所述步骤2)中，采样时钟信号由环形振荡器产生，其周期与走线时延部分的时延构成线性相关。
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