CN114545192B - 量化静态延迟时序的测试电路 - Google Patents

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Abstract

本发明涉及一种量化集成电路中特定单元的静态延迟时序的测试电路，包括振荡器、计数器及处理器。振荡器响应振荡使能信号以产生测试信号通过特定单元产生振荡；计数器用以在时间区间内计数所述振荡的次数；处理器用以根据振荡次数量化静态延迟时序。本发明对芯片的静态延迟时序进行具体的量化，并通过对大量芯片测试后进行数据对比，以获得静态延迟时序分布。

Description

量化静态延迟时序的测试电路
技术领域
本发明一般地涉及测试电路领域。更具体地，本发明涉及量化静态延迟时序的测试电路及测试电路组。
背景技术
随着半导体工艺的发展，芯片制程已进入了纳米级别，虽然使得芯片具有更多的功能以及更高的性能，但同时也大大增加了电路复杂度，尤其是芯片对工艺缺陷、材料缺陷、寿命缺陷等工艺制程偏差以及电压、温度等环境变化越来越敏感，互连延时已成为集成电路静态时序分析中亟待解决的问题之一。
互连的工艺波动主要来源于两个方面。第一个方面是在生产过程中由金属和绝缘层在化学机械抛光过程中产生的厚度不均匀所引起的；第二个方面是在制版和刻蚀过程中产生的互连线宽度和线间距与设计尺寸不一致所引起的，这包括线边缘粗糙和线宽粗糙两种效应。工艺波动导致的互连尺寸误差直接改变互连寄生电阻(R)与电容(C)等参数，进而影响电路特性。
目前没有专用的测试电路对芯片的实际静态延迟时序进行具体的量化，因此一种量化静态延迟时序的测试电路是迫切需要的。
发明内容
为了至少部分地解决背景技术中提到的技术问题，本发明的方案提供了一种量化集成电路中特定单元的静态延迟时序的测试电路及测试电路组。
在一个方面中，本发明揭露一种量化集成电路中特定单元的静态延迟时序的测试电路，包括振荡器、计数器及处理器。振荡器响应振荡使能信号以产生测试信号通过所述特定单元产生振荡；计数器用以在时间区间内计数所述振荡的次数；处理器用以根据所述次数量化所述静态延迟时序。
在另一个方面，本发明揭露一种量化集成电路中多个特定单元的静态延迟时序的测试电路组，包括多级测试电路及处理器。每级测试电路包括振荡器及计数器，其中振荡器响应振荡使能信号以产生测试信号通过所述特定单元产生振荡，计数器用以在时间区间内计数所述振荡的次数。处理器用以根据所述次数量化所述静态延迟时序。其中，计数器与上级测试电路的计数器串联。
本发明提出一种测试电路及测试电路组，对集成电路的静态延迟时序进行具体的量化，并通过对实际量产的集成电路做大规模测试后进行数据对比，以获得该批量集成电路的静态延迟时序分布，以此指导物理实现的工作，完成更加精确的静态时序分析和可制造性设计(design for manufacturing，DFM)分析。
附图说明
通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：
图1是示出现代工艺制程所生产的芯片的示意图；
图2是示出一种4选1选择器的电路图；
图3是示出本发明实施例的模块图；
图4是示出本发明实施例的延迟器的逻辑电路图；
图5是示出本发明实施例的振荡器的逻辑电路图；
图6是示出本发明实施例的计数器的逻辑电路图；
图7是示出本发明实施例在计数阶段的波形图；
图8是示出本发明实施例的多个信号的时序关系图；
图9是示出本发明实施例的处理器的示意图；
图10是示出本发明实施例计算集成电路的静态延迟时序的流程图；
图11是示出示例性的连线延时分布图；
图12是示出另一个示例性的连线延时分布图；
图13是示出另一个示例性的连线延时分布图；以及
图14是示出本发明实施例的测试电路组的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，本发明的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本发明的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本发明。如在本发明说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“所述”意在包括复数形式。还应当进一步理解，在本发明说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。
下面结合附图来详细描述本发明的具体实施方式。
图1示出现代工艺制程所生产的芯片的示意图。芯片的主要核心是集成电路101与导线102，其中集成电路101内含多个电路元件，用以实现一种或多种逻辑功能，集成电路101包括多个引脚103，作为集成电路101 输入/输出信号传输的出入端口。导线102用以电性连接各集成电路101 的引脚103，使得各集成电路101产生协作，实现特定的逻辑系统功能。整个逻辑系统还包括输入/输出接口104，作为逻辑系统的输入/输出信号端。集成电路101与导线102被封装成芯片105，芯片105包括管脚106，连接至输入/输出接口104，将逻辑系统的输入/输出信号传输至芯片105外。
集成电路101可以分为基层(base layer)与金属层(metal layer)，基层上布有各种库单元和标准电路单元，在本发明中合称为逻辑模块；金属层具有好几层堆叠的金属接线，这些接线结合通孔用来电性连接各逻辑模块，使得各逻辑模块间可以进行信号传递，以实现集成电路101的逻辑功能。图2示例性的示出一种4选1选择器200的电路图，选择器200包括4个与门201、2个非门202、1个或门203及多条接线204，通过选择信号S1与S2来控制4个输入信号w、x、y、z的其中一个成为输出信号p，其中与门201、非门202、或门203等是生成在硅片上的逻辑模块，而接线204则是通过通孔和金属层电性连接每个逻辑模块的那些线。
实务上，这些逻辑模块的晶体管可能会操作在不同的电压阈值中，常见的电压阈值有超低电压阈值(ultra low voltage threshold，uLVT)、低电压阈值(low voltagethreshold，LVT)、标准电压阈值(standard voltage threshold，SVT)与高电压阈值(highvoltage threshold，LVT)。逻辑模块运作在越低的电压阈值，其动态功耗越低，但漏电会越严重，漏电和频率呈对数关系，即最高工作频率增加1倍，漏电便会增加10倍。因此集成电路的工作电压并非一昧地追求低阈值，而是少部分关键逻辑模块采用超低电压阈值，其余采用低电压阈值、标准电压阈值或高电压阈值，使其整体效能达到最佳。晶圆代工厂一般会提供在这些电压阈值下的各种参数值，供芯片设计公司设计芯片时仿真使用。
这些逻辑模块操作在不同的阈值电压会产生不同的RC值，且由于接线在硅片上实现时是呈立体多层结构的，并借助通孔来电性连接各金属层，而各金属层亦有不同的RC值。随着半导体工艺的发展，芯片制程已进入了纳米级别，使得图2中的逻辑模块与接线的间距越来越小，不仅增加了电路设计的复杂度，更使得集成电路对工艺缺陷、材料缺陷、寿命缺陷等工艺制程偏差以及电压、温度等环境变化越来越敏感，以至于前述各RC 值产生明显误差，而这些误差直接影响互连延时，引发时序混乱，严重时会导致集成电路无法正常运作。
本发明的测试电路是用来量化实际静态延迟时序，在实现大量的测试后，可以取得实际静态延迟时序与仿真静态延迟时序的差异，进而了解工艺偏差的程度。
下表示例性的展示中国台湾积体电路制造股份有限公司在7纳米制程的标准电压阈值下，每一层金属和通孔的标准电阻值，其中“Via+i”表示连接第i层金属层与第i+1层金属层的通孔，“M+i”表示第i层金属层接线。
表1
为了减少通孔对测量结果的影响，本发明会将各层金属层上的接线电阻值增大至通孔电阻值的10倍以上，为此，表中最后一列示出所需要的线长，这线长使得接线电阻值足够大，以忽略通孔电阻的影响。举例来说，假设欲测量M7(第7层金属层接线)的时序延迟，则本发明的测试电路将测试信号经由逻辑模块进入Via2，测试信号经Via2、Via3、Via4、Via5、Via6(合称为通孔梯)到达M7，再从Via6、Via5、Via4、Via3、Via2(通孔梯)导回至本发明测试电路中，来推算出M7的时序延迟。而本发明要求M7的接线长度至少要如表1该行所列的163.80微米，在这长度下， M7的标准电阻值为163.80×21.39＝3503.68Ω，而通孔梯的标准电阻值为 2×(53.55+37.72+12.68+12.68+10.07)＝253.40Ω。由于M7接线的标准电阻值大于通孔梯的标准电阻值的10倍以上，故在实际测试时能直接忽略这些通孔的电阻，而获得M7的实际时序延迟。这些所需线长可以基于晶圆代工厂如中国台湾积体电路制造股份有限公司所提供的制程参数，利用集成电路性能分析的电路模拟程序如HSPICE来仿真获得。
本发明的一个实施例是一种量化集成电路中特定单元的静态延迟时序的测试电路。特定单元可以是在不同电压阈值下的逻辑模块以及金属层中的各层接线。图3示出此实施例的模块图，测试电路包括延迟器301、振荡器302、计数器303及处理器304。延迟器301用以根据使能信号305，产生振荡使能信号306、扫描使能信号307及选择信号308，其中振荡使能信号306用以驱动振荡器302，扫描使能信号307及选择信号308用以驱动并控制计数器303。振荡器302响应振荡使能信号306，在一定的时间区间内产生测试信号309通过特定单元310产生振荡。计数器303先响应复位信号312进行复位，接着响应扫描使能信号307在同样时间区间内启动或停止计数测试信号309的振荡次数，并响应选择信号308及时钟信号311将测得的振荡次数信号313输出至处理器304，其中时钟信号311 用以决定计数器303在输出振荡次数时的操作频率。处理器304接收振荡次数信号313，测得振荡次数以量化静态延迟时序。以下将针对各元件分别进行说明。
图4示出此实施例的延迟器301的逻辑电路图。延迟器301包括输入端401、缓冲器402、缓冲器403、缓冲器404、缓冲器405、缓冲器406、缓冲器407、或门408、或门409、非门410、缓冲器411、输出端412、输出端413及输出端414。
延迟器301的输入端401连接至缓冲器402的输入端，缓冲器402的输出端连接至缓冲器403的输入端及或门408的输入端，缓冲器403的输出端连接至缓冲器404的输入端及或门409的输入端，缓冲器404的输出端连接至缓冲器405的输入端及缓冲器406的输入端，缓冲器405的输出端连接至缓冲器407的输入端及或门408的另一个输入端，缓冲器406的输出端连接至延迟器301的输出端413，缓冲器407的输出端连接至或门 409的另一个输入端，或门408的输出端连接至缓冲器411的输入端，或门409的输出端连接至非门410的输入端，非门410的输出端连接至延迟器301的输出端414，缓冲器411的输出端连接至延迟器301的输出端412。
使能信号305自输入端401输入至延迟器301，振荡使能信号306自延迟器301的输出端413输出，扫描使能信号307自延迟器301的输出端 414输出，选择信号308自延迟器301的输出端412输出。
图5示出此实施例的振荡器302的逻辑电路图。振荡器302包括输入端501、与非门502、偶数个非门(示例性的展示6个非门：非门503、非门504、非门505、非门506、非门507、非门508)及输出端509。
振荡器302的输入端501连接至与非门502的输入端，与非门502的输出端连接至特定单元310的输入端及振荡器302的输出端509，特定单元310的输出端连接至非门503的输入端，非门503-508等6个非门串联，非门508的输入端连接至与非门502的另一个输入端。
图中的非门间的连线以虚线表示，是因为非门与非门间以及非门508 和与非门502间均串联一个特定单元310，为了图面简洁而省略未展示，其连接方式如同图中与非门502及非门503间串联一个特定单元310所示。这样安排的目的在于让计数的范围合理，一方面数字足够大以便区分些微的延迟差异，一方面数字又足够的小以避免设置过多的计数单元。例如待量测金属层接线为M4，且经计算需要17个特定单元310才能兼顾让计数范围反映些微的延迟差异又避免设置过多的计数单元，则振荡器302需要串联16个非门，非门与非门间以及非门508和与非门502间均串联一个特定单元310，总计串联了17个特定单元310，每个特定单元310均为 M4，且每个特定单元310的M4的线长均为94.73微米，如此便可以忽略通孔梯的影响。
振荡使能信号306自延迟器301的输出端413传输至振荡器302的输入端501，与非门502及非门503-508响应振荡使能信号306将测试信号 309输入至多个特定单元310中，最后再导入与非门502的另一个输入端，以产生振荡，测试信号309由振荡器302的输出端509输出。为了顺利产生震荡，与非门502的输出端的信号电平必须和非门508(最后一级的非门)的输出端的信号电平一致，故此实施例的非门个数必须为偶数个。
图6示出此实施例的计数器303的逻辑电路图。计数器303包括输入端601、输入端602、输入端603、输入端604、N个串联触发器单元605，为了能完整计数，N值较佳的为12，图中示例性地展示3个触发器单元 605。每个触发器单元605包括D触发器606、缓冲器607、选择器608、缓冲器609及非门610，以图中示出的方式相互连接。每个触发器单元605 可以计数二进制的一位数值0和1，当N个触发器单元605串联起来时，便可以计数二进制的N位，即最多计数2N次。计数器303还包括输入端 611及输出端612，输入端611与振荡器302的输出端509相连接，用以接收测试信号309。
扫描使能信号307自计数器303的输入端601输入，选择信号308自计数器303的输入端602输入，时钟信号311自计数器303的输入端603 输入，复位信号312自计数器303的输入端604输入，振荡次数信号313 自计数器303的输出端612输出。
当测试电路欲启动振荡时，参照图7，首先在t1时间让复位信号312 形成一个方波，在此实施例中方波信号持续至少200皮秒，使得计数器303 内的所有D触发器606的数值复位归0。接着使能信号305在t2时间由低电平转为高电平，其间维持1000纳秒的时间，使能信号305对于测试电路来说有三个功能，第一个是控制振荡器302的环振启动与关闭，第二个是实现计数器303时钟的选择，第三个是在使能信号305由高电平转为低电平后，搭配时钟信号311在t3时间开始驱动计数器303输出计数值。以下将更为详细说明各部件的运作。
在t2时间，使能信号305由低电平转为高电平，延迟器301的其中一个路径(缓冲器402、或门408、缓冲器411、输出端412)将会最快响应，因此选择信号308最早由低电平转为高电平。选择信号308输入至计数器303的输入端602，用以控制每个触发器单元605的时钟端的信号来自测试信号309或时钟信号311。当选择信号308为高电平时，此实施例的选择器608选择来自输入端611的测试信号309，并将测试信号309传输至 D触发器606的时钟端，准备开始计算振荡器302的环振次数。
在选择信号308转为高电平后，延迟器301的另一条路径(缓冲器402、缓冲器403、或门409、非门410、输出端414)随后响应，因此扫描使能信号307由高电平转为低电平，扫描使能信号307输入至计数器303的输入端601，并传输至每个D触发器606的SE端口，当扫描使能信号307 为低电平时，每个D触发器606的数据是从D端口到达Q端口，这时计数器303已准备就绪。
延迟器301的另一条路径(缓冲器402、缓冲器403、缓冲器404、缓冲器406、输出端413)经过缓冲器402、缓冲器403、缓冲器404、缓冲器406的4级缓冲，最后响应，使得振荡使能信号306由低电平转为高电平，振荡使能信号306输入至振荡器302的输入端501。在振荡使能信号 306还是低电平时，与非门502的输出端为高电平，在振荡使能信号306 由低电平转为高电平时，与非门502的输出端变为低电平，低电平的测试信号309经过多个特定单元310(不会改变其电平)以及6个非门503-508 后，非门508的输出为低电平，使得与非门502的输出端变为高电平，高电平的测试信号309经过多个特定单元310以及6个非门503-508后，非门508的输出为高电平，与非门502的输出端又变为低电平。据此，在振荡使能信号306维持高电平期间，测试信号309在振环中高低振荡。
测试信号309输入至D触发器606的时钟端，作为D触发器606的时钟信号，再基于非门610与缓冲器609在D端与Q端形成反向电平信号，当测试信号309的电平改变了一个周期，Q端的电平随之改变。前一级D触发器606的非门610的输出端连接至下一级触发器单元605的选择器608的输入，使得N个触发器单元605根据测试信号309的高低振荡开始计数。
从上述可知，延迟器301依序驱动选择信号308、扫描使能信号307 及振荡使能信号306改变电平，以驱动振荡器302产生振荡的测试信号309，计数器303根据测试信号309的振荡来计数。
由于测试信号309经过特定单元310的延迟时间与其RC值成正比，当特定单元310的实际电阻值比标准电阻值大时，延迟时间较长，反之则延迟时间较短。故此实施例的测试电路在单位时间内(1000纳秒)测得测试信号309的振荡次数，如果次数高，表示特定单元310的延迟时间短，即特定单元310的实际电阻值小，如果次数低，表示特定单元310的延迟时间长，即特定单元310的实际电阻值大。通过检测振荡次数，便可推估特定单元310的实际静态时序延迟与标准静态时序延迟的差异。
在使能信号305维持1000纳秒的高电平后，使能信号305由高电平转为低电平，在这阶段首先促使振荡使能信号306由高电平转为低电平，一旦振荡使能信号306为低电平，振荡器302的与非门502的输出端会维持在高电平，不再振荡，因此停止了环振的工作。
接着是选择信号308在4级缓冲(缓冲器402、缓冲器403、缓冲器 404、缓冲器405)后由高电平转为低电平，其控制计数器303的触发器单元605的选择器608选择时钟信号311，D触发器606开始根据时钟信号 311而不是测试信号309工作，在此实施例中时钟信号311的周期大于20 纳秒。
最后是扫描使能信号307在5级缓冲(缓冲器402、缓冲器403、缓冲器404、缓冲器405、缓冲器407)后由低电平转为高电平，此时D触发器606的SE端为高电平，使得D触发器606的数据改从SI端而不是D 端到达Q端口，准备执行计数的串行输出。
由于计数器303的前一级触发器单元605的输出连接至后一级触发器单元605的SI端，基于时钟信号311的时序，计数器303的输出端612 会依序自最后一级触发器单元605往前将各级的Q值传输至处理器304，换言之，处理器304先接收到二进制的最高位数值，接着是次高位数值，直到最低位数值。据此，处理器304获得二进制的振荡次数值。
综上所述，当使能信号305由高电平转为低电平时，延迟器301依序驱动振荡使能信号306、选择信号308及扫描使能信号307改变电平，使得计数器303输出振荡次数至处理器304。
图8示出使能信号305、振荡使能信号306、扫描使能信号307及选择信号308的时序关系图，基于此实施例的延迟器301的逻辑规划，在启动振荡时选择信号308会比使能信号305延迟改变电平，扫描使能信号307 会比使能信号305延迟改变电平，振荡使能信号306会比使能信号305延迟改变电平，在输出计数时振荡使能信号306会比使能信号305延迟改变电平，选择信号308会比振荡使能信号306延迟改变电平，扫描使能信号 307会比选择信号308延迟改变电平。
此实施例通过设置延迟器301，仅利用一个使能信号305便可以生成振荡使能信号306、扫描使能信号307及选择信号308，从图7可知，此实施例仅需提供使能信号306、时钟信号311及复位信号312，便可以得到测试结果(振荡次数信号)，使得测试电路的控制更为简单。
在利用此实施例的测试电路对集成电路的特定单元进行实测时，需要让特定单元分别工作在2种电压下，使得处理器304获得足够多的信息计算时序延迟。图9示出此实施例处理器304的示意图。处理器304包括输入端901、延迟时间模块902、延迟比率模块903、延迟时序模块904及输出端905，各模块执行如图10所示的流程。
由于接线过于细微，无法单独与测试电路相连接进行测试，需要通过连接逻辑模块，先获得逻辑模块的时序延迟信息，再推算接线的时序延迟信息。
在步骤1001中，输入第一电压至测试电路，以获得第一总延迟时间 Td1。第一电压可以是集成电路可接受的任何电压值，例如0.75V。振荡器 302在时间区间内产生测试信号309，测试信号309受到逻辑模块、接线的时间延迟，计数器303记录二进制的第一振荡次数，输出至处理器304。延迟时间模块902通过输入端901接收第一振荡次数，进一步获得第一总延迟时间Td1。
更详细来说，延迟时间模块902从二进制的最高位向最低位依次接收第一振荡次数的各位数值，例如延迟时间模块902接收到[1 1 1 1 1 0 1 0 0 0 0]，则表示在时间区间内第一振荡次数为2000次。接着延迟时间模块 902将时间区间除以第一振荡次数再除以环振级数，以获得第一总延迟时间Td1，即：
Td1＝时间区间/第一振荡次数/环振级数
其中，环振级数为振荡器302中所有逻辑门的总数量，也就是串联特定单元310的数量，在此实施例中，即为与非门502及非门503-508的总数量，为7个。以时间区间为1000纳秒、第一振荡次数为2000次、环振级数为7为例计算，第一总延迟时间Td1＝1000纳秒/2000/7＝71皮秒。第一总延迟时间Td1反映当集成电路工作在0.75V时，特定单元310(逻辑模块加上接线)的总延迟时间。
在步骤1002中，输入第二电压至测试电路，以获得第二总延迟时间 Td2。第二电压亦为集成电路可接受的任何电压值，但必须与第一电压不同，例如0.8V。振荡器302在同样的时间区间内产生测试信号309，测试信号309受到逻辑模块、接线的时间延迟，计数器303记录二进制的第二振荡次数，输出至处理器304。延迟时间模块902通过输入端901从最高位向最低位依次接收第二振荡次数的各位数值，例如延迟时间模块902接收到[1 1 1 1 1 10 1 1 1 0]，则表示在时间区间内第二振荡次数为2030次。接着延迟时间模块902将时间区间除以第二振荡次数再除以环振级数，以获得第二总延迟时间Td2。以前述例子来说，Td2＝1000纳秒/2030/7＝70 皮秒。第二总延迟时间Td2反映当集成电路工作在0.8V时，特定单元310 (逻辑模块、接线)的总延迟时间。
在步骤1003中，查表获得逻辑模块在第一电压与第二电压下的第一延迟时序比率Rc。如前所述，晶圆代工厂会提供在前述电压阈值下的各种参数值，根据这些参数值，可以制成如表2所示的仿真时序延迟(以室温摄氏25度，超低电压阈值为例)。
表2
延迟比率模块903通过查找表2来获得逻辑模块在第一电压与第二电压下的第一延迟时序比率Rc，第一延迟时序比率Rc的计算方式为：
其中，Tc1为逻辑模块在第一电压的时间延迟，Tc2为逻辑模块在第二电压的时间延迟。例如待测试的特定单元为M3，则：
在步骤1004中，查表获得接线在第一电压与第二电压下的第二延迟时序比率Rn。延迟比率模块903继续通过查找表2来获得接线在第一电压与第二电压下的第二延迟时序比率Rn，第二延迟时序比率Rn的计算方式为：
其中，Tn1为接线在第一电压的时间延迟，Tn2为接线在第二电压的时间延迟。例如待测试的特定单元为M3，则：
在步骤1005中，基于第一总延迟时间Td1、第二总延迟时间Td2、第一延迟时序比率Rc及第二延迟时序比率Rn，推导逻辑模块及接线的延迟时序。延迟时序模块904基于在先获得的第一总延迟时间Td1、第二总延迟时间Td2、第一延迟时序比率Rc及第二延迟时序比率Rn，推导出逻辑模块及接线的时序延迟，即：
根据上述公式，延迟时序模块904获得逻辑模块在第一电压的实际时间延迟Tc1，逻辑模块在第二电压的实际时间延迟Tc2，接线在第一电压的实际时间延迟Tn1，接线在第二电压的实际时间延迟Tn2。这些数据经由输出端905输出供后续处理。
通过前述的方法，此实施例的测试电路可以获得逻辑模块与特定金属层接线在特定电压下的时序延迟。在一种应用场景下，利用此实施例大量测试芯片，可以获得每层金属在特定温度下的工艺角连线延时的大数据，由于每个芯片在制程上都会有些微误差，基于这些大数据，便可以得出这批芯片金属线的工艺偏差。图11示出示例性的连线延时分布图，虚线1101 表示在仿真环境下接线相对于标准偏差快了20％，虚线1102表示在仿真环境下接线相对于标准工艺偏差慢了20％，柱状图则是实际测得的分布，可以看出数据正态分布在0％附近，说明这批芯片的接线的RC值没有偏差。图12示出另一个示例性的连线延时分布图，显示这批芯片的接线的 RC值比标准工艺更大，以至于时序延迟整体偏慢。图13示出另一个示例性的连线延时分布图，显示这批芯片的接线的RC值比标准工艺更小，以至于时序延迟整体偏快。
此实施例提出一种测试电路，对芯片的逻辑模块与金属层接线的时序延迟进行具体的量化，并通过对实际生产出来的芯片大量测试后进行数据对比，以获得芯片的整体时序延迟分布，以此指导物理实现的工作。
本发明的另一个实施例是一种利用图3的测试电路框架组成的测试电路组，用以一次性地测试多个特定单元。图14示出此实施例的测试电路组，测试电路组包括延迟器1401、多级测试电路1402及处理器1403。
延迟器1401的作用与延迟器301相同，用以根据使能信号，产生振荡使能信号、扫描使能信号及选择信号。每级测试电路1402包括振荡器 1404及计数器1405，振荡器1404的作用与振荡器302相同，响应振荡使能信号，在时间区间内产生测试信号通过多个特定单元1406产生振荡，计数器1405的作用与计数器303相同，先响应复位信号进行复位，接着接收产生振荡的测试信号，再响应扫描使能信号在同样时间区间内启动或停止计数测试信号的振荡次数，并响应选择信号及时钟信号将测得的振荡次数信号输出。处理器1403的作用与处理器304相同，接收振荡次数信号，测得振荡次数以量化静态延迟时序。
如果待测试的芯片具有N个特定单元，则此实施例可以配置N级测试电路1402，每级测试电路1402测试一个特定单元1406。每级测试电路 1402的计数器1405与上下级测试电路1402的计数器1405串联，最后一级测试电路1402的计数器1405的输出端连接至处理器1403。
举例来说，如果待测试的特定单元有超低电压阈值下的逻辑模块、低电压阈值下的逻辑模块、标准电压阈值下的逻辑模块，以及M2至M11 的接线共13个，则此实施例的测试电路组需配置13级测试电路1402，也就是N为13。每级连接一个特定单元1406，例如特定单元1为M11、特定单元2为M10、特定单元3为M9、特定单元4为M8、特定单元5为 M7、特定单元6为M6、特定单元7为M5、特定单元8为M4、特定单元 9为M3、特定单元10为M2、特定单元11为标准电压阈值下的逻辑模块、特定单元12为低电压阈值下的逻辑模块、特定单元13为超低电压阈值下的逻辑模块。
当测试电路组欲启动振荡时，首先让复位信号复位计数器1405内的所有D触发器，接着使能信号由低电平转为高电平，延迟器1401控制选择信号最早由低电平转为高电平，使得测试信号传输至计数器1405内的D 触发器的时钟端。延迟器1401接着控制扫描使能信号由高电平转为低电平，使得计数器1405内的每个D触发器的数据是从D端口到达Q端口，这时计数器1405已准备就绪。延迟器1401最后控制振荡使能信号由低电平转为高电平，输入至每个振荡器1404，测试信号开始在振环中高低振荡，计数器1405根据测试信号的振荡来计数。
在使能信号维持一段时间的高电平后，使能信号转为低电平，延迟器 1401首先控制振荡使能信号由高电平转为低电平，使得振荡器1404停止振荡。接着延迟器1401控制选择信号由高电平转为低电平，计数器1405 的D触发器开始根据时钟信号而不是测试信号工作。最后延迟器1401控制扫描使能信号由低电平转为高电平，开始将计数数据的串行输出。
如图14所示，计数特定单元N振荡次数的计数器1405直接连接至处理器1403，接着是计数特定单元N-1振荡次数的计数器1405，再来是计数特定单元N-2振荡次数的计数器1405，直到最末端的计数特定单元1 振荡次数的计数器1405，因此处理器1403首先接收特定单元N的振荡次数，接着是计数特定单元N-1的振荡次数，再来是计数特定单元N-2的振荡次数，最后为计数特定单元1的振荡次数。
同样以前述13个待测试的特定单元为例，处理器1403将依以下顺序接收各特定单元1406的振荡次数信号：超低电压阈值下的逻辑模块、低电压阈值下的逻辑模块、标准电压阈值下的逻辑模块、M2、M3、M4、 M5、M6、M7、M8、M9、M10、M11。
处理器1403接收到所有特定单元1406的振荡次数后，便执行如图10 所示的流程，以获得各特定单元1406在2种工作电压的时序延迟，更可进一步利用此实施例测试大量的芯片，以获得该批芯片各特定单元1406 的连线延时分布。
此实施例提出一种测试电路组，同时对芯片的所有或部分逻辑模块与金属层接线的时序延迟进行具体的量化，并通过对实际生产出来的芯片大量测试后进行数据对比，以获得芯片的整体时序延迟分布，以此指导物理实现的工作。
本发明的另一个实施例为一种计算机可读存储介质，其上存储有利用测试电路计算集成电路的静态延迟时序的计算机程序代码，当所述计算机程序代码由处理器运行时，执行如图10所述的方法。
本发明对集成电路的静态延迟时序进行具体的量化，以获得集成电路的静态延迟时序分布，以此指导物理实现的工作，完成更加精确的静态时序分析和可制造性设计分析，而更加精确的静态时序分析和可制造性设计分析有助于后端实现中在兼顾良率的情况下采用更高的工作频率。
需要说明的是，为了简明的目的，本发明将一些方法及其实施例表述为一系列的动作及其组合，但是本领域技术人员可以理解本发明的方案并不受所描述的动作的顺序限制。因此，依据本发明的公开或教导，本领域技术人员可以理解其中的某些步骤可以采用其他顺序来执行或者同时执行。进一步，本领域技术人员可以理解本发明所描述的实施例可以视为可选实施例，即其中所涉及的动作或模块对于本发明某个或某些方案的实现并不一定是必需的。另外，根据方案的不同，本发明对一些实施例的描述也各有侧重。鉴于此，本领域技术人员可以理解本发明某个实施例中没有详述的部分，也可以参见其他实施例的相关描述。
在具体实现方面，基于本发明的公开和教导，本领域技术人员可以理解本发明所公开的若干实施例也可以通过本文未公开的其他方式来实现。例如，就前文所述的电子设备或装置实施例中的各个单元来说，本文在考虑了逻辑功能的基础上对其进行拆分，而实际实现时也可以有另外的拆分方式。又例如，可以将多个单元或组件结合或者集成到另一个系统，或者对单元或组件中的一些特征或功能进行选择性地禁用。就不同单元或组件之间的连接关系而言，前文结合附图所讨论的连接可以是单元或组件之间的直接或间接耦合。在一些场景中，前述的直接或间接耦合涉及利用接口的通信连接，其中通信接口可以支持电性、光学、声学、磁性或其它形式的信号传输。
在本发明中，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元示出的部件可以是或者也可以不是物理单元。前述部件或单元可以位于同一位置或者分布到多个网络单元上。另外，根据实际的需要，可以选择其中的部分或者全部单元来实现本发明实施例所述方案的目的。另外，在一些场景中，本发明实施例中的多个单元可以集成于一个单元中或者各个单元物理上单独存在。
依据以下条款可更好地理解前述内容：
条款A1、一种量化集成电路中特定单元的静态延迟时序的测试电路，包括：振荡器，响应振荡使能信号以产生测试信号通过所述特定单元产生振荡；计数器，用以在时间区间内计数所述振荡的次数；以及处理器，用以根据所述次数量化所述静态延迟时序。
条款A2、根据条款A1所述的测试电路，其中所述特定单元为逻辑模块及接线其中之一。
条款A3、根据条款A2所述的测试电路，其中所述逻辑模块采用超低电压阈值、低电压阈值及标准电压阈值其中之一。
条款A4、根据条款A1所述的测试电路，其中所述振荡器包括：与非门，响应所述振荡使能信号将所述测试信号输入至所述特定单元；以及多个串联非门，将来自所述特定单元的输出信号输入至所述与非门。
条款A5、根据条款A4所述的测试电路，其中所述计数器接收所述测试信号，响应扫描使能信号启动或停止计数。
条款A6、根据条款A5所述的测试电路，其中所述计数器包括N个串联触发器单元，用以计数最多2N次数。
条款A7、根据条款A6所述的测试电路，其中所述测试电路包括延迟器，用以根据使能信号，产生所述振荡使能信号、所述扫描使能信号及选择信号。
条款A8、根据条款A7所述的测试电路，其中当所述使能信号由低电平转为高电平时，所述延迟器依序驱动所述选择信号、所述扫描使能信号及所述振荡使能信号由低电平转为高电平，所述计数器开始计数；当所述使能信号由高电平转为低电平时，所述延迟器依序驱动所述振荡使能信号、所述选择信号及所述扫描使能信号由高电平转为低电平，所述计数器输出所述次数至所述处理器。
条款A9、根据条款A7所述的测试电路，其中所述选择信号用以控制所述N个串联触发器单元其中之一的时钟选择来自所述测试信号或时钟信号。
条款A10、根据条款A2所述的测试电路，其中所述处理器包括：延迟时间模块，基于第一电压获得第一总延迟时间，以及基于第二电压获得第二总延迟时间；延迟比率模块，用以利用所述振荡器对所述逻辑模块进行测试，以获得所述逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc，以及利用所述振荡器对所述接线进行测试，以获得所述接线在所述第一电压与所述第二电压下的第二延迟时序比率；以及延迟时序模块，用以基于所述第一总延迟时间、所述第二总延迟时间、所述第一延迟时序比率及所述第二延迟时序比率，推导所述逻辑模块及所述接线的所述静态延迟时序。
条款A11、根据条款A10所述的测试电路，其中所述延迟时间模块用以：利用所述计数器于所述时间区间内计算第一振荡次数；以及将所述时间区间除以所述第一振荡次数再除以环振级数，以获得所述第一总延迟时间。
条款A12、根据条款A10所述的测试电路，其中所述延迟时间模块用以：利用所述计数器于所述时间区间内计算第二振荡次数；以及将所述时间区间除以所述第二振荡次数再除以环振级数，以获得所述第二总延迟时间。
条款A13、根据条款A11或12所述的测试电路，其中所述振荡器包括与非门及多个串联非门，所述环振级数为所述与非门及所述多个串联非门的总数量。
条款A14、一种量化集成电路中多个特定单元的静态延迟时序的测试电路组，包括：多级测试电路，每级测试电路包括：振荡器，响应振荡使能信号以产生测试信号通过所述特定单元产生振荡；计数器，用以在时间区间内计数所述振荡的次数；以及处理器，用以根据所述次数量化所述静态延迟时序；其中，所述计数器与上级测试电路的计数器串联。
条款A15、根据条款A14所述的测试电路组，其中所述多个特定单元包括逻辑模块及接线，每级测试电路的振荡器连接至不同的特定单元。
条款A16、根据条款A15所述的测试电路组，其中所述逻辑模块采用超低电压阈值、低电压阈值及标准电压阈值其中之一。
条款A17、根据条款A14所述的测试电路组，其中所述振荡器包括：与非门，响应所述振荡使能信号将所述测试信号输入至所述特定单元；以及多个串联非门，将来自所述特定单元的输出信号输入至所述与非门。
条款A18、根据条款A17所述的测试电路组，其中所述计数器接收所述测试信号，响应扫描使能信号启动或停止计数。
条款A19、根据条款A18所述的测试电路组，其中所述计数器包括N 个串联触发器单元，用以计数最多2N次数。
条款A20、根据条款A19所述的测试电路组，其中所述测试电路组包括延迟器，用以根据使能信号，产生所述振荡使能信号、所述扫描使能信号及选择信号。
条款A21、根据条款A20所述的测试电路组，其中当所述使能信号由低电平转为高电平时，所述延迟器依序驱动所述选择信号、所述扫描使能信号及所述振荡使能信号由低电平转为高电平，所述计数器开始计数；当所述使能信号由高电平转为低电平时，所述延迟器依序驱动所述振荡使能信号、所述选择信号及所述扫描使能信号由高电平转为低电平，所述多级测试电路输出所述次数至所述处理器。
条款A22、根据条款A20所述的测试电路组，其中所述选择信号用以控制所述N个串联触发器单元其中之一的时钟选择来自所述测试信号及所述上级测试电路的计数器的输出信号其中之一或时钟信号。
条款A23、根据条款A15所述的测试电路组，其中所述处理器包括：延迟时间模块，基于第一电压获得第一总延迟时间，以及基于第二电压获得第二总延迟时间；延迟比率模块，用以利用所述振荡器对所述逻辑模块进行测试，以获得所述逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc，以及利用所述振荡器对所述接线进行测试，以获得所述接线在所述第一电压与所述第二电压下的第二延迟时序比率；以及延迟时序模块，用以基于所述第一总延迟时间、所述第二总延迟时间、所述第一延迟时序比率及所述第二延迟时序比率，推导所述逻辑模块及所述接线的所述静态延迟时序。
条款A24、根据条款A23所述的测试电路组，其中所述延迟时间模块用以：利用所述计数器于所述时间区间内计算第一振荡次数；以及将所述时间区间除以所述第一振荡次数再除以环振级数，以获得所述第一总延迟时间。
条款A25、根据条款A23所述的测试电路组，其中所述延迟时间模块用以：利用所述计数器于所述时间区间内计算第二振荡次数；以及将所述时间区间除以所述第二振荡次数再除以环振级数，以获得所述第二总延迟时间。
条款A26、根据条款A24或25所述的测试电路组，其中所述振荡器包括与非门及多个串联非门，所述环振级数为所述与非门及所述多个串联非门的总数量。
条款A27、根据条款A14所述的测试电路组，其中所述处理器连接至最后一级测试电路的计数器。
条款B1、一种利用测试电路计算集成电路的静态延迟时序的方法，所述集成电路包括逻辑模块及接线，所述测试电路连接至所述逻辑模块及所述接线，所述方法包括：输入第一电压至所述测试电路，以获得第一总延迟时间Td1；输入第二电压至所述测试电路，以获得第二总延迟时间Td2；查表以获得所述逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc；查表以获得所述接线在所述第一电压与所述第二电压下的第二延迟时序比率Rn；以及基于所述第一总延迟时间Td1、所述第二总延迟时间Td2、所述第一延迟时序比率Rc及所述第二延迟时序比率Rn，推导所述逻辑模块及所述接线的延迟时序。
条款B2、根据条款B1所述的方法，其中输入第一电压至所述测试电路的步骤包括：利用所述测试电路于时间区间内计算第一振荡次数；以及将所述时间区间除以所述第一振荡次数再除以环振级数，以获得所述第一总延迟时间Td1。
条款B3、根据条款B1所述的方法，其中输入第二电压至所述测试电路的步骤包括：利用所述测试电路于时间区间内计算第二振荡次数；以及将所述时间区间除以所述第二振荡次数再除以环振级数，以获得所述第二总延迟时间Td2。
条款B4、根据条款B2或3所述的方法，其中所述测试电路包括振荡器，所述振荡器包括与非门及多个非门，所述环振级数为所述与非门及所述多个非门的总数量。
条款B5、根据条款B1所述的方法，其中所述第一延迟时序比率 Rc及所述第二延迟时序比率Rn为查表而得。
条款B6、根据条款B1所述的方法，其中在所述第一电压下的所述接线的延迟时序Tn1由以下公式获得：
条款B7、根据条款B1所述的方法，其中在所述第二电压下的所述接线的延迟时序Tn2由以下公式获得：
条款B8、根据条款B1所述的方法，其中在所述第一电压下的所述逻辑模块的延迟时序Tc1由以下公式获得：
条款B9、根据条款B1所述的方法，其中在所述第二电压下的所述逻辑模块的延迟时序Tc2由以下公式获得：
条款B10、一种计算机可读存储介质，其上存储有利用测试电路计算集成电路的静态延迟时序的计算机程序代码，当所述计算机程序代码由处理器运行时，执行条款B1至9任一项所述的方法。
条款B11、一种利用测试电路计算集成电路的静态延迟时序的处理器，所述集成电路包括逻辑模块及接线，所述测试电路连接至所述逻辑模块及所述接线，所述处理器包括：延迟时间模块，连接至所述测试电路，基于第一电压获得第一总延迟时间Td1，以及基于第二电压获得第二总延迟时间Td2；延迟比率模块，用以查表以获得所述逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc，以及查表，以获得所述接线在所述第一电压与所述第二电压下的第二延迟时序比率Rn；以及延迟时序模块，用以基于所述第一总延迟时间Td1、所述第二总延迟时间Td2、所述第一延迟时序比率Rc及所述第二延迟时序比率Rn，推导所述逻辑模块及所述接线的延迟时序。
以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (25)

1.一种量化集成电路中特定单元的静态延迟时序的测试电路，包括：
振荡器，响应振荡使能信号以产生测试信号通过所述特定单元产生振荡；
计数器，用以在时间区间内计数所述振荡的次数；以及
处理器，用以根据所述次数量化所述静态延迟时序；
其中，所述处理器包括：
延迟时间模块，用以基于第一电压下所述特定单元对应的振荡的次数获得第一总延迟时间，以及基于第二电压下所述特定单元对应的振荡的次数获得第二总延迟时间；
延迟比率模块，用以获得逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc，以及获得接线在所述第一电压与所述第二电压下的第二延迟时序比率；以及
延迟时序模块，用以基于所述第一总延迟时间、所述第二总延迟时间、所述第一延迟时序比率及所述第二延迟时序比率，推导所述特定单元的静态延迟时序。
2.根据权利要求1所述的测试电路，其中所述特定单元为逻辑模块及接线其中之一。
3.根据权利要求2所述的测试电路，其中所述逻辑模块采用超低电压阈值、低电压阈值及标准电压阈值其中之一。
4.根据权利要求1所述的测试电路，其中所述振荡器包括：
与非门，响应所述振荡使能信号将所述测试信号输入至所述特定单元；以及
多个串联非门，将来自所述特定单元的输出信号输入至所述与非门。
5.根据权利要求4所述的测试电路，其中所述计数器接收所述测试信号，响应扫描使能信号启动或停止计数。
6.根据权利要求5所述的测试电路，其中所述计数器包括N个串联触发器单元，用以计数最多2N次数。
7.根据权利要求6所述的测试电路，其中所述测试电路包括延迟器，用以根据使能信号，产生所述振荡使能信号、所述扫描使能信号及选择信号。
8.根据权利要求7所述的测试电路，其中当所述使能信号由低电平转为高电平时，所述延迟器依序驱动所述选择信号、所述扫描使能信号及所述振荡使能信号由低电平转为高电平，所述计数器开始计数；当所述使能信号由高电平转为低电平时，所述延迟器依序驱动所述振荡使能信号、所述选择信号及所述扫描使能信号由高电平转为低电平，所述计数器输出所述次数至所述处理器。
9.根据权利要求7所述的测试电路，其中所述选择信号用以控制所述N个串联触发器单元其中之一的时钟选择来自所述测试信号或时钟信号。
10.根据权利要求1所述的测试电路，其中所述延迟时间模块用以：
利用所述计数器于所述时间区间内计算第一振荡次数；以及
将所述时间区间除以所述第一振荡次数再除以环振级数，以获得所述第一总延迟时间。
11.根据权利要求1所述的测试电路，其中所述延迟时间模块用以：
利用所述计数器于所述时间区间内计算第二振荡次数；以及
将所述时间区间除以所述第二振荡次数再除以环振级数，以获得所述第二总延迟时间。
12.根据权利要求10或11所述的测试电路，其中所述振荡器包括与非门及多个串联非门，所述环振级数为所述与非门及所述多个串联非门的总数量。
13.一种量化集成电路中多个特定单元的静态延迟时序的测试电路组，包括：
多级测试电路，每级测试电路包括：
振荡器，响应振荡使能信号以产生测试信号通过所述特定单元产生振荡；
计数器，用以在时间区间内计数所述振荡的次数；以及
处理器，用以根据所述次数量化所述静态延迟时序；
其中，所述计数器与上级测试电路的计数器串联；
其中，所述处理器包括：
延迟时间模块，用以基于第一电压下所述特定单元对应的振荡的次数获得第一总延迟时间，以及基于第二电压下所述特定单元对应的振荡的次数获得第二总延迟时间；
延迟比率模块，用以获得逻辑模块在所述第一电压与所述第二电压下的第一延迟时序比率Rc，以及获得接线在所述第一电压与所述第二电压下的第二延迟时序比率；以及
延迟时序模块，用以基于所述第一总延迟时间、所述第二总延迟时间、所述第一延迟时序比率及所述第二延迟时序比率，推导所述特定单元的静态延迟时序。
14.根据权利要求13所述的测试电路组，其中所述多个特定单元包括逻辑模块及接线，每级测试电路的振荡器连接至不同的特定单元。
15.根据权利要求14所述的测试电路组，其中所述逻辑模块采用超低电压阈值、低电压阈值及标准电压阈值其中之一。
16.根据权利要求13所述的测试电路组，其中所述振荡器包括：
与非门，响应所述振荡使能信号将所述测试信号输入至所述特定单元；以及
多个串联非门，将来自所述特定单元的输出信号输入至所述与非门。
17.根据权利要求16所述的测试电路组，其中所述计数器接收所述测试信号，响应扫描使能信号启动或停止计数。
18.根据权利要求17所述的测试电路组，其中所述计数器包括N个串联触发器单元，用以计数最多2N次数。
19.根据权利要求18所述的测试电路组，其中所述测试电路组包括延迟器，用以根据使能信号，产生所述振荡使能信号、所述扫描使能信号及选择信号。
20.根据权利要求19所述的测试电路组，其中当所述使能信号由低电平转为高电平时，所述延迟器依序驱动所述选择信号、所述扫描使能信号及所述振荡使能信号由低电平转为高电平，所述计数器开始计数；当所述使能信号由高电平转为低电平时，所述延迟器依序驱动所述振荡使能信号、所述选择信号及所述扫描使能信号由高电平转为低电平，所述多级测试电路输出所述次数至所述处理器。
21.根据权利要求19所述的测试电路组，其中所述选择信号用以控制所述N个串联触发器单元其中之一的时钟选择来自所述测试信号及所述上级测试电路的计数器的输出信号其中之一或时钟信号。
22.根据权利要求12所述的测试电路组，其中所述延迟时间模块用以：
利用所述计数器于所述时间区间内计算第一振荡次数；以及
将所述时间区间除以所述第一振荡次数再除以环振级数，以获得所述第一总延迟时间。
23.根据权利要求12所述的测试电路组，其中所述延迟时间模块用以：
利用所述计数器于所述时间区间内计算第二振荡次数；以及
将所述时间区间除以所述第二振荡次数再除以环振级数，以获得所述第二总延迟时间。
24.根据权利要求22或23所述的测试电路组，其中所述振荡器包括与非门及多个串联非门，所述环振级数为所述与非门及所述多个串联非门的总数量。
25.根据权利要求12所述的测试电路组，其中所述处理器连接至最后一级测试电路的计数器。
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