JP2002312410A - 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 - Google Patents
論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体Info
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- JP2002312410A JP2002312410A JP2001114709A JP2001114709A JP2002312410A JP 2002312410 A JP2002312410 A JP 2002312410A JP 2001114709 A JP2001114709 A JP 2001114709A JP 2001114709 A JP2001114709 A JP 2001114709A JP 2002312410 A JP2002312410 A JP 2002312410A
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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Abstract
(57)【要約】
【課題】トレードオフの関係にある開発期間の短縮化と
低消費電力化の両方を達成する。 【解決手段】（Ｓ１）論理設計された論理回路を読み込
み、（Ｓ２）該論理回路に含まれる複数のフリップフロ
ップの各々を、スキャンアウト部にさらにラッチ回路が
付加されたＬＵＬスキャンフリップフロップ（ＬＵＬ−
ＳＦＦ）で置換し、さらに該複数のＬＵＬ−ＳＦＦを縦
続接続してスキャン回路を形成し、（Ｓ３）これをレイ
アウト設計する。そして、該スキャン回路のＬＵＬ−Ｓ
ＦＦを通常のスキャンフリップフロップ（ＳＦＦ）で置
換し、得られたレイアウトを用いてこの置換後の論理回
路の静的タイミング解析を行い、その結果に基づき、タ
イミング調整が必要なＳＦＦのみこれをＬＵＬ−ＳＦＦ
で置換する。
低消費電力化の両方を達成する。 【解決手段】（Ｓ１）論理設計された論理回路を読み込
み、（Ｓ２）該論理回路に含まれる複数のフリップフロ
ップの各々を、スキャンアウト部にさらにラッチ回路が
付加されたＬＵＬスキャンフリップフロップ（ＬＵＬ−
ＳＦＦ）で置換し、さらに該複数のＬＵＬ−ＳＦＦを縦
続接続してスキャン回路を形成し、（Ｓ３）これをレイ
アウト設計する。そして、該スキャン回路のＬＵＬ−Ｓ
ＦＦを通常のスキャンフリップフロップ（ＳＦＦ）で置
換し、得られたレイアウトを用いてこの置換後の論理回
路の静的タイミング解析を行い、その結果に基づき、タ
イミング調整が必要なＳＦＦのみこれをＬＵＬ−ＳＦＦ
で置換する。
Description
【０００１】
【発明の属する技術分野】本発明は、論理設計された集
積回路、特にコンピュータで自動レイアウトすることが
可能なゲートアレイ（ＳＯＧを含む）を用いたＡＳＩＣ
に対するレイアウト設計及びタイミング調整の方法及び
装置並びにこの方法を実行するためのプログラム及びこ
のプログラムが記録されたコンピュータ読み取り可能な
記録媒体に関する。
積回路、特にコンピュータで自動レイアウトすることが
可能なゲートアレイ（ＳＯＧを含む）を用いたＡＳＩＣ
に対するレイアウト設計及びタイミング調整の方法及び
装置並びにこの方法を実行するためのプログラム及びこ
のプログラムが記録されたコンピュータ読み取り可能な
記録媒体に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化及び高機能化
に伴い、回路規模が増大して故障検出用テストパターン
数が膨大になる。より少ないテストパターン数で高い故
障検出率を得るために、半導体集積回路ではスキャンパ
ス方式が採用されている。
に伴い、回路規模が増大して故障検出用テストパターン
数が膨大になる。より少ないテストパターン数で高い故
障検出率を得るために、半導体集積回路ではスキャンパ
ス方式が採用されている。
【０００３】この方式では、図３に示すような集積回路
１０を論理設計した場合に、組み合わせ回路１１に接続
されたフリップフロップ１２〜１５を図５に示すよう
に、通常動作モードとスキャンモードとを有するスキャ
ンフリップフロップ１２Ａ〜１５Ａで置換してこれらを
縦続接続することにより、スキャン回路を形成する。ス
キャンフリップフロップ１２Ａ〜１５Ａは互いに同一構
成であり、例えば図６に示すように構成されている。図
５では回路構成を簡単化して示しているが、実際にはス
キャンフリップフロップが集積回路１０Ａ内に多数散在
している。このため、スキャン回路がシフトレジスタと
して機能するスキャンモードである場合、タイミングエ
ラーが生じやすい。
１０を論理設計した場合に、組み合わせ回路１１に接続
されたフリップフロップ１２〜１５を図５に示すよう
に、通常動作モードとスキャンモードとを有するスキャ
ンフリップフロップ１２Ａ〜１５Ａで置換してこれらを
縦続接続することにより、スキャン回路を形成する。ス
キャンフリップフロップ１２Ａ〜１５Ａは互いに同一構
成であり、例えば図６に示すように構成されている。図
５では回路構成を簡単化して示しているが、実際にはス
キャンフリップフロップが集積回路１０Ａ内に多数散在
している。このため、スキャン回路がシフトレジスタと
して機能するスキャンモードである場合、タイミングエ
ラーが生じやすい。
【０００４】静的タイミング解析では、集積回路１０Ａ
をレイアウト設計し、配線の容量及び抵抗を計算し、セ
ル及びセル間の信号伝播遅延時間を求め、タイミングエ
ラーが発生するかどうかを計算により判定する。あるス
キャンフリップフロップでタイミングエラーが発生する
と判定された場合には、エラーを解消するためにその前
段のスキャンフリップフロップのセルが例えば図６に示
すようなＬＵＬ（ロックアップラッチ）付スキャンフリ
ップフロップ１３Ｂのセルで置換される。
をレイアウト設計し、配線の容量及び抵抗を計算し、セ
ル及びセル間の信号伝播遅延時間を求め、タイミングエ
ラーが発生するかどうかを計算により判定する。あるス
キャンフリップフロップでタイミングエラーが発生する
と判定された場合には、エラーを解消するためにその前
段のスキャンフリップフロップのセルが例えば図６に示
すようなＬＵＬ（ロックアップラッチ）付スキャンフリ
ップフロップ１３Ｂのセルで置換される。
【０００５】ところが、集積回路１０Ａが最適レイアウ
ト設計されていることと、通常のスキャンフリップフロ
ップよりもＬＵＬ付スキャンフリップフロップの方がセ
ル面積が広いことから、セル置換により隣のセルとオー
バラップする可能性が大きい。このため、セルの移動及
びクロック配線の引き直しをする必要が発生し、これに
より新たなタイミングエラーを引き起こす可能性があ
る。タイミングエラーが発生するとレイアウト設計をや
り直す必要があり、その度にタイミング検証及びタイミ
ング調整を行わなければならず、開発期間が増大する原
因となる。
ト設計されていることと、通常のスキャンフリップフロ
ップよりもＬＵＬ付スキャンフリップフロップの方がセ
ル面積が広いことから、セル置換により隣のセルとオー
バラップする可能性が大きい。このため、セルの移動及
びクロック配線の引き直しをする必要が発生し、これに
より新たなタイミングエラーを引き起こす可能性があ
る。タイミングエラーが発生するとレイアウト設計をや
り直す必要があり、その度にタイミング検証及びタイミ
ング調整を行わなければならず、開発期間が増大する原
因となる。
【０００６】この問題は、スキャン回路を最初からＬＵ
Ｌ付スキャンフリップフロップのみで構成することによ
り解決される。
Ｌ付スキャンフリップフロップのみで構成することによ
り解決される。
【０００７】しかし、この場合、回路面積が増大するの
みでなく、消費電力が増大するという新たな問題が生ず
る。
みでなく、消費電力が増大するという新たな問題が生ず
る。
【０００８】
【発明が解決しようとする課題】特にＡＳＩＣでは短納
期化が要求されており、集積回路の開発期間短縮化を図
る必要がある。また、携帯電子機器に用いられる集積回
路は、電池長寿命化のために消費電力の低減化を図る必
要がある。
期化が要求されており、集積回路の開発期間短縮化を図
る必要がある。また、携帯電子機器に用いられる集積回
路は、電池長寿命化のために消費電力の低減化を図る必
要がある。
【０００９】本発明の目的は、このような事情に鑑み、
トレードオフの関係にある開発期間の短縮化と低消費電
力化の両方を達成することが可能な、論理設計された集
積回路に対するレイアウト設計及びタイミング調整の方
法及び装置並びにこの方法を実行するためのプログラム
及びこのプログラムが記録されたコンピュータ読み取り
可能な記録媒体を提供することにある。
トレードオフの関係にある開発期間の短縮化と低消費電
力化の両方を達成することが可能な、論理設計された集
積回路に対するレイアウト設計及びタイミング調整の方
法及び装置並びにこの方法を実行するためのプログラム
及びこのプログラムが記録されたコンピュータ読み取り
可能な記録媒体を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】本発明
による論理設計された集積回路のレイアウト設計及びタ
イミング調整方法の一態様では、（ａ）論理設計された
第１論理回路に対し、該第１論理回路に含まれる複数の
フリップフロップの各々を、第１スキャンフリップフロ
ップのスキャンアウト部にさらにラッチ回路が付加され
た第２スキャンフリップフロップで置換し、さらに該複
数の第２スキャンフリップフロップを縦続接続して第１
スキャン回路を形成することにより、第２論理回路を生
成し、（ｂ）該第２論理回路をレイアウト設計し、
（ｃ）第２論理回路に対し、該第１スキャン回路の各第
２スキャンフリップフロップを第１スキャンフリップフ
ロップで置換して得られる第３論理回路の静的タイミン
グ解析を行い、その結果に基づきタイミング調整する。
による論理設計された集積回路のレイアウト設計及びタ
イミング調整方法の一態様では、（ａ）論理設計された
第１論理回路に対し、該第１論理回路に含まれる複数の
フリップフロップの各々を、第１スキャンフリップフロ
ップのスキャンアウト部にさらにラッチ回路が付加され
た第２スキャンフリップフロップで置換し、さらに該複
数の第２スキャンフリップフロップを縦続接続して第１
スキャン回路を形成することにより、第２論理回路を生
成し、（ｂ）該第２論理回路をレイアウト設計し、
（ｃ）第２論理回路に対し、該第１スキャン回路の各第
２スキャンフリップフロップを第１スキャンフリップフ
ロップで置換して得られる第３論理回路の静的タイミン
グ解析を行い、その結果に基づきタイミング調整する。
【００１１】第１スキャンフリップフロップよりも第２
スキャンフリップフロップの方がセル面積が広いので、
この構成によれば、タイミング調整によりセルの移動や
クロック配線の引き直しをする必要がなく、これによ
り、タイミング調整とレイアウト変更の繰り返し回数が
低減され、集積回路の開発期間を短縮することができ
る。
スキャンフリップフロップの方がセル面積が広いので、
この構成によれば、タイミング調整によりセルの移動や
クロック配線の引き直しをする必要がなく、これによ
り、タイミング調整とレイアウト変更の繰り返し回数が
低減され、集積回路の開発期間を短縮することができ
る。
【００１２】また、タイミング調整のために必要な部分
のみ第２スキャンフリップフロップを用いているので、
集積回路の消費電力を低減することができる。
のみ第２スキャンフリップフロップを用いているので、
集積回路の消費電力を低減することができる。
【００１３】したがって、従来ではトレードオフの関係
にあった開発期間の短縮化と低消費電力化の両方を達成
することができる。
にあった開発期間の短縮化と低消費電力化の両方を達成
することができる。
【００１４】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。
実施形態を説明する。
【００１６】図１は、本発明の一実施形態の、論理設計
された集積回路に対するレイアウト設計及びタイミング
調整装置のハードウェア構成を示す概略ブロック図であ
る。
された集積回路に対するレイアウト設計及びタイミング
調整装置のハードウェア構成を示す概略ブロック図であ
る。
【００１７】この集積回路は、コンピュータ１による自
動レイアウトが可能なものであり、例えばゲートアレイ
を用いたＡＳＩＣである。
動レイアウトが可能なものであり、例えばゲートアレイ
を用いたＡＳＩＣである。
【００１８】この装置のハードウエア構成は一般的なコ
ンピュータシステムであり、コンピュータ１に、入力デ
ータ及び処理プログラムが格納された記憶装置２と、処
理結果であるレイアウトが格納される記憶装置３と、操
作者がコンピュータ１に対し指示を与えるための入力装
置４と、指示内容や処理進行状況などを表示する表示装
置５とが接続されている。
ンピュータシステムであり、コンピュータ１に、入力デ
ータ及び処理プログラムが格納された記憶装置２と、処
理結果であるレイアウトが格納される記憶装置３と、操
作者がコンピュータ１に対し指示を与えるための入力装
置４と、指示内容や処理進行状況などを表示する表示装
置５とが接続されている。
【００１９】この入力データは、例えば図３に示すよう
な論理設計された集積回路１０のデータ（ネットリスト
を含む、以下同様）と、セルデータ（セル遅延時間を含
む、以下同様）と、レイアウトに基づきゲート間信号伝
播遅延時間を計算するのに用いられる配線抵抗率及び配
線間容量計算式中の係数値（遅延パラメータ値）を含
む。このセルデータは、スキャン回路を構成するセルと
これに接続されるセルのデータであり、図６に示すよう
なスキャンフリップフロップ１３Ａ及び図７に示すよう
なＬＵＬ付スキャンフリップフロップ１３Ｂのセルと、
タイミング調整用バッファゲートのセルと、スキャン回
路に接続された組み合わせ回路１１内のセルのデータを
含む。記憶装置２及び３にそれぞれ格納された論理集積
回路及びレイアウトのデータは、後述のように更新され
る。
な論理設計された集積回路１０のデータ（ネットリスト
を含む、以下同様）と、セルデータ（セル遅延時間を含
む、以下同様）と、レイアウトに基づきゲート間信号伝
播遅延時間を計算するのに用いられる配線抵抗率及び配
線間容量計算式中の係数値（遅延パラメータ値）を含
む。このセルデータは、スキャン回路を構成するセルと
これに接続されるセルのデータであり、図６に示すよう
なスキャンフリップフロップ１３Ａ及び図７に示すよう
なＬＵＬ付スキャンフリップフロップ１３Ｂのセルと、
タイミング調整用バッファゲートのセルと、スキャン回
路に接続された組み合わせ回路１１内のセルのデータを
含む。記憶装置２及び３にそれぞれ格納された論理集積
回路及びレイアウトのデータは、後述のように更新され
る。
【００２０】ここで、図６に示すスキャンフリップフロ
ップ１３Ａについて概説する。
ップ１３Ａについて概説する。
【００２１】スキャンフリップフロップ１３Ａは、マス
タースレーブ型であって、公知の構成であり、スキャン
モードＳＭに応じデータ入力端Ｄとスキャンイン端ＳＩ
の信号の一方を選択して出力するセレクタ２０と、この
出力が供給されるマスターラッチ回路２１と、回路２１
の出力が供給されるスレーブラッチ回路２２とを備えて
いる。図６中、２３〜２８はＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが並列接続された転送ゲートであ
り、３０〜４０はＣＭＯＳインバータである。
タースレーブ型であって、公知の構成であり、スキャン
モードＳＭに応じデータ入力端Ｄとスキャンイン端ＳＩ
の信号の一方を選択して出力するセレクタ２０と、この
出力が供給されるマスターラッチ回路２１と、回路２１
の出力が供給されるスレーブラッチ回路２２とを備えて
いる。図６中、２３〜２８はＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが並列接続された転送ゲートであ
り、３０〜４０はＣＭＯＳインバータである。
【００２２】上記構成において、スキャンモードＳＭが
高レベルのときには転送ゲート２３及び２４がそれぞれ
オン及びオフになってスキャンイン端ＳＩの信号が選択
され、スキャンモードＳＭが低レベルのときには転送ゲ
ート２３及び２４がそれぞれオフ及びオンになってデー
タ入力端Ｄの信号が選択される。
高レベルのときには転送ゲート２３及び２４がそれぞれ
オン及びオフになってスキャンイン端ＳＩの信号が選択
され、スキャンモードＳＭが低レベルのときには転送ゲ
ート２３及び２４がそれぞれオフ及びオンになってデー
タ入力端Ｄの信号が選択される。
【００２３】クロック入力端Ｃが低レベルのときには、
転送ゲート２５〜２８がそれぞれオン、オフ、オフ、及
びオンになり、スレーブラッチ回路２２がデータを保持
した状態でセレクタ２０の出力がマスターラッチ回路２
１に取り込まれる。次にクロック入力端Ｃが高レベルに
遷移すると、転送ゲート２５〜２８がそれぞれ前記と逆
の状態になって、マスターラッチ回路２１が入力データ
をラッチすると共にスレーブラッチ回路２２がマスター
ラッチ回路２１の出力を取り込む。データ出力端Ｑ及び
スキャンアウト端ＳＯの論値値は、インバータ３２のそ
れと同一であり、データ出力端＊Ｑの論理値はデータ出
力端Ｑのそれを反転したものである。
転送ゲート２５〜２８がそれぞれオン、オフ、オフ、及
びオンになり、スレーブラッチ回路２２がデータを保持
した状態でセレクタ２０の出力がマスターラッチ回路２
１に取り込まれる。次にクロック入力端Ｃが高レベルに
遷移すると、転送ゲート２５〜２８がそれぞれ前記と逆
の状態になって、マスターラッチ回路２１が入力データ
をラッチすると共にスレーブラッチ回路２２がマスター
ラッチ回路２１の出力を取り込む。データ出力端Ｑ及び
スキャンアウト端ＳＯの論値値は、インバータ３２のそ
れと同一であり、データ出力端＊Ｑの論理値はデータ出
力端Ｑのそれを反転したものである。
【００２４】図７のＬＵＬ付スキャンフリップフロップ
１３Ｂは、図６のインバータ４０をＬＵＬラッチ回路４
１で置換した構成であり、ＬＵＬラッチ回路４１は、転
送ゲート４２及び４３と、インバータ４４及び４５とを
備えている。転送ゲート４２及び４３のオン／オフはそ
れぞれスレーブラッチ回路２２の転送ゲート２７及び２
８のそれと逆であり、スレーブラッチ回路２２がデータ
を保持している時にはＬＵＬラッチ回路４１はスレーブ
ラッチ回路２２の出力を取り込み、スレーブラッチ回路
２２が入力を取り込んでいる時にはＬＵＬラッチ回路４
１はデータを保持する。これにより、スキャンアウト端
ＳＯの信号はデータ出力端Ｑの信号よりクロックの半周
期だけ遅れる。
１３Ｂは、図６のインバータ４０をＬＵＬラッチ回路４
１で置換した構成であり、ＬＵＬラッチ回路４１は、転
送ゲート４２及び４３と、インバータ４４及び４５とを
備えている。転送ゲート４２及び４３のオン／オフはそ
れぞれスレーブラッチ回路２２の転送ゲート２７及び２
８のそれと逆であり、スレーブラッチ回路２２がデータ
を保持している時にはＬＵＬラッチ回路４１はスレーブ
ラッチ回路２２の出力を取り込み、スレーブラッチ回路
２２が入力を取り込んでいる時にはＬＵＬラッチ回路４
１はデータを保持する。これにより、スキャンアウト端
ＳＯの信号はデータ出力端Ｑの信号よりクロックの半周
期だけ遅れる。
【００２５】図２は、上記プログラムによる処理の内容
を示す概略フローチャートである。
を示す概略フローチャートである。
【００２６】コンピュータ１は、入力装置４からの指示
に基づき記憶装置２に格納されたプログラムをロードし
てこれを実行することにより、以下の処理を行う。
に基づき記憶装置２に格納されたプログラムをロードし
てこれを実行することにより、以下の処理を行う。
【００２７】（Ｓ１）論理設計された回路のデータを記
憶装置２から読み込む。この回路は、例えば図３に示す
ような集積回路１０であり、組み合わせ回路１１と、フ
リップフロップ１２〜１５からなる順序回路とを有す
る。図３では簡単化のために両回路を分離して示してい
るが、実際には多数のフリップフロップが集積回路１０
内に散在している。
憶装置２から読み込む。この回路は、例えば図３に示す
ような集積回路１０であり、組み合わせ回路１１と、フ
リップフロップ１２〜１５からなる順序回路とを有す
る。図３では簡単化のために両回路を分離して示してい
るが、実際には多数のフリップフロップが集積回路１０
内に散在している。
【００２８】（Ｓ２）フリップフロップ１２〜１５をそ
れぞれ図４に示すようにＬＵＬ付スキャンフリップフロ
ップ１２Ｂ〜１５Ｂで置換し、さらに、ＬＵＬ付スキャ
ンフリップフロップ１２Ｂ〜１５Ｂをそれぞれのスキャ
ンイン端ＳＩ及びスキャンアウト端ＳＯに関し縦続接続
することにより、スキャン回路を形成する。このスキャ
ン回路では、初段のＬＵＬ付スキャンフリップフロップ
１２Ｂのスキャンイン端ＳＩが集積回路１０Ｂのスキャ
ンイン入力端子ＳＩＮに接続され、最終段のＬＵＬ付ス
キャンフリップフロップ１５Ｂのスキャンアウト端ＳＯ
がバッファゲート１６を介して集積回路１０Ｂのスキャ
ンアウト出力端子ＳＯＵＴに接続されている。また、Ｌ
ＵＬ付スキャンフリップフロップ１２Ｂ〜１５Ｂのスキ
ャンモードＳＭが集積回路１０Ｂのスキャンモード入力
端子＊ＳＭに接続されている。ＬＵＬ付スキャンフリッ
プフロップ１２Ｂ〜１５Ｂは互いに同一構成である。
れぞれ図４に示すようにＬＵＬ付スキャンフリップフロ
ップ１２Ｂ〜１５Ｂで置換し、さらに、ＬＵＬ付スキャ
ンフリップフロップ１２Ｂ〜１５Ｂをそれぞれのスキャ
ンイン端ＳＩ及びスキャンアウト端ＳＯに関し縦続接続
することにより、スキャン回路を形成する。このスキャ
ン回路では、初段のＬＵＬ付スキャンフリップフロップ
１２Ｂのスキャンイン端ＳＩが集積回路１０Ｂのスキャ
ンイン入力端子ＳＩＮに接続され、最終段のＬＵＬ付ス
キャンフリップフロップ１５Ｂのスキャンアウト端ＳＯ
がバッファゲート１６を介して集積回路１０Ｂのスキャ
ンアウト出力端子ＳＯＵＴに接続されている。また、Ｌ
ＵＬ付スキャンフリップフロップ１２Ｂ〜１５Ｂのスキ
ャンモードＳＭが集積回路１０Ｂのスキャンモード入力
端子＊ＳＭに接続されている。ＬＵＬ付スキャンフリッ
プフロップ１２Ｂ〜１５Ｂは互いに同一構成である。
【００２９】記憶装置２に格納されている論理回路のデ
ータを、この論理回路に対し該スキャン回路が形成され
たものに変更することにより、論理回路のデータで更新
する。
ータを、この論理回路に対し該スキャン回路が形成され
たものに変更することにより、論理回路のデータで更新
する。
【００３０】（Ｓ３）図４の集積回路１０Ｂをレイアウ
ト設計し、その結果を記憶装置３に格納する。
ト設計し、その結果を記憶装置３に格納する。
【００３１】これにより、通常のスキャンフリップフロ
ップよりもサイズが大きいＬＵＬ付スキャンフリップフ
ロップ１２Ｂ〜１５Ｂの配置領域が確保されるので、以
下に述べるようにＬＵＬ付スキャンフリップフロップ１
２Ｂ〜１５Ｂをそれぞれスキャンフリップフロップ１２
Ａ〜１５Ａで置換し、タイミング調整の必要に応じその
一部をＬＵＬ付スキャンフリップフロップ１２Ｂで置換
しても、後述のステップＳ１３においてセルの移動やク
ロック配線の引き直しをする必要がなくなる。
ップよりもサイズが大きいＬＵＬ付スキャンフリップフ
ロップ１２Ｂ〜１５Ｂの配置領域が確保されるので、以
下に述べるようにＬＵＬ付スキャンフリップフロップ１
２Ｂ〜１５Ｂをそれぞれスキャンフリップフロップ１２
Ａ〜１５Ａで置換し、タイミング調整の必要に応じその
一部をＬＵＬ付スキャンフリップフロップ１２Ｂで置換
しても、後述のステップＳ１３においてセルの移動やク
ロック配線の引き直しをする必要がなくなる。
【００３２】（Ｓ４）ＬＵＬ付スキャンフリップフロッ
プ１２Ｂ〜１５Ｂをそれぞれ図５に示すようにスキャン
フリップフロップ１２Ａ〜１５Ａで置換したスキャン回
路について、スキャンモードＳＭが低レベルである時
（スキャンモード時）のセル及びセル間信号伝播遅延時
間を含むスタンダードディレイフォーマット（ＳＤＦ）
ファイルを作成する。この置換は、記憶装置２に格納さ
れている論理回路に反映される。この場合、セル名が変
わるが、セルの入出力ピンの数及び名称は変わらない。
セル遅延時間は、記憶装置２に格納さているスキャンフ
リップフロップのセルデータに含まれているものを読み
出すことにより得られる。ゲート間遅延時間は、記憶装
置２に格納されている論理回路のネットリストと、その
ネットに対応した、ステップＳ３のレイアウト上のネッ
トの形状及び寸法と、記憶装置２に格納されている上記
遅延パラメータ値とから求められる。レイアウトをセル
置換後のものに更新しないのは、更新の影響が小さく、
また、後述のステップＳ１２でレイアウト変更を伴うタ
イミング調整を行うからである。
プ１２Ｂ〜１５Ｂをそれぞれ図５に示すようにスキャン
フリップフロップ１２Ａ〜１５Ａで置換したスキャン回
路について、スキャンモードＳＭが低レベルである時
（スキャンモード時）のセル及びセル間信号伝播遅延時
間を含むスタンダードディレイフォーマット（ＳＤＦ）
ファイルを作成する。この置換は、記憶装置２に格納さ
れている論理回路に反映される。この場合、セル名が変
わるが、セルの入出力ピンの数及び名称は変わらない。
セル遅延時間は、記憶装置２に格納さているスキャンフ
リップフロップのセルデータに含まれているものを読み
出すことにより得られる。ゲート間遅延時間は、記憶装
置２に格納されている論理回路のネットリストと、その
ネットに対応した、ステップＳ３のレイアウト上のネッ
トの形状及び寸法と、記憶装置２に格納されている上記
遅延パラメータ値とから求められる。レイアウトをセル
置換後のものに更新しないのは、更新の影響が小さく、
また、後述のステップＳ１２でレイアウト変更を伴うタ
イミング調整を行うからである。
【００３３】（Ｓ５）図５のスキャン回路のスキャンモ
ード時における静的タイミング解析を、スタティックタ
イミングアナライザ（ＳＴＡルーチン）で行う。
ード時における静的タイミング解析を、スタティックタ
イミングアナライザ（ＳＴＡルーチン）で行う。
【００３４】（Ｓ６）この静的タイミング解析によりタ
イミングエラーが発生した場合にはステップＳ７へ進
み、そうでない場合にはステップＳ９へ進む。タイミン
グエラーは通常、発生する。
イミングエラーが発生した場合にはステップＳ７へ進
み、そうでない場合にはステップＳ９へ進む。タイミン
グエラーは通常、発生する。
【００３５】図８は、図５のスキャンフリップフロップ
１４Ａでタイミングエラーが生ずる場合を示すタイミン
グチャートであり、スキャンフリップフロップ１３Ａの
クロック入力端Ｃ、スキャンイン端ＳＩ及びスキャンア
ウト端ＳＯでのクロック信号ＣＬＫ１、スキャンデータ
信号Ｓ１及びＳ２と、スキャンフリップフロップ１４Ａ
のクロック入力端Ｃ及びスキャンイン端ＳＩでのクロッ
ク信号ＣＬＫ２及びスキャンデータ信号Ｓ２ａを示す。
１４Ａでタイミングエラーが生ずる場合を示すタイミン
グチャートであり、スキャンフリップフロップ１３Ａの
クロック入力端Ｃ、スキャンイン端ＳＩ及びスキャンア
ウト端ＳＯでのクロック信号ＣＬＫ１、スキャンデータ
信号Ｓ１及びＳ２と、スキャンフリップフロップ１４Ａ
のクロック入力端Ｃ及びスキャンイン端ＳＩでのクロッ
ク信号ＣＬＫ２及びスキャンデータ信号Ｓ２ａを示す。
【００３６】クロック信号ＣＬＫ１の立ち上がりでスキ
ャンデータ信号Ｓ１がＳ２として保持される。クロック
信号ＣＬＫ２はクロック信号ＣＬＫ１よりΔｔだけ遅延
している。スキャンデータ信号Ｓ２ａもＳ２に対し遅延
している。実際の回路では、プロセスのばらつきや温度
変動などによりスキャンデータ信号Ｓ２ａの遅延量がば
らつくので（Δｔもばらつくが、簡単化のために図８で
はこれが一定であるとしている）、タイミングエラーが
発生するかどうかの判断で考慮される。
ャンデータ信号Ｓ１がＳ２として保持される。クロック
信号ＣＬＫ２はクロック信号ＣＬＫ１よりΔｔだけ遅延
している。スキャンデータ信号Ｓ２ａもＳ２に対し遅延
している。実際の回路では、プロセスのばらつきや温度
変動などによりスキャンデータ信号Ｓ２ａの遅延量がば
らつくので（Δｔもばらつくが、簡単化のために図８で
はこれが一定であるとしている）、タイミングエラーが
発生するかどうかの判断で考慮される。
【００３７】例えばスキャンフリップフロップ１３Ａが
クロック信号ＣＬＫ１の立ち上がりで２値Ｄ１を保持す
るとき、スキャンフリップフロップ１４Ａはクロック信
号ＣＬＫ２の立ち上がりでスキャンデータ信号Ｓ２ａの
２値Ｄ０を保持する必要がある。しかし、図８の場合に
はこれを保持できない場合があるので、スキャンフリッ
プフロップ１４Ａにおいてタイミングエラー（ホールド
エラー）が発生したと判定される。
クロック信号ＣＬＫ１の立ち上がりで２値Ｄ１を保持す
るとき、スキャンフリップフロップ１４Ａはクロック信
号ＣＬＫ２の立ち上がりでスキャンデータ信号Ｓ２ａの
２値Ｄ０を保持する必要がある。しかし、図８の場合に
はこれを保持できない場合があるので、スキャンフリッ
プフロップ１４Ａにおいてタイミングエラー（ホールド
エラー）が発生したと判定される。
【００３８】（Ｓ７）タイミングエラーが発生したスキ
ャンフリップフロップ１４Ａの前段のスキャンフリップ
フロップ１３Ａを、ＬＵＬ付スキャンフリップフロップ
１３Ｂで置換することにより、タイミング調整する。こ
の置換は、ステップＳ４と同様に、記憶装置２に格納さ
れている論理回路に対してのみ反映（回路変更）され、
レイアウトには反映されない。
ャンフリップフロップ１４Ａの前段のスキャンフリップ
フロップ１３Ａを、ＬＵＬ付スキャンフリップフロップ
１３Ｂで置換することにより、タイミング調整する。こ
の置換は、ステップＳ４と同様に、記憶装置２に格納さ
れている論理回路に対してのみ反映（回路変更）され、
レイアウトには反映されない。
【００３９】図９は、図５のスキャンフリップフロップ
１３ＡをＬＵＬ付スキャンフリップフロップ１３Ｂで置
換した集積回路１０Ｃを示す。
１３ＡをＬＵＬ付スキャンフリップフロップ１３Ｂで置
換した集積回路１０Ｃを示す。
【００４０】図１０は、この置換により図９のスキャン
フリップフロップ１４Ａでのタイミングエラーが解消し
た場合を示すタイミングチャートであり、ＬＵＬ付スキ
ャンフリップフロップ１３Ｂのクロック入力端Ｃ、スキ
ャンイン端ＳＩ及びスキャンアウト端ＳＯでのクロック
信号ＣＬＫ１、スキャンデータ信号Ｓ１及びＳ２ｂと、
スキャンフリップフロップ１４Ａのクロック入力端Ｃ及
びスキャンイン端ＳＩでのクロック信号ＣＬＫ２及びス
キャンデータ信号Ｓ２ｃを示す。
フリップフロップ１４Ａでのタイミングエラーが解消し
た場合を示すタイミングチャートであり、ＬＵＬ付スキ
ャンフリップフロップ１３Ｂのクロック入力端Ｃ、スキ
ャンイン端ＳＩ及びスキャンアウト端ＳＯでのクロック
信号ＣＬＫ１、スキャンデータ信号Ｓ１及びＳ２ｂと、
スキャンフリップフロップ１４Ａのクロック入力端Ｃ及
びスキャンイン端ＳＩでのクロック信号ＣＬＫ２及びス
キャンデータ信号Ｓ２ｃを示す。
【００４１】ＬＵＬ付スキャンフリップフロップ１３Ｂ
は、上述のようにクロック信号ＣＬＫ１の立ち下がりで
データをＬＵＬラッチ回路４１に保持するので、スキャ
ンデータ信号Ｓ２ｂは図８の信号Ｓ２よりも半周期遅
れ、これにより、スキャンフリップフロップ１４Ａはク
ロック信号ＣＬＫ２の立ち上がりでスキャンデータ信号
Ｓ２ｃを保持することができ、タイミングエラーが解消
する。
は、上述のようにクロック信号ＣＬＫ１の立ち下がりで
データをＬＵＬラッチ回路４１に保持するので、スキャ
ンデータ信号Ｓ２ｂは図８の信号Ｓ２よりも半周期遅
れ、これにより、スキャンフリップフロップ１４Ａはク
ロック信号ＣＬＫ２の立ち上がりでスキャンデータ信号
Ｓ２ｃを保持することができ、タイミングエラーが解消
する。
【００４２】（Ｓ８）ステップＳ７で変更された後の順
序回路（図９のスキャンフリップフロップ１２Ａ、１３
Ｂ、１４Ａ及び１５Ａ）及びこれに接続されたセルに関
し、ステップＳ４と同様にしてＳＤＦファイルを作成す
る。
序回路（図９のスキャンフリップフロップ１２Ａ、１３
Ｂ、１４Ａ及び１５Ａ）及びこれに接続されたセルに関
し、ステップＳ４と同様にしてＳＤＦファイルを作成す
る。
【００４３】（Ｓ９）この順序回路に関し、スキャンモ
ード入力端子＊ＳＭが高レベル（通常動作モード）であ
る場合について静的タイミング解析を行う。
ード入力端子＊ＳＭが高レベル（通常動作モード）であ
る場合について静的タイミング解析を行う。
【００４４】（Ｓ１０）ステップＳ７で回路が変更され
ているので、この順序回路に関し、スキャンモードであ
る場合について新たなタイミングエラーが発生する可能
性がある。そこで、このスキャン回路に関し、スキャン
モード時の静的タイミング解析を行う。
ているので、この順序回路に関し、スキャンモードであ
る場合について新たなタイミングエラーが発生する可能
性がある。そこで、このスキャン回路に関し、スキャン
モード時の静的タイミング解析を行う。
【００４５】（Ｓ１１）ステップＳ９及びＳ１０でタイ
ミングエラーがなければ処理を終了し、あればステップ
Ｓ１２へ進む。
ミングエラーがなければ処理を終了し、あればステップ
Ｓ１２へ進む。
【００４６】（Ｓ１２）ステップＳ９又はＳ１０でタイ
ミングエラーが生じた場合には、バッファゲートを付加
して信号を遅延させることによりタイミング調整する。
図１１は、ステップＳ９及びＳ１０でのタイミングエラ
ーに対しそれぞれバッファゲート１７及び１８を付加し
た場合を示す。バッファゲート１７及び１８はいずれも
偶数個のインバータを縦続接続したものである。既にス
テップＳ７でＬＵＬ付スキャンフリップフロップ１３Ｂ
を用いてタイミング調整が行われているので、ここでの
スキャンモード時のタイミング調整は微調整であり、タ
イミング調整が必要な場合はバッファゲートの付加で充
分である。
ミングエラーが生じた場合には、バッファゲートを付加
して信号を遅延させることによりタイミング調整する。
図１１は、ステップＳ９及びＳ１０でのタイミングエラ
ーに対しそれぞれバッファゲート１７及び１８を付加し
た場合を示す。バッファゲート１７及び１８はいずれも
偶数個のインバータを縦続接続したものである。既にス
テップＳ７でＬＵＬ付スキャンフリップフロップ１３Ｂ
を用いてタイミング調整が行われているので、ここでの
スキャンモード時のタイミング調整は微調整であり、タ
イミング調整が必要な場合はバッファゲートの付加で充
分である。
【００４７】（Ｓ１３）この回路変更に対応して、記憶
装置２に格納されているバッファセルを用い、レイアウ
トを変更する。ステップＳ８〜Ｓ１３のループの初回で
は、ステップＳ４及びステップＳ７での回路変更に対し
ても、記憶装置２に格納されているスキャンフリップフ
ロップ及びＬＵＬ付スキャンフリップフロップのセルを
用いてレイアウトを変更する。次に、ステップＳ８へ戻
る。
装置２に格納されているバッファセルを用い、レイアウ
トを変更する。ステップＳ８〜Ｓ１３のループの初回で
は、ステップＳ４及びステップＳ７での回路変更に対し
ても、記憶装置２に格納されているスキャンフリップフ
ロップ及びＬＵＬ付スキャンフリップフロップのセルを
用いてレイアウトを変更する。次に、ステップＳ８へ戻
る。
【００４８】本実施形態によれば、図４に示すようにＬ
ＵＬ付スキャンフリップフロップでスキャン回路を形成
してレイアウト設計した後に該ＬＵＬ付スキャンフリッ
プフロップを通常のスキャンフリップフロップで置換し
て図５に示す回路に変換し、この回路に対し静的タイミ
ング解析を行い、エラーが生じた場合に、対応するスキ
ャンフリップフロップをＬＵＬ付スキャンフリップフロ
ップで置換しているので、この置換によりセルの移動や
クロック配線の引き直しをする必要がなく、これによ
り、ステップＳ８〜Ｓ１３での繰り返し回数が低減さ
れ、集積回路の開発期間を短縮することができる。
ＵＬ付スキャンフリップフロップでスキャン回路を形成
してレイアウト設計した後に該ＬＵＬ付スキャンフリッ
プフロップを通常のスキャンフリップフロップで置換し
て図５に示す回路に変換し、この回路に対し静的タイミ
ング解析を行い、エラーが生じた場合に、対応するスキ
ャンフリップフロップをＬＵＬ付スキャンフリップフロ
ップで置換しているので、この置換によりセルの移動や
クロック配線の引き直しをする必要がなく、これによ
り、ステップＳ８〜Ｓ１３での繰り返し回数が低減さ
れ、集積回路の開発期間を短縮することができる。
【００４９】また、必要な部分のみＬＵＬ付スキャンフ
リップフロップを用いているので、集積回路の消費電力
を低減することができる。
リップフロップを用いているので、集積回路の消費電力
を低減することができる。
【００５０】さらに、ステップＳ４及びＳ７では回路変
更をレイアウトに反映させず、ステップＳ１３において
反映させるので、回路変更毎にレイアウトを変更する場
合よりも処理時間を短縮することができる。
更をレイアウトに反映させず、ステップＳ１３において
反映させるので、回路変更毎にレイアウトを変更する場
合よりも処理時間を短縮することができる。
【００５１】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００５２】例えば、図２のステップＳ４及びＳ７にお
いて回路変更をレイアウトに反映させる構成であっても
よい。
いて回路変更をレイアウトに反映させる構成であっても
よい。
【００５３】また、図２のステップ７において、（ＬＵ
Ｌ付スキャンフリップフロップのセル面積）−（通常の
スキャンフリップフロップのセル面積）≧（タイミング
エラー解消可能な１以上のバッファセルの合計面積）で
あれば、ＬＵＬ付スキャンフリップフロップの替わりに
バッファセルを付加してタイミング調整を行ってもよ
い。
Ｌ付スキャンフリップフロップのセル面積）−（通常の
スキャンフリップフロップのセル面積）≧（タイミング
エラー解消可能な１以上のバッファセルの合計面積）で
あれば、ＬＵＬ付スキャンフリップフロップの替わりに
バッファセルを付加してタイミング調整を行ってもよ
い。
【００５４】さらに、本実施形態では集積回路がゲート
アレイを用いて形成される場合を説明したが、本発明
は、コンピュータによる自動レイアウトが可能なスタン
ダードセル方式の集積回路やフルカスタム集積回路に対
しても適用可能である。
アレイを用いて形成される場合を説明したが、本発明
は、コンピュータによる自動レイアウトが可能なスタン
ダードセル方式の集積回路やフルカスタム集積回路に対
しても適用可能である。
【図１】本発明の一実施形態の、論理設計された集積回
路に対するレイアウト設計及びタイミング調整装置のハ
ードウェア構成を示す概略ブロック図である。
路に対するレイアウト設計及びタイミング調整装置のハ
ードウェア構成を示す概略ブロック図である。
【図２】プログラムによる処理手順を示す概略フローチ
ャートである。
ャートである。
【図３】図２のステップＳ１の説明図である。
【図４】図２のステップＳ２の説明図である。
【図５】図２のステップＳ４の説明図である。
【図６】スキャンフリップフロップの回路図である。
【図７】ロックアップラッチ付スキャンフリップフロッ
プの回路図である。
プの回路図である。
【図８】図５のスキャンフリップフロップ１４Ａでタイ
ミングエラーが生ずる場合を示すタイミングチャートで
ある。
ミングエラーが生ずる場合を示すタイミングチャートで
ある。
【図９】図２のステップＳ７の説明図である。
【図１０】図９のスキャン回路でタイミングエラーが解
消した場合を示すタイミングチャートである。
消した場合を示すタイミングチャートである。
【図１１】図２のステップＳ１２の説明図である。
１ コンピュータ ２、３ 記憶装置 ４ 入力装置 ５ 表示装置 １０、１０Ａ〜１０Ｄ 集積回路 １１ 組み合わせ回路 １２〜１５ フリップフロップ １２Ａ、１３Ａ、１４Ａ、１５Ａ スキャンフリップフ
ロップ １２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ ＬＵＬ付スキャンフ
リップフロップ １６〜１８ バッファゲート ２０ セレクタ ２１ マスターラッチ回路 ２２ スレーブラッチ回路 ２３〜２８、４２、４３ 転送ゲート ３０〜３９、４４、４５ インバータ Ｃ クロック入力端 Ｄ データ入力端 ＳＩ スキャンイン端 ＳＯ スキャンアウト端 ＊ＳＭ スキャンモード入力端子 ＳＩＮ スキャンイン入力端子 ＳＯＵＴ スキャンアウト出力端子 ＣＬＫ クロック入力端子
ロップ １２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ ＬＵＬ付スキャンフ
リップフロップ １６〜１８ バッファゲート ２０ セレクタ ２１ マスターラッチ回路 ２２ スレーブラッチ回路 ２３〜２８、４２、４３ 転送ゲート ３０〜３９、４４、４５ インバータ Ｃ クロック入力端 Ｄ データ入力端 ＳＩ スキャンイン端 ＳＯ スキャンアウト端 ＊ＳＭ スキャンモード入力端子 ＳＩＮ スキャンイン入力端子 ＳＯＵＴ スキャンアウト出力端子 ＣＬＫ クロック入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ Ｈ０３Ｋ 3/037 Ｆターム(参考） 5B046 AA08 BA04 JA01 5F038 CA17 CD09 CD12 CD13 DT06 EZ20 5F064 AA03 BB02 BB07 BB19 CC12 EE02 EE42 EE43 EE47 5J043 AA03 EE01 HH01 JJ10 KK01 KK03 (54)【発明の名称】 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの 方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な 記録媒体
Claims (10)
- 【請求項１】 （ａ）論理設計された第１論理回路に対
し、該第１論理回路に含まれる複数のフリップフロップ
の各々を、第１スキャンフリップフロップのスキャンア
ウト部にさらにラッチ回路が付加された第２スキャンフ
リップフロップで置換し、さらに該複数の第２スキャン
フリップフロップを縦続接続して第１スキャン回路を形
成することにより、第２論理回路を生成し、 （ｂ）該第２論理回路をレイアウト設計し、 （ｃ）第２論理回路に対し、該第１スキャン回路の各第
２スキャンフリップフロップを第１スキャンフリップフ
ロップで置換して得られる第３論理回路の静的タイミン
グ解析を行い、その結果に基づきタイミング調整する、 ことを特徴とする論理設計された集積回路のレイアウト
設計及びタイミング調整方法。 - 【請求項２】 上記ステップ（ｃ）では、 （ｃ１）上記第２論理回路のネットリストと上記レイア
ウト設計により得られたレイアウトとに基づいて、上記
第１スキャン回路の各第２スキャンフリップフロップを
第１スキャンフリップフロップで置換して得られる第２
スキャン回路の、スキャンモード時のセル間の第１信号
伝播遅延時間を求め、 （ｃ２）該第１信号伝播遅延時間及び該第１スキャンフ
リップフロップのセル遅延時間に基づいて、該第２スキ
ャン回路のスキャンモード時の静的タイミング解析を行
い、 （ｃ３）該静的タイミング解析により第１スキャンフリ
ップフロップでタイミングエラーが発生した場合には、
該エラーが発生した第１スキャンフリップフロップの前
段の第１スキャンフリップフロップを第２スキャンフリ
ップフロップで置換して該第２スキャン回路を第３スキ
ャン回路に変更することによりタイミング調整する、 ことを特徴とする請求項１記載の方法。 - 【請求項３】 上記ステップ（ｃ）ではさらに、 （ｃ４）上記第３論理回路に対し上記第２スキャン回路
を上記第３スキャン回路で置換した第４論理回路のネッ
トリストと上記レイアウト設計により得られたレイアウ
トとに基づいて、該第２スキャン回路のセル及び該第２
スキャン回路に接続されたセルを含むセル群に関するセ
ル間の第２信号伝播遅延時間を求め、該第２信号伝播遅
延時間及び該セル群の各セルのセル遅延時間に基づい
て、該第３スキャン回路が通常動作モードである場合及
びスキャンモードである場合の静的タイミング解析を行
い、 （ｃ５）該第４論理回路の静的タイミング解析により該
第３スキャン回路でタイミングエラーが発生した場合に
は、エラーが発生した第１又は第２スキャンフリップフ
ロップとその前段の第１又は第２スキャンフリップフロ
ップとの間にバッファセルを挿入することによりタイミ
ング調整を行う、 ことを特徴とする請求項２記載の方法。 - 【請求項４】 論理設計された第１論理回路のデータ
と、第１スキャンフリップフロップ及び該第１スキャン
フリップフロップのスキャンアウト部にラッチ回路が付
加されている第２スキャンフリップフロップのデータ
と、プログラムとが格納される記憶装置と、 該プログラムに従って動作するコンピュータとを有し、
該コンピュータは該データを読み出し該プログラムに従
って、 （ａ）該第１論理回路に対し、該第１論理回路に含まれ
る複数のフリップフロップの各々を、該第２スキャンフ
リップフロップで置換し、さらに該複数の第２スキャン
フリップフロップを縦続接続して第１スキャン回路を形
成することにより、第２論理回路を生成し、 （ｂ）該第２論理回路をレイアウト設計し、 （ｃ）該第２論理回路に対し、該第１スキャン回路の各
第２スキャンフリップフロップを第１スキャンフリップ
フロップで置換して得られる第３論理回路の静的タイミ
ング解析を行い、その結果に基づきタイミング調整し、 （ｄ）該タイミング調整の結果を出力する、 ことを特徴とする論理設計された集積回路のレイアウト
設計及びタイミング調整装置。 - 【請求項５】 上記コンピュータは上記プログラムに従
って、上記ステップ（ｃ）において、 （ｃ１）上記第２論理回路のネットリストと上記レイア
ウト設計により得られたレイアウトとに基づいて、上記
第１スキャン回路の各第２スキャンフリップフロップを
第１スキャンフリップフロップで置換して得られる第２
スキャン回路の、スキャンモード時のセル間の第１信号
伝播遅延時間を求め、 （ｃ２）該第１信号伝播遅延時間及び該第１スキャンフ
リップフロップのセル遅延時間に基づいて、該第２スキ
ャン回路のスキャンモード時の静的タイミング解析を行
い、 （ｃ３）該静的タイミング解析により第１スキャンフリ
ップフロップでタイミングエラーが発生した場合には、
該エラーが発生した第１スキャンフリップフロップの前
段の第１スキャンフリップフロップを第２スキャンフリ
ップフロップで置換して該第２スキャン回路を第３スキ
ャン回路に変更することによりタイミング調整する、 ことを特徴とする請求項４記載の装置。 - 【請求項６】 上記コンピュータは上記プログラムに従
って、上記ステップ（ｃ）においてさらに、 （ｃ４）上記第３論理回路に対し上記第２スキャン回路
を上記第３スキャン回路で置換した第４論理回路のネッ
トリストと上記レイアウト設計により得られたレイアウ
トとに基づいて、該第２スキャン回路のセル及び該第２
スキャン回路に接続されたセルを含むセル群に関するセ
ル間の第２信号伝播遅延時間を求め、該第２信号伝播遅
延時間及び該セル群の各セルのセル遅延時間に基づい
て、該第３スキャン回路が通常動作モードである場合及
びスキャンモードである場合の静的タイミング解析を行
い、 （ｃ５）該第４論理回路の静的タイミング解析により該
第３スキャン回路でタイミングエラーが発生した場合に
は、エラーが発生した第１又は第２スキャンフリップフ
ロップとその前段の第１又は第２スキャンフリップフロ
ップとの間にバッファセルを挿入することによりタイミ
ング調整を行う、 ことを特徴とする請求項５記載の装置。 - 【請求項７】 コンピュータに対し、 （ａ）論理設計された第１論理回路のデータと、第１ス
キャンフリップフロップ及び該第１スキャンフリップフ
ロップのスキャンアウト部にラッチ回路が付加されてい
る第２スキャンフリップフロップのデータと、プログラ
ムとが格納された記憶装置から、これらのデータを読み
出させ、 （ｂ）該第１論理回路に対し、該第１論理回路に含まれ
る複数のフリップフロップの各々を、該第２スキャンフ
リップフロップで置換し、さらに該複数の第２スキャン
フリップフロップを縦続接続して第１スキャン回路を形
成することにより、第２論理回路を生成させ、 （ｃ）該第２論理回路をレイアウト設計させ、 （ｄ）該第２論理回路に対し該第１スキャン回路の各第
２スキャンフリップフロップを第１スキャンフリップフ
ロップで置換して得られる第３論理回路の静的タイミン
グ解析を行わせ、その結果に基づきタイミング調整さ
せ、 （ｅ）該タイミング調整の結果を出力させる、 ことを特徴とするプログラム。 - 【請求項８】 上記プログラムは上記コンピュータに対
し、上記ステップ（ｄ）において、 （ｄ１）上記第２論理回路のネットリストと上記レイア
ウト設計により得られたレイアウトとに基づいて、上記
第１スキャン回路の各第２スキャンフリップフロップを
第１スキャンフリップフロップで置換して得られる第２
スキャン回路の、スキャンモード時のセル間の第１信号
伝播遅延時間を求めさせ、 （ｄ２）該第１信号伝播遅延時間及び該第１スキャンフ
リップフロップのセル遅延時間に基づいて、該第２スキ
ャン回路のスキャンモード時の静的タイミング解析を行
わせ、 （ｄ３）該静的タイミング解析により第１スキャンフリ
ップフロップでタイミングエラーが発生した場合には、
該エラーが発生した第１スキャンフリップフロップの前
段の第１スキャンフリップフロップを第２スキャンフリ
ップフロップで置換して該第２スキャン回路を第３スキ
ャン回路に変更することによりタイミング調整させる、 ことを特徴とする請求項７記載のプログラム。 - 【請求項９】 上記プログラムは上記コンピュータに対
し、上記ステップ（ｄ）においてさらに、 （ｄ４）上記第３論理回路に対し上記第２スキャン回路
を上記第３スキャン回路で置換した第４論理回路のネッ
トリストと上記レイアウト設計により得られたレイアウ
トとに基づいて、該第２スキャン回路のセル及び該第２
スキャン回路に接続されたセルを含むセル群に関するセ
ル間の第２信号伝播遅延時間を求めさせ、該第２信号伝
播遅延時間及び該セル群の各セルのセル遅延時間に基づ
いて、該第３スキャン回路が通常動作モードである場合
及びスキャンモードである場合の静的タイミング解析を
行わせ、 （ｄ５）該第４論理回路の静的タイミング解析により該
第３スキャン回路でタイミングエラーが発生した場合に
は、エラーが発生した第１又は第２スキャンフリップフ
ロップとその前段の第１又は第２スキャンフリップフロ
ップとの間にバッファセルを挿入することによりタイミ
ング調整を行わせる、 ことを特徴とする請求項８記載のプログラム。 - 【請求項１０】 請求項７乃至９のいずれか１つに記載
のプログラムが記録されていることを特徴とするコンピ
ュータ読み取り可能な記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114709A JP4512934B2 (ja) | 2001-04-13 | 2001-04-13 | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 |
| US10/033,938 US6687890B2 (en) | 2001-04-13 | 2002-01-03 | Method for layout design and timing adjustment of logically designed integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114709A JP4512934B2 (ja) | 2001-04-13 | 2001-04-13 | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002312410A true JP2002312410A (ja) | 2002-10-25 |
| JP4512934B2 JP4512934B2 (ja) | 2010-07-28 |
Family
ID=18965725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001114709A Expired - Fee Related JP4512934B2 (ja) | 2001-04-13 | 2001-04-13 | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 |
Country Status (2)
| Country | Link |
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| JP (1) | JP4512934B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401308B2 (en) | 2004-09-17 | 2008-07-15 | Fujitsu Limited | Timing analysis apparatus, timing analysis method, and computer product |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591407B1 (en) * | 2000-03-01 | 2003-07-08 | Sequence Design, Inc. | Method and apparatus for interconnect-driven optimization of integrated circuit design |
| JP2003006253A (ja) * | 2001-06-20 | 2003-01-10 | Mitsubishi Electric Corp | ロジック回路設計方法およびその方法をコンピュータに実行させるプログラム |
| US6766274B2 (en) * | 2001-08-06 | 2004-07-20 | Texas Instruments Incorporated | Determining the failure rate of an integrated circuit |
| JP2005149313A (ja) * | 2003-11-18 | 2005-06-09 | Toshiba Corp | 半導体集積回路の設計方法および半導体集積回路 |
| US7146551B2 (en) * | 2005-01-20 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Method and system of modifying data in functional latches of a logic unit during scan chain testing thereof |
| DE602005022230D1 (de) * | 2005-03-23 | 2010-08-19 | Freescale Semiconductor Inc | Verfahren zur race-verhinderung und einrichtung mit race-verhinderungsfähigkeiten |
| WO2012124117A1 (ja) * | 2011-03-17 | 2012-09-20 | 富士通株式会社 | タイミングエラー除去方法、設計支援装置、及びプログラム |
| JP2015106594A (ja) * | 2013-11-28 | 2015-06-08 | 富士通株式会社 | 診断装置、診断装置の制御方法、および診断装置の制御プログラム |
| US10726189B2 (en) | 2018-07-23 | 2020-07-28 | Sandisk Technologies Llc | Less-pessimistic static timing analysis for synchronous circuits |
| TWI722360B (zh) * | 2018-11-13 | 2021-03-21 | 大陸商創意電子（南京）有限公司 | 測試系統與測試方法 |
| KR20210045075A (ko) | 2019-10-16 | 2021-04-26 | 삼성전자주식회사 | 반도체 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050848A (ja) * | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | 集積回路の配置配線設計方法 |
| JP2000148809A (ja) * | 1998-11-05 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | スキャンテスト方法及びスキャンテスト装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059819A (en) * | 1986-12-26 | 1991-10-22 | Hitachi, Ltd. | Integrated logic circuit |
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
| JPH07262254A (ja) | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体集積回路の設計支援装置 |
| US5717700A (en) * | 1995-12-04 | 1998-02-10 | Motorola, Inc. | Method for creating a high speed scan-interconnected set of flip-flop elements in an integrated circuit to enable faster scan-based testing |
| US5812561A (en) * | 1996-09-03 | 1998-09-22 | Motorola, Inc. | Scan based testing of an integrated circuit for compliance with timing specifications |
| JPH10242809A (ja) * | 1997-02-26 | 1998-09-11 | Nec Corp | スキャン用フリップフロップ回路 |
| US6389566B1 (en) * | 1998-06-02 | 2002-05-14 | S3 Incorporated | Edge-triggered scan flip-flop and one-pass scan synthesis methodology |
-
2001
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-
2002
- 2002-01-03 US US10/033,938 patent/US6687890B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050848A (ja) * | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | 集積回路の配置配線設計方法 |
| JP2000148809A (ja) * | 1998-11-05 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | スキャンテスト方法及びスキャンテスト装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401308B2 (en) | 2004-09-17 | 2008-07-15 | Fujitsu Limited | Timing analysis apparatus, timing analysis method, and computer product |
Also Published As
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|---|---|
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