JPH07262254A - 半導体集積回路の設計支援装置 - Google Patents
半導体集積回路の設計支援装置Info
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- JPH07262254A JPH07262254A JP6048413A JP4841394A JPH07262254A JP H07262254 A JPH07262254 A JP H07262254A JP 6048413 A JP6048413 A JP 6048413A JP 4841394 A JP4841394 A JP 4841394A JP H07262254 A JPH07262254 A JP H07262254A
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- Japan
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- flip
- cell
- cells
- integrated circuit
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Abstract
(57)【要約】
【目的】 レイアウト設計後の設計検証において、タイ
ミングバイオレーション等の仕様を満たさない結果とな
った場合でも、問題を容易に回避することができ、設計
時間の短縮が可能な半導体集積回路の設計支援装置を提
供する。 【構成】 セルライブラリ１１に登録されたセルを選択
して組合せることによりレイアウト設計するレイアウト
手段１と、レイアウト設計結果を検証する検証手段３
と、検証手段３の結果に基づき、必要に応じてセルの置
換を行う再レイアウト手段５とを有して構成し、セルラ
イブラリ１１は、論理機能が同一のセルについて特性の
異なる複数種のバージョンを備える。
ミングバイオレーション等の仕様を満たさない結果とな
った場合でも、問題を容易に回避することができ、設計
時間の短縮が可能な半導体集積回路の設計支援装置を提
供する。 【構成】 セルライブラリ１１に登録されたセルを選択
して組合せることによりレイアウト設計するレイアウト
手段１と、レイアウト設計結果を検証する検証手段３
と、検証手段３の結果に基づき、必要に応じてセルの置
換を行う再レイアウト手段５とを有して構成し、セルラ
イブラリ１１は、論理機能が同一のセルについて特性の
異なる複数種のバージョンを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の設計支
援装置に係り、特に、レイアウト設計後の設計検証にお
いて、タイミングバイオレーション等の仕様を満たさな
い結果となった場合でも、該問題を容易に回避すること
ができ、設計時間の短縮が可能な半導体集積回路の設計
支援装置に関する。
援装置に係り、特に、レイアウト設計後の設計検証にお
いて、タイミングバイオレーション等の仕様を満たさな
い結果となった場合でも、該問題を容易に回避すること
ができ、設計時間の短縮が可能な半導体集積回路の設計
支援装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路において、特に
１．０［μｍ］以上のＣＭＯＳプロセスでは、クロック
・スキュー等のタイミングバイオレーションについて余
り考慮されておらず、またクロック・スキューを解消す
る方法も確立されていなかった。
１．０［μｍ］以上のＣＭＯＳプロセスでは、クロック
・スキュー等のタイミングバイオレーションについて余
り考慮されておらず、またクロック・スキューを解消す
る方法も確立されていなかった。
【０００３】近年、半導体集積回路のプロセス技術の向
上により、高速なクロック周波数で動作させることが可
能となり、それに伴って半導体集積回路のクロック・ス
キューの問題がクローズアップされるようになった。
上により、高速なクロック周波数で動作させることが可
能となり、それに伴って半導体集積回路のクロック・ス
キューの問題がクローズアップされるようになった。
【０００４】特に０．５［μｍ］以下のプロセスになる
と、配線によっては該配線の信号伝搬遅延時間（ディレ
イ）が大きく影響するようになり、配置・配線を行った
後にクロック・スキューが問題となり、再配置・再配線
を行うケースが増えている。
と、配線によっては該配線の信号伝搬遅延時間（ディレ
イ）が大きく影響するようになり、配置・配線を行った
後にクロック・スキューが問題となり、再配置・再配線
を行うケースが増えている。
【０００５】しかし、仮に再配置・再配線してもクロッ
ク・スキューの問題が解決する保証はなく、レイアウト
設計に掛かる時間が従来に増して多くなってきているの
が現状である。
ク・スキューの問題が解決する保証はなく、レイアウト
設計に掛かる時間が従来に増して多くなってきているの
が現状である。
【０００６】図６はクロック・スキュー及びホールド時
間の説明図であり、図６（ａ）は回路図、図６（ｂ）は
代表的動作のタイミングチャートである。図６（ａ）の
回路図において、ＦＦ１及びＦＦ２はフリップフロップ
で、ＣＢ１及びＣＢ２はクロックバッファである。これ
らはレイアウト設計においてセルライブラリ内から選択
されたセルである。フリップフロップＦＦ１及びＦＦ２
において、Ｄは入力データ端子、ＣＫはクロック端子、
Ｑ１は出力端子、並びにＱ２は反転出力端子である。
間の説明図であり、図６（ａ）は回路図、図６（ｂ）は
代表的動作のタイミングチャートである。図６（ａ）の
回路図において、ＦＦ１及びＦＦ２はフリップフロップ
で、ＣＢ１及びＣＢ２はクロックバッファである。これ
らはレイアウト設計においてセルライブラリ内から選択
されたセルである。フリップフロップＦＦ１及びＦＦ２
において、Ｄは入力データ端子、ＣＫはクロック端子、
Ｑ１は出力端子、並びにＱ２は反転出力端子である。
【０００７】また、１０１〜１０５は信号配線であり、
１０２及び１０３はそれぞれクロックバッファＣＢ１及
びＣＢ２よりフリップフロップＦＦ１及びＦＦ２のクロ
ック端子ＣＫに供給される配線、１０４はフリップフロ
ップＦＦ１の出力端子Ｑ１からのデータをフリップフロ
ップＦＦ２の入力データ端子Ｄに供給する配線である。
１０２及び１０３はそれぞれクロックバッファＣＢ１及
びＣＢ２よりフリップフロップＦＦ１及びＦＦ２のクロ
ック端子ＣＫに供給される配線、１０４はフリップフロ
ップＦＦ１の出力端子Ｑ１からのデータをフリップフロ
ップＦＦ２の入力データ端子Ｄに供給する配線である。
【０００８】図６（ｂ）のタイミングチャートにおい
て、フリップフロップＦＦ１のクロック端子ＣＫが立ち
上り、信号伝搬遅延（ディレイ）Ｔpdを経て、出力端子
Ｑ１にデータが出力される。このデータはフリップフロ
ップＦＦ２の入力データ端子Ｄに供給され、次のクロッ
ク信号の立ち上がりでフリップフロップＦＦ２に取り込
まれる。
て、フリップフロップＦＦ１のクロック端子ＣＫが立ち
上り、信号伝搬遅延（ディレイ）Ｔpdを経て、出力端子
Ｑ１にデータが出力される。このデータはフリップフロ
ップＦＦ２の入力データ端子Ｄに供給され、次のクロッ
ク信号の立ち上がりでフリップフロップＦＦ２に取り込
まれる。
【０００９】ここで、フリップフロップＦＦ２のクロッ
ク端子ＣＫについては、クロック端子ＣＫの立ち上がり
から、入力データ端子Ｄの変化までがデータのホールド
時間Ｔhdとなる。
ク端子ＣＫについては、クロック端子ＣＫの立ち上がり
から、入力データ端子Ｄの変化までがデータのホールド
時間Ｔhdとなる。
【００１０】論理回路設計の善し悪しに関わらず、レイ
アウト設計後には、このようなホールド時間を満足でき
ない場合が多々ある。特に、サブミクロン時代では、相
対的にゲートディレイが小さくなり、他方で相対的に配
線ディレイが大きくなるので、クロック・スキューによ
る問題が多発する傾向にある。
アウト設計後には、このようなホールド時間を満足でき
ない場合が多々ある。特に、サブミクロン時代では、相
対的にゲートディレイが小さくなり、他方で相対的に配
線ディレイが大きくなるので、クロック・スキューによ
る問題が多発する傾向にある。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
半導体集積回路の設計支援装置では、レイアウト設計後
に、ホールド時間等の仕様を満足できない場合が多々あ
り、特に、サブミクロン時代では相対的にゲートディレ
イが小さく、他方で相対的に配線ディレイが大きくなる
ので、クロック・スキューが多発するという問題があっ
た。
半導体集積回路の設計支援装置では、レイアウト設計後
に、ホールド時間等の仕様を満足できない場合が多々あ
り、特に、サブミクロン時代では相対的にゲートディレ
イが小さく、他方で相対的に配線ディレイが大きくなる
ので、クロック・スキューが多発するという問題があっ
た。
【００１２】本発明は、上記問題点を解決するもので、
レイアウト設計後の設計検証において、タイミングバイ
オレーション等の仕様を満たさない結果となった場合で
も、該問題を容易に回避することができ、設計時間の短
縮が可能な半導体集積回路の設計支援装置を提供するこ
とを目的とする。
レイアウト設計後の設計検証において、タイミングバイ
オレーション等の仕様を満たさない結果となった場合で
も、該問題を容易に回避することができ、設計時間の短
縮が可能な半導体集積回路の設計支援装置を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の半導体集積回路の設計支援装
置は、図１に示す如く、セルライブラリ１１に登録され
たセルを選択して組合せることによりレイアウト設計す
るレイアウト手段１と、前記レイアウト設計結果を検証
する検証手段３と、前記検証手段３の結果に基づき、必
要に応じてセルの置換を行う再レイアウト手段５とを有
して構成し、前記セルライブラリ１１は、論理機能が同
一のセルについて特性の異なる複数種のバージョンを備
える。
に、本発明の第１の特徴の半導体集積回路の設計支援装
置は、図１に示す如く、セルライブラリ１１に登録され
たセルを選択して組合せることによりレイアウト設計す
るレイアウト手段１と、前記レイアウト設計結果を検証
する検証手段３と、前記検証手段３の結果に基づき、必
要に応じてセルの置換を行う再レイアウト手段５とを有
して構成し、前記セルライブラリ１１は、論理機能が同
一のセルについて特性の異なる複数種のバージョンを備
える。
【００１４】また、本発明の第２の特徴の半導体集積回
路の設計支援装置は、請求項１に記載の半導体集積回路
の設計支援装置において、前記セルライブラリ１１は、
少なくともフリップフロップセルについてホールド時間
の異なる複数種のバージョンを備え、前記検証手段３
は、タイミングシミュレーションを行って検証を行う。
路の設計支援装置は、請求項１に記載の半導体集積回路
の設計支援装置において、前記セルライブラリ１１は、
少なくともフリップフロップセルについてホールド時間
の異なる複数種のバージョンを備え、前記検証手段３
は、タイミングシミュレーションを行って検証を行う。
【００１５】また、本発明の第３の特徴の半導体集積回
路の設計支援装置は、請求項１または２に記載の半導体
集積回路の設計支援装置において、前記セルライブラリ
１１におけるセルの特性の違いは、該セルを構成するト
ランジスタの幅の違いである。
路の設計支援装置は、請求項１または２に記載の半導体
集積回路の設計支援装置において、前記セルライブラリ
１１におけるセルの特性の違いは、該セルを構成するト
ランジスタの幅の違いである。
【００１６】また、本発明の第４の特徴の半導体集積回
路の設計支援装置は、請求項２に記載の半導体集積回路
の設計支援装置において、前記セルライブラリ１１にお
けるフリップフロップセルのホールド時間の違いは、該
フリップフロップセルを構成するマスタ側のゲートトラ
ンジスタの幅の違いである。
路の設計支援装置は、請求項２に記載の半導体集積回路
の設計支援装置において、前記セルライブラリ１１にお
けるフリップフロップセルのホールド時間の違いは、該
フリップフロップセルを構成するマスタ側のゲートトラ
ンジスタの幅の違いである。
【００１７】また、本発明の第５の特徴の半導体集積回
路の設計支援装置は、請求項２または４に記載の半導体
集積回路の設計支援装置において、前記セルライブラリ
１１におけるフリップフロップセルのホールド時間の違
いは、該フリップフロップセルを構成するマスタ側のト
ランスファゲートトランジスタの幅の違いである。
路の設計支援装置は、請求項２または４に記載の半導体
集積回路の設計支援装置において、前記セルライブラリ
１１におけるフリップフロップセルのホールド時間の違
いは、該フリップフロップセルを構成するマスタ側のト
ランスファゲートトランジスタの幅の違いである。
【００１８】また、本発明の第６の特徴の半導体集積回
路の設計支援装置は、請求項２、４、または５に記載の
半導体集積回路の設計支援装置において、前記セルライ
ブラリ１１におけるフリップフロップセルのホールド時
間の違いは、該フリップフロップセルを構成するマスタ
側のフィードバックトランジスタの幅の違いである。
路の設計支援装置は、請求項２、４、または５に記載の
半導体集積回路の設計支援装置において、前記セルライ
ブラリ１１におけるフリップフロップセルのホールド時
間の違いは、該フリップフロップセルを構成するマスタ
側のフィードバックトランジスタの幅の違いである。
【００１９】
【作用】本発明の第１、第２、第３、第４、第５、及び
第６の特徴の半導体集積回路の設計支援装置では、図１
に示す如く、レイアウト手段１によりセルライブラリ１
１に登録されたセルを選択して組合せることによりレイ
アウト設計し、検証手段３により該レイアウト設計結果
に対してタイミングシミュレーション等の検証を行い、
検証手段３の検証結果に基づき、再レイアウト手段５に
より必要に応じてセルの置換を行うようにしている。更
に、再レイアウト設計の結果を再び設計検証するという
具合に、所定の設計仕様を満たすまでレイアウト及び検
証の処理は繰り返される。
第６の特徴の半導体集積回路の設計支援装置では、図１
に示す如く、レイアウト手段１によりセルライブラリ１
１に登録されたセルを選択して組合せることによりレイ
アウト設計し、検証手段３により該レイアウト設計結果
に対してタイミングシミュレーション等の検証を行い、
検証手段３の検証結果に基づき、再レイアウト手段５に
より必要に応じてセルの置換を行うようにしている。更
に、再レイアウト設計の結果を再び設計検証するという
具合に、所定の設計仕様を満たすまでレイアウト及び検
証の処理は繰り返される。
【００２０】また、セルライブラリ１１には、論理機能
が同一のセルについて特性の異なる複数種のバージョン
を具備しており、少なくともフリップフロップセルにつ
いてはホールド時間の異なる複数種のバージョンを備え
ている。尚、該セルライブラリ１１におけるセルの特性
の差異は、該セルを構成するトランジスタの幅の違いに
よってなされる。特に、フリップフロップセルのホール
ド時間の違いは、該フリップフロップセルを構成するマ
スタ側のゲートトランジスタの幅、マスタ側のトランス
ファゲートトランジスタの幅、或いはマスタ側のフィー
ドバックトランジスタの幅の違いによってなされる。
が同一のセルについて特性の異なる複数種のバージョン
を具備しており、少なくともフリップフロップセルにつ
いてはホールド時間の異なる複数種のバージョンを備え
ている。尚、該セルライブラリ１１におけるセルの特性
の差異は、該セルを構成するトランジスタの幅の違いに
よってなされる。特に、フリップフロップセルのホール
ド時間の違いは、該フリップフロップセルを構成するマ
スタ側のゲートトランジスタの幅、マスタ側のトランス
ファゲートトランジスタの幅、或いはマスタ側のフィー
ドバックトランジスタの幅の違いによってなされる。
【００２１】このように、セルライブラリ１１に、論理
機能が同一のセルについて特性の異なる複数種のバージ
ョンを具備し、少なくともフリップフロップセルについ
てはホールド時間の異なる複数種のバージョンを備え、
レイアウト設計後のタイミングシミュレーション等の設
計検証においてタイミングバイオレーション等の不具合
が発生した場合には、再レイアウト手段５により、必要
に応じて不具合の原因となっているセルの置換を行っ
て、問題を解消することとしたので、レイアウト設計後
に判明する問題を容易に回避することができ、設計時間
の短縮が可能となる。
機能が同一のセルについて特性の異なる複数種のバージ
ョンを具備し、少なくともフリップフロップセルについ
てはホールド時間の異なる複数種のバージョンを備え、
レイアウト設計後のタイミングシミュレーション等の設
計検証においてタイミングバイオレーション等の不具合
が発生した場合には、再レイアウト手段５により、必要
に応じて不具合の原因となっているセルの置換を行っ
て、問題を解消することとしたので、レイアウト設計後
に判明する問題を容易に回避することができ、設計時間
の短縮が可能となる。
【００２２】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係る半導体集積回
路の設計支援装置の構成図を示す。
説明する。図１に本発明の一実施例に係る半導体集積回
路の設計支援装置の構成図を示す。
【００２３】同図において、本実施例の半導体集積回路
の設計支援装置は、セルライブラリ１１に登録されたセ
ルを選択して組合せることによりレイアウト設計するレ
イアウト手段１と、レイアウト設計結果を検証する検証
手段３と、検証手段３の結果に基づき、必要に応じてセ
ルの置換を行う再レイアウト手段５とから構成されてい
る。
の設計支援装置は、セルライブラリ１１に登録されたセ
ルを選択して組合せることによりレイアウト設計するレ
イアウト手段１と、レイアウト設計結果を検証する検証
手段３と、検証手段３の結果に基づき、必要に応じてセ
ルの置換を行う再レイアウト手段５とから構成されてい
る。
【００２４】図２は本実施例におけるセルライブラリ１
１の説明図であり、図２（ａ）は構成例であり、図２
（ｂ）は図２（ａ）で示されるフリップフロップセルの
特性（セットアップ時間及びホールド時間）を説明する
タイミングチャートである。
１の説明図であり、図２（ａ）は構成例であり、図２
（ｂ）は図２（ａ）で示されるフリップフロップセルの
特性（セットアップ時間及びホールド時間）を説明する
タイミングチャートである。
【００２５】同図に示すように、セルライブラリ１１に
は、論理機能が同一のセルについて特性の異なる複数種
のバージョンを具備しており、少なくともフリップフロ
ップセルについては、ホールド時間の異なる複数種のバ
ージョンＦＦＣ１〜ＦＦＣ４（図２（ｂ）参照）を備え
ている。
は、論理機能が同一のセルについて特性の異なる複数種
のバージョンを具備しており、少なくともフリップフロ
ップセルについては、ホールド時間の異なる複数種のバ
ージョンＦＦＣ１〜ＦＦＣ４（図２（ｂ）参照）を備え
ている。
【００２６】また図３は、セルライブラリ１１内に登録
されているフリップフロップセルＦＦＣの回路図であ
る。同図において、フリップフロップセルＦＦＣは、イ
ンバータｉ２〜ｉ８、フィードバック用インバータｉ９
及びｉ１０、ホールド時間を調整するインバータｉ１及
びトランスミッションゲートｔｇ１、並びに、トランス
ミッションゲートｔｇ２から構成されている。
されているフリップフロップセルＦＦＣの回路図であ
る。同図において、フリップフロップセルＦＦＣは、イ
ンバータｉ２〜ｉ８、フィードバック用インバータｉ９
及びｉ１０、ホールド時間を調整するインバータｉ１及
びトランスミッションゲートｔｇ１、並びに、トランス
ミッションゲートｔｇ２から構成されている。
【００２７】尚、セルライブラリ１１におけるセルの特
性の差異は、該セルを構成するトランジスタの幅の違い
によって実現される。特に、フリップフロップセルＦＦ
Ｃのホールド時間の違いについては、該フリップフロッ
プセルを構成するマスタ側のゲートトランジスタの幅、
マスタ側のトランスファゲートトランジスタの幅、或い
はマスタ側のフィードバックトランジスタの幅等の違い
によって実現される。
性の差異は、該セルを構成するトランジスタの幅の違い
によって実現される。特に、フリップフロップセルＦＦ
Ｃのホールド時間の違いについては、該フリップフロッ
プセルを構成するマスタ側のゲートトランジスタの幅、
マスタ側のトランスファゲートトランジスタの幅、或い
はマスタ側のフィードバックトランジスタの幅等の違い
によって実現される。
【００２８】図４はフリップフロップセルＦＦＣの説明
図であり、図４（ａ）は対象となるインバータｉ１及び
トランスミッションゲートｔｇ１の回路図、図４（ｂ）
〜（ｄ）はそれぞれトランジスタ幅の異なるインバータ
ｉ１のレイアウトパターン図である。
図であり、図４（ａ）は対象となるインバータｉ１及び
トランスミッションゲートｔｇ１の回路図、図４（ｂ）
〜（ｄ）はそれぞれトランジスタ幅の異なるインバータ
ｉ１のレイアウトパターン図である。
【００２９】ここでは、図３の回路図におけるホールド
時間を調整するインバータｉ１及びトランスミッション
ゲートｔｇ１によって、フリップフロップセルＦＦＣの
ホールド時間の異なる複数種のバージョンを実現する場
合について説明する。
時間を調整するインバータｉ１及びトランスミッション
ゲートｔｇ１によって、フリップフロップセルＦＦＣの
ホールド時間の異なる複数種のバージョンを実現する場
合について説明する。
【００３０】図４（ｂ）〜（ｄ）中、Ｗa1，Ｗa2，及び
Ｗa3はｐチャネルトランジスタの幅でＷa1＞Ｗa2＞Ｗa3
であり、Ｗb1，Ｗb2，及びＷb3はｎチャネルトランジス
タの幅でＷb1＞Ｗb2＞Ｗb3である。つまり、ホールド時
間を調整するインバータｉ１について、拡散部Ｐ１を調
節してトランジスタ幅Ｗa1，Ｗa2，及びＷa3、並びにＷ
b1，Ｗb2，及びＷb3を必要に応じて変更し、ホールド時
間を調節することによりバリエーションを与えるもので
ある。
Ｗa3はｐチャネルトランジスタの幅でＷa1＞Ｗa2＞Ｗa3
であり、Ｗb1，Ｗb2，及びＷb3はｎチャネルトランジス
タの幅でＷb1＞Ｗb2＞Ｗb3である。つまり、ホールド時
間を調整するインバータｉ１について、拡散部Ｐ１を調
節してトランジスタ幅Ｗa1，Ｗa2，及びＷa3、並びにＷ
b1，Ｗb2，及びＷb3を必要に応じて変更し、ホールド時
間を調節することによりバリエーションを与えるもので
ある。
【００３１】また、インバータｉ１と同様に、トランス
ミッションゲートｔｇ１についてもトランジスタ幅の調
節を行うことで、ホールド時間の値のバリエーションの
範囲を更に大きくすることも可能である。
ミッションゲートｔｇ１についてもトランジスタ幅の調
節を行うことで、ホールド時間の値のバリエーションの
範囲を更に大きくすることも可能である。
【００３２】以上のようにして構築されてセルライブラ
リ１１を用いてレイアウト設計の支援を行うが、本実施
例の半導体集積回路の設計支援装置では、次のような手
順でレイアウト設計が行われる。
リ１１を用いてレイアウト設計の支援を行うが、本実施
例の半導体集積回路の設計支援装置では、次のような手
順でレイアウト設計が行われる。
【００３３】即ち、先ずレイアウト手段１によるレイア
ウト設計がなされ、次に検証手段３によるタイミングシ
ミュレーション等の検証がなされ、その後、検証結果に
基づき再レイアウト手段５により必要に応じてセルの置
換が行われる。更に、再レイアウト設計の結果を再び設
計検証するという具合に、所定の設計仕様を満たすまで
レイアウト及び検証の処理は繰り返される。
ウト設計がなされ、次に検証手段３によるタイミングシ
ミュレーション等の検証がなされ、その後、検証結果に
基づき再レイアウト手段５により必要に応じてセルの置
換が行われる。更に、再レイアウト設計の結果を再び設
計検証するという具合に、所定の設計仕様を満たすまで
レイアウト及び検証の処理は繰り返される。
【００３４】図５は、再レイアウト手段５により行われ
るセルの置換を説明する図であり、チップレイアウトの
イメージを示したものである。ここでは、インバータ
（クロックバッファ）ｉ１１，ｉ１２，及びｉ１３、並
びにフリップフロップＦＦ１１及びＦＦ１２を備える回
路を例に説明する。
るセルの置換を説明する図であり、チップレイアウトの
イメージを示したものである。ここでは、インバータ
（クロックバッファ）ｉ１１，ｉ１２，及びｉ１３、並
びにフリップフロップＦＦ１１及びＦＦ１２を備える回
路を例に説明する。
【００３５】フリップフロップＦＦ１２がホールド時間
のバイオレーションを起こしたとする。この場合、再レ
イアウト手段５は、フリップフロップＦＦ１２を、ホー
ルド時間のバイオレーションを起こさないようなホール
ド時間を持つフリップフロップセルＦＦＣに置き換え
る。
のバイオレーションを起こしたとする。この場合、再レ
イアウト手段５は、フリップフロップＦＦ１２を、ホー
ルド時間のバイオレーションを起こさないようなホール
ド時間を持つフリップフロップセルＦＦＣに置き換え
る。
【００３６】候補はフリップフロップセルＦＦＣ１〜Ｆ
ＦＣ３で、例えば図４（ｂ）〜図４（ｄ）で示したよう
なトランジスタの幅Ｗが異なる構造を備えている。図４
で示したように、フリップフロップセルＦＦＣ１〜ＦＦ
Ｃ３はセルの拡散部Ｐ１のみ差異によるものでセル自体
の大きさは同一であるので、レイアウト後、或いは配線
後でも容易にセルを入れ換えることが可能である。
ＦＣ３で、例えば図４（ｂ）〜図４（ｄ）で示したよう
なトランジスタの幅Ｗが異なる構造を備えている。図４
で示したように、フリップフロップセルＦＦＣ１〜ＦＦ
Ｃ３はセルの拡散部Ｐ１のみ差異によるものでセル自体
の大きさは同一であるので、レイアウト後、或いは配線
後でも容易にセルを入れ換えることが可能である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
セルライブラリは、論理機能が同一のセルについて特性
の異なる複数種のバージョンを具備し、少なくともフリ
ップフロップセルについてはホールド時間の異なる複数
種のバージョンを備え、レイアウト設計後のタイミング
シミュレーション等の設計検証においてタイミングバイ
オレーション等の不具合が発生した場合には、再レイア
ウト手段により、必要に応じて不具合の原因となってい
るセルの置換を行って、問題を解消することとしたの
で、レイアウト設計後に判明する問題を容易に回避する
ことができ、設計時間を短縮し得る半導体集積回路の設
計支援装置を提供することができる。
セルライブラリは、論理機能が同一のセルについて特性
の異なる複数種のバージョンを具備し、少なくともフリ
ップフロップセルについてはホールド時間の異なる複数
種のバージョンを備え、レイアウト設計後のタイミング
シミュレーション等の設計検証においてタイミングバイ
オレーション等の不具合が発生した場合には、再レイア
ウト手段により、必要に応じて不具合の原因となってい
るセルの置換を行って、問題を解消することとしたの
で、レイアウト設計後に判明する問題を容易に回避する
ことができ、設計時間を短縮し得る半導体集積回路の設
計支援装置を提供することができる。
【００３８】尚、本発明が成しうる効果は、半導体プロ
セスが微細化・高集積化するに伴いクロック・スキュー
が表面化する中で、レイアウト設計時間の短縮に大いに
寄与すると思われる。
セスが微細化・高集積化するに伴いクロック・スキュー
が表面化する中で、レイアウト設計時間の短縮に大いに
寄与すると思われる。
【図１】本発明の一実施例に係る半導体集積回路の設計
支援装置の構成図。
支援装置の構成図。
【図２】実施例におけるセルライブラリの説明図であ
り、図２（ａ）は構成例であり、図２（ｂ）はフリップ
フロップセルの特性（セットアップ時間及びホールド時
間）を説明するタイミングチャートである。
り、図２（ａ）は構成例であり、図２（ｂ）はフリップ
フロップセルの特性（セットアップ時間及びホールド時
間）を説明するタイミングチャートである。
【図３】セルライブラリ内に登録されているフリップフ
ロップセルの回路図である。
ロップセルの回路図である。
【図４】フリップフロップセルＦＦＣの説明図であり、
図４（ａ）は対象となるインバータ及びトランスミッシ
ョンゲートの回路図、図４（ｂ）〜（ｄ）はそれぞれト
ランジスタ幅の異なるインバータのレイアウトパターン
図である。
図４（ａ）は対象となるインバータ及びトランスミッシ
ョンゲートの回路図、図４（ｂ）〜（ｄ）はそれぞれト
ランジスタ幅の異なるインバータのレイアウトパターン
図である。
【図５】再レイアウト手段により行われるセルの置換処
理の説明図である。
理の説明図である。
【図６】クロック・スキュー及びホールド時間の説明図
であり、図６（ａ）は回路図、図６（ｂ）は代表的動作
のタイミングチャートである。
であり、図６（ａ）は回路図、図６（ｂ）は代表的動作
のタイミングチャートである。
１…レイアウト手段 ３…検証手段 ５…再レイアウト手段 １１…セルライブラリ ２１…ＬＳＩのチップ ２３…ＬＳＩ内部のコア部 ３１〜３４…信号配線 １０１〜１０５…信号配線 ＣＫ…クロック端子 ＣＢ１，ＣＢ２…クロックバッファ Ｄ…入力データ端子 ＦＦ１，ＦＦ２，ＦＦ１１，ＦＦ１２…フリップフロッ
プ ＦＦＣ１〜ＦＦＣ４…フリップフロップセル ＩＯＰ…パッド ＩＯＣ…クロック用パッド Ｐ１…拡散部 Ｐ２…ゲート用ポリシリコン Ｐ３…電源ライン及びグランドライン Ｐ４…アルミ Ｐ５…コンタクトホール Ｑ１…出力端子 Ｑ２…反転出力端子 Ｔsp…データ信号のセットアップ時間 Ｔpd…信号伝搬遅延（ディレイ） Ｔhd、Ｔhd1 〜Ｔhd4 …ホールド時間 Ｗa1，Ｗa2，Ｗa3…ｐチャネルトランジスタの幅（Ｗa1
＞Ｗa2＞Ｗa3） Ｗb1，Ｗb2，Ｗb3…ｎチャネルトランジスタの幅（Ｗb1
＞Ｗb2＞Ｗb3） ｉ１…ホールド時間を調整するインバータ ｉ１ａ〜ｉ１ｃ…トランジスタの幅Ｗを変更した３種類
のインバータ ｉ２〜ｉ８…インバータ ｉ９，ｉ１０…フィードバック用インバータ ｉ１１，ｉ１２，ｉ１３…インバータ（クロックバッフ
ァ） ｔｇ１…ホールド時間を調整するトランスミッションゲ
ート ｔｇ２…トランスミッションゲート
プ ＦＦＣ１〜ＦＦＣ４…フリップフロップセル ＩＯＰ…パッド ＩＯＣ…クロック用パッド Ｐ１…拡散部 Ｐ２…ゲート用ポリシリコン Ｐ３…電源ライン及びグランドライン Ｐ４…アルミ Ｐ５…コンタクトホール Ｑ１…出力端子 Ｑ２…反転出力端子 Ｔsp…データ信号のセットアップ時間 Ｔpd…信号伝搬遅延（ディレイ） Ｔhd、Ｔhd1 〜Ｔhd4 …ホールド時間 Ｗa1，Ｗa2，Ｗa3…ｐチャネルトランジスタの幅（Ｗa1
＞Ｗa2＞Ｗa3） Ｗb1，Ｗb2，Ｗb3…ｎチャネルトランジスタの幅（Ｗb1
＞Ｗb2＞Ｗb3） ｉ１…ホールド時間を調整するインバータ ｉ１ａ〜ｉ１ｃ…トランジスタの幅Ｗを変更した３種類
のインバータ ｉ２〜ｉ８…インバータ ｉ９，ｉ１０…フィードバック用インバータ ｉ１１，ｉ１２，ｉ１３…インバータ（クロックバッフ
ァ） ｔｇ１…ホールド時間を調整するトランスミッションゲ
ート ｔｇ２…トランスミッションゲート
Claims (6)
- 【請求項１】 セルライブラリ（１１）に登録されたセ
ルを選択して組合せることによりレイアウト設計するレ
イアウト手段（１）と、 前記レイアウト設計結果を検証する検証手段（３）と、 前記検証手段（３）の結果に基づき、必要に応じてセル
の置換を行う再レイアウト手段（５）とを有し、 前記セルライブラリ（１１）は、論理機能が同一のセル
について特性の異なる複数種のバージョンを備えること
を特徴とする半導体集積回路の設計支援装置。 - 【請求項２】 前記セルライブラリ（１１）は、少なく
ともフリップフロップセルについてホールド時間の異な
る複数種のバージョンを備え、 前記検証手段（３）は、タイミングシミュレーションを
行って検証を行うことを特徴とする請求項１に記載の半
導体集積回路の設計支援装置。 - 【請求項３】 前記セルライブラリ（１１）におけるセ
ルの特性の違いは、該セルを構成するトランジスタの幅
の違いであることを特徴とする請求項１または２に記載
の半導体集積回路の設計支援装置。 - 【請求項４】 前記セルライブラリ（１１）におけるフ
リップフロップセルのホールド時間の違いは、該フリッ
プフロップセルを構成するマスタ側のゲートトランジス
タの幅の違いであることを特徴とする請求項２に記載の
半導体集積回路の設計支援装置。 - 【請求項５】 前記セルライブラリ（１１）におけるフ
リップフロップセルのホールド時間の違いは、該フリッ
プフロップセルを構成するマスタ側のトランスファゲー
トトランジスタの幅の違いであることを特徴とする請求
項２または４に記載の半導体集積回路の設計支援装置。 - 【請求項６】 前記セルライブラリ（１１）におけるフ
リップフロップセルのホールド時間の違いは、該フリッ
プフロップセルを構成するマスタ側のフィードバックト
ランジスタの幅の違いであることを特徴とする請求項
２、４、または５に記載の半導体集積回路の設計支援装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048413A JPH07262254A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路の設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048413A JPH07262254A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路の設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262254A true JPH07262254A (ja) | 1995-10-13 |
Family
ID=12802627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6048413A Withdrawn JPH07262254A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路の設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262254A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687890B2 (en) | 2001-04-13 | 2004-02-03 | Fujitsu Limited | Method for layout design and timing adjustment of logically designed integrated circuit |
| KR100488803B1 (ko) * | 2002-12-12 | 2005-05-12 | 한국전자통신연구원 | 가상블록을 이용한 시뮬레이션 장치 및 방법 |
| JP2013003162A (ja) * | 2011-06-10 | 2013-01-07 | Renesas Electronics Corp | マスクデータ検証装置、設計レイアウト検証装置、それらの方法およびそれらのコンピュータ・プログラム |
| JP2020502692A (ja) * | 2016-12-23 | 2020-01-23 | グーグル エルエルシー | 集積回路の設計システムおよび方法 |
| JP2021007025A (ja) * | 2016-12-23 | 2021-01-21 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 集積回路の設計システムおよび方法 |
-
1994
- 1994-03-18 JP JP6048413A patent/JPH07262254A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687890B2 (en) | 2001-04-13 | 2004-02-03 | Fujitsu Limited | Method for layout design and timing adjustment of logically designed integrated circuit |
| KR100488803B1 (ko) * | 2002-12-12 | 2005-05-12 | 한국전자통신연구원 | 가상블록을 이용한 시뮬레이션 장치 및 방법 |
| JP2013003162A (ja) * | 2011-06-10 | 2013-01-07 | Renesas Electronics Corp | マスクデータ検証装置、設計レイアウト検証装置、それらの方法およびそれらのコンピュータ・プログラム |
| JP2020502692A (ja) * | 2016-12-23 | 2020-01-23 | グーグル エルエルシー | 集積回路の設計システムおよび方法 |
| JP2021007025A (ja) * | 2016-12-23 | 2021-01-21 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 集積回路の設計システムおよび方法 |
| US11720733B2 (en) | 2016-12-23 | 2023-08-08 | Google Llc | Integrated circuit design system and method |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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