KR100488803B1

KR100488803B1 - 가상블록을 이용한 시뮬레이션 장치 및 방법

Info

Publication number: KR100488803B1
Application number: KR10-2002-0079227A
Authority: KR
Inventors: 김상필; 조한진
Original assignee: 한국전자통신연구원
Priority date: 2002-12-12
Filing date: 2002-12-12
Publication date: 2005-05-12
Also published as: KR20040051318A

Abstract

본 발명은 하드웨어 시스템을 설계하고 검증하는 전자 설계 자동화 (EDA) 환경에 적용되는 가상블록을 이용한 시뮬레이션 장치 및 방법에 관한 것이다. 본 발명의 시뮬레이션 장치 및 방법에 따르면, 설계된 시스템을 검증할 때 시간이 많이 걸리는 특정 하드웨어 블록에 대해 실제 설계 데이타를 이용하는 것이 아니라 특정 입력 패턴에 대해 상기 하드웨어 블록에서 동일한 동작을 나타내는 가상 블록을 적용한다. 본 발명의 시뮬레이션 장치 및 방법에서는 하드웨어 시스템이 여러 개의 하드웨어 블록으로 구성되어 있고, 일부 블록의 내부 회로가 매우 복잡하여 시뮬레이션 시간이 많이 걸릴 경우에, 그 복잡한 블록에 대해 초기 시뮬레이션에서의 결과를 이용해서 가상 블록으로 대체하고, 검증 시에 실제 블록을 대신해서 동작하도록 함으로써, 해당 블록의 복잡한 내부 모델을 시뮬레이션할 필요가 없이 단순화된 가상 블록이 입력 패턴에 대해 신호를 출력할 수 있으며, 이로 인해 검증시간을 획기적으로 줄일 수 있다.

Description

가상블록을 이용한 시뮬레이션 장치 및 방법{APPARATUS AND METHOD OF SIMULATION USING VIRTUAL BLOCK}

본 발명은 반도체 칩을 포함하는 시스템을 검증하는 전자 설계 자동화(EDA : Electronic Design Automation) 분야에 적용되는 기술에 관한 것으로서, 더욱 상세하게는 가상블록(virtual block)을 이용한 시뮬레이션 장치 및 방법에 관한 것이다.

반도체 칩을 설계하기 위한 전자설계 개발 흐름은 도 1에 도시된 바와 같이 5단계로 나누어진다. 즉, 컴퓨터 보조 설계 툴, 예를 들어 캐드(CAD : Computer Aided Design) 시스템을 이용해서 설계데이터를 만드는 디자인 엔트리 단계(100), 설계된 하드웨어 시스템을 논리 시뮬레이터를 이용해서 검증하는 시뮬레이션 검증 단계(110), 하드웨어 기술언어(HDL : Hardware Description Language)로 기술된 설계 데이터를 하위의 게이트 레벨로 변환하는 합성 단계(120), 설계 데이터를 물리적으로 구현하기 위해 컴포넌트(component)를 배치하고 와이어(wire)를 배선하는 배치 및 배선 단계(130), 마지막으로, 반도체 공정을 이용해서 칩을 제작하는 칩제작 단계(140)로 이루어진다. 본 발명의 시뮬레이션 장치 및 방법은 상기 시뮬레이션 검증 단계(110)에 적용된다.

도 2에는 종래의 기술에 따른 시뮬레이션 장치가 도시되어 있다. 상기 도 2에 도시된 바와 같이, 종래의 기술에 따른 시뮬레이션 장치는 블록_A(200), 블록_B(220), 블록_C(230) 및 블록_D(210)로 구성되어 있다. 상기 각 블록들(200, 210, 220, 230)은 복잡한 하위 서브 블록으로 이루어진 계층 구조를 가지고 있는 것이 일반적이다. 이 경우에, 상기 시스템을 검증하기 위해서는 전체 설계 데이터를 시뮬레이션해서 분석해야 되며, 설계 데이터가 보통 수십 내지 수백 메가바이트 정도 되기 때문에, 한번 시뮬레이션을 행하는데 걸리는 시간은 수 시간에서 몇 일에 이를 수도 있다.

일반적으로, 시뮬레이션 검증 시에는 특정 신호 입력 패턴에 대해서 원하는 출력 패턴이 나오면 설계데이터에 오류가 없다고 판정하게 된다. 만약, 상기 도 2의 블록_D(210)에서 에러가 발생하여 디버깅을 행하는 경우, 설계데이터를 수정하여 오류를 완전히 해결하기 위해서는 동일한 입력 신호 패턴에 대해 수십 번의 시뮬레이션 작업이 행해져야 한다. 예를 들어, 상기 블록_C(230)의 경우 시뮬레이션을 행할 때마다 실제 설계데이터에 기반을 둔 시뮬레이션을 하기 때문에 동일한 시뮬레이션을 위해 많은 시간을 소비하게 된다.

한편, 반도체 설계가 점차 합성 기술에 의한 자동 설계와 매크로 셀(macro cell)들의 재활용으로 발전됨에 따라, 논리회로의 입력보다는 검증 및 분석에 점차 많은 시간이 소요되고 있어 대용량의 회로를 빠른 시간에 검증할 수 있는 캐드(CAD) 툴들이 필요해지고 있다. 반도체 논리회로의 검증 및 분석을 위해서는 하드웨어 기술언어(HDL) 시뮬레이터가 사용되고 있다. 최근에는 설계하고자 하는 하드웨어 시스템이 점점 더 복잡해지고 대규모화됨에 따라 분석해야 할 데이터의 크기가 수백 메가바이트(mega byte)에 이를 뿐만 아니라 기가 바이트(giga byte)를 넘는 경우도 발생한다. 따라서, 툴(tool)의 성능이나 검증 방식이 설계 시간의 단축에 매우 중요한 요인이 되고 있다.

시뮬레이션을 이용한 설계 데이터의 검증 및 분석 작업은 에러가 발생된 부분을 찾아내고 그것을 수정하기 위해서 일반적으로 수십 번씩 반복 수행되므로, 분석해야 할 데이터의 크기가 클수록 디버깅(debugging)을 위해서 필요한 시간은 급격하게 늘어난다. 시뮬레이션을 통한 검증 및 분석 작업에 필요한 시간을 줄이기 위해서는, 시뮬레이터가 처리하는 분석 데이터의 크기와 복잡도를 줄이는 방법과 시뮬레이션 성능을 향상시키는 방법이 가능하다.

종래에는 설계 툴을 공급하는 회사에서 시뮬레이션 툴의 자체 성능을 향상시키거나 설계 데이터의 일부 또는 전부를 에프피지에이(FPGA : Field Programmable Gate Array)를 이용한 하드웨어 가속기나 하드웨어 에뮬레이터(emulator)를 이용해서 처리함으로써 시뮬레이션 시간을 줄이기 위한 노력이 행해졌다. 일반적으로, 하드웨어는 소프트웨어보다 훨씬 빠르기 때문에 하드웨어 가속기나 하드웨어 에뮬레이터를 사용할 경우 시뮬레이션 속도를 많이 향상시킬 수 있다. 하지만, 사용자가 하드웨어 가속기나 에뮬레이터를 사용하기 위해서는 설계 데이터를 변환시키는 작업과 그에 따른 시스템 환경 구축이 필요하다. 그리고, 하드웨어 가속기나 에뮬레이터는 상대적으로 고가의 설계 장비이기 때문에 보편적으로 사용하기가 어렵다는 단점이 있다.

종래 기술과 관련된 특허로서, 설계 데이터의 검증 및 분석 속도를 높이기 위해서 설계 데이터를 하드웨어 모델을 이용해서 처리하는 기술이 국내 특허공개 제1996-057056호(공개일 : 1998년 8월 5일)에 "설계 및 검증장치"로 공개되어 있다. 그러나, 상기 종래 특허에서는 앞서 설명한 바와 같이 설계 데이터 변환이 필요하다는 점, 시스템 환경의 구축이 필요하다는 점 및 고가의 장비이기 때문에 쉽게 사용되기 어렵다는 등의 문제점이 있다.

본 발명은 상기 설명한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 반도체 칩을 포함하는 시스템을 시뮬레이션할 때, 시간이 많이 걸리는 특정 서브 시스템에 대해 복잡하고 대용량을 갖는 실제 설계데이터를 이용하지 않고 특정 입력에 대해 해당 서브 시스템과 동일한 동작을 나타내도록 미리 모델링된 가상블록을 이용함으로써 검증 속도를 높이고 설계데이터를 디버깅하는 시간을 감소시킬 수 있는 시뮬레이션 장치 및 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 특징에 따른 시뮬레이션 장치는,

각각의 내부는 여러 개의 회로 블록으로 구성되는 계층 구조를 가지고 있으며, 인터페이스에 의해 서로 연결되어 있는 다수의 하드웨어 블록;

상기 다수의 하드웨어 블록 중에서 적어도 하나에 대해, 특정 입력 패턴에 대응하는 미리 모델링된 설계 데이터를 생성하도록 구성되며, 상기 적어도 하나의 하드웨어 블록을 대체하도록 구성된 가상 블록; 및

상기 가상 블록을 모델링하기 위해서 해당 하드웨어 블록의 입출력 신호를 조사하는 신호 모니터링부를 포함하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명의 특징에 따른 시뮬레이션 방법은,

반도체 칩을 포함하는 하드웨어 블록으로 구성된 시스템에 대해 초기 시뮬레이션을 수행하는 초기 시뮬레이션 단계;

상기 초기 시뮬레이션 단계에서 특정 하드웨어 블록의 에러 발생 여부를 조사하는 에러 검색 단계;

상기 에러 검색 단계에서 에러가 발생한 경우, 상기 하드웨어 블록 중에서 가장 복잡한 구조를 갖는 적어도 하나를 선택하고, 상기 선택된 하드웨어 블록의 입력 신호 패턴에 대한 설계 데이터를 가상 블록으로 모델링하는 가상 블록 모델링 단계; 및

상기 가상 블록이 대응하는 하드웨어 블록을 대체하도록 구성하고, 전체 시스템에 대해 검증 작업을 수행하는 디버깅 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 3에는 본 발명에 따른 가상 블록을 이용한 시뮬레이션 장치가 도시되어 있다. 상기 도 3에 도시되어 있듯이, 본 발명의 실시예에 따른 시뮬레이션 장치는 블록_A(200), 블록_B(220), 블록_C(230), 블록_D(210), 가상 블록인 블록_C'(300) 및 상기 가상 블록으로 신호 입출력을 외부에 알려주기 위한 신호 모니터링부(310)로 구성된다.

일반적으로, 반도체 칩의 전자설계 과정 중 시뮬레이션 검증 단계에서 에러가 발생하면 디버깅을 해야 하며, 이 경우에는 동일한 입력 신호 패턴에 대해 수십 내지 수백 번의 시뮬레이션을 수행하게 된다. 도 3에 도시된 본 발명의 시뮬레이션 장치는 여러 개의 하드웨어 블록으로 구성되어 있고, 특히, 일부의 블록은 그 내부 회로가 매우 복잡하여 시뮬레이션 시간이 많이 걸린다. 따라서, 본 발명에서는 상기 복잡한 회로 구조를 갖는 블록에 대해 초기 시뮬레이션을 통해 미리 얻어진 결과를 이용하여 가상적으로 모델링한 가상 블록(300)을 적용한다. 상기 가상 블록(300)은 상기 시뮬레이션 장치에서 검증이 수행될 때 상기 하드웨어 블록_C(230)을 대신하여 입력 패턴에 대응하는 신호를 출력한다. 이렇게 할 경우, 검증 시에 상기 하드웨어 블록_C(230)의 복잡한 내부 회로에 대해 시뮬레이션을 하지 않고도, 상기 가상 블록(300)에서 출력되는 미리 모델링된 데이터에 의해 실제 하드웨어 블록_C(230)을 시뮬레이션 한 것과 동일한 결과를 얻을 수 있다. 그리고, 상기 가상 블록(300)을 적용함으로써, 하드웨어 블록_C(230)의 내부 회로를 시뮬레이션 하지 않아도 되므로, 시뮬레이션을 행하는 데 소요되는 시간이 획기적으로 감소된다. 상기 가상 블록(300)은 초기에 해당 하드웨어 블록_C(230)에 대해 시뮬레이션을 행하여 특정 입력 패턴에 대해 상기 블록_C(230)에서 출력되는 데이터를 이용하여 만들어진다. 상기 가상 블록(300)은 그래픽 사용자 인터페이스(GUI : Graphic User Interface) 환경을 이용해서 쉽게 해당 하드웨어 블록_(230)과 교체될 수 있다.

본 발명에 따른 시뮬레이션 방법을 적용할 때, 설계하려는 하드웨어 시스템은 여러 개의 블록으로 구성되는 계층 구조를 가지고 있다. 일반적으로, 여러 개의 하드웨어 블록은 각 블록들 사이의 인터페이스 신호가 적을수록 모델링하기 적합하다. 아래에서는 가상 블록을 적용하여 상기 시뮬레이션 장치를 동작시키는 방법에 대해 설명한다. 먼저, 설계하려는 하드웨어 시스템을 블록 다이어그램 또는 트리(tree) 구조로 모델링해서 사용자가 쉽게 하위 블록을 구분할 수 있도록 만든다. 다음으로, 초기 시뮬레이션을 수행한다. 도 3에 도시된 바와 같이, 하드웨어 블록_C(230)을 가상 블록으로 만들 경우, 상기 초기 시뮬레이션을 통해 블록_C(230)의 외부 입출력 신호를 조사해서 하드웨어 기술언어(HDL : Hardware Description Language)의 테스트 벤치, 즉, 테스트 벡터 또는 테스트 패턴을 만드는 방법에 의해 프로그램을 이용하여 자동으로 상기 가상 블록(300)을 만들 수 있다. 이 때, 블록_C(230)의 내부 회로를 시뮬레이션하기 위한 데이터는 사용되지 않기 때문에 상대적으로 쉽고 단순하게 가상 블록을 모델링할 수 있다. 즉, 상기 초기 시뮬레이션을 통해 특정 입력 신호 패턴에 대한 블록_C(230)의 출력 신호를 정확하게 알아낸 후, 복잡하고 시간이 많이 걸리는 블록_C(230)의 설계 데이터를 사용하지 않고, 특정 입력 패턴에 대해 상기 검출된 출력 신호를 생성하도록 만들어진 가상 블록(300)을 적용함으로써 시뮬레이션 시간을 획기적으로 줄일 수 있다. 상기 가상 블록(300)은 주어진 입력 신호 패턴이 변하지 않는 동안에는 블록_C(230)의 단순화된 모델로서 사용될 수 있다.

상기 가상블록(300)이 모델링되면, 도 3에 도시된 바와 같은 블록 다이어그램을 포함하는 그래픽 사용자 인터페이스 툴을 이용해서 상기 하드웨어 블록_C(230)을 없애고, 대신에 가상 블록인 블록_C'(300)을 넣어서 하드웨어 시스템을 재구성하게 된다. 상기와 같이 재구성된 시뮬레이션 장치에서 상기 가상 블록(300)은 특정 입력 패턴에 대해서 상기 하드웨어 블록_C(230)의 실제 설계 데이터에 의한 것과 동일한 동작을 나타낸다. 상기 도 3에서 특정 입력 패턴에 대해 블록_D(210)에서 에러가 발생할 경우, 상기 블록_D(210)를 디버깅하기 위해 동일한 입력 패턴을 사용해서 전체 설계 데이터를 수십 번에 걸쳐 시뮬레이션을 수행한다. 이 때, 시간이 많이 걸리는 블록, 예를 들어 블록_C(230)을 가상 블록으로 대체할 경우, 시뮬레이션을 할 전체 설계 데이터의 크기가 많이 줄어들기 때문에 디버깅에 소요되는 시뮬레이션 시간이 많이 절감될 수 있다.

도 4에는 본 발명에 따른 가상 블록을 이용한 시뮬레이션 방법을 설명하기 위한 과정이 도시되어 있다. 상기 도 4를 참조하면, 본 발명에 따른 시뮬레이션 방법은 초기 시뮬레이션 단계, 에러 검색 단계, 가상 블록 모델링 단계 및 디버깅 단계로 구성된다. 상기와 같이 구성되는 각 단계에 대한 설명은 위에서 도 3을 참조하여 이루어진 바와 같다. 상기 도 4에서 가상블록은 실제 하드웨어 블록인 블록_C(230)에 비해서 시뮬레이션 시간이 아주 적게 걸리기 때문에 디버깅을 위해 사용되는 전체 시뮬레이션 타임에서 블록_C(230)를 제외한 시간만큼만 계속해서 반복되게 된다. 따라서, 가상 블록(300)을 이용함으로써 디버깅에 소요되는 시간을 줄일 수 있다.

도 5에는 종래의 방법으로 전체 설계 데이타를 시뮬레이션 하는데 걸리는 시간과 본 발명을 사용할 경우 걸리는 시간을 서로 비교한 것이 도시되어 있다. 일반적으로 디버깅을 위해서는 수십 번의 반복적인 시뮬레이션이 필요하기 때문에 하나의 시뮬레이션 사이클에서 약간의 시간을 줄이더라도 전체 설계 및 검증 시간의 관점에서 볼 때는 커다란 시간 절약이 된다.

위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화 예나 변경 예 또는 조절 예를 모두 포함하는 것으로 해석되어야 할 것이다.

최근에는 반도체 칩을 포함하는 하드웨어 설계가 고집적, 대용량화 되어가고 있고, 설계보다는 검증에 많은 시간이 소요되고 있다. 설계 데이터의 빠른 검증을 위해서는 시뮬레이션 속도를 높이는 일도 중요하지만 시뮬레이션 결과를 재사용해서 설계데이터 자체를 줄이는 노력도 병행되어야 한다. 본 발명에 따르면, 가상블록을 이용하여 시뮬레이션 성능을 향상시키기 위하여, 반복되는 시뮬레이션 검증에서 이미 만들어진 시뮬레이션 결과를 재사용해서 설계데이터를 단순화시키고 그 데이터 양을 적게 함으로써 디버깅을 위한 시뮬레이션 검증 시간을 획기적으로 줄일 수가 있다. 또한, 하드웨어 시스템 개발의 절반 이상을 차지하고 있는 검증 및 디버깅 시간을 줄임으로써 생산성을 향상시키고, 상대적으로 짧은 시간에 시스템 개발을 완료할 수 있도록 한다.

도 1은 반도체 칩 설계를 위한 일반적인 전자 설계 개발 흐름을 나타낸 도면.

도 2는 종래의 기술에 따른 시뮬레이션 장치를 나타낸 도면.

도 3은 본 발명에 따른 가상 블록을 이용한 시뮬레이션 장치를 나타낸 도면.

도 4는 본 발명에 따른 가상 블록을 이용한 시뮬레이션 방법을 나타낸 도면.

도 5는 종래의 기술과 본 발명 사이의 시뮬레이션 소요 시간을 비교하여 나타낸 도면.

(도면의 주요 부분에 대한 부호의 설명)

200 : 블록_A 210 : 블록_D

220 : 블록_B 230 : 블록_C

300 : 가상 블록 310 : 신호 모니터링부

Claims

각각의 내부는 여러 개의 회로 블록으로 구성되는 계층 구조를 가지고 있으며, 인터페이스에 의해 서로 연결되어 있는 다수의 하드웨어 블록;

상기 다수의 하드웨어 블록 중에서 적어도 하나에 대해, 특정 입력 패턴에 대응하는 미리 모델링된 설계 데이터를 생성하도록 구성되며, 상기 적어도 하나의 하드웨어 블록을 대체하도록 구성된 가상 블록; 및

상기 가상 블록을 모델링하기 위해서 해당 하드웨어 블록의 입출력 신호를 조사하는 신호 모니터링부를 포함하는

가상 블록을 이용한 시뮬레이션 장치.
제1항에 있어서,

상기 가상 블록은 그래픽 사용자 인터페이스 툴에 의해 상기 적어도 하나의 하드웨어 블록을 대체되는 것을 특징으로 하는

가상 블록을 이용한 시뮬레이션 장치.
제1항에 있어서,

상기 가상 블록은 초기 시뮬레이션을 통해 상기 적어도 하나의 하드웨어 블록의 외부 입출력 신호를 조사해서 하드웨어 기술언어의 테스트 벤치에 의해 자동으로 생성되는 것을 특징으로 하는

가상 블록을 이용한 시뮬레이션 장치.
반도체 칩을 포함하는 하드웨어 블록으로 구성된 시스템에 대해 초기 시뮬레이션을 수행하는 초기 시뮬레이션 단계;

상기 초기 시뮬레이션 단계에서 특정 하드웨어 블록의 에러 발생 여부를 조사하는 에러 검색 단계;

상기 에러 검색 단계에서 에러가 발생한 경우, 상기 하드웨어 블록 중에서 가장 복잡한 구조를 갖는 적어도 하나를 선택하고, 상기 선택된 하드웨어 블록의 입력 신호 패턴에 대한 설계 데이터를 가상 블록으로 모델링하는 가상 블록 모델링 단계; 및

상기 가상 블록이 대응하는 하드웨어 블록을 대체하도록 구성하고, 전체 시스템에 대해 검증 작업을 수행하는 디버깅 단계를 포함하는

가상 블록을 이용한 시뮬레이션 방법.
제4항에 있어서,

상기 가상 블록은 상기 에러가 발생할 때의 입력 신호 패턴이 변하지 않는 동안에는 상기 선택된 하드웨어 블록을 대체하여 사용되는 것을 특징으로 하는

가상 블록을 이용한 시뮬레이션 방법.