JPH05143674A - 回路図形データベースからの自動論理モデル作成方法 - Google Patents

回路図形データベースからの自動論理モデル作成方法

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JPH05143674A
JPH05143674A JP4118024A JP11802492A JPH05143674A JP H05143674 A JPH05143674 A JP H05143674A JP 4118024 A JP4118024 A JP 4118024A JP 11802492 A JP11802492 A JP 11802492A JP H05143674 A JPH05143674 A JP H05143674A
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Owen S Bair
エス ベイア オウエン
Patrick Yin
イン パトリツク
Chih-Chung Chen
チエン チン−チユン
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LSI Logic Corp
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Abstract

(57)【要約】 【目的】 集積回路、特にデジタル論理回路の設計にあ
たって、シミュレーションモデルを作成する方法を提供
する。 【構成】 回路図形データベースに基いて自動的に論理
モデル作成システムが動作し、正確なタイミング情報と
協動して論理モデルを作成する。検証プロセスも遂行さ
れ、より正確さを増すためモデルは自動的に検証され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、特にデジタル論理回
路用の、シミュレーションモデルを自動的に作成する方
法に関するものである。
【０００２】
【従来の技術】現在の電子システムの設計においては、
ＡＳＩＣすなわち特定用途向け集積回路として知られる
カスタムメードの集積回路に組込まれる回路のブロック
は、大規模となることがますます一般化しつつある。こ
れらの回路は、典型的には、コンピュータエイデッドエ
ンジニアリング（ＣＡＥ）機器の支援によって設計され
る。現実の設計のプロセスは、設計者はグラフィックベ
ースのワークステーションを用いて、ワークステーショ
ンのディスプレイスクリーン上に回路の図形（schemati
cs＝スキマテッィクス；以下これを回路図形と記す）を
“描く”ことが行なわれる。これは予め定義された多数
の回路要素を配置させかつ接続することによって達成さ
れる。そのような回路要素は、ディスプレイスクリーン
上には回路図形シンボルとして表わされるが、その回路
要素は、それに関係する低いレベル（より詳細なレベ
ル）での回路表現をも有している。例えば、論理ＡＮＤ
ゲートは、設計者のディスプレイスクリーン上には２入
力と１出力を有する３端子素子として表わされる。一
方、より低位のレベルでは、ＡＮＤゲートは、トランジ
スタや抵抗等からなるトランジスタ回路の形式での表現
を有している。集積回路が完成された状態では集積回路
上には実際にはこのような形式で存在する。
【０００３】設計者にとって、設計した回路をＡＳＩＣ
とした状態で正確に動作するか否かを確かめるために
は、設計のプセスの途中において正確な回路シミュレー
ションを行ない得ることが重要である。そのようなシミ
ュレーションは、回路の遅れ時間、タイミング依存性、
ロード特性、さらには寄生容量のような影響を招く回路
レイアウト、などを考慮に入れなければならない。これ
らのシミュレーションは、通常は論理およびタイミング
モデルの形式で与えられ、これは、設計者が条件付けた
刺激（stimulus＝スティミュラス）が回路に与えられた
時の実際の回路の作動に極めて近い結果を得ることがで
きる。シミュレーションモデルがより正確となれば、回
路が設計した通りに作動することに関して、設計者はよ
り高い信頼度を得ることができる。
【０００４】ＡＳＩＣ設計作業を容易にするため、多数
の機器が存在する。これらのうちには、種々の異なった
タイプのシミュレータがある。各タイプのシミュレータ
は、回路を表わす上において、異なるレベルの抽象度で
動作するようになっている。
【０００５】最も低位（最も抽象度が低い）のレベルの
シミュレータは、回路シミュレータ（トランジスタな
ど、低位のレベルの素子で表現した回路でのシミュレー
タ）である。この種のシミュレータとしては、種々の販
売元から種々の商品名で入手可能なＳＰＩＣＥがある。
ＳＰＩＣＥは、長年にわたり事実上の工業的な標準とさ
れて来ている、“標準”シミュレータである。すべての
ＳＰＩＣＥシミュレータは、同様な手法で回路およびそ
の接続状態のモデルを作り出し、ほぼ同じ結果を得るこ
とができる。商業的に入手可能なＳＰＩＣＥシミュレー
タとしては、メタ−ソフトウェア社により製造されてい
るＨＳＰＩＣＥがある。
【０００６】ＳＰＩＣＥやその変形機種のような回路シ
ミュレータは、極めて詳細に回路のモデルを生成する。
全ての回路要素はアナログ形式でモデル化され、トラン
ジスタモデルは極めて完全であって、素子の実際の多数
の物理的特性を考慮に入れている。電圧および電流は、
デジタルシミュレータによる単純な“１”−“０”モデ
ルではなく、連続的に変化する値としてモデル化され
る。その結果、回路レベルのモデルは極めて正確であっ
て、現実の回路の動作を高精度で再現することができ
る。伝達遅れおよび、ローディングや寄生容量等の影響
についての極めて正確な情報を、回路レベルシミュレー
タから得ることができる。不幸にして、回路レベルシミ
ュレーションに用いられる著しく詳細なレベルでは、膨
大な数の演算を要し、その実用上の用途として、小規模
な回路に限定されるかまたは極めて詳細でかつ正確な情
報が必要な場合に限られてしまう。
【０００７】スイッチレベルのシミュレータは、回路内
の全てのトランジスタについてオンもしくはオフ状態に
変化するスイッチとしてモデル化することによって、デ
ジタル回路についてかなりの程度で詳細かつ正確なシミ
ュレーションを行なうことができる。この形式のモデル
では、トランジスタのパラメータの影響までは扱うこと
ができないが、多くのタイプのデジタル論理回路に関し
ては、回路レベルシミュレータの場合よりも著しく少な
い演算によって、合理的な程度に正確なシミュレーショ
ンを行なうことができる。その結果、前述の回路レベル
シミュレーションに要求されるよりも遥かに短い時間
で、かなりの程度まで詳細かつ正確なシミュレーション
結果が得られる。その商業的に入手可能なスイッチレベ
ルシミュレータとしては、ＥＰＩＣデザインテクノロジ
ー社により製造されているＴＩＭＥＭＩＬＬがある。
【０００８】ゲートレベルシミュレータは、スイッチレ
ベルシミュレータよりもさらに具体的回路から離れた抽
象度のレベルのものである。そのようなシミュレータ
は、論理ゲートの結合されたグループとして回路をモデ
ル化する。論理的な機能は実行するに充分に単純である
が、伝達遅れおよびタイミング関係は、一括されたパラ
メータの形式で取り扱われる。そのようなシミュレータ
のあるものは、遅れが接続の数の関数である場合に伝達
遅れ時間に関して簡単な数式を適用することによって、
ローディングの概略的な影響を考慮に入れようと試みる
であろう。さらに、パラメータは詳細なシミュレーショ
ンから外され、再び一括されたパラメータの形式で寄生
容量の効果が概算されることになるであろう。ゲートレ
ベルシミュレータは、要求される演算の数が少ないこと
に起因して、回路レベルもしくはスイッチレベルのシミ
ュレータと比較して極めて高速で遂行される。一括され
たパラメータが適切に計算されることによって、ゲート
レベルシミュレータは実際の回路の動作に、合理的な程
度に近付けることができる。ＬＳＩロジック社およびメ
ンターグラフィックス社は、いずれもゲートレベルシミ
ュレータの商業的な供給者である。
【０００９】ＣＡＥステーションおよびソフトウェアの
販売者から入手可能な他のツールは、タイミング検証
（ヴェリフィケーション）である。タイミング検証は、
回路内の論理状態変化の間のタイミング関係を分析し、
かつセットアップおよびホールド時間の最小値のような
タイミング規準が破られるか否かを判別するソフトウェ
アによって遂行される。タイミング検証手段（ヴェリフ
ァイア）は、回路をそれが動作されるようにモデル化す
ることを試みるのではなく、相対的な遅れの形式での回
路の挙動と、回路内の原因−結果の関係を分析するよう
に試みる。
【００１０】ＡＳＩＣに組込まれる回路のサイズと複雑
さに起因して、設計者にとっては回路シミュレーション
が高速で行なわれることが重要である。この理由から、
設計者によるＡＳＩＣの論理シミュレーションは、ほと
んど例外なくゲートレベルシミュレータを用いて行なわ
れる。ゲートレベルシミュレーションにおいて実際の回
路動作に合理的な程度に正確に近似させるためには、か
なりの程度の広範囲にわたる分析プロセスと、シミュレ
ーションおよびモデル化がツールの供給者に要求され
る。
【００１１】回路図形を論理レベルと回路レベルとの両
者で描くような、新たな回路要素例えばゲート、フリッ
プフロップ、アダー等について論理およびタイミングモ
デルを作成するプロセスは、極めて長くかつ大きな労力
を伴なうプロセスである。回路レベルのモデルは、現在
の技術で容易に入手可能な手段によって、通常は自動的
に、回路レベル（トランジスタ回路）回路図形から生成
される。論理回路およびトランジスタ回路は、次いで、
回路の遅れ特性を最も良好に指示するようなシミュレー
ション結果に到達するように、回路レベルモデルに適用
されるべき刺激（入力）を決定するべく分析する。回路
がレイアウトされ、その回路の全体的な動作において、
隣接するワイヤの並びの影響を判定するように分析が実
行される。回路レベルシミュレーションは、最も良好な
ケースおよび最も悪いケースの遅れ特性、立上がりおよ
び立下がり時間等を決定するために、電源電圧および温
度の種々の異なるシミュレーション条件のもとで遂行さ
れる。
【００１２】シミュレーション結果は、入力の臨界的な
刺激と出力変動との間の時間の差から、伝達遅れ等の如
何なる値が論理モデリングの目的のために用いられるべ
きかを決定するために調べられる。論理ダイアグラム
は、論理シミュレータによって読み取られかつ動作させ
られるような特性値の形式でこれらの値に注釈付けられ
る。レイアウトによる影響が考慮され、それにより遅延
値が変更され、論理モデルが完成する。
【００１３】タイミング検証モデルは、通常はシミュレ
ーションの遂行によって得られたデータに基づき、また
回路の機能とトポロジーについての知識に基づいて、マ
ニュアル操作により作成される。ＬＳＩロジック社から
のＭＤＥの如き、ある論理シミュレータは、論理シミュ
レータとタイミング検証の機能を複合モードモデラーと
して結合している。
【００１４】一旦モデルが生成されれば、一般には回路
レベル、スイッチレベル、およびゲートレベルでの各シ
ミュレーションの結果が比較され、それらの結果が互い
に近似していることを検証（ヴェリファイ）する。この
プロセスはモデル検証として知られている。仮に各モデ
ルが近似していなければ、論理シミュレータの使用者
は、設計した動作の正確な表現が得られなくなり、その
回路をＡＳＩＣに組込んだ場合に正しく動作することに
関して全体的な信頼度が低下してしまう。
【００１５】
【発明が解決しようとする課題】現在の技術では、前述
のようなシミュレーション、分析、およびパラメータ抽
出操作は、全て操作員によるマニュアル操作によって遂
行される。多くの熟練が要求されるところから、多くの
異なる人間がプロセス中の異なる段階に携わることが極
めて多い。
【００１６】論理／タイミングモデル生成に多くの労力
を有することから、またデジタル電子工業の分野の急速
な変化のため、多数の専従の高熟練者を要することな
く、設計業界の要求を充分に満足させる程度に正確な論
理およびタイミングモデルを高速で作成させるようなプ
ロセスを自動化した方法が強く望まれている。
【００１７】したがってこの発明の目的は、任意に選ば
れた回路図形取込みの回路図形データベースを用いて、
自動的に論理モデルを作成する手段を提供することにあ
る。
【００１８】この発明の他の目的は、回路のトポロジー
および機能の自動的な分析および試験によって、タイミ
ングに関係するパラメータを確立するため、適切な入力
刺激を伴なう任意に選ばれた回路レベル（すなわちトラ
ンジスタレベル）のシミュレータを与えるための手段を
提供することにある。
【００１９】さらにこの発明の他の目的は、前記回路レ
ベルシミュレータの結果からタイミングに関係するパラ
メータを自動的に抽出するための手段を提供するにあ
る。
【００２０】さらにこの発明の目的は、これらの自動的
に抽出されたタイミングに関係するパラメータを自動的
な手段によって論理およびタイミングモデルと協働させ
ることにある。
【００２１】さらにこの発明の目的は、作成されたモデ
ルについてその機能およびタイミングの正確さについて
自動的に検証（ヴェリフィケーション）を行なう手段を
提供することにある。
【００２２】
【課題を解決するための手段】この発明の回路図形デー
タベースからの自動論理モデル作成方法は、基本的に
は、コンピュータと、グラフィックディスプレイ装置
と、グラフィック入力装置と、回路図形取込みソフトウ
ェアと、論理シミュレーションソフトウェアと、回路レ
ベルシミュレーションソフトウェアとを有する集積回路
設計ステーションと、取込まれた回路図形をネットリス
トに変換するための手段と、前記取込まれた回路図形
を、直接に、もしくは取込まれた回路図形のネットリス
ト表現を介して、回路レベル等価回路図形に変換する手
段と、前記取込まれた回路図形をその回路レベル等価シ
ミュレーションモデルに翻訳する手段と、前記取込まれ
た回路図形を、直接にもしくは取込まれた回路図形のネ
ットリスト表現を介して、対応するゲートレベルシミュ
レーションモデルに翻訳する手段と、前記取込まれた回
路図形について、入力と出力との間の論理関係に対応す
る入力−出力の依存関係を分析するとともに、そのリス
トを作成する手段と、前記入力−出力依存関係に従って
出力変動に影響を与えるであろう入力パターンを決定す
るとともに、そのリストを作成する手段と、前記入力−
出力依存関係のリストおよび入力パターンのリストと、
前記取込まれた回路図形の回路レベル等価モデルに前記
パターンが適用されるシーケンスとに従って、回路レベ
ルシミュレーションを行なう手段と、前記回路レベルシ
ミュレーションの結果から遅れおよびタイミング情報を
抽出するための手段と、前記ゲートレベルシミュレーシ
ョンモデル内の情報と前記遅れおよびタイミング情報と
を結合するとともに、前記取込まれた回路図形を表わす
論理およびタイミングモデルを作り出すように前記結合
された情報をフォーマッティングする手段、とを有して
なるものである。
【００２３】さらにこの発明の論理モデル作成方法は、
前述の方法による結果としての論理およびタイミングモ
デルを；前記回路レベルモデルおよび入力刺激を、全て
のトランジスタ表現をスイッチ表現に置き換えることに
よってスイッチレベルモデルに変換するとともに、前記
回路レベルモデルおよび入力刺激のフォーマットを、ス
イッチレベルシミュレータに対する適合性を有するフォ
ーマットに変換するための手段と、前記スイッチレベル
モードおよび入力刺激に従ってスイッチレベルシミュレ
ーションを遂行するための手段と、前記自動的に作成さ
れた論理モデルに従って論理シミュレーションを遂行す
るための手段と、入力刺激に対応して前記スイッチレベ
ルモデルおよび前記論理モデルについてそれぞれシミュ
レーションがなされた後に、予め定めた合格規準に従
い、そのスイッチレベルモデルおよび論理モデルの機能
的な応答を比較するための手段と、予め定めた合格規準
に従い、タイミングモデルパラメータを、前記自動抽出
手段から抽出された遅れおよびタイミングパラメータと
比較するための手段と、前記二つの比較のいずれか一方
もしくは双方の結果が合格もしくは不合格であることを
表示するための手段；とからなるプロセスによって処理
するものである。
【００２４】
【作用】この発明においては、図形取込み（スキマティ
ックキャプチャー）ステーション、論理（ロジック）シ
ミュレータ、タイミング検証手段（ヴェリファイア）、
および回路シミュレータを含む、集積回路設計システム
を有していることを前提とする。このような設計システ
ムのハードウェアとしては、少なくともコンピュータ、
キーボード、グラフィックディスプレイ手段（例えばカ
ラーグラフィックＣＲＴディスプレイシステム）、およ
びグラフィック入力手段（例えばマウスもしくはディジ
タイジングタブレット）を含んでいる。一般にハードウ
ェアとしては、例えばサンマイクロシステムズ社あるい
はアポロコンピュータ社から得られるような、商業的に
入手可能なコンピュータワークステーションを用いれば
良く、また設計機器のソフトウェアとしては、例えばＬ
ＳＩロジック社あるいはメンターグラフィック社から得
られる設計システムのような、単一の製造者から得られ
る統合システムを用いれば良い。さらに、正確な論理シ
ミュレーションを行なうことが望まれている論理回路図
形が回路図形取込みステーションに用意され、かつそれ
から得られるネットリストは、論理回路図形内で用いら
れている論理原形（例えばＡＮＤ／ＯＲゲートなど）お
よびその間の結合を記述したファイルである。これは、
一般には論理回路図形の完成時に回路図形取込みシステ
ムによって自動的に得られるが、いくつかのシステムで
は、論理編集の付加的なステップが要求され、その場合
にはユーザーはグラフィカル回路図形データをネットリ
ストに変換するプロセスを実行するためのプログラムを
呼出す必要がある。いずれの場合においても、ネットリ
ストを作成するための可能性は良く知られており、現在
の回路図形設計システムではその機能を有している。
【００２５】この発明における最上位のレベルでは、適
切なシーケンスで全ての他のプログラムを実行させて、
これらのプログラムに必要なファイルおよびデータ構造
を指示させる制御プログラムが存在する。この最上位の
レベルのプログラムは、以下に述べるようなプロセスフ
ローに従って実行される。
【００２６】この発明において、一連のプログラムは実
行され、データに基づいて動作し、多数の設計ツール
（シミュレータ、データ分析機等）の動作を統合する。
これらのプログラムは、ユーザーによって用意された論
理回路図形データベースに基づいて作動し、各ツールに
対する入力ファイルを用意し、各ツールを引出し、それ
らからの出力ファイルを分析し、最終的に各ツールの出
力を結合して有用な論理モデルとする。その最終結果
は、論理モデル作成の自動プロセスのユーザーに示され
る。ここで、入力ファイルの用意および出力ファイルの
分析のプロセスは、現状では操作員によって遂行され、
多くの場合は各段階において要求される熟練度を有する
多数の人員を必要とされている。
【００２７】ネットリストが用意された後、この発明の
１つのプログラムは、初期入力から出力までの全ての可
能性のあるパス（系路）に関してネットリストを介して
論理回路図形を分析し、最終的には、出力の状態の変化
に影響を与えるであろう状態および入力の変化が存在す
るような入力−出力間のパスのリストと、その状態の変
化に影響を与えるであろう入力パターンとを作り出す。
そのようなパターンと依存性は、シーケンシャルな回路
（逐次動作回路）の場合における事象の予め欠くことの
できないシーケンスを含み、一方組合せ回路について
は、他の入力のスタティックな表現のみが要求される。
この分析は、到達可能性（リーチャビリティ）分析の形
式で、グラフィックワーキングアルゴリズムによって遂
行され、この技術は現在の技術で良く知られている。こ
のプログラムの出力は、その出力データのフォーマット
が、設計システムの回路レベルシミュレータについての
刺激ファイル（スティミュラスファイル）形式となるよ
うに設計される。設計システムの選択は完全に任意であ
るから、また回路シミュレータの選択は完全に任意であ
るから、出力の正確なフォーマットは、実行のたびごと
に変えられるであろう。同様に、入力（ネットリスト）
フォーマットも、選択した特定の設計システムに従う。
このように回路結合の内部表現へのネットリストのイン
タープリテーションは実行のたびごとに変えられるであ
ろう。しかしながら、いずれの場合も、到達可能性分析
の内部的なプロセスは変更されない。
【００２８】入力−出力間のパスを決定するプロセスを
単純化するため、シーケンシャル（逐次動作的）な論理
要素すなわちラッチやフリップフロップについての遅延
パスは、それらのトポロジーを伴なう回路の公知の特性
に従って予め定義される。これは、遅れ系路の検証に要
求されるコンピュータによる分析の量を著しく少なくす
るに寄与する。
【００２９】論理回路図形（すなわち論理レベルでの回
路図形）のネットリストが用意された後にはまた、トラ
ンジスタレベルの回路図形（すなわち回路レベルでの回
路図形）が、論理レベル回路図形に対応して用意され
る。この回路図形は、同様な回路を表わしているが、論
理回路における全ての回路ブロックがそれらの実際のト
ランジスタ回路で表わされるようなレベルで示される。
このトランジスタレベルの回路図形は、集積回路設計ス
テーションにおける既存のツールを用いて用意される。
用いられる集積回路技術に応じて、論理スキマティック
の正しい回路表現は広範囲に変化する。例えば、同じ論
理回路でも、ＮＭＯＳ技術とＣＭＯＳ技術の場合とでは
トランジスタレベルの回路に顕著な差がある。さらに、
同様なＣＭＯＳ技術を用いた場合でも、異なる製造者の
ものを用いれば、同じ論理回路でもトランジスタレベル
の回路に相違が存在する。
【００３０】一般に、トランジスタレベルの回路図形ダ
イアグラムは、集積回路設計ワークステーションのソフ
トウェアによって自動的もしくは半自動的に生成され
る。高効率で高度にカスタム化された回路を設計するよ
うな、ある場合においては、集積回路製造の特定のプロ
セスの特性に関する特別な知識をもって、マニュアル操
作によって、あるいはまた自動的に生成されたトランジ
スタレベルの回路図形を変形することによって、トラン
ジスタレベルの回路が作成されることもある。同様にレ
イアウトのプロセス（トランジスタおよび受動素子を集
積回路に配置するための配列のプロセス）も、前記同様
な理由により、自動的あるいは半自動的、もしくはマニ
ュアルのいずれでも良い。
【００３１】レイアウトの後、分析の自動プロセスが遂
行され、回路のレイアウトがその隣り合う信号線の間の
寄生容量等について分析され、レイアウトに関係する回
路のパラメータのリストが生成される。このようなレイ
アウトに関係する回路パラメータは、次いで、回路シミ
ュレーション中に寄生容量等の影響の等価回路が組込ま
れるように、トランジスタレベル回路図形を変形させる
に用いられる。このプロセスは、製造者の最近の集積回
路ソフトウェアにおいて自動的に行なうことができ、ま
たそれは現在の技術でも良く知られている。
【００３２】論理レベル回路図形について用いたと同様
な手法で、回路レベル回路図形についてネットリストが
生成される。このネットリストは、回路レベルシミュレ
ータにより使用可能な回路描写フォーマットに翻訳され
る。回路描写は、各論理原形（プリミティブ、すなわち
ＮＡＮＤ、ＮＯＲ、Ｄ−ＦＬＯＰなど）ごとに分離して
生成される。この翻訳のための自動的な手段は、現在の
集積回路設計システムの一部として与えられる。その翻
訳プロセスは、比較的直接的なフォーマッティングプロ
セスであり、現在の技術で良く知られている。そのよう
なシミュレータの１つとしては、現在の技術で広く用い
られているＳＰＩＣＥシミュレータの典型であるメタソ
フトウェア社製造のＨＳＰＩＣＥがある。そのシミュレ
ータは、論理レベル回路の到達可能性分析によって予め
用意された入力刺激データに従って、トランジスタレベ
ル回路描写で作動し、その入力刺激に対するトランジス
タレベルの回路の応答を表わす出力を生じる。そのシミ
ュレータの出力は、クリティカルな変動点について調べ
られて、遅れおよびタイミングパラメータが抽出され
る。
【００３３】次いで、各パスについて遅れに対する複合
的な寄与を表わす同時的な１セットの数式が生成され、
かつその数式が、“ＳＩＭＰＬＥＸ”法として知られる
既存の数学的手法に従って解かれ、それにより最善（オ
プティカル）の値が決定される。この分析の目的におい
て、“最善（オプティカル）”とは、各論理原形（プリ
ミティブ）に関連した遅れの値について誤差の程度が最
小であることを意味する。
【００３４】シミュレータを動作させかつ遅れパラメー
タを抽出するプロセスは、ＬＳＩロジック社の集積回路
設計システムにおいて“ＣＡＲＭＳ”と称されるプログ
ラムによって遂行され、必要な入力ファイルを与えるこ
とによってＨＳＰＩＣＥプログラムで実行されて、入力
−出力間遅れおよびタイミングパラメータについて出力
を分析する。
【００３５】“ＳＩＭＰＬＥＸ”分析プロセスにおいて
生じた遅延値は、タイミングモデルに直接適用される。
そのタイミングモデルの入力−出力依存性は、到達可能
性分析の一部として既に決定されている。タイミングモ
デル生成プロセスは、単純にはフォーマット翻訳の問題
であり、これは、タイミング検証手段のモデルフォーマ
ットに応じて実行のたびごとに異なるであろう。
【００３６】モデル作成の最終ステップは、完成した論
理モデルの生成である。結合論理回路の機能モデルは、
集積回路設計システムによって既に自動的に生成されて
いる。この発明のモデル作成は、これと同様なプロセス
を用いるが、極めて正確な処理モデルを作成するよう
に、回路レベルシミュレーションから引出された遅れ情
報と論理原形（プリミティブ）に対する“ＳＩＭＰＬＥ
Ｘ”分析が適用される。
【００３７】モデルのタイミングの正確さを検証するた
め、検証ステップが遂行され、これにより回路レベルシ
ュミレータに対して用いられる入力刺激が論理レベルシ
ュミレータに用いることが可能なフォーマットに変換さ
れ、新しく作り出された論理モデルに適用される。論理
シュミレータからの出力と比較され、もしその２つのシ
ュミレータからの出力の変動が、予め定めた範囲から逸
脱していなければ、論理モデルは正確であると言え、使
用に供し得る。稀に顕著な逸脱がある場合には、論理お
よびタイミングモデルについてマニュアルで修正を加え
ることが必要である。
【００３８】２つのシミュレーションの間で許容される
ような（誤差が許容されるような）変動量は、シミュレ
ータおよび演算方法について知られている全体的な正確
さに基いて、１回の実行ごとに決定される。誤差許容範
囲の選択の他の規準は、システム、技術、あるいはユー
ザーによって要求される論理シミュレーションの正確さ
のレベルにある。
【００３９】最後のモデル検証ステップが遂行されれ
ば、異なるシミュレーションの実行の結果が、機能の正
確さに関して比較される。これは、タイミング検証ステ
ップとは顕著に相違しており、回路レベルシュミレータ
および論理モデルシミュレータの各出力がタイミング適
合性（コンパチビリティ）について比較される。機能検
証ステップは、全てのレベル、すなわち論理レベル、ス
イッチレベル、および回路レベルのいずれのレベルにお
いてもモデルが同じ動作を行なうことを確実にするため
のものである。
【００４０】この発明のその他の目的、態様、長所につ
いては、以下の説明から明らかとなろう。
【００４１】
【実施例】この実施例では、この発明を詳細に説明する
目的から、自動モデル作成を行なうベースとしてＬＳＩ
ロジック社の統合回路計システムを用いていると仮定す
る。このシステムは、コンピュータと、グラフィックデ
ィスプレイスクリーンと、グラフィック入力装置と、キ
ーボードと、回路図形取入れ（スキマティックキャプチ
ャー）ソフトウェアと、ネットリスト生成ソフトウェア
と、論理シミュレーションソフトウェアと、論理レベル
をトランジスタレベルに翻訳するソフトウェアと、回路
シミュレーションソフトウェアと、ネットリストを回路
レベルシミュレーション入力に変換するソフトウェア
と、回路シミュレータを実行させかつピン−ピン間遅れ
特性についての結果を分析するための“ＣＨＲＭＳ”ソ
フトウェアを、この発明の全てのソフトウェアとともに
含んでいる。
【００４２】図１には、モデル作成プロセスの開始から
終了までの各ステップを列挙したプロセスフローダイア
グラム１００を示す。図１において符号１０２は、回路
図形取込みソフトウェアを用いて統合回路設計システム
にユーザーにより論理ダイアグラムをエンターさせる回
路図形取込みプロセスを表わす。図１において符号１０
４は機能的な検証（ヴェリフィケーション）の目的のた
めに、統合回路設計システムのソフトウェアによって生
成されたユーザーの回路図形のトランジスタレベル表現
で遂行される回路レベルシミュレーションプロセスを示
す。
【００４３】図１において符号１０８は、ユーザーによ
ってエンターされたトランジスタレベル回路が物理的レ
イアウト１０６の形式で集積回路上に配置される、物理
的レイアウトプロセスを示す。物理的レイアウト１０６
の標準ライブラリー表現である標準セル１１０もこの時
に作成される。
【００４４】図１において符号１１２は、レイアウトに
ついてその回路上での影響が分析されかつトランジスタ
レベルの回路図形がレイアウトの影響を考慮に入れるよ
うに変形される、パラメータ抽出プロセスを示す。
【００４５】図１における符号１１４は、レイアウトの
影響を補償した後に適切な機能を確保するために回路を
再シミュレーションするプロセスを示す。
【００４６】図１において符号１１６は、ＬＳＩロジッ
ク社の統合回路設計システムにおいて“自動ＳＰＩＣ
Ｅ”（もしくは“ＣＨＡＲＭＳ”）として知られるプロ
セスを示し、ここでは、トランジスタレベルの回路図形
から引出されたトランジスタレベル回路表現でＳＰＩＣ
Ｅタイプのシミュレータが引起され、この発明のソフト
ウェアにより生起された入力刺激に従って作動され、そ
のシミュレーション結果が分析され、遅れパラメータが
抽出される。
【００４７】図１において符号１１８は、この発明の自
動モデル作成ソフトウェア１１８を示し、ここでは自動
ＳＰＩＣＥ１１６において作られた遅れデータが他の論
理シミュレーションデータと結合されて、ユーザーの回
路の正確な論理およびタイミングモデルを作り出す。
【００４８】図１において符号１２０は、ＬＳＩロジッ
ク社の統合回路設計システムから“ＭＤＥ”シミュレー
タとして入手可能なマルチモードシミュレータ向けに、
さらにモデルを生成するプロセスを示す。このシミュレ
ータは、論理シミュレーションとタイミング検証との両
者を遂行する。このプログラムのためのモデルの生成
は、分離したタイミングおよび論理の各モデルを、マル
チモードシミュレータに受入れられる一つのフォームに
再フォーマッティングするという単純なことである。
【００４９】図１における符号１２２は、この発明にお
けるモデル検証プロセスを示し、ここでは、新たに作ら
れた論理／タイミングモデルが論理シミュレータで実行
され、その結果が回路レベルおよび／またはスイッチレ
ベルのシミュレーションにより得られた結果と比較され
る。もし、そのシミュレーション結果が互いに正しく対
応しておりかつある予め定めた許容範囲を外れていなけ
れば、論理およびタイミングモデルは、正しくかつ完全
であると言える。
【００５０】図２において、データフローダイアグラム
２００は、自動モデル生成のプロセスにおけるシステム
のデータフローを示す。回路図形ファイル２０２は、ユ
ーザーによって生ぜしめられる。この回路図形ファイル
は、次に述べるような三つの異なる手法で実行に移され
る。
【００５１】第１には、統合回路設計システムソフトウ
ェア内のこの発明のソフトウェア構成要素の一つとし
て、トランスレータ（翻訳手段）２１８が、回路図形フ
ァイル２０２のデータに基づき論理原形（プリミティ
ブ）生成ルール２１６に従って動作して、ユーザーの論
理回路のゲートレベル（論理レベル）のモデルを生成す
る。対象となるシステムに用いられる特定の論理シミュ
レータに応じて、どの論理シミュレータでも生の論理モ
デルを作り出すようにそのルールは変更され得る。
【００５２】第２には、ＣＡＤデイベロプメントグルー
プ２０６により、ソフトウェアによって自動的もしくは
マニュアルで遂行される動作であり、回路図形ファイル
２０２の副回路表現（トランジスタレベルでの回路図
形）２１０と、回路動作にレイアウトが与える影響に関
する情報とが得られる。
【００５３】第３には、この発明の一つのソフトウェア
構成要素として、プリプロセッサ２０４が動作する。こ
のプリプロセッサは、回路図形ファイル２０２の入力か
ら出力への到達可能性（リーチャビリティ）の分析を行
ない、かつその入力−出力間（ピン−ピン間）の遅延系
路（パス）とその入力−出力遅延系路に沿って変位に影
響することが要求される入力刺激パターンを決定し、回
路レベル刺激ファイル２０８を生成する。
【００５４】プロセス２１４では、回路レベル刺激２０
８および回路レベル表現（副回路表現）２１０によって
自動パラメータ抽出（ＬＳＩロジック社の統合回路設計
システム内の“ＣＨＡＲＭＳ”ソフトウェアによって実
行される。）を行ない、回路レベルシミュレーションの
遂行を引き起こす。これらのシミュレーションの結果は
分析されて遅れ情報２２０を生起させる。
【００５５】遅れ情報２２０と、レイアウトに関する情
報２１２と、生の論理モデル（論理原形によるモデル）
２２２とが全て有効となった時に、この発明の他のソフ
トウェア構成要素である自動モデル作成手段２２６が、
データおよびモデル情報２２０，２１２，２２２を結合
してマルチモードモデル２３０とし、かつ再フォーマッ
トさせる。ＬＳＩロジック社のシステムの場合、モデル
は“ＭＤＥ”シミュレータによって得られる。他のシス
テムの場合は、他のシミュレータモデルフォーマットが
用いられる。仮に、対象となるシステムに対してマルチ
モードモデリングが有効でなければ、自動モデル作成手
段２２６の出力は二つの分離した部分、すなわちタイミ
ングモデルと論理モデルとに分割される。そのような場
合は、マルチモードモデル２３０は二つの構成モデル
（タイミングモデルおよび論理モデル）からなるものと
考えることができる。
【００５６】自動モデル作成手段２２６のその他の出力
としては、テストパターンファイル２２８およびデータ
シート２３２とがある。テストパターンファイル２２８
を生成するプロセスは、単純な再フォーマッテイングプ
ロセスであり、ここでは回路レベル刺激ファイル２０８
が、対象となる論理もしくはマルチモードシミュレータ
のために再生成される。またデータシート２３２の生起
もフォーマッティングプロセスであり、ここでは、論理
モデルについての新たに確立されたタイミングパラメー
タとそのグラフィック表示とが結合されて人間に読み取
り可能な形式となる。
【００５７】この発明の最終のソフトウェア構成要素で
ある自動検証プログラム２２４が、回路レベルシミュレ
ーションから結果としての遅れ情報２２０と、新たに作
り出されたモデル２３０と、翻訳されたテストパターン
ファイル２２８によって実行されて、新たなモデルを用
いた比較シミュレーションが行なわれる。このシミュレ
ーションの結果は、回路レベルシミュレーション２２０
の結果と比較される。もしその結果が予め定めた許容誤
差範囲から逸脱していなければ、モデルは完全である。
【００５８】図３において、フローチャート３００はこ
の発明のトップレベルのプログラムで実行されるコント
ロールフローを示す。回路図形エントリーすなわち回路
図形取込みおよびネットリスト変換３０２が遂行された
後、ルールベースのトランスレータ３０６（図２におけ
る符号２１８に相当）が動作してゲートレベル論理モデ
ル３０８（図２の符号２２２に相当）を作成する。次い
で、到達可能性分析３１０が実行（図２のプリプロセッ
サ２０４に相当）され、その出力がプロセス３１４にお
いて同時に１セットの数式を生成するために用いられ
る。次いで、プロセス３１６においてはその同時的な数
式を解いて遅れデータ（図２の符号２２０に相当）を生
起させる。プロセス３１２は、図２における符号２１４
と２２０との結合に相当する。プロセス３１４および３
１６は、図２における符号２２６の部分に相当する。
【００５９】再び図３において、プロセス３２０は、全
ての生成されたモデルと遅延情報を結合して有用な内部
表現とし、またプロセス３２４（図２における符号２１
２に相当）はこれらを適切な出力ファイルにフォーマッ
トさせる。プロセス３１４，３１６，３１８，３２２，
３２４は、これらが結合されたものが図２における自動
モデル作成手段２２６に相当する。異なるいくつかのフ
ォーマッティング規準を用いれば、図３の符号３２６，
３２８，３３０で示すように異なる製造者の論理モデル
ライブラリーに向けたモデルを生成することができる。
異なるレベル（すなわち回路レベル、スイッチレベル、
および論理モデル）で多数の異なったモデルを作れば、
モデル検討のための機会が増加する。自動検証プロセス
によって行なわれる比較の数が増えるほど、また対応す
るシミュレーション間での一致が増えるほど、モデルの
正確さと再現性の点で信頼度が高くなる。
【００６０】図４において、データフローダイアグラム
４００は、自動検証（オートヴェリフィケーション）の
プロセスを表わす。自動検証が実行される前に、自動モ
デリングプログラム４０２が論理もしくはマルチモード
モデル４０８を生成し、またシミュレーションパターン
４０４およびＳＰＩＣＥ（もしくは他の回路レベルモデ
ル）副回路４０６が自動モデル作成のプロセスで生成さ
れているであろう。
【００６１】モデル検証プロセス４００に組込まれてい
るモデル翻訳プロセス４１０は、回路レベルモデル４０
６（典型的にはＳＰＩＣＥモデル）および回路シミュレ
ーションパターン４０４を、スイッチレベルシミュレー
タ４２２で遂行されることになるスイッチレベルモデル
４１４およびスイチレベルシミュレーションパターン４
０４に翻訳する。スイッチレベルモデルは回路レベルモ
デルと同様に機能するが、詳細なかつディスクリートな
トランジスタモデルが、開（非接続もしくはＯＦＦ）状
態と閉（短絡、接続、もしくはＯＮ）状態のいずれかの
状態に切替えられると想定されるスイッチに置き換えら
れる。このタイプのシミュレータは、単純化されたモデ
ルであるため、要求される計算の数が顕著に少なくなっ
ているところから、回路レベルシミュレータよりも格段
に高速で動作する。このことから、スイッチレベルシミ
ュレータはリアルタイムでのモデル検証に理想的であ
り、また機能検証に向いている。論理（もしくはマルチ
モード）モデル４０８およびスイッチレベルモデル４１
４は、論理（もしくはマルチモード）シミュレータ４１
２およびスイッチレベルシミュレータ４２２でそれぞれ
実行され、論理（もしくはマルチモード）シミュレーシ
ョン出力４１８およびスイッチレベルシミュレーション
出力４３２を作り出す。論理シミュレーション出力４１
８およびスイッチレベルシミュレーション出力４３２の
機能的な応答が比較される。もし、機能的な一致（同じ
入力刺激に対して同じ出力が得られること）が得られた
ならば、機能合格規準４３０は満たされている。遅れの
結果が予め定めた誤差範囲内に収まるように充分に接近
していれば、実行データ４２８が生成されてユーザーに
よる試験に供される。
【００６２】図５のデータフローダイアグラム４００
は、プリプロセッサプログラム（図２の符号２０４に相
当する）の動作を示す。回路図形ネットリスト５０５が
ネットリストインタープリテーションプロセス５１０に
読み込まれてインタープリットされる。このプロセス
は、結合データ（コネクティビティデータ）５１５を生
み出す。次いで符号５１５のコネクティビティおよびプ
リミティブデータによって到達可能性分析５２０が遂行
され、入力パターンの如何なる組合せおよびシーケンス
が回路出力の変動をもたらすかを決定する。到達可能性
の分析の結果は、入力−出力依存性５２５（もしくは遅
れ系路）のリストと、その依存性に従って変動を生ぜし
めるに必要な入力のシーケンスおよびパターン５３０で
ある。出力フォーマッティングプロセス５３５は、集積
回路設計システムでの回路レベルシミュレータの入力要
求に従って、前記依存性５２５およびパターン５３０に
基いて動作し、回路シミュレータ刺激ファイル５４を作
り出す。
【００６３】図６は、この発明のモデル生成システムに
より動作させられるべき論理回路６００の回路図形ダイ
アグラムを示す。この回路は論理要素６０２，６０４，
６０６，６０８，６１０およびシーケンシャル（逐次動
作的）な論理要素６１２の組合せおよびそれらの間の接
続からなる。
【００６４】図７は、図６に示される論理回路６００
を、その論理原形（ロジックプリミティブ）およびトラ
ンジスタ表現（副回路表現）に置き換えた回路図形ダイ
アグラム７００を示す。回路７００は、論理原形７０
２，７０４，７０６，７０８，７１０，７１２，７１
４，７１６，７１８，７２０，７２２，７２４，７２
６，７２８，７３０，７３２，７３４，７３６と、トラ
ンジスタ７３８，７４０，７４２，７４４，７４６，７
４８，７５０，７５２，７５４，７５６，７５８，７６
０，７６２，７６４，７６６，７６８，７７０，７７
２，７７４，７７６とを含んでいる。
【００６５】図８には、図７の回路図形についての到達
可能性分析（すなわち図５の回路シミュレータ刺激ファ
イル５４０に相当する）の結果のリストを示し、これら
は、セルタイプ（ＣＢ＝結合性、ＳＱ＝シーケンシャ
ル）と、パラメータ名称と、入力パターンと、入力／出
力関係が示されている。
【００６６】図９は、適切なシミュレータ入力要求に従
って到達可能性分析の結果を再フォーマッティングした
数式ファイル（すなわち図３の符号３１４に対応する）
と、遅れ情報（図２の自動パラメータ抽出２１４による
遅れ情報２２０に対応する）のリストを示す。
【００６７】図１０は、適切な遅れと、論理原形と、ピ
ン間のタイミグ関係とを列記した論理シミュレータモデ
ルソースファイル（図２の符号２３０に対応する）のリ
ストを示す。これらの結果は、自動モデル作成手段（す
なわち図２の符号２２６に対応する）から引出された結
果である。
【００６８】図１１は、回路のシーケンシャルな部分に
ついて、モデル作成を行なっている間にシステムのユー
ザーが見ることができるディスプレイスクリーン上の表
示である。
【００６９】図１２は、シーケンシャルな部分を含む回
路全体について、モデル作成を行なっている間にシステ
ムのユーザーが見ることができるディスプレイスクリー
ン上の表示である。
【００７０】
【発明の効果】この発明の方法によれば、デジタル論理
回路からなる集積回路を設計するにあたって、任意に選
ばれた回路図形取込みシステムの回路図形データベース
を用いて、熟練した操作員を要することなく、自動的に
正確な論理モデルを高速で生成することができ、したが
って集積回路設計の容易化を図ることができる。
【図面の簡単な説明】
【図１】この発明の論理モデル作成プロセスにおいて引
起される各ステップを示すプロセスフローダイアグラム
である。
【図２】この発明の論理モデル作成プロセスにおけるデ
ータフローを示すダイアグラムである。
【図３】この発明のモデル作成プログラムにおいて引出
される主要なステップを示すフローダイアグラムであ
る。
【図４】この発明のモデル検証プロセスにおけるデータ
フローを示すダイアグラムである。
【図５】この発明のネットリスト分析および刺激ファイ
ル生成におけるデータフローを示すダイアグラムであ
る。
【図６】この発明の方法を適用する論理レベル回路図形
の一例を示すダイアグラムである。
【図７】図６に示される論理レベル回路図形について、
そのシーケンシャルな要素をトランジスタおよび論理原
形要素に置き換えた、部分的トランジスタレベル表現を
示すダイアグラムである。
【図８】図６に示される回路について、到達可能性分析
の結果、すなわち入力−出力依存性、そのタイプ、およ
び入力パータンのリストを示す図である。
【図９】図６に示す回路について、到達可能性分析の結
果から引出されたシミュレータ入力刺激のリストを示す
図である。
【図１０】図６に示す回路について、レイアウトに関す
るパラメータ（容量）が与えられていない状態で作成さ
れた論理モデルファイルテンプレートのリストを示す図
である。
【図１１】回路のシーケンシャルな部分について、モデ
ル作成の間においてユーザーが見ることができるシステ
ムのディスプレイスクリーン上の表示を示す図である。
【図１２】シーケンシャルな部分を含む回路全体につい
て、モデル作成の間においてユーザーが見ることができ
るシステムのディスプレイスクリーン上の表示を示す図
である。
【符号の説明】
１０２ 回路図形取込みプロセス １０４ 回路レベルシミュレーションプロセス １０８ 物理的レイアウトプロセス １１２ パラメータ抽出プロセス １１４ 再シミュレーションプロセス １１８ 自動モデル作成ソフトウェア １２２ モデル検証プロセス ２１４ 自動パラメータ抽出プログラム ２１８ トランスレータ（翻訳手段） ２２４ 自動検証プログラム ２２６ 自動モデル作成プログラム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリツク イン アメリカ合衆国、カリフオルニア州 94539、サン ジヨゼ、ランチヨ ハイグ レラ コート 2016 (72)発明者 チン−チユン チエン アメリカ合衆国、カリフオルニア州 95132、サン ジヨゼ、ミドルボロー サ ークル 2722

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータと、グラフィックディスプ
    レイ装置と、グラフィック入力装置と、回路図形取込み
    ソフトウェアと、論理シミュレーションソフトウェア
    と、回路レベルシミュレーションソフトウェアとを有す
    る集積回路設計ステーションと、 取込まれた回路図形をネットリストに変換するための手
    段と、 前記取込まれた回路図形を、直接に、もしくは取込まれ
    た回路図形のネットリスト表現を介して、回路レベル等
    価回路図形に変換する手段と、 前記取込まれた回路図形をその回路レベル等価シミュレ
    ーションモデルに翻訳する手段と、 前記取込まれた回路図形を、直接にもしくは取込まれた
    回路図形のネットリスト表現を介して、対応するゲート
    レベルシミュレーションモデルに翻訳する手段と、 前記取込まれた回路図形について、入力と出力との間の
    論理関係に対応する入力−出力の依存関係を分析すると
    ともに、そのリストを作成する手段と、 前記入力−出力依存関係に従って出力変動に影響を与え
    るであろう入力パターンを決定するとともに、そのリス
    トを作成する手段と、 前記入力−出力依存関係のリストおよび入力パターンの
    リストと、前記取込まれた回路図形の回路レベル等価モ
    デルに前記パターンが適用されるシーケンスとに従っ
    て、回路レベルシミュレーションを行なう手段と、 前記回路レベルシミュレーションの結果から遅れおよび
    タイミング情報を抽出するための手段と、 前記ゲートレベルシミュレーションモデル内の情報と前
    記遅れおよびタイミング情報とを結合するとともに、前
    記取込まれた回路図形を表わす論理およびタイミングモ
    デルを作り出すように前記結合された情報をフォーマッ
    ティングする手段、とを有してなる自動論理モデル作成
    方法。
  2. 【請求項２】 請求項１に記載の自動論理モデル作成方
    法において、その結果としての論理およびタイミングモ
    デルを；前記回路レベルモデルおよび入力刺激を、全て
    のトランジスタ表現をスイッチ表現に置き換えることに
    よってスイッチレベルモデルに変換するとともに、前記
    回路レベルモデルおよび入力刺激のフォーマットを、ス
    イッチレベルシミュレータに対する適合性を有するフォ
    ーマットに変換するための手段と、 前記スイッチレベルモードおよび入力刺激に従ってスイ
    ッチレベルシミュレーションを遂行するための手段と、 前記自動的に作成された論理モデルに従って論理シミュ
    レーションを遂行するための手段と、 入力刺激に対応して前記スイッチレベルモデルおよび前
    記論理モデルについてそれぞれシミュレーションがなさ
    れた後に、予め定めた合格規準に従い、そのスイッチレ
    ベルモデルおよび論理モデルの機能的な応答を比較する
    ための手段と、 予め定めた合格規準に従い、タイミングモデルパラメー
    タを、前記自動抽出手段から抽出された遅れおよびタイ
    ミングパラメータと比較するための手段と、 前記二つの比較のいずれか一方もしくは双方の結果が合
    格もしくは不合格であることを表示するための手段；と
    からなるプロセスによって処理する、自動論理モデル作
    成方法。
  3. 【請求項３】 請求項２に記載の自動論理モデル作成方
    法において、 前記スイッチレベルモデル変換プロセスおよびスイッチ
    レベルシミュレーションが、回路レベルモデル変換プロ
    セスおよび回路レベルシミュレーションによって置き換
    えられる、自動論理モデル作成方法。
  4. 【請求項４】 請求項１に記載の自動論理モデル作成方
    法において、 情報を結合して論理モデルとするための前記手段が、さ
    らに前記モデル情報を、データシートの形式に人間が読
    解可能にフォーマッティングすることを含んでいる、自
    動論理モデル作成方法。
  5. 【請求項５】 請求項２に記載の自動論理モデル作成方
    法において、 情報を結合して論理モデルとするための前記手段が、さ
    らに前記モデル情報を、データシートの形式に人間が読
    解可能にフォーマッティングすることを含んでいる、自
    動論理モデル作成方法。
  6. 【請求項６】 請求項１に記載の自動論理モデル作成方
    法において、 前記論理およびタイミングモデルが、マルチモード論理
    シミュレータの入力の要求に従って結合されて、単一の
    マルチモード論理モデルとされる、自動論理モデル作成
    方法。
  7. 【請求項７】 請求項２に記載の自動論理モデル作成方
    法において、 前記論理およびタイミングモデルが、マルチモード論理
    シミュレータの入力の要求に従って結合されてマルチモ
    ード論理モデルとされる、自動論理モデル作成方法。
  8. 【請求項８】 請求項２に記載の自動論理モデル作成方
    法において、さらに、 翻訳されたテストパターンファイルを自動的に作成する
    ための手段と、 マルチモードファイルを自動的に作成するための手段
    と、 前記テストパターンファイルおよびマルチモードファイ
    ルを用いて比較シミュレーションを実行するための手段
    と、 回路レベルシミュレーションの結果と比較シミュレーシ
    ョンの結果とを比較するための手段、とを有してなる自
    動論理モデル作成方法。
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Families Citing this family (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278769A (en) * 1991-04-12 1994-01-11 Lsi Logic Corporation Automatic logic model generation from schematic data base
US5367469A (en) * 1990-12-13 1994-11-22 Vlsi Technology, Inc. Predictive capacitance layout method for integrated circuits
JPH04216175A (ja) * 1990-12-17 1992-08-06 Mitsubishi Electric Corp 半導体集積回路のモジュールセル生成装置
EP0510993A3 (en) * 1991-04-26 1994-11-23 Motorola Inc Characterization of sequential circuits
US5504691A (en) * 1991-11-08 1996-04-02 U.S. Philips Corporation Method and device for tracking down a prespecified subcircuit in an electrical circuit, method for constructing integrated circuit masks using the method
US5418931A (en) * 1992-03-27 1995-05-23 Cadence Design Systems, Inc. Method and apparatus for detecting timing errors in digital circuit designs
JPH07501906A (ja) * 1992-06-02 1995-02-23 アジレント・テクノロジーズ・インク マルチレベル相互接続技術のためのコンピュータ支援設計方法及び装置
DE69331085T2 (de) * 1992-08-26 2002-03-14 Matsushita Electric Industrial Co., Ltd. Automatisiertes LSI-Entwurfsystem und Verfahren
JP2739013B2 (ja) * 1992-09-01 1998-04-08 三菱電機株式会社 論理合成装置
US5448497A (en) * 1992-09-08 1995-09-05 Nec Research Institute, Inc. Exploiting multi-cycle false paths in the performance optimization of sequential circuits
JP2708338B2 (ja) * 1992-10-12 1998-02-04 三菱電機株式会社 論理シミュレーション装置及び回路シミュレーション装置
EP0600608B1 (en) * 1992-10-29 1999-12-22 Altera Corporation Design verification method for programmable logic design
US5477474A (en) * 1992-10-29 1995-12-19 Altera Corporation Computer logic simulation with dynamic modeling
US5657239A (en) * 1992-10-30 1997-08-12 Digital Equipment Corporation Timing verification using synchronizers and timing constraints
US5566079A (en) * 1992-11-12 1996-10-15 Vlsi Technology, Inc. Parameterized generic multiplier complier
US5557532A (en) * 1992-11-12 1996-09-17 Vlsi Technology, Inc. Parameterized generic compiler
US5617327A (en) * 1993-07-30 1997-04-01 Xilinx, Inc. Method for entering state flow diagrams using schematic editor programs
WO1994015311A1 (en) * 1992-12-28 1994-07-07 Xilinx, Inc. Method for entering state flow diagrams using schematic editor programs
JPH06282600A (ja) * 1993-03-29 1994-10-07 Mitsubishi Electric Corp 論理シミュレーション装置
JP2815281B2 (ja) * 1993-04-19 1998-10-27 株式会社ピーエフユー デジタル回路設計支援システムおよびその方法
US5654898A (en) * 1993-05-10 1997-08-05 Cascade Design Automation Corporation Timing-driven integrated circuit layout through device sizing
US5535223A (en) * 1993-05-28 1996-07-09 Sun Microsystems, Inc. Method and apparatus for the verification and testing of electrical circuits
US5465216A (en) * 1993-06-02 1995-11-07 Intel Corporation Automatic design verification
US5581738A (en) * 1993-06-07 1996-12-03 Xilinx, Inc. Method and apparatus for back-annotating timing constraints into simulation models of field programmable gate arrays
US5581473A (en) * 1993-06-30 1996-12-03 Sun Microsystems, Inc. Method and apparatus for managing timing requirement specifications and confirmations and generating timing models and constraints for a VLSI circuit
US5579510A (en) * 1993-07-21 1996-11-26 Synopsys, Inc. Method and structure for use in static timing verification of synchronous circuits
JP3056026B2 (ja) * 1993-07-29 2000-06-26 株式会社日立製作所 論理シミュレーション方法
US5487018A (en) * 1993-08-13 1996-01-23 Vlsi Technology, Inc. Electronic design automation apparatus and method utilizing a physical information database
JPH0765040A (ja) * 1993-08-24 1995-03-10 Matsushita Electric Ind Co Ltd 機能データインターフェース方法および機能データインターフェース装置
US5479355A (en) * 1993-09-14 1995-12-26 Hyduke; Stanley M. System and method for a closed loop operation of schematic designs with electrical hardware
US5440720A (en) * 1993-09-20 1995-08-08 Cadence Design Systems, Inc. Architecture and method for data reduction in a system for analyzing geometric databases
JP3212423B2 (ja) * 1993-09-30 2001-09-25 富士通株式会社 テストパターン作成装置
JP3153403B2 (ja) * 1993-12-28 2001-04-09 富士通株式会社 半導体集積回路の遅延時間計算装置
US5764525A (en) * 1994-01-28 1998-06-09 Vlsi Technology, Inc. Method for improving the operation of a circuit through iterative substitutions and performance analyses of datapath cells
JPH07262262A (ja) * 1994-03-23 1995-10-13 Mitsubishi Electric Corp 回路接続情報生成装置
US5548524A (en) * 1994-04-06 1996-08-20 Cadence Design Systems, Inc. Expression promotion for hierarchical netlisting
US5629860A (en) * 1994-05-16 1997-05-13 Motorola, Inc. Method for determining timing delays associated with placement and routing of an integrated circuit
US5625565A (en) * 1994-09-09 1997-04-29 Cadence Design Systems, Inc. System and method for generating a template for functional logic symbols
US5533197A (en) * 1994-10-21 1996-07-02 International Business Machines Corporation Method to assess electromigration and hot electron reliability for microprocessors
AU3965595A (en) * 1994-10-25 1996-05-15 Cabletron Systems, Inc. Method and apparatus for automatically populating a network simulator tool
US5629858A (en) * 1994-10-31 1997-05-13 International Business Machines Corporation CMOS transistor network to gate level model extractor for simulation, verification and test generation
JP3264806B2 (ja) * 1994-11-15 2002-03-11 富士通株式会社 回路シミュレーションモデル抽出方法及び装置
US5903469A (en) 1994-11-08 1999-05-11 Synopsys, Inc. Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach
US5828580A (en) * 1994-11-08 1998-10-27 Epic Design Technology, Inc. Connectivity-based approach for extracting parasitic layout in an integrated circuit
JP3459481B2 (ja) * 1994-11-17 2003-10-20 富士通株式会社 論理回路設計用パス解析表示装置
US5703798A (en) * 1995-04-25 1997-12-30 Mentor Graphics Corporation Switch level simulation employing dynamic short-circuit ratio
US5634001A (en) * 1995-06-07 1997-05-27 International Business Machines Corporation Method to calculate hot-electron test voltage differential for assessing microprocessor reliability
US5638381A (en) * 1995-07-21 1997-06-10 Motorola, Inc. Apparatus and method for deriving correspondence between storage elements of a first circuit model and storage elements of a second circuit model
US5867396A (en) * 1995-08-31 1999-02-02 Xilinx, Inc. Method and apparatus for making incremental changes to an integrated circuit design
US5680332A (en) * 1995-10-30 1997-10-21 Motorola, Inc. Measurement of digital circuit simulation test coverage utilizing BDDs and state bins
JP3715011B2 (ja) * 1995-12-12 2005-11-09 株式会社ルネサステクノロジ 半導体回路設計検証装置
US5790830A (en) * 1995-12-29 1998-08-04 Synopsys, Incorporated Extracting accurate and efficient timing models of latch-based designs
US5673198A (en) * 1996-03-29 1997-09-30 Xilinx, Inc. Concurrent electronic circuit design and implementation
US6066178A (en) * 1996-04-10 2000-05-23 Lsi Logic Corporation Automated design method and system for synthesizing digital multipliers
US6480995B1 (en) 1996-04-15 2002-11-12 Altera Corporation Algorithm and methodology for the polygonalization of sparse circuit schematics
US5946210A (en) * 1996-04-19 1999-08-31 Vlt Corporation Configuring power converters
US5787006A (en) * 1996-04-30 1998-07-28 Micron Technology, Inc. Apparatus and method for management of integrated circuit layout verification processes
US5696771A (en) * 1996-05-17 1997-12-09 Synopsys, Inc. Method and apparatus for performing partial unscan and near full scan within design for test applications
US5815402A (en) * 1996-06-07 1998-09-29 Micron Technology, Inc. System and method for changing the connected behavior of a circuit design schematic
US5808896A (en) * 1996-06-10 1998-09-15 Micron Technology, Inc. Method and system for creating a netlist allowing current measurement through a sub-circuit
US5901064A (en) * 1996-08-06 1999-05-04 Micron Technology, Inc. System and method for scoping global nets in a hierarchical netlist
US5875115A (en) 1996-08-06 1999-02-23 Micron Technology, Inc. System and method for scoping global nets in a flat netlist
US6023567A (en) * 1996-10-07 2000-02-08 International Business Machines Corporation Method and apparatus for verifying timing rules for an integrated circuit design
US5903472A (en) * 1996-10-25 1999-05-11 Advanced Micro Devices, Inc. Method for performing floorplan timing analysis by selectively displaying signal paths based on slack time calculations and integrated circuit made using same
US5910899A (en) * 1996-10-25 1999-06-08 Advanced Micro Devices, Inc. Method for performing floorplan timing analysis using multi-dimensional feedback in a spreadsheet with computed hyperlinks to physical layout graphics and integrated circuit made using same
US5896301A (en) * 1996-10-25 1999-04-20 Advanced Micro Devices, Inc. Method for performing floorplan timing analysis using multi-dimensional feedback in a histogram and integrated circuit made using same
US6102964A (en) * 1996-10-28 2000-08-15 Altera Corporation Fitting for incremental compilation of electronic designs
US5946219A (en) * 1996-10-30 1999-08-31 Atmel Corporation Method and system for configuring an array of logic devices
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US6023568A (en) * 1996-11-15 2000-02-08 Synopsys, Inc. Extracting accurate and efficient timing models of latch-based designs
US5920490A (en) * 1996-12-26 1999-07-06 Adaptec, Inc. Integrated circuit test stimulus verification and vector extraction system
DE19702600A1 (de) * 1997-01-24 1998-07-30 Sgs Thomson Microelectronics Elektrische Analyse integrierter Schaltungen
US6754879B1 (en) * 1997-01-27 2004-06-22 Unisys Corporation Method and apparatus for providing modularity to a behavioral description of a circuit design
US5995730A (en) * 1997-05-23 1999-11-30 Lsi Logic Corporation Method for generating format-independent electronic circuit representations
US6009249A (en) 1997-06-13 1999-12-28 Micron Technology, Inc. Automated load determination for partitioned simulation
US6718534B1 (en) 1997-07-14 2004-04-06 Microsoft Corporation System for application independent programming of controls
US6449659B1 (en) 1997-07-14 2002-09-10 Microsoft Corporation System for instance customization with application independent programming of controls
US5995736A (en) * 1997-07-24 1999-11-30 Ati Technologies, Inc. Method and system for automatically modelling registers for integrated circuit design
US6230305B1 (en) * 1997-09-08 2001-05-08 Intusoft Methods and apparatus for configuring schematic diagrams
US6110213A (en) 1997-11-06 2000-08-29 Vlt Coporation Fabrication rules based automated design and manufacturing system and method
US6324496B1 (en) * 1998-06-18 2001-11-27 Lucent Technologies Inc. Model checking of hierarchical state machines
US6356796B1 (en) * 1998-12-17 2002-03-12 Antrim Design Systems, Inc. Language controlled design flow for electronic circuits
US7076415B1 (en) 1998-12-17 2006-07-11 Cadence Design Systems, Inc. System for mixed signal synthesis
US6408264B1 (en) 1999-03-23 2002-06-18 Vanguard International Semiconductor-America Switch level simulation with cross-coupled devices
JP2001014368A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp クロック解析装置およびクロック解析方法
US7110929B1 (en) 1999-11-12 2006-09-19 Intusoft System and method of providing additional circuit analysis using simulation templates
US6553544B2 (en) * 2000-04-04 2003-04-22 Matsushita Electric Industrial Co., Ltd. Method for design of partial circuit
DE10021085C1 (de) 2000-04-28 2002-02-07 Infineon Technologies Ag Refresh-Ansteuerschaltung für einen DRAM
GB2368667B (en) 2000-06-08 2002-09-18 Sgs Thomson Microelectronics Method and system for identifying inaccurate models
US6904436B1 (en) * 2000-10-04 2005-06-07 Cypress Semiconductor Corporation Method and system for generating a bit order data structure of configuration bits from a schematic hierarchy
US7082104B2 (en) * 2001-05-18 2006-07-25 Intel Corporation Network device switch
US7093224B2 (en) 2001-08-28 2006-08-15 Intel Corporation Model-based logic design
US20030046054A1 (en) * 2001-08-29 2003-03-06 Wheeler William R. Providing modeling instrumentation with an application programming interface to a GUI application
US6859913B2 (en) * 2001-08-29 2005-02-22 Intel Corporation Representing a simulation model using a hardware configuration database
US7073156B2 (en) * 2001-08-29 2006-07-04 Intel Corporation Gate estimation process and method
US7107201B2 (en) * 2001-08-29 2006-09-12 Intel Corporation Simulating a logic design
US6983427B2 (en) * 2001-08-29 2006-01-03 Intel Corporation Generating a logic design
US20030046051A1 (en) * 2001-08-29 2003-03-06 Wheeler William R. Unified design parameter dependency management method and apparatus
US7130784B2 (en) * 2001-08-29 2006-10-31 Intel Corporation Logic simulation
US7197724B2 (en) * 2002-01-17 2007-03-27 Intel Corporation Modeling a logic design
US20030145311A1 (en) * 2002-01-25 2003-07-31 Wheeler William R. Generating simulation code
US20030188275A1 (en) * 2002-03-27 2003-10-02 Meares Lawrence G. System and method of preventing the simulation of a circuit if a change to the circuit topology is detected
GB0215034D0 (en) * 2002-06-28 2002-08-07 Critical Blue Ltd Architecture generation method
FI20030622A (fi) * 2003-04-24 2004-10-25 Tietoenator Oyj Verkkopalveluihin liittyvien operaatioiden analysointi
DE10325513B8 (de) * 2003-06-05 2006-08-03 Onespin Solutions Gmbh Verfahren und Vorrichtung zum Erstellen eines Verhaltensaspekts einer Schaltung zur formalen Verifikation
US20040260527A1 (en) * 2003-06-19 2004-12-23 Stanculescu Alexandru G. Compact and effective representation of simulation results
US7146594B1 (en) * 2003-12-15 2006-12-05 Ugs Corp. System, method, and computer program product for schematic generation
US20050197807A1 (en) * 2004-03-04 2005-09-08 Jerimy Nelson System and method for maintaining homogeneity between a model in a computer-aided modeling system and corresponding model documentation
JP4365274B2 (ja) * 2004-06-18 2009-11-18 富士通株式会社 集積回路設計システム、方法及びプログラム
US7283995B2 (en) * 2004-09-30 2007-10-16 Lsi Corporation NQL—netlist query language
US7231623B2 (en) * 2004-09-30 2007-06-12 Lsi Corporation Netlist database
US7990375B2 (en) * 2006-04-03 2011-08-02 Cadence Design Systems, Inc. Virtual view schematic editor
US8499230B2 (en) 2008-05-07 2013-07-30 Lsi Corporation Critical path monitor for an integrated circuit and method of operation thereof
US8261228B1 (en) * 2008-10-01 2012-09-04 Cadence Design Systems, Inc. Technique for modeling parasitics from layout during circuit design and for parasitic aware circuit design using modes of varying accuracy
US8239805B2 (en) 2009-07-27 2012-08-07 Lsi Corporation Method for designing integrated circuits employing a partitioned hierarchical design flow and an apparatus employing the method
US8682631B2 (en) * 2009-09-03 2014-03-25 Henry Chung-herng Chang Specifications-driven platform for analog, mixed-signal, and radio frequency verification
US9195791B2 (en) * 2010-06-01 2015-11-24 Synopsys, Inc. Custom module generation
US8850377B1 (en) * 2011-01-20 2014-09-30 Xilinx, Inc. Back annotation of output time delays
US9230050B1 (en) * 2014-09-11 2016-01-05 The United States Of America, As Represented By The Secretary Of The Air Force System and method for identifying electrical properties of integrate circuits
US10423884B2 (en) 2015-06-04 2019-09-24 The Mathworks, Inc. Extension of model-based design to identify and analyze impact of reliability information on systems and components
US20180060472A1 (en) * 2016-08-30 2018-03-01 Mediatek Inc. Efficient cell-aware fault modeling by switch-level test generation
US20200410153A1 (en) 2019-05-30 2020-12-31 Celera, Inc. Automated circuit generation
DE102019216684B4 (de) 2019-10-29 2021-10-14 Volkswagen Aktiengesellschaft Verfahren zur Timinganalyse von Anwendungssoftware für ein eingebettetes System, Vorrichtung zur Datenverarbeitung, Computerprogramm und computerlesbarer Datenträger

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UST940020I4 (en) * 1974-04-17 1975-11-04 Automatic circuit generation process and apparatus
US4635208A (en) * 1985-01-18 1987-01-06 Hewlett-Packard Company Computer-aided design of systems
US4831543A (en) * 1986-02-21 1989-05-16 Harris Semiconductor (Patents) Inc. Hierarchical net list derivation system
US4827427A (en) * 1987-03-05 1989-05-02 Hyduke Stanley M Instantaneous incremental compiler for producing logic circuit designs
US4922432A (en) * 1988-01-13 1990-05-01 International Chip Corporation Knowledge based method and apparatus for designing integrated circuits using functional specifications
US4970664A (en) * 1988-06-10 1990-11-13 Kaiser Richard R Critical path analyzer with path context window
US4967367A (en) * 1988-11-21 1990-10-30 Vlsi Technology, Inc. Synthetic netlist system and method
JPH02144674A (ja) * 1988-11-25 1990-06-04 Fujitsu Ltd 論理回路シミュレーション装置
US5111413A (en) * 1989-03-24 1992-05-05 Vantage Analysis Systems, Inc. Computer-aided engineering
EP0416669B1 (en) * 1989-09-05 1998-09-09 Lsi Logic Corporation Logic compiler for design of circuit models
US5084824A (en) * 1990-03-29 1992-01-28 National Semiconductor Corporation Simulation model generation from a physical data base of a combinatorial circuit
US5278769A (en) * 1991-04-12 1994-01-11 Lsi Logic Corporation Automatic logic model generation from schematic data base

Also Published As

Publication number Publication date
EP0508075B1 (en) 1999-09-01
US5278769A (en) 1994-01-11
DE69229889T2 (de) 2000-05-11
US5463563A (en) 1995-10-31
EP0508075A3 (en) 1994-07-13
DE69229889D1 (de) 1999-10-07
EP0508075A2 (en) 1992-10-14

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