JP3212423B2 - テストパターン作成装置 - Google Patents
テストパターン作成装置Info
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- pin
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は同時スイッチングを考慮
したテストパターンの作成装置に関する。周知のように
テストパターンはＬＳＩの製造不良の検出や動作特性の
把握のために用いられる。一般に、ＬＳＩは外部の信号
とのやりとりを行う入力バッファ（入力ピン）と、ある
特定の機能を実現する内部回路と、出力バッファ（出力
ピン）とで構成される。
したテストパターンの作成装置に関する。周知のように
テストパターンはＬＳＩの製造不良の検出や動作特性の
把握のために用いられる。一般に、ＬＳＩは外部の信号
とのやりとりを行う入力バッファ（入力ピン）と、ある
特定の機能を実現する内部回路と、出力バッファ（出力
ピン）とで構成される。
【０００２】ＬＳＩのテストでは、テストパターンに従
い入力ピンに信号を印加し、内部回路を経て出力ピンに
現れる信号を、予め論理シミュレーション（又は故障シ
ミュレーション）等で求めておいた期待値と比較するこ
とにより、ＬＳＩの良／不良の判断を行う。一方、ＬＳ
Ｉの動作時（テストパターンの印加時）には、各論理ゲ
ートの出力変化に伴って回路電流が変化し、ＬＳＩに供
給される電源電流も変化する。
い入力ピンに信号を印加し、内部回路を経て出力ピンに
現れる信号を、予め論理シミュレーション（又は故障シ
ミュレーション）等で求めておいた期待値と比較するこ
とにより、ＬＳＩの良／不良の判断を行う。一方、ＬＳ
Ｉの動作時（テストパターンの印加時）には、各論理ゲ
ートの出力変化に伴って回路電流が変化し、ＬＳＩに供
給される電源電流も変化する。
【０００３】特に、出力ピンの変化に伴う回路電流の変
化が大きく、多数の出力ピンが同時に変化した場合に、
瞬間的に電源電流が大きく変化し、給電系にも電源ノイ
ズが誘起される。この電源ノイズの影響で入力ピンにお
ける入力動作マージンが低下するという問題があり、時
にはＬＳＩが誤動作することもある。誤動作を引き起こ
すような、出力ピンの同時スイッチングが含まれるテス
トパターンで、ＬＳＩをテストすると製造上問題の無い
良品までも不良品として判定してしまうことになる。従
って、テストパターンは同時スイッチングを考慮して作
成する必要がある。
化が大きく、多数の出力ピンが同時に変化した場合に、
瞬間的に電源電流が大きく変化し、給電系にも電源ノイ
ズが誘起される。この電源ノイズの影響で入力ピンにお
ける入力動作マージンが低下するという問題があり、時
にはＬＳＩが誤動作することもある。誤動作を引き起こ
すような、出力ピンの同時スイッチングが含まれるテス
トパターンで、ＬＳＩをテストすると製造上問題の無い
良品までも不良品として判定してしまうことになる。従
って、テストパターンは同時スイッチングを考慮して作
成する必要がある。
【０００４】
【従来の技術】従来、同時スイッチングへの対処にはい
くつかの方法がある。まず、第１は、ＬＳＩパッケージ
を工夫する等、ＬＳＩ構造を同時スイッチングに強くす
るという方法である。しかし、この方法では誤動作を起
こす許容同時スイッチング数の閾値を大きくすることは
出来ても、それ以上出力ピンが変化するようなＬＳＩに
は対処できない。
くつかの方法がある。まず、第１は、ＬＳＩパッケージ
を工夫する等、ＬＳＩ構造を同時スイッチングに強くす
るという方法である。しかし、この方法では誤動作を起
こす許容同時スイッチング数の閾値を大きくすることは
出来ても、それ以上出力ピンが変化するようなＬＳＩに
は対処できない。
【０００５】次に、第２は、ＬＳＩの設計時に同時スイ
ッチングが起き難くくなるように、ＬＳＩを設計する方
法である。これは、設計ルールの一つとして同時スイッ
チング数の評価を設計支援ツールに組み込むことを意味
する。この方法は、ＬＳＩのシステム動作（製品に組み
込まれて実際に動作している場合）に対するチェックが
目的であって、どのような動作が起こるか予想できない
テストパターンに対する完全なチェックにはならない。
ッチングが起き難くくなるように、ＬＳＩを設計する方
法である。これは、設計ルールの一つとして同時スイッ
チング数の評価を設計支援ツールに組み込むことを意味
する。この方法は、ＬＳＩのシステム動作（製品に組み
込まれて実際に動作している場合）に対するチェックが
目的であって、どのような動作が起こるか予想できない
テストパターンに対する完全なチェックにはならない。
【０００６】さらに、第３は、テストパターン作成時に
同時スイッチングを考慮してテストパターンを作成する
方法である。しかし、通常テストパターン作成には非常
に時間がかかり、さらに同時スイッチング数を制約に加
えることは現実的でない。
同時スイッチングを考慮してテストパターンを作成する
方法である。しかし、通常テストパターン作成には非常
に時間がかかり、さらに同時スイッチング数を制約に加
えることは現実的でない。
【０００７】
【発明が解決しようとする課題】同時スイッチングを考
慮しないで作成した旧テストパターンを用いてＬＳＩを
テストすると、同時スイッチングの影響で期待値の不一
致が起き、結果的に正常なＬＳＩを不良品と判断してし
まう可能性がある。そこで本発明では、このような同時
スイッチングを考慮しないテストパターンをもとにして
同時スイッチングに起因した不一致が起きないようなテ
ストパターンに修正し作成するテストパターン作成装置
を提供することにある。
慮しないで作成した旧テストパターンを用いてＬＳＩを
テストすると、同時スイッチングの影響で期待値の不一
致が起き、結果的に正常なＬＳＩを不良品と判断してし
まう可能性がある。そこで本発明では、このような同時
スイッチングを考慮しないテストパターンをもとにして
同時スイッチングに起因した不一致が起きないようなテ
ストパターンに修正し作成するテストパターン作成装置
を提供することにある。
【０００８】
【課題を解決するための手段及び作用】本発明は、ＬＳ
Ｉ内部回路をテストする際の動作電圧マージン低下の要
因となる同時スイッチングに対処したテストパターンを
作成するテストパターン作成装置であって、回路素子の
種類、入力ピン及び出力ピンの接続状態等の回路データ
を格納する回路データ用記憶装置１と、同時スイッチン
グの対処をせずに作成されたテストパターンを格納する
旧テストパターン用記憶装置２と、前記回路データ用記
憶装置からの情報と、前記旧テストパターン用記憶装置
からの情報に基づいて論理シミュレーションを行い、同
時スイッチングを検出し、、同時スイッチングに対処し
たテストパターンを修正し作成するテストパターン作成
部３と、前記テストパターン作成部からの情報を格納す
る新テストパターン用記憶装置４とを備えたことを特徴
とする。
Ｉ内部回路をテストする際の動作電圧マージン低下の要
因となる同時スイッチングに対処したテストパターンを
作成するテストパターン作成装置であって、回路素子の
種類、入力ピン及び出力ピンの接続状態等の回路データ
を格納する回路データ用記憶装置１と、同時スイッチン
グの対処をせずに作成されたテストパターンを格納する
旧テストパターン用記憶装置２と、前記回路データ用記
憶装置からの情報と、前記旧テストパターン用記憶装置
からの情報に基づいて論理シミュレーションを行い、同
時スイッチングを検出し、、同時スイッチングに対処し
たテストパターンを修正し作成するテストパターン作成
部３と、前記テストパターン作成部からの情報を格納す
る新テストパターン用記憶装置４とを備えたことを特徴
とする。
【０００９】本発明のテストパターン作成部は、前記回
路データと前記旧テストパターンを入力し、出力ピンに
おけるストローブ時刻のディレイを考慮して論理シミュ
レーションを行い、その際に、入力ピンと出力ピンの信
号の変化に対するストローブ時刻を記録する論理シミュ
レーション部３１と、論理シミュレーション部の結果を
もとに、チェックすべき入出力ピンに対して距離の近い
入出力ピンにおけるスイッチングの影響を総和し、この
総和値が予め与えられた閾値を超えたとき、その入出力
ピンには同時スイッチングによるノイズが影響する可能
性があるとして記録する同時スイッチング検出部３２
と、ノイズが考慮される入出力ピンの信号値を不定値に
して再度シミュレーションを行い、出力ピンに対するテ
ストパターンの期待値を全て不定値にマスクするパター
ンマスク部３３とを具備する。
路データと前記旧テストパターンを入力し、出力ピンに
おけるストローブ時刻のディレイを考慮して論理シミュ
レーションを行い、その際に、入力ピンと出力ピンの信
号の変化に対するストローブ時刻を記録する論理シミュ
レーション部３１と、論理シミュレーション部の結果を
もとに、チェックすべき入出力ピンに対して距離の近い
入出力ピンにおけるスイッチングの影響を総和し、この
総和値が予め与えられた閾値を超えたとき、その入出力
ピンには同時スイッチングによるノイズが影響する可能
性があるとして記録する同時スイッチング検出部３２
と、ノイズが考慮される入出力ピンの信号値を不定値に
して再度シミュレーションを行い、出力ピンに対するテ
ストパターンの期待値を全て不定値にマスクするパター
ンマスク部３３とを具備する。
【００１０】また、本発明の同時スイッチング検出部
は、前記総和を得るに際して、ノイズの影響を、入力ピ
ンにおける入力の時刻差に沿って重み付けする。さら
に、本発明の同時スイッチング検出部は、前記総和を得
るに際して、ノイズの影響を、チェックすべき入出力ピ
ンとの距離に従って重み付けする。
は、前記総和を得るに際して、ノイズの影響を、入力ピ
ンにおける入力の時刻差に沿って重み付けする。さら
に、本発明の同時スイッチング検出部は、前記総和を得
るに際して、ノイズの影響を、チェックすべき入出力ピ
ンとの距離に従って重み付けする。
【００１１】
【実施例】図１は本発明のシステム構成図である。図
中、１は回路データを格納するための例えば外部記憶装
置であり、２は旧テストパターンを格納する外部記憶装
置であり、３は本発明のテストパターン作成部であり、
４は新テストパターンを格納する外部記憶装置である。
中、１は回路データを格納するための例えば外部記憶装
置であり、２は旧テストパターンを格納する外部記憶装
置であり、３は本発明のテストパターン作成部であり、
４は新テストパターンを格納する外部記憶装置である。
【００１２】外部記憶装置１から読み出される回路デー
タと、外部記憶装置２から読み出される旧テストパター
ンが、本発明で使用する入力データとしてテストパター
ン作成部３に入力される。回路データとはＬＳＩ内部回
路の素子の種類や入力／出力ピンの接続状態のデータで
ある。外部記憶装置２の旧テストパターンは従来使用中
のものであり、回路中の故障を検出するためのテストパ
ターンである。この従来のテストパターンは、本発明が
解決する課題としている「同時スイッチング」の対処が
含まれていない。
タと、外部記憶装置２から読み出される旧テストパター
ンが、本発明で使用する入力データとしてテストパター
ン作成部３に入力される。回路データとはＬＳＩ内部回
路の素子の種類や入力／出力ピンの接続状態のデータで
ある。外部記憶装置２の旧テストパターンは従来使用中
のものであり、回路中の故障を検出するためのテストパ
ターンである。この従来のテストパターンは、本発明が
解決する課題としている「同時スイッチング」の対処が
含まれていない。
【００１３】本発明のテストパターン作成部３は、論理
シミュレーション部３１と、同時スイッチング検出部３
２と、パターンマスク部３３とで構成される。論理シミ
ュレーション部３１は、外部記憶装置１からの回路デー
タと、外部記憶装置２からの旧テストパターンを入力
し、ストローブ時刻のディレイを考慮して論理シミュレ
ーションを行う。論理シミュレーションの際に、入力ピ
ンと出力ピンの信号の変化（立上がり(UP)及び立下がり
(DOWN)) に対する変化時刻ｔを記録するものである。
シミュレーション部３１と、同時スイッチング検出部３
２と、パターンマスク部３３とで構成される。論理シミ
ュレーション部３１は、外部記憶装置１からの回路デー
タと、外部記憶装置２からの旧テストパターンを入力
し、ストローブ時刻のディレイを考慮して論理シミュレ
ーションを行う。論理シミュレーションの際に、入力ピ
ンと出力ピンの信号の変化（立上がり(UP)及び立下がり
(DOWN)) に対する変化時刻ｔを記録するものである。
【００１４】同時スイッチング検出部３２は、論理シミ
ュレーション部３１の結果をもとに、チェックすべき入
出力ピンに対して、距離の近い（関連する）入出力バッ
ファにおけるスイッチングの影響を総和する。この総和
値が予め与えられた閾値を超えていた場合、その入出力
ピンには同時スイッチングによるノイズが影響する可能
性があるとして記録する。
ュレーション部３１の結果をもとに、チェックすべき入
出力ピンに対して、距離の近い（関連する）入出力バッ
ファにおけるスイッチングの影響を総和する。この総和
値が予め与えられた閾値を超えていた場合、その入出力
ピンには同時スイッチングによるノイズが影響する可能
性があるとして記録する。
【００１５】パターンマスク部３３は、ノイズが心配さ
れる入出力ピンの信号値を不定値（Ｘ値）にして再度シ
ミュレーションを行う。このとき、不定値（Ｘ値）が出
力ピンにまで伝搬したときに、対応するテストパターン
の出力期待値と、実際の出力を比較した場合、不一致と
なる可能性があることが分かる。従って、同時スイッチ
ングを考慮した場合、本出力ピンの出力期待値は比較し
てはならない。つまり不定値（Ｘ値）でなければならな
い。よって、このような出力ピンに対するテストパター
ンの期待値を全て不定値（Ｘ値）にマスクする。
れる入出力ピンの信号値を不定値（Ｘ値）にして再度シ
ミュレーションを行う。このとき、不定値（Ｘ値）が出
力ピンにまで伝搬したときに、対応するテストパターン
の出力期待値と、実際の出力を比較した場合、不一致と
なる可能性があることが分かる。従って、同時スイッチ
ングを考慮した場合、本出力ピンの出力期待値は比較し
てはならない。つまり不定値（Ｘ値）でなければならな
い。よって、このような出力ピンに対するテストパター
ンの期待値を全て不定値（Ｘ値）にマスクする。
【００１６】前述のように、論理シミュレーション部３
１は、外部記憶装置１からの回路データと外部記憶装置
２からの旧テストパターンを入力し、時刻のディレイを
考慮して論理シミュレーションを行い、その際の入出力
ピンの信号変化に対して、変化したピン名、そのピンの
信号値変化（変化前後の信号値）、変化時刻を記録する
ものである。
１は、外部記憶装置１からの回路データと外部記憶装置
２からの旧テストパターンを入力し、時刻のディレイを
考慮して論理シミュレーションを行い、その際の入出力
ピンの信号変化に対して、変化したピン名、そのピンの
信号値変化（変化前後の信号値）、変化時刻を記録する
ものである。
【００１７】次に、同時スイッチング検出部３２につい
て詳細に説明する。 ＬＳＩのパッケージのピン位置が関係する場合 ＰＧＡ(Pin Grid Array)等のパッケージのピン位置で相
互のスイッチングの影響が異なる場合の例を示す。図２
はＰＧＡパッケージのピン配置の一部である。ＰＧＡで
は、このような千鳥足状に配置されたピンが複数個パッ
ケージの裏面に配置されている。次に、中央の◎ピンに
対する電源ノイズの影響を計算する場合について説明す
る。一般的に◎ピンからの距離が遠い程、スイッチング
によるノイズの影響が小さいと考えられるので、図中の
ピンよりもピンの方がノイズの影響が小さいことが
明らかである。また、ピンとピンは◎ピンに対して
同じ距離なので、時刻ｔが異なるだけでノイズの影響の
レベルが同じになっている。
て詳細に説明する。 ＬＳＩのパッケージのピン位置が関係する場合 ＰＧＡ(Pin Grid Array)等のパッケージのピン位置で相
互のスイッチングの影響が異なる場合の例を示す。図２
はＰＧＡパッケージのピン配置の一部である。ＰＧＡで
は、このような千鳥足状に配置されたピンが複数個パッ
ケージの裏面に配置されている。次に、中央の◎ピンに
対する電源ノイズの影響を計算する場合について説明す
る。一般的に◎ピンからの距離が遠い程、スイッチング
によるノイズの影響が小さいと考えられるので、図中の
ピンよりもピンの方がノイズの影響が小さいことが
明らかである。また、ピンとピンは◎ピンに対して
同じ距離なので、時刻ｔが異なるだけでノイズの影響の
レベルが同じになっている。
【００１８】図３は中央ピンへのスイッチングの影響の
説明図である。横軸は時間で縦軸は信号レベル及び影響
のレベルである。図示のように、図２の，，ピン
がｔ１，ｔ２，ｔ３と順次変化したときに、中央の◎ピ
ンに対する影響は、時刻が近いスイッチングのノイズの
影響ほど大きいと考えられる。また、信号が立上がる変
化(UP)と信号が立下がる変化(DOWN)が、同時に◎ピンか
ら等距離のピンで起きた場合にはノイズの影響は相殺さ
れる。
説明図である。横軸は時間で縦軸は信号レベル及び影響
のレベルである。図示のように、図２の，，ピン
がｔ１，ｔ２，ｔ３と順次変化したときに、中央の◎ピ
ンに対する影響は、時刻が近いスイッチングのノイズの
影響ほど大きいと考えられる。また、信号が立上がる変
化(UP)と信号が立下がる変化(DOWN)が、同時に◎ピンか
ら等距離のピンで起きた場合にはノイズの影響は相殺さ
れる。
【００１９】図４は中央ピンへのスイッチングの総和の
説明図である。即ち、図３の時刻ｔ１，ｔ２，ｔ３にお
けるスイッチングの影響を足し合わせたものである。こ
こで、同時スイッチングにより◎ピンにノイズが乗る可
能性のあるピンを識別するための閾値Ｔｈを設定する。
図示のように閾値Ｔｈを越えた山の部分で◎ピンに対し
て時刻ｔ２でノイズが乗る可能性があることが分かる。
説明図である。即ち、図３の時刻ｔ１，ｔ２，ｔ３にお
けるスイッチングの影響を足し合わせたものである。こ
こで、同時スイッチングにより◎ピンにノイズが乗る可
能性のあるピンを識別するための閾値Ｔｈを設定する。
図示のように閾値Ｔｈを越えた山の部分で◎ピンに対し
て時刻ｔ２でノイズが乗る可能性があることが分かる。
【００２０】図５は距離による重み付けの説明図であ
り、図６は時刻差による重み付けの説明図である。距離
とは中央の◎ピンでの距離であり、時刻差とは周囲のピ
ンのスイッチングの時刻の差である。実際の計算では、
１サイクルを適当に区分けして、各区分けに対して以下
の様な計算式に従ってノイズの総和Ｎを求める。
り、図６は時刻差による重み付けの説明図である。距離
とは中央の◎ピンでの距離であり、時刻差とは周囲のピ
ンのスイッチングの時刻の差である。実際の計算では、
１サイクルを適当に区分けして、各区分けに対して以下
の様な計算式に従ってノイズの総和Ｎを求める。
【００２１】 N(t)= Σ [SUDi * Wd(｜Pi - P｜) * Wt (｜ti - t｜)] ・・・・（１） 上記（１）式において、Σは記憶された全ての信号値変
化に対しての総和であることを表している。SUDiはｉ番
目の信号の変化がUPの時「＋１」でDOWNのとき「−１」
とする。Ｐｉはｉ番目の変化が起きたピンの位置であ
り、Ｐは同時スイッチングをチェックするためのピンの
位置を表し、｜Pi - P｜はこれら２つのピン間の距離を
表す。
化に対しての総和であることを表している。SUDiはｉ番
目の信号の変化がUPの時「＋１」でDOWNのとき「−１」
とする。Ｐｉはｉ番目の変化が起きたピンの位置であ
り、Ｐは同時スイッチングをチェックするためのピンの
位置を表し、｜Pi - P｜はこれら２つのピン間の距離を
表す。
【００２２】また、Ｗｄは距離に対するノイズの重み付
けを行う関数であり、図５の様な重み付けを行う。ｔｉ
はｉ番目の変化が起きた時刻であり、ｔは同時スイッチ
ングをチェックする時刻を表し、｜ti - t｜は時刻の差
を表す。Ｗｔは時刻の差に対するノイズの重み付けを行
う関数であり、図６のような重み付けを行う。ここで、
ノイズの総和｜N(t)｜≧Ｔｈのときに、その時刻ｔで対
象ピンにノイズが乗る可能性があることが分かる。例え
ば、図４のｔ２がその例である。
けを行う関数であり、図５の様な重み付けを行う。ｔｉ
はｉ番目の変化が起きた時刻であり、ｔは同時スイッチ
ングをチェックする時刻を表し、｜ti - t｜は時刻の差
を表す。Ｗｔは時刻の差に対するノイズの重み付けを行
う関数であり、図６のような重み付けを行う。ここで、
ノイズの総和｜N(t)｜≧Ｔｈのときに、その時刻ｔで対
象ピンにノイズが乗る可能性があることが分かる。例え
ば、図４のｔ２がその例である。
【００２３】ＬＳＩチップのパッドに注目した場合 図７はＬＳＩチップのパッドの構成図である。図示のよ
うにチップ周囲には複数のパッドが配置され、目的に応
じて信号用や電源用になっている。一般に、ＬＳＩチッ
プには幾つかの電源供給ピンがある。このような場合は
同じ電源ピンを用いているピンが多数スイッチングする
と電源ノイズが大きくなる。通常、このように電源を共
有しているピンは回路設計上の関係でＬＳＩチップ上の
同じ辺に配置されることが多い。
うにチップ周囲には複数のパッドが配置され、目的に応
じて信号用や電源用になっている。一般に、ＬＳＩチッ
プには幾つかの電源供給ピンがある。このような場合は
同じ電源ピンを用いているピンが多数スイッチングする
と電源ノイズが大きくなる。通常、このように電源を共
有しているピンは回路設計上の関係でＬＳＩチップ上の
同じ辺に配置されることが多い。
【００２４】従って、同じ辺の入出力ピンが複数本変化
（閾値をＴｅとする）した場合に、同じ辺に含まれる全
ての入出力ピンにノイズが乗る可能性があり、同時スイ
ッチング検出を簡素化する場合がある。この場合の評価
式を以下に示す。 Ｎ（ｅ）＝Σ〔ＳＷｉ（ｅ）〕 ・・・・（２） 上記（２）式において、前述と同様に、Σは記憶された
全ての信号値変化に対しての総和である。また、ＳＷｉ
（ｅ）はｉ番目のピンが辺ｅに含まれていれば「＋
１」、いなければ「０」とする。ここで、総和｜N(e)｜
≧Ｔｅのときに、そのパターンで辺ｅ上のピンにノイズ
が乗る可能性があることが分かる。
（閾値をＴｅとする）した場合に、同じ辺に含まれる全
ての入出力ピンにノイズが乗る可能性があり、同時スイ
ッチング検出を簡素化する場合がある。この場合の評価
式を以下に示す。 Ｎ（ｅ）＝Σ〔ＳＷｉ（ｅ）〕 ・・・・（２） 上記（２）式において、前述と同様に、Σは記憶された
全ての信号値変化に対しての総和である。また、ＳＷｉ
（ｅ）はｉ番目のピンが辺ｅに含まれていれば「＋
１」、いなければ「０」とする。ここで、総和｜N(e)｜
≧Ｔｅのときに、そのパターンで辺ｅ上のピンにノイズ
が乗る可能性があることが分かる。
【００２５】次に、パターンマスク部３３について詳細
に説明する。 ファンクションテストパターンのマスク処理 回路中の「０」又は「１」の縮退故障を検出するために
作られたテストパターンを同時スイッチングを考慮して
マスクする方法を説明する。通常のＬＳＩには順序回路
素子が含まれており、データを取り込むクロック系、又
はセット／リセットを行うリセット系等に関連した外部
入力ピンにパルス変化を与えて動作を制御する。
に説明する。 ファンクションテストパターンのマスク処理 回路中の「０」又は「１」の縮退故障を検出するために
作られたテストパターンを同時スイッチングを考慮して
マスクする方法を説明する。通常のＬＳＩには順序回路
素子が含まれており、データを取り込むクロック系、又
はセット／リセットを行うリセット系等に関連した外部
入力ピンにパルス変化を与えて動作を制御する。
【００２６】図８はファンクションテストパターンのタ
イミングチャートである。本図はファンクションテスト
パターンでの各入力ピンに信号を印加する時刻と出力の
値を調べるストローブ時刻を示す一般的なタイミング・
チャートである。ここで、ＰＩは外部入力ピンでありこ
のピンにテストパターンを入力、ＰＯは外部出力ピンで
ありこのピンの出力ストローブを観察する。ＣＫはクロ
ック入力（パルスピン）である。この場合、パルスピン
以外の入力は時刻ｔd で変化させ、パルスピンはある時
刻経過後のｔp でパルス幅ｔw で変化させるものとす
る。また、パルス変化の後縁からストローブの時刻ｔs
までは充分時間があり、全ての内部回路の状態は安定す
るものとする。
イミングチャートである。本図はファンクションテスト
パターンでの各入力ピンに信号を印加する時刻と出力の
値を調べるストローブ時刻を示す一般的なタイミング・
チャートである。ここで、ＰＩは外部入力ピンでありこ
のピンにテストパターンを入力、ＰＯは外部出力ピンで
ありこのピンの出力ストローブを観察する。ＣＫはクロ
ック入力（パルスピン）である。この場合、パルスピン
以外の入力は時刻ｔd で変化させ、パルスピンはある時
刻経過後のｔp でパルス幅ｔw で変化させるものとす
る。また、パルス変化の後縁からストローブの時刻ｔs
までは充分時間があり、全ての内部回路の状態は安定す
るものとする。
【００２７】同時スイッチングは入力変化によって起き
る出力変化が主な原因であるが、ストローブ時刻にはこ
のノイズも安定していると考えられる。従って、本テス
トでは同時スイッチングのノイズによりパルス入力ピン
ＣＫにノイズが乗り、順序回路素子（例えば、ＦＦ／ラ
ッチ／ＲＡＭ／ＲＯＭ）の値を壊してしまう場合を考え
れば良い。従って、同時スイッチングの検出はパルス系
（パルスピンとパルスを制御するピン）の入力ピンのみ
を調べれば良いことになる。これは順序回路素子のパル
ス（クロック／セット／リセット等）ピンから遡って
（バックトレース）して到達可能な入力ピンである。
る出力変化が主な原因であるが、ストローブ時刻にはこ
のノイズも安定していると考えられる。従って、本テス
トでは同時スイッチングのノイズによりパルス入力ピン
ＣＫにノイズが乗り、順序回路素子（例えば、ＦＦ／ラ
ッチ／ＲＡＭ／ＲＯＭ）の値を壊してしまう場合を考え
れば良い。従って、同時スイッチングの検出はパルス系
（パルスピンとパルスを制御するピン）の入力ピンのみ
を調べれば良いことになる。これは順序回路素子のパル
ス（クロック／セット／リセット等）ピンから遡って
（バックトレース）して到達可能な入力ピンである。
【００２８】図９はファンクションテストパターンの再
シミュレーションにおけるイベントの説明図である。本
図は同時スイッチングによるノイズの例を示す。図中、
ＰＩ，ＣＫ，ＰＯは図８に対応し、，，出力は図
３に対応し、，，ノイズも図３に対応し、◎ピン
のノイズは図４に対応する。そして、◎ピンはパルス系
の入力ピンであり、図中のような不定値（Ｘ値）のイベ
ント（０→Ｘ，Ｘ→０等の変化事象）を付加して再度シ
ミュレーションを行う。同時スイッチングの検出は、入
力ピンに対して前述の同時スイッチング検出部での動作
に従って行われるものとし、ノイズが乗ると判断された
ピンとノイズの出る時刻を記憶しておく。
シミュレーションにおけるイベントの説明図である。本
図は同時スイッチングによるノイズの例を示す。図中、
ＰＩ，ＣＫ，ＰＯは図８に対応し、，，出力は図
３に対応し、，，ノイズも図３に対応し、◎ピン
のノイズは図４に対応する。そして、◎ピンはパルス系
の入力ピンであり、図中のような不定値（Ｘ値）のイベ
ント（０→Ｘ，Ｘ→０等の変化事象）を付加して再度シ
ミュレーションを行う。同時スイッチングの検出は、入
力ピンに対して前述の同時スイッチング検出部での動作
に従って行われるものとし、ノイズが乗ると判断された
ピンとノイズの出る時刻を記憶しておく。
【００２９】マスク処理では、上記で記憶された入力ピ
ンに対して不定値（Ｘ値）のイベントを追加して、再度
同じパターンでシミュレーションを行う（再シミュレー
ション）。但し、本パターンの印加により順序回路素子
の状態が変化しているので、再シミュレーションを行う
前に回路の状態を本パターン印加前の状態に戻す必要が
ある。
ンに対して不定値（Ｘ値）のイベントを追加して、再度
同じパターンでシミュレーションを行う（再シミュレー
ション）。但し、本パターンの印加により順序回路素子
の状態が変化しているので、再シミュレーションを行う
前に回路の状態を本パターン印加前の状態に戻す必要が
ある。
【００３０】以上の方法でシミュレーションを進め、出
力ピンのストローブ時刻になったらテストパターンの期
待値と出力ピンのシミュレーション結果の値を比較す
る。この時、異なる値を持つ出力ピンについてテストパ
ターンの期待値を不定値（Ｘ値）にマスクする。
力ピンのストローブ時刻になったらテストパターンの期
待値と出力ピンのシミュレーション結果の値を比較す
る。この時、異なる値を持つ出力ピンについてテストパ
ターンの期待値を不定値（Ｘ値）にマスクする。
【００３１】ディレイテストパターンの作成 図１０はディレイテストパターンのタイミングチャート
である。回路中のディレイ故障を検出するために作られ
たテストパターンを、同時スイッチングを考慮してマス
クする方法を説明する。ディレイテストでは、回路中の
入力バッファから内部回路を経て出力バッファに到る
「パス」と称する経路１つに注目してテストパターンが
作られる。本図ではディレイテストパターンでの各入力
ピンに信号を印加する時刻と出力の値を調べるストロー
ブ時刻を示す一般的なタイミングチャートである。
である。回路中のディレイ故障を検出するために作られ
たテストパターンを、同時スイッチングを考慮してマス
クする方法を説明する。ディレイテストでは、回路中の
入力バッファから内部回路を経て出力バッファに到る
「パス」と称する経路１つに注目してテストパターンが
作られる。本図ではディレイテストパターンでの各入力
ピンに信号を印加する時刻と出力の値を調べるストロー
ブ時刻を示す一般的なタイミングチャートである。
【００３２】前述のように、ＰＩは外部入力ピンであ
り、ＰＯは外部出力ピンである。出力ピンにおけるスト
ローブ時刻はパスディレイ（DLY)に従う。ディレイを測
定するパターンでは入力１ピンのみ変化させるが、その
時刻をｔd とする。また、ストローブの時刻ｔs は測定
する対象パスの総和ディレイにより異なる位置になる。
従って、ストローブ時刻では回路状態が完全には安定し
ている保証はない。よって、対象パスの出力ピンに対し
ても同時スイッチングの考慮が必要となる。このとき、
順序回路素子の扱いは前述と同様であり、パルス系の入
力バッファに対する同時スイッチングの考慮も前述と同
様であるので、ここでは出力ピンに対する同時スイッチ
ングに関してのみ説明する。
り、ＰＯは外部出力ピンである。出力ピンにおけるスト
ローブ時刻はパスディレイ（DLY)に従う。ディレイを測
定するパターンでは入力１ピンのみ変化させるが、その
時刻をｔd とする。また、ストローブの時刻ｔs は測定
する対象パスの総和ディレイにより異なる位置になる。
従って、ストローブ時刻では回路状態が完全には安定し
ている保証はない。よって、対象パスの出力ピンに対し
ても同時スイッチングの考慮が必要となる。このとき、
順序回路素子の扱いは前述と同様であり、パルス系の入
力バッファに対する同時スイッチングの考慮も前述と同
様であるので、ここでは出力ピンに対する同時スイッチ
ングに関してのみ説明する。
【００３３】出力ピンの同時スイッチングの検出は、前
述の同時スイッチング検出部の動作でチェックされ、出
力ピンにノイズが乗る場合にはピンとノイズの時刻を記
憶しておく。図１１はディレイテストパターンの再シミ
ュレーションのイベントの説明図である。本図は出力ピ
ンの期待値がマスクされる例である。図中、ＰＩとＰＯ
は図１０に対応し、，，出力、，，ノイ
ズ，◎ピンのノイズ等は図９に対応している。◎ピンに
不定値のイベントを付加して再度シミュレーションを行
う。この場合、◎ピンの期待値は不定値となりテストパ
ターンの期待値がマスクされる。再シミュレーション処
理は前述と大部分同じであり、マスク処理も前述と全く
同様なので説明を省略する。
述の同時スイッチング検出部の動作でチェックされ、出
力ピンにノイズが乗る場合にはピンとノイズの時刻を記
憶しておく。図１１はディレイテストパターンの再シミ
ュレーションのイベントの説明図である。本図は出力ピ
ンの期待値がマスクされる例である。図中、ＰＩとＰＯ
は図１０に対応し、，，出力、，，ノイ
ズ，◎ピンのノイズ等は図９に対応している。◎ピンに
不定値のイベントを付加して再度シミュレーションを行
う。この場合、◎ピンの期待値は不定値となりテストパ
ターンの期待値がマスクされる。再シミュレーション処
理は前述と大部分同じであり、マスク処理も前述と全く
同様なので説明を省略する。
【００３４】
【発明の効果】以上説明したように、従来、ＬＳＩテス
ト時の同時スイッチングによる不一致のパターン解析や
修正は、例えシミュレーションツールを利用するとして
も殆ど人手で行われてきた。従って、人手が介在するた
めに作業工数を要し、また誤りの混入する可能性が大で
あった。
ト時の同時スイッチングによる不一致のパターン解析や
修正は、例えシミュレーションツールを利用するとして
も殆ど人手で行われてきた。従って、人手が介在するた
めに作業工数を要し、また誤りの混入する可能性が大で
あった。
【００３５】しかし、同時スイッチングを含むテストパ
ターンでも本発明の方法により修正し作成することによ
り、テスターで期待値の不一致となることがなくなり、
テストパターン作成における工数の削減や、テストパタ
ーンによるテストの信頼性が向上する。
ターンでも本発明の方法により修正し作成することによ
り、テスターで期待値の不一致となることがなくなり、
テストパターン作成における工数の削減や、テストパタ
ーンによるテストの信頼性が向上する。
【図１】本発明のシステム構成図である。
【図２】ＰＧＡパッケージのピン配置の一部である。
【図３】中央ピンへのスイッチングの影響の説明図であ
る。
る。
【図４】中央ピンへのスイッチングの総和の説明図であ
る。
る。
【図５】距離による重み付けの説明図である。
【図６】時刻差による重み付けの説明図である。
【図７】ＬＳＩチップのパッドの構成図である。
【図８】ファンクションテストパターンのタイミングチ
ャートである。
ャートである。
【図９】ファンクションテストパターンの再シミュレー
ションにおけるイベントの説明図である。
ションにおけるイベントの説明図である。
【図１０】ディレイテストパターンのタイミングチャー
トである。
トである。
【図１１】ディレイテストパターンの再シミュレーショ
ンのイベントの説明図である。
ンのイベントの説明図である。
１…回路データ用外部記憶装置 ２…旧テストパターン用外部記憶装置 ３…テストパターン作成部 ４…新テストパターン用外部記憶装置 ３１…論理シミュレーション部 ３２…同時スイッチング検出部 ３３…パターンマスク部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G06F 17/50 G01R 31/28 - 31/30 ＣＳＤＢ（日本国特許庁)
Claims (3)
- 【請求項１】 ＬＳＩ内部回路をテストする際の動作電
圧マージン低下の要因となる同時スイッチングに対処し
たテストパターンを作成するテストパターン作成装置で
あって、少なくとも 回路素子の種類、入力ピン及び出力ピンの接
続状態を示す回路データを格納する回路データ用記憶装
置（１）と、 同時スイッチングの対処をせずに作成されたテストパタ
ーンを格納する旧テストパターン用記憶装置（２）と、テストパターン作成部（３）であって、前記回路データ
と前記旧テストパターンを入力し、出力におけるストロ
ーブ時刻のディレイを考慮して論理シミュレーションを
行い、その際に入力ピンと出力ピンの信号の変化に対す
るストローブ時刻を記録する論理シミュレーション部
（３１）と、前記論理シミュレーション部の結果をもと
に、チェックすべき入出力ピンに対して距離の近い入出
力ピンにおけるスイッチングの影響を総和し、この総和
値が予め与えられた閾値を超えたとき、その入出力ピン
には同時スイッチングによるノイズが影響する可能性が
あるとして記録する同時スイッチング検出部（３２）
と、ノイズが考慮される入出力ピンの信号値を不定値に
して再度シミュレーションを行い、出力ピンに対するテ
ストパターンの期待値を全て不定値にマスクするパター
ンマスク部（３３）と、を備えたものと、 前記テストパターン作成部からの情報を格納する新テス
トパターン用記憶装置（４）とを具備することを特徴と
するテストパターン作成装置。 - 【請求項２】 前記同時スイッチング検出部は、前記総
和を得るに際して、ノイズの影響を、入力ピンにおける
入力の時刻差に沿って重み付けする請求項１に記載のテ
ストパターン作成装置。 - 【請求項３】 前記同時スイッチング検出部は、前記総
和を得るに際して、ノイズの影響を、チェックすべき入
出力ピンとの距離に従って重み付けする請求項１に記載
のテストパターン作成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24495593A JP3212423B2 (ja) | 1993-09-30 | 1993-09-30 | テストパターン作成装置 |
| US08/821,728 US5815513A (en) | 1993-09-30 | 1997-03-20 | Test pattern preparation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24495593A JP3212423B2 (ja) | 1993-09-30 | 1993-09-30 | テストパターン作成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105039A JPH07105039A (ja) | 1995-04-21 |
| JP3212423B2 true JP3212423B2 (ja) | 2001-09-25 |
Family
ID=17126445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24495593A Expired - Fee Related JP3212423B2 (ja) | 1993-09-30 | 1993-09-30 | テストパターン作成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5815513A (ja) |
| JP (1) | JP3212423B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6061819A (en) * | 1997-12-29 | 2000-05-09 | Hewlett-Packard Company | Generation of reproducible random initial states in RTL simulators |
| US6061283A (en) * | 1998-10-23 | 2000-05-09 | Advantest Corp. | Semiconductor integrated circuit evaluation system |
| US6308292B1 (en) * | 1998-12-08 | 2001-10-23 | Lsi Logic Corporation | File driven mask insertion for automatic test equipment test pattern generation |
| US6353904B1 (en) * | 1998-12-17 | 2002-03-05 | Vlsi Technology, Inc. | Method of automatically generating new test programs for mixed-signal integrated circuit based on reusable test-block templates according to user-provided driver file |
| CA2321346A1 (en) * | 2000-09-28 | 2002-03-28 | Stephen K. Sunter | Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data |
| US20050076282A1 (en) * | 2003-10-01 | 2005-04-07 | Thompson Ryan Clarence | System and method for testing a circuit design |
| US20050086565A1 (en) * | 2003-10-01 | 2005-04-21 | Thompson Ryan C. | System and method for generating a test case |
| US7051301B2 (en) * | 2003-10-01 | 2006-05-23 | Hewlett-Packard Development Company, L.P. | System and method for building a test case including a summary of instructions |
| US7970594B2 (en) * | 2005-06-30 | 2011-06-28 | The Mathworks, Inc. | System and method for using model analysis to generate directed test vectors |
| FR2889332B1 (fr) * | 2005-07-28 | 2007-12-28 | Coupling Wave Solutions Cws Sa | Procede et appareil d'aide a la conception de circuits integres |
| JP5262996B2 (ja) * | 2009-05-26 | 2013-08-14 | 富士通セミコンダクター株式会社 | 論理シミュレーション装置、方法、及びプログラム |
| JP6688665B2 (ja) * | 2016-04-11 | 2020-04-28 | 横河電機株式会社 | 機器保全装置、機器保全方法、機器保全プログラム及び記録媒体 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8327753D0 (en) * | 1983-10-17 | 1983-11-16 | Robinson G D | Test generation system |
| JPH032679A (ja) * | 1989-02-23 | 1991-01-09 | Texas Instr Inc <Ti> | テスト・データ・フォーマッター |
| JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| US5068812A (en) * | 1989-07-18 | 1991-11-26 | Vlsi Technology, Inc. | Event-controlled LCC stimulation |
| JPH03158779A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | Ｌｓｉのテストパタン作成方式 |
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
| US5278769A (en) * | 1991-04-12 | 1994-01-11 | Lsi Logic Corporation | Automatic logic model generation from schematic data base |
| JPH04148882A (ja) * | 1990-10-12 | 1992-05-21 | Hitachi Ltd | 論理集積回路の故障位置指摘方法 |
| US5243603A (en) * | 1991-03-26 | 1993-09-07 | Hewlett-Packard Company | Method for online modification of compressed digital test vectors |
| JP2824361B2 (ja) * | 1992-06-09 | 1998-11-11 | 三菱電機株式会社 | クロストーク検証装置 |
-
1993
- 1993-09-30 JP JP24495593A patent/JP3212423B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-20 US US08/821,728 patent/US5815513A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105039A (ja) | 1995-04-21 |
| US5815513A (en) | 1998-09-29 |
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Legal Events
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