JP5262996B2 - 論理シミュレーション装置、方法、及びプログラム - Google Patents
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Description
を含むことを特徴とするプログラム。
(付記1)
ネットリストに埋め込む基本素子の動作モデルとして所定のハードウェア記述言語により記述され、前記ネットリストの回路に対する計算機による論理シミュレーションにおいて前記基本素子として動作するプログラムであって、
前記基本素子の論理動作を規定する論理動作部と、
前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、
前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部と
を含むことを特徴とするプログラム。
(付記2)
ネットリストとして複数の基本素子と相互接続とが規定された回路ブロックの動作モデルとして所定のハードウェア記述言語により記述され、計算機による論理シミュレーションにおいて前記回路ブロックとして動作するプログラムであって、
前記複数の基本素子の各々の論理動作を規定する論理動作部と、
前記複数の基本素子の各々の入出力端子における信号レベルの変化を検出する変化検出部と、
前記複数の基本素子の各々に対して前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部と、
前記複数の基本素子について前記データの総和を求める総和計算部と
を含むことを特徴とするプログラム。
(付記3)
暗号化されていることを特徴とする付記2記載のプログラム。
(付記4)
基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部とを含み、前記基本素子の動作モデルとして所定のハードウェア記述言語により記述された複数の基本素子を読み込み、
回路のネットリストを読み込み、
前記ネットリストと前記複数の基本素子とに基づいて前記回路の論理モデルを構築し、
前記論理モデルを用いて前記回路の論理シミュレーションを実行し、
前記論理シミュレーションの結果として前記データに応じた出力データを出力する
各段階を計算機により実行する論理シミュレーション方法。
(付記5)
前記複数の基本素子の消費電流情報のデータを読み込み、
前記消費電流情報のデータを前記複数の基本素子の前記データ格納部に格納する
各段階を更に計算機により実行することを特徴とする付記4記載の論理シミュレーション方法。
(付記6)
前記出力データは、前記データ格納部から読み出された前記データの総和を前記回路の少なくとも一部について求めたデータであることを特徴とする付記4記載の論理シミュレーション方法。
(付記7)
前記複数の基本素子に基づいて前記回路の一部である回路ブロックの論理モデルを構築し、
前記回路ブロックの論理モデルを暗号化する
各段階を更に計算機により実行する段階として含み、前記回路の論理モデルを構築する段階は、前記暗号化された回路ブロックの論理モデルと前記回路の他の部分の論理モデルとを含むモデルとして前記回路の論理モデルを構築することを特徴とする付記4記載の論理シミュレーション方法。
(付記8)
演算ユニットと、
論理シミュレーションのプログラムを格納するメモリと、
を含み、前記演算ユニットにより前記論理シミュレーションのプログラムを実行することにより、
基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部とを含み、前記基本素子の動作モデルとして所定のハードウェア記述言語により記述された複数の基本素子を読み込み、
回路のネットリストを読み込み、
前記ネットリストと前記複数の基本素子とに基づいて前記回路の論理モデルを構築し、
前記論理モデルを用いて前記回路の論理シミュレーションを実行し、
前記論理シミュレーションの結果として前記データに応じた出力データを出力する
ことを特徴とする論理シミュレーション装置。
(付記9)
前記演算ユニットにより、更に、
前記複数の基本素子の消費電流情報のデータを読み込み、
前記消費電流情報のデータを前記複数の基本素子の前記データ格納部に格納する
ことを特徴とする付記8記載の論理シミュレーション装置。
(付記10)
前記出力データは、前記データ格納部から読み出された前記データの総和を前記回路の少なくとも一部について求めたデータであることを特徴とする付記8記載の論理シミュレーション装置。
(付記11)
前記演算ユニットは、前記複数の基本素子に基づいて構築され暗号化された前記回路の一部である回路ブロックの論理モデルを読み込み、前記暗号化された回路ブロックの論理モデルと前記回路の他の部分の論理モデルとを含むモデルとして前記回路の論理モデルを構築することを特徴とする付記8記載の論理シミュレーション装置。
11 論理動作部
12 変化検出部
13 データ格納部
14〜16 動作検出機構
17 データ配列
18 選択機構
20 基本素子
21 論理動作部
22 変化検出部
23 データ格納部
Claims (10)
- ネットリストに埋め込む基本素子の動作モデルとして所定のハードウェア記述言語により記述され、前記ネットリストの回路に対する計算機による論理シミュレーションにおいて前記基本素子として動作する暗号化されたプログラムであって、
前記基本素子の論理動作を規定する論理動作部と、
前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、
前記信号レベルの変化の組み合わせに応じた位置の消費電流データが読み出されるデータ格納部と
を含むことを特徴とするプログラム。 - ネットリストとして複数の基本素子と相互接続とが規定された回路ブロックの動作モデルとして所定のハードウェア記述言語により記述され、計算機による論理シミュレーションにおいて前記回路ブロックとして動作する暗号化されたプログラムであって、
前記複数の基本素子の各々の論理動作を規定する論理動作部と、
前記複数の基本素子の各々の入出力端子における信号レベルの変化を検出する変化検出部と、
前記複数の基本素子の各々に対して前記信号レベルの変化の組み合わせに応じた位置の消費電流データが読み出されるデータ格納部と、
前記複数の基本素子について前記消費電流データの総和を求める総和計算部と
を含むことを特徴とするプログラム。 - 基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置の消費電流データが読み出されるデータ格納部とを含み、前記基本素子の動作モデルとして所定のハードウェア記述言語により記述された複数の基本素子を読み込み、
回路のネットリストを読み込み、
前記ネットリストと前記複数の基本素子とに基づいて前記回路の論理モデルを構築し、
前記論理モデルを用いて前記回路の論理シミュレーションを実行し、
前記論理シミュレーションの結果として前記消費電流データに応じた出力データを出力する
各段階を計算機により実行する論理シミュレーション方法。 - 前記複数の基本素子の消費電流情報のデータを読み込み、
前記消費電流情報のデータを前記複数の基本素子の前記データ格納部に格納する
各段階を更に計算機により実行することを特徴とする請求項3記載の論理シミュレーション方法。 - 前記出力データは、前記データ格納部から読み出された前記消費電流データの総和を前記回路の少なくとも一部について求めたデータであることを特徴とする請求項3記載の論理シミュレーション方法。
- 前記複数の基本素子に基づいて前記回路の一部である回路ブロックの論理モデルを構築し、
前記回路ブロックの論理モデルを暗号化する
各段階を更に計算機により実行する段階として含み、前記回路の論理モデルを構築する段階は、前記暗号化された回路ブロックの論理モデルと前記回路の他の部分の論理モデルとを含むモデルとして前記回路の論理モデルを構築することを特徴とする請求項3記載の論理シミュレーション方法。 - 演算ユニットと、
論理シミュレーションのプログラムを格納するメモリと、
を含み、前記演算ユニットにより前記論理シミュレーションのプログラムを実行することにより、
基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置の消費電流データが読み出されるデータ格納部とを含み、前記基本素子の動作モデルとして所定のハードウェア記述言語により記述された複数の基本素子を読み込み、
回路のネットリストを読み込み、
前記ネットリストと前記複数の基本素子とに基づいて前記回路の論理モデルを構築し、
前記論理モデルを用いて前記回路の論理シミュレーションを実行し、
前記論理シミュレーションの結果として前記消費電流データに応じた出力データを出力する
ことを特徴とする論理シミュレーション装置。 - 前記演算ユニットにより、更に、
前記複数の基本素子の消費電流情報のデータを読み込み、
前記消費電流情報のデータを前記複数の基本素子の前記データ格納部に格納する
ことを特徴とする請求項7記載の論理シミュレーション装置。 - 前記出力データは、前記データ格納部から読み出された前記消費電流データの総和を前記回路の少なくとも一部について求めたデータであることを特徴とする請求項7記載の論理シミュレーション装置。
- 前記演算ユニットは、前記複数の基本素子に基づいて構築され暗号化された前記回路の一部である回路ブロックの論理モデルを読み込み、前記暗号化された回路ブロックの論理モデルと前記回路の他の部分の論理モデルとを含むモデルとして前記回路の論理モデルを構築することを特徴とする請求項7記載の論理シミュレーション装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009126783A JP5262996B2 (ja) | 2009-05-26 | 2009-05-26 | 論理シミュレーション装置、方法、及びプログラム |
US12/786,558 US20100305934A1 (en) | 2009-05-26 | 2010-05-25 | Logical simulation system, logical simulation method, and logical simulation program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009126783A JP5262996B2 (ja) | 2009-05-26 | 2009-05-26 | 論理シミュレーション装置、方法、及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010277179A JP2010277179A (ja) | 2010-12-09 |
JP5262996B2 true JP5262996B2 (ja) | 2013-08-14 |
Family
ID=43221213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009126783A Expired - Fee Related JP5262996B2 (ja) | 2009-05-26 | 2009-05-26 | 論理シミュレーション装置、方法、及びプログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100305934A1 (ja) |
JP (1) | JP5262996B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2009
- 2009-05-26 JP JP2009126783A patent/JP5262996B2/ja not_active Expired - Fee Related
-
2010
- 2010-05-25 US US12/786,558 patent/US20100305934A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2010277179A (ja) | 2010-12-09 |
US20100305934A1 (en) | 2010-12-02 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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