JP4729007B2 - 消費電力解析装置および消費電力解析方法 - Google Patents

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Description

本発明は、設計段階で半導体集積回路の消費電力解析を行う消費電力解析装置および消費電力解析方法に関する。
フリップフロップと組合せ論理回路で構成されるデジタル回路の設計を行う場合、ＲＴＬ（Register Transfer Level）を用いて回路を記述するのが一般的になっている。ＲＴＬで記述した回路は、論理合成を行って回路の接続関係を示すネットリストに変換された後、半導体基板上にレイアウト配置される。
ＲＴＬの記述を論理合成して生成されるネットリストは、必ずしも一通りだけではなく、同じＲＴＬから複数種類のネットリストを生成可能である。ネットリストには、フリップフロップやクロックゲーティングセルなどの種々の回路が含まれているが、フリップフロップの消費電力が他のセルよりも格段に大きいため、フリップフロップの消費電力を正確に見積もる必要がある。
フリップフロップの消費電力は、データ入力信号、クロック信号、データ出力信号のトグル率およびデューティ比から計算される。これらのうち、クロック信号とデータ出力信号のトグル率が消費電力に大きな影響を与える。したがって、フリップフロップの消費電力を正確に見積もるには、クロック信号とデータ出力信号のトグル率を正確に求める必要がある。
ＲＴＬで記述されたＲＴＬデータに含まれるフリップフロップ（レジスタ）は、ネットリストにも存在するため、このフリップフロップのデータ出力信号のトグル率とデューティ比は、ＲＴＬデータとネットリストのどちらで動作シミュレーションを行っても、同じ結果が得られる。
一方、フリップフロップのクロック信号については、フリップフロップに入力される前にクロックゲーティングセルを通過したか否かにより、消費電力が変化する。クロックゲーティングセルは、ネットリストには存在してもＲＴＬデータには存在しない場合があり、このような場合には、ＲＴＬを用いて動作シミュレーションを行っても、クロックゲーティングセルの動作を検証できない。
このような事情から、ＲＴＬシミュレーションを行っても、クロックゲーティングされているフリップフロップの消費電力を精度よく見積もれないという問題がある。この問題は、フリップフロップだけでなく、クロック信号が入力されるすべてのセルについて起こりえる。
ＲＴＬデータとネットリストとの対応を取って、ＲＴＬデータを用いて動作シミュレーションを行った結果に基づいて消費電力を解析する技術が提案されている（特許文献１参照）。
しかしながら、特許文献１では、ＲＴＬデータには存在しないがネットリストには存在するクロックゲーティングセルは無視して動作シミュレーションを行っており、消費電力の解析を精度よく行うことは困難である。
特開２００６−１９０１４９号公報
本発明は、ＲＴＬデータの動作シミュレーションにより、ゲートレベルでの消費電力解析を精度よく行うことが可能な消費電力解析装置および消費電力解析方法を提供するものである。
本発明の一態様によれば、対象とする回路のＲＴＬデータとこのＲＴＬデータに対応するネットリストとに基づいて、前記ＲＴＬデータには存在しないが前記ネットリストには存在するクロックゲーティングセルを検出するクロックゲーティングセル検出手段と、
前記クロックゲーティングセル検出手段により検出されたクロックゲーティングセルに関する記述を前記ＲＴＬデータに追加するテストベンチ記述生成手段と、
前記クロックゲーティングセルに関する記述を追加した前記ＲＴＬデータの中から、消費電力解析用のモニター信号を抽出するモニター信号抽出手段と、
前記クロックゲーティングセルに関する記述を追加した前記ＲＴＬデータを用いて、前記対象となる回路の動作シミュレーションを実行するＲＴＬシミュレーション実行手段と、
前記動作シミュレーション中に、前記モニター信号のトグル率およびデューティ比の少なくとも一方を検出するモニター手段と、
前記モニター手段の検出結果に基づいて、前記対象となる回路内に含まれる少なくともフリップフロップのクロック端子のトグルによる消費電力を解析する消費電力解析手段と、
前記ＲＴＬデータに追加される前記クロックゲーティングセルに関する記述に含まれる信号名と、前記ネットリスト中の信号名との対応関係を記録したマッピングファイルを生成するマッピングファイル生成手段と、を備え、
前記消費電力解析手段は、前記マッピングファイルを参照して、前記クロックゲーティングセルが接続された伝搬経路上に配置される前記フリップフロップのクロック端子のトグルによる消費電力を解析することを特徴とする消費電力解析装置が提供される。
本発明によれば、ＲＴＬデータの動作シミュレーションにより、ゲートレベルでの消費電力解析を精度よく行うことが可能な消費電力解析装置および消費電力解析方法を提供できる。
以下、図面を参照しながら、本発明の実施形態について説明する。
図１は本発明の一実施形態による消費電力解析装置の概略構成を示すブロック図である。図１の消費電力解析装置は、ＲＴＬ供給部１と、ＲＴＬ解析部２と、ネットリスト生成部３と、ＲＴＬ／ネットリスト比較部４と、形式検証情報供給部５と、マッピングファイル生成部６と、モニター信号生成部７と、テストベンチ記述生成部８と、テストデータ供給部９と、ＲＴＬシミュレーション部１０と、モニター部１１と、消費電力解析部１２とを備えている。
図１の消費電力解析装置には、ライブラリ１３〜１６が接続されている。これらライブラリ１３〜１６は一つにまとめてもよいし、消費電力解析装置の内部に組み込んでもよい。
ＲＴＬ供給部１は、作業者が記述したＲＴＬデータをＲＴＬ解析部２、ネットリスト生成部３およびＲＴＬ／ネットリスト比較部４に供給する。ＲＴＬ解析部２は、ライブラリ１３を参照して、ＲＴＬデータに含まれるフリップフロップやクロックバッファ等のクロック同期セルと、これらクロック同期セルのクロック伝搬経路上のクロックゲーティングセルとを検出する。
ネットリスト生成部３は、ライブラリ１４を参照して、ＲＴＬデータに基づいてネットリストを生成する。ＲＴＬ／ネットリスト比較部４は、形式検証情報供給部５から供給されたＲＴＬデータの形式検証情報を参照してＲＴＬデータとネットリストを比較して、ＲＴＬデータとネットリストに含まれる各ノードの対応情報を取得するとともに、モニターすべき信号（以下、モニター信号）を特定する。モニター信号は、消費電力に大きな影響を与えるノードに設定される。より具体的には、フリップフロップやクロックバッファ等のクロック同期セルに入力されるクロック信号や、クロック伝搬経路上に挿入されるクロックゲーティングセルの入出力信号などがモニター信号として設定される。
テストベンチ記述生成部８は、ＲＴＬデータに追加するためのクロックゲーティングセルに関する記述を生成する。
テストデータ供給部９は、消費電力解析のためのテストデータを供給する。ＲＴＬシミュレーション部１０は、ライブラリ１５を参照して、テストデータを入力データとして与えて、ＲＴＬデータに基づいて動作シミュレーションを実行する。モニター部１１は、ＲＴＬシミュレーション部１０によるシミュレーション実行中に、モニター信号の論理を検出する。
消費電力解析部１２は、モニター部１１の検出結果とライブラリ１６を参照して、フリップフロップ、クロックバッファおよびクロックゲーティングセル等の消費電力を解析する。
図２は本実施形態による消費電力解析装置の処理動作の一例を示すフローチャートである。以下、このフローチャートに基づいて消費電力解析装置の処理動作を説明する。
まず、ＲＴＬ供給部１から供給されたＲＴＬデータに基づいて、ＲＴＬ解析部２はＲＴＬデータを解析する（ステップＳ１）。
図３はＲＴＬデータの一例を示す図である。図３では、回路モジュールＭＯＤ１を定義している（図３の１行目）。この回路モジュールは、４つの入力信号ＤＡＴ，ＣＬＫ，ｅｎ１，ｅｎ２と、１つの出力信号Ｒ１を有する（２，３行目）。図３の４行目ではレジスタＲ１を定義し、５行目以降にレジスタＲ１の動作が記述されている。
５行目は、クロック信号ＣＬＫの立ち上がりエッジで動作することを示している。６行目は、イネーブル信号ｅｎ１，ｅｎ２がともにイネーブルのとき、データ入力信号ＤＡＴをラッチしてデータ出力信号Ｒ１を出力することを示している。
上記ステップＳ１において、ＲＴＬ解析部２は、ＲＴＬデータ中に記述されたレジスタ、フリップフロップおよびクロックバッファ等のクロック同期セル（以下では、総称してフリップフロップと呼ぶ）を検出するとともに、フリップフロップに入力されるクロック信号のクロック伝搬経路を検出する。
次に、ＲＴＬ／ネットリスト比較部４は、ＲＴＬデータとこのＲＴＬデータを基にネットリスト生成部３が生成したネットリストとを比較し、ＲＴＬデータ中のフリップフロップと、ネットリスト中のフリップフロップとの対応づけを行う（ステップＳ２）。
次に、モニター信号生成部７は、ＲＴＬ／ネットリスト比較部４による比較結果に基づいて、ＲＴＬデータ中でモニターすべきモニター信号を決定する（ステップＳ３）。ここでは、フリップフロップやクロックバッファ等のクロック同期セルのクロック端子や、クロック端子に接続されるクロック伝搬経路上のノードがモニター信号として決定される。
次に、テストベンチ記述生成部８により、ネットリストには存在するがＲＴＬデータには存在しないクロックゲーティングセルに関する記述（以下、テストベンチ記述）をＲＴＬデータに追加する処理を行う（ステップＳ４）。
図４および図５は図３のＲＴＬデータにより生成される回路の一例を示す回路図である。図４と図５からわかるように、同じＲＴＬデータであっても、回路の表現方法は必ずしも一つではない。したがって、図３のＲＴＬデータに基づいてネットリスト生成部３が生成するネットリストは、図４の回路のようになる場合もあれば、図５の回路のようになる場合もあり、あるいはそれ以外の回路になる可能性もある。
図４の回路は、イネーブル信号ｅｎ１，ｅｎ２の論理積を演算するＡＮＤゲート２１と、ＡＮＤゲート２１の論理により、入力データＤＡＴを通過させるか否かを切り替えるバッファ２２と、クロックＣＬＫに同期して、バッファの出力信号を取り込むフリップフロップＦＦとを有する。
一方、図５の回路は、図４と同様のＡＮＤゲート２１と、クロックＣＬＫに同期してＡＮＤゲート２１の出力信号をラッチするクロックゲーティングセルＩＣＧと、クロックゲーティングセルＩＣＧの出力信号に同期して論理を切り替えるフリップフロップＦＦとを有する。図５のクロックゲーティングセルＩＣＧは、ネットリスト生成部３が自動的に生成したクロックゲーティングセルである。
図６はクロックゲーティングセルＩＣＧの内部構成の一例を示す回路図である。図６のクロックゲーティングセルＩＣＧは、ラッチ２３と、ＡＮＤゲート２４とを有する。ラッチ２３は、クロックＣＬＫが論理１のときにイネーブル信号ＥＮをラッチし、クロックＣＬＫが論理０のときにイネーブル信号を通過させる。ＡＮＤゲート２４は、クロックＣＬＫとラッチ２３の出力との論理積を演算する。これにより、ＡＮＤゲート２４は、イネーブル信号ＥＮが論理１のときのみ、クロックＣＬＫを通過させる。
なお、図６の回路は一例であり、クロックゲーティングセルＩＣＧは図６以外の回路で構成されてもよい。
図３のＲＴＬデータにより、例えば図５の回路のネットリストが生成されたとする。図３のＲＴＬデータには、図５の回路中のクロックゲーティングセルＩＣＧに関する記述は存在しないため、図３のＲＴＬデータだけでＲＴＬシミュレーションを行っても、クロックゲーティングセルＩＣＧ自体の消費電力や、クロックゲーティングセルＩＣＧの出力信号、すなわちＦＦのクロック信号のトグル率やデューティ比を解析することはできない。
そこで、上記ステップＳ４において、テストベンチ記述生成部８は、ＲＴＬデータ中にクロックゲーティングセルＩＣＧの記述を追加する。これをテストベンチ記述と呼んでいる。
図７はテストベンチ記述の一例を示す図である。図７の１行目では、回路モジュールＴｅｓｔｂｅｎｃｈを定義する。４行目では、図３の回路モジュールＭＯＤ１を呼び出して、インスタント化している。４行目のＩＮＳＴ１の後の括弧内は、図３のＲＴＬデータにおける入出力信号とと図５の回路の入出力信号との対応関係を表している。
また、図７の９行目のａｌｗａｙｓ以降は、図５のクロックゲーティングセルであるクロックゲーティングセルＩＣＧの記述である。
図７のようなテストベンチ記述により、元のＲＴＬデータ中に存在しなかったクロックゲーティングセルをＲＴＬデータに追加することができる。
次に、マッピングファイル生成部６は、ＲＴＬデータ中の信号名とネットリスト中の信号名との対応関係を示すマッピングファイルを作成する（ステップＳ５）。図８はマッピングファイルの一例を示す図である。図８では、モニターすべき入力信号（クロックＧＣＬＫとイネーブル信号ＥＮ）の対応関係を表している。
次に、ＲＴＬシミュレーション部１０は、図７のテストベンチ記述に基づいてＲＴＬシミュレーションを行う（ステップＳ６）。ＲＴＬシミュレーションの際には、テストデータ供給部９から供給されたテストデータを入力信号として、ＲＴＬシミュレーションを実行する。これにより、ＲＴＬデータにクロックゲーティングセルに関する記述を追加した状態で動作シミュレーションを行うことができる。
モニター部１１は、ＲＴＬシミュレーションの実行中に、上記ステップＳ３で決定したモニター信号の論理を検出する（ステップＳ７）。回路の消費電力を大きく左右するのは、フリップフロップやクロックバッファ等のクロック同期セルである。そこで、クロック同期セルの入出力信号をモニター信号として、その論理を検出する。
次に、消費電力解析部１２は、ステップＳ７で検出した結果に基づいて、フリップフロップやクロックバッファ等のクロック端子のトグル率やデューティ比だけでなく、テストベンチ記述で追加したクロックゲーティングセルの入出力信号のトグル率やデューティ比を検出して、これらにより、フリップフロップやクロックバッファ等の各種クロック同期セルの消費電力を解析する（ステップＳ８）。
このように、本実施形態では、ＲＴＬデータとネットリストを比較して、ＲＴＬデータに存在しないがネットリストには存在するクロックゲーティングセルに関する記述をＲＴＬデータに追加し、追加後のＲＴＬデータに基づいてＲＴＬシミュレーションを行い、各種クロックゲーティングセルの入出力信号のトグル率やデューティ比を検出して、各種クロックゲーティングセルの消費電力を解析するため、クロックゲーティングセルを含む回路の消費電力を簡易かつ精度よく解析できる。
特に、本実施形態によれば、シミュレーションに多大な時間を要するネットリストを用いてシミュレーションを行わなくても、消費電力の解析を精度よく行えるため、消費電力の解析に要する時間を大幅に短縮できる。
上述した実施形態では、フリップフロップやクロックバッファ、クロックゲーティングセル等のクロック同期セルのクロック端子のトグル率やデューティ比をモニターして消費電力の解析を行う例を説明したが、クロック同期セルのイネーブル信号のトグル率やデューティ比をモニターしてもよい。また、トグル率とデューティ比は、少なくとも一方を検出すればよい。
また、クロック同期セルのクロック端子の状態確率や遷移確率をモニターして消費電力の解析を行ってもよい。
本発明の一実施形態による消費電力解析装置の概略構成を示すブロック図。 本実施形態による消費電力解析装置の処理動作の一例を示すフローチャート。 ＲＴＬデータの一例を示す図。 図３のＲＴＬデータにより生成される回路の一例を示す回路図。 図３のＲＴＬデータにより生成される他の回路の一例を示す回路図。 クロックゲーティングセルＩＣＧの内部構成の一例を示す回路図。 テストベンチ記述の一例を示す図。 マッピングファイルの一例を示す図。
符号の説明
１ ＲＴＬ供給部
２ ＲＴＬ解析部
４ ネットリスト生成部
５ ＲＴＬ／ネットリスト比較部
６ 形式検証情報供給部
７ マッピングファイル生成部
８ モニター信号生成部
９ テストベンチ記述生成部
１０ テストデータ供給部
１１ ＲＴＬシミュレーション部
１３ モニター部
１４ 消費電力解析部

Claims (3)

  1. 対象とする回路のＲＴＬデータとこのＲＴＬデータに対応するネットリストとに基づいて、前記ＲＴＬデータには存在しないが前記ネットリストには存在するクロックゲーティングセルを検出するクロックゲーティングセル検出手段と、
    前記クロックゲーティングセル検出手段により検出されたクロックゲーティングセルに関する記述を前記ＲＴＬデータに追加するテストベンチ記述生成手段と、
    前記クロックゲーティングセルに関する記述を追加した前記ＲＴＬデータの中から、消費電力解析用のモニター信号を抽出するモニター信号抽出手段と、
    前記クロックゲーティングセルに関する記述を追加した前記ＲＴＬデータを用いて、前記対象となる回路の動作シミュレーションを実行するＲＴＬシミュレーション実行手段と、
    前記動作シミュレーション中に、前記モニター信号のトグル率およびデューティ比の少なくとも一方を検出するモニター手段と、
    前記モニター手段の検出結果に基づいて、前記対象となる回路内に含まれる少なくともフリップフロップのクロック端子のトグルによる消費電力を解析する消費電力解析手段と、
    前記ＲＴＬデータに追加される前記クロックゲーティングセルに関する記述に含まれる信号名と、前記ネットリスト中の信号名との対応関係を記録したマッピングファイルを生成するマッピングファイル生成手段と、を備え、
    前記消費電力解析手段は、前記マッピングファイルを参照して、前記クロックゲーティングセルが接続された伝搬経路上に配置される前記フリップフロップのクロック端子のトグルによる消費電力を解析することを特徴とする消費電力解析装置。
  2. 前記クロックゲーティングセル検出手段は、前記ネットリストに含まれるフリップフロップおよびクロックバッファのクロック信号の伝搬経路上に接続されて、前記ＲＴＬデータ中に存在しないクロックゲーティングセルを検出し、
    前記消費電力解析手段は、前記対象となる回路内に含まれるフリップフロップおよびクロックバッファのクロック端子のトグルによる消費電力を解析することを特徴とする請求項１に記載の消費電力解析装置。
  3. 前記モニター手段は、前記ＲＴＬデータに追加される前記クロックゲーティングセルのクロック信号およびイネーブル信号の少なくとも一方について、トグル率およびデューティ比の少なくとも一方を検出することを特徴とする請求項２に記載の消費電力解析装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2050897A (en) * 1996-02-12 1997-08-28 Charles Scott Carmody Data communications computer
SG171816A1 (en) 2008-11-26 2011-07-28 Becton Dickinson Co Single-use auto-disable syringe
US20100217451A1 (en) * 2009-02-24 2010-08-26 Tetsuya Kouda Energy usage control system and method
JP5262996B2 (ja) * 2009-05-26 2013-08-14 富士通セミコンダクター株式会社 論理シミュレーション装置、方法、及びプログラム
US9506963B2 (en) 2010-04-15 2016-11-29 Yale University Consumption breakdown monitoring through power state sensing
KR101139603B1 (ko) * 2010-08-24 2012-04-27 광운대학교 산학협력단 클럭 게이팅 집적 회로 장치의 소비 전력 예측 방법
US20130194016A1 (en) * 2012-01-31 2013-08-01 Shmuel Wimer System and method for generating a clock gating network for logic circuits
JP6051629B2 (ja) * 2012-07-09 2016-12-27 富士通株式会社 電力見積支援プログラム、電力見積支援装置および電力見積支援方法
WO2014098845A1 (en) * 2012-12-19 2014-06-26 Intel Corporation Vector mask driven clock gating for power efficiency of a processor
WO2014205369A1 (en) 2013-06-21 2014-12-24 Cryptography Research, Inc. Signal transition analysis of a circuit
KR20160038532A (ko) * 2014-09-30 2016-04-07 주식회사 바움 집적 회로 장치 및 집적 회로 장치의 소비 전력을 계산하는 방법
US9928323B2 (en) 2015-08-20 2018-03-27 Microsemi Solutions (U.S.), Inc. Method and system for functional verification and power analysis of clock-gated integrated circuits
US9639641B1 (en) * 2015-08-20 2017-05-02 Microsemi Storage Solutions (U.S.), Inc. Method and system for functional verification and power analysis of clock-gated integrated circuits
CN105701294B (zh) * 2016-01-13 2018-12-25 盛科网络（苏州）有限公司 实现芯片复杂工程修改的方法及系统
GB2542215B (en) * 2016-01-18 2018-04-11 Imagination Tech Ltd Dynamic power measurement using a formal verification tool
WO2019127081A1 (zh) * 2017-12-27 2019-07-04 深圳前海达闼云端智能科技有限公司 智能终端的功耗稳定方法、其装置及电子设备
CN109274612B (zh) * 2018-11-19 2021-03-16 上海亨通海洋装备有限公司 海底设备接口转换器
CN112134685B (zh) * 2020-10-27 2024-02-13 深圳安捷丽新技术有限公司 一种防dpa攻击的待测电路安全仿真分析方法和装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190149A (ja) * 2005-01-07 2006-07-20 Matsushita Electric Ind Co Ltd 半導体集積回路の低消費電力設計方法
JP2008134824A (ja) * 2006-11-28 2008-06-12 Fujitsu Ltd 消費電力解析方法及びプログラム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552572B1 (en) * 2001-10-24 2003-04-22 Lsi Logic Corporation Clock gating cell for use in a cell library

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190149A (ja) * 2005-01-07 2006-07-20 Matsushita Electric Ind Co Ltd 半導体集積回路の低消費電力設計方法
JP2008134824A (ja) * 2006-11-28 2008-06-12 Fujitsu Ltd 消費電力解析方法及びプログラム

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