JPH032679A - テスト・データ・フォーマッター - Google Patents

テスト・データ・フォーマッター

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JPH032679A
JPH032679A JP2044272A JP4427290A JPH032679A JP H032679 A JPH032679 A JP H032679A JP 2044272 A JP2044272 A JP 2044272A JP 4427290 A JP4427290 A JP 4427290A JP H032679 A JPH032679 A JP H032679A
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JP
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test
data
integrated circuit
module
output
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JP2044272A
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English (en)
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Mashkoor H Khan
マッシュクアー　エッチ．カン
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/865—Monitoring of software

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  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般に集積回路に関し、より詳細には集積回路
をテストするためにテスト・プログラム・データをフォ
ーマット化する方法及び装置に関する。
従来技術及び問題点 集積回路設計の決定的な特徴の一つはそのテスタどリテ
ィ、すなわち製作されたデバイスが生産上の欠点につい
てテストされ得る度合いである。
シミュレーションにおける設計機能がいかに完全であっ
ても、その製造後に適切にテストされることができなけ
れば信頼できない部品となってしまう。
集積回路の内部ノードはそのパッケージ・ピンを通して
のみアクセス可能であるので、テスト戦略はその回路或
いは論理設計の個別の素子（モジュール）をテストする
ことを含むべきである。設計がより複雑であればある程
、それをテストするのが一層難しくなり、また設計に機
構を組み入れてテスタビリティを高める必要性が一層大
きくなる。
特定用途向は集積回路（ＡＳＩＣ＞はＩＣ設計全ての中
で最も複雑なものに入る。ＡＳＩＣはセル・ライブラリ
ーからの副回路（モジュール）を組み合わせることによ
って形成され、望ましい機能を実行する。ＡＳＩＣデバ
イスの設計中、設計者は外部テスティング・デバイスが
一度に一つのモジュールをテスト用に選択し分離させる
ことが可能な様に論理を組み入れることができる。−組
の入力刺激、すなわち七ジ１−ル用の高フォルト・カバ
レージを確実にするために設計されたものであるが、こ
れがその時加えられる。入力刺激はモジュールの全ての
入力ビンに所定の比率で並列に加えられ、モジュール出
力の応答が見本とされて期待データと比較される。選択
されなかったモジュールへの入力はバス・ホルダー回路
によってそれらの最終強制値に保持される。
上述した並列モジ１−ル・テスタビリティ（ＰＭＴ）と
関連する一問題は、中でモジュールが使用されている集
積回路特定のテスト・データを発生するのに必要な仕事
量である。所定の集積回路は、集積回路内のモジュール
をテストするためにその入力ビンに加えられなければな
らない唯−一組の信号を有する。多数のビン及びそこに
加えられるべき信号は集積回路間で様々で、あつらえた
組みのテスト・データを必要とする。テスト・データは
人力で発生され得るが、この様な仕事は多くの犬侍を要
し、またエラーの見込みが高く伴われるだろう。
従って、集積回路への入力用のテスト・データを発生し
て、そこに含まれる一個或いはそれ以上のモジュールを
テストする敏速かつ信頼できる方法及び装置の必要性が
生じてきた。
問題点を解決するための手段 本発明に従い、従来のシステムと関連する不利及び問題
を実質的に除去或いは防ぐ、テスト・データのフォーマ
ツティング方法を提供する。本発明の第一の態様に於い
て、フォーマット済みデータは集積回路のパッケージ・
ピンと所定のモジュールに対応する集積回路内のテスト
・ノードとの関係を定めることによって提供される。一
個或いはそれ以上のテスト・ノードに加えられるフ？イ
ル・コンテイニング・テスト・データを発生して、フォ
ーマツティング・プログラムに入力するが、このフォー
マツティング・プログラムは発生したテスト・データを
集積回路のパッケージ・ピンと関連する所定の順番に配
置する。
本発明のこの態様により、フォーマット済みデータを６
準備する・犬侍の相当な節約を提供する。更に、本発明
は人間のエラーをずっとしにくクシて信頼できるテスト
を確実にする。
本発明の第二の態様に於いて、一個或いはそれ以上の回
路モジュールをテストするためのフォーマット済みデー
タを、集積回路のパッケージ・ピンと集積回路内の一個
或いはそれ以上のモジュールのテスト・ノードとの間の
関係を定めることにより産する。テスト・モジュールに
加えられるテスト・データは、テスト・モジュールに加
えられる制御信号、及びテスト・モジュールから出力さ
れるデータと比較される期待データと一緒に発生される
。テスト・データ、制御信号、及び期待データはパッケ
ージ・ピンと共に所定のフォーマットに配置される。
本発明及びその利点は、添付の図面と関連して以下の実
施例の説明を参照することにより、より完全に理解され
るであろう。
実流例 第１図により並列モジュール・テスティング（ＰＭＴ）
を実行する回路を有する例示的な集積回路を説明する。
集積回路（ＩＣ）１０は複数のパッケージ・ピンｉ　２
ａ−１２Ｖを有する。ビン１２ａ−１２ｅ及び１２ｈ−
１２１は集積回路１０に信号を入力するべく動作可能で
あり、ビン１２ｆ及び１２ｍ−１２ｙは集積回路１０か
ら信号を出力するべく動作可能であり、またビン１２ｇ
は入力及び出力の両方について動作可能である。
入力ビンは関連する入力バッファ１４に接続されており
、出力ビンは関連するトライステート出力バッファ１６
に接続されている。入力／出力ビン１２Ｇは入力及び出
力バッファ１４０及び１６Ｑの両方に接続されている。
第１図により、３２ｘ４ＲＡＭ１８と６４ｘ８ＲＡＭ２
０、ゲート及びフリツプフロツプから成る追加的な論理
とを含む設計例の典型的な応用のＰＭＴを説明する。特
別なセル、これらはＰＭＴの実行に使用するべく設計さ
れているものであり、同様に本例にも含まれ、すなわち
、１個のテスト・ボート・クロック制御器セル２２はＰ
ＭＴを有するいかなる設計においても必要であり、又１
個のテスト・ボート制御器セル２４は２個のＲＡ　Ｍ２
Ｓ及び２０のそれぞれに必要であるということである。
１本のパッケージ信号ビン、説明する実施例ではビン１
２ａであるが、これが動作のテスト・モードに単一で捧
げられるために必要である。このビンは、ＴＥＳＴの名
称を与えられ、非反転入力バッファ１４の入力端子に接
続されていなければならない。この入力端子はまた、プ
ル・ダウン・レジスタとして機能する（すなわち接地に
抵抗経路を提供する）コア・セル２６にも接続されてい
なければならない。テスト・モードに入ると、信号ＴＥ
ＳＴは論理１（高）に駆動される。設計の通常の動作中
、Ｔ　Ｅ　Ｓ　Ｔは論理Ｏ（低）に保持されなければな
らない。プル・ダウン・レジスタ２６により外部信号源
の必要なく論理０レベルが確実にされる。
本設計例において、ＴＥＳＴは入力バッファ１４及びプ
ル・ダウン・セル２６に接続されている。
この人力バッフ７１４の出力は信号ＧＴＳＴＥＮ（グロ
ーバル・テスト・イネーブル）である。この信号はビル
トイン・テスタビリティを有する各モジュール（ＲＡＭ
１８及び２０）のｒＥｓＴ端子に接続されていなければ
ならない。ＧＴＳＴＥＮが論理１に駆動されると、各モ
ジュールのテスト・モードが選択される。本例において
、ＧＴＳＴＥＮは２個のＲＡＭ１８及び２０のそれぞれ
のＴＥＳＴ端子に接続されている。
信号ＧＴＳＴＥＮは同様に、−個の、たった−個のテス
ト・ボート・クロック制御器セル２２のＧＴＳＴＥＮ端
子にも接続されていなければならない。テスト・ボート
・クロック制御器セル２２は、テスト・ボート制御器セ
ル２４から成るシフト・レジスタにモジュール・セクシ
ョン・データを入れるのに必要な論理を含むソフト・マ
クロ（５ｏｆｔ　　ｍａｃｒｏ）である。ＴＥＳＴが論
理０にある時、ＧＴＳＴＥＮはシフト・レジスタ・りＯ
ツク、すなわちテスト・ボート・クロック制御器セル２
２のＧＴＴ　（グローバル・テスト・ツルー）及びＧＳ
Ｔ　（グローバル・スレイブ・ツルー）出力を不活性状
態（論理０）に強いる。従って、ＴＥＳＴが論理Ｏにあ
ると、２個のテスト・ボート制御器セルから成るモジュ
ール選択シフト・レジスタはクロックされることができ
ない。ＴＥＳＴが論理１に駆動される時に、テスト・ボ
ート・クロック制御器セル２２に対するクロック、すな
わち５ＣＬＫ及びＭＣＬＫは、セルを通ってその出力端
子ＧＳＴ及びＧＴＴへ通過することが可能である。
ＧＴＳＴＥＮは各テスト・ボート制御器セル２４のレジ
スタ・ラッチのＧＴＳＴＥＮ端子に接続されていなけれ
ばならない。通常の動作中ＧＴＳＴＥＮは論理Ｏにあり
、各テスト・ボート制御器セル２４のモジュール選択出
力端子（ＭＳＥＬ）をその５ＣＡＮ入力端子にある論理
レベルによってか或いはそのラッチに蓄積されたデータ
によって制御するように強いる。
ＧＴＳＴＥＮ信号は論理１にある時、テスト入力或いは
テスト出力として用いられる各出力の高７状態を強いな
ければならない。更に、全ての双方向Ｉ１０は、ＧＴＳ
ＴＥＮが高である時は、たとえ双方向Ｉ１０ビンがテス
ト信号用に使用されない場合でも、高７状態に強いられ
なければならない。テスト入力或いは出力として使用さ
れる各１１０は、テストモードで動作している時、入力
、或いは、トライステート出力を有する双方向、或いは
トライステート出力のどれかでなければならない。オー
ブン・ドレイン出力及びオーブン・ドレイン出力を有す
る双方向はテスト入力或いは出力に接続されることが可
能ではないということに注意されたい。オーブン・ドレ
イン・バッファは、コア信号を出力に接続することを可
能にする経路を含まない。この様な経路の追加は同様に
■。０にクランプ・ダイオードを追加してしまい、いく
つかの応用において望ましくないことである。
テスト・ビンとして使用することができるＩｌｏが不足
する場合は、トライステート出力或いはトライステート
出力を有する双方向を、出力がオーブン・ドレイン出力
の様に機能するように形成することができる。これは、
バッファ・データ入力をタイオフ・セル２８の［０端子
に接続し、バッファ１６のイネーブル端子をアクティブ
信号で制御することによって第１図に示されている。追
加の論理３０をアクデイプ信号経路に加えて、バッファ
がテスト・モードにある場合、高７状態にあることを保
証しなければならない。
双方向或いはトライステート・バッファは、もし故意の
応用においてＡＳＩＣ設計の■。０を取り除く或いはＯ
ボルトまで飛び上がらせることができる一方、出力は他
の電圧源によって論理１に維持される場合、オーブン・
ドレイン出力のように動作するべく形成するべきではな
い。この条件の結果、クランプ・ダイオードを通る出力
から■ｃｃへの電流により、相互接続金属化の電流密度
制限を超過することになる。もし、使用中にＡＳＩＣ設
計のオーブン・ドレイン出力がＶ。。より一層ポジティ
ブである電圧源に接続されると、電流密度制限はクラン
プ・ダイオードを通る電流経路のためｉＡ″Ａし、かつ
出力電圧はそのピーク・レベルより下にクランプされ得
る。
テスト入力或いは出力として使用するべくＩｌｏが通常
の動作中トライステート出ツノである必要がある場合、
そのときは論理ゲートは通常及びテスト・モードの両モ
ード中に正しい機能を提供する必要がある。
テスト・モードでの動作中にモジュール選択用に使用す
るテスト・ボート制御器セル２４のシフト・レジスタは
、５ＣＡＮ−ＣＮＴＲＬ、ＭＡＳ−ＣＬＫＳＳＬＡ−Ｃ
ＬＫｌ及び５ＣＡＮ−ＩＮと名付けられるテスト信号に
よってロードされる。
５ＣＡＮ−ＣＮ丁Ｒし信号は非反転入力バッファの入力
端子に接続されているパッケージＩ１０ビンに割り当て
られなければならない。このバッファの出力はテスト・
ボート・クロック制御器セル２２の５ＣＡＮ端子に接続
されていなければならない。同一のバッファ出力は通常
の動作中１１０ビンを通して制御される信号経路を実行
するのに必要とされる他のセルに接続されている。テス
ト・モードに入ると、論理１がＴＥＳＴに加えられる前
にＳ　ＣＡ　Ｎ　−ＣＮ　Ｔ　ＲＬは論理１に駆動され
なければならない。この連続により、シフト・レジスタ
・ラッチ内の未知の値から結果として生じるバス・コン
フリクトとならないということが保証される。論理１が
５ＣＡＮ−ＣＮＴＲＬに加えられると、テスト・ボート
・クロック制御器セル２２の５ＣＡＮ端子は論理１に強
いられ、テスト・ボート・クロック制御器セル２２のＧ
ＢｔＪＳＥＮ（グローバル・バス・イネーブル）出力端
子に論理１を生じることになる。テスト・ボート・クロ
ック制御器セル２２のＧＢＵＳＥＮ出力はテスト・ボー
ト制御器２４の各シフト・レジスタ・ラッチ・セルのＧ
ＢＵＳＥＮ入力端子に接続されていなければならない。
ＧＢＵＳＥＮが論理１にあると、各テスト・ボート制御
器２４のＭＳＥＬ出力端子は論理Ｏに駆動され、論理１
が丁ＥＳＴに加えられる（全てのモジュールの全テスト
出力は高７状態に強いられる）時に、モジュールが何も
選択されないということが確実になる。
ＭＡＳ−ＣＬＫ、５ＬＡ−ＣＬＫ、及び５ＣＡＮ−ＩＮ
信号はそれぞれ、非反転入カパツファの入力端子に接続
されているパッケージ・ピンに割り当てられなければな
らない。信号ＭＡＳ−ＣＬＫ及びＳ　Ｌ　Ａ　−ＣＬ　
Ｋと関連するバッファの出力は、設計例ぐ示されている
ように、テスト・ボート・クロック制御器セル２２のＭ
ＣＬＫ及び５ＣＬＫ入力端子に接続されていなければな
らない。
これらのバッファ出力もまた他のセルに接続されて、設
計の通常の動作に必要な信号経路を実行でる。
５ＣＡＮ−ＩＮ信号と関連するバッファ（バッファ１４
ｅ）の出力は、第一のテスト・ボート制御器セル２４の
５ＣＡＮ−ＩＮ入力端子に接続されていなければならず
、通常の動作に使用される信号経路を実行するのに必要
な他の１個のセル或いは複数のセルに配線されている。
第一のテスト・ボート制御器セル２４の５ＣＡＮＯｔＪ
Ｔ出力端子は第二のテスト・ボート制御器２４の５ＣＡ
Ｎ−ＩＮ入力端子に接続されて、シフト・レジスタを形
成する。最後のテスト・ボート制御器２４の５ＣＡＮＯ
ＵＴ出力はオーブンのままである。
ＭＡＳ−ＣＬＫｌＳＬＡ−ＣＬＫ及び５ＣＡＮ−ＩＮと
関連しているパッケージＩ１０ピンは同様に、テスト信
号をモジュールに運ぶのに使用することができる。テス
ト・ボート制御器セル２４から成るシフト・レジスタが
ロードされてモジュールの内の一つを選択した後、論理
Ｏが５ＣＡＮ−ＣＮＴＲＬに加えられる。その時、ＭＡ
Ｓ−ＣＬＫ、５ＬＡ−ＣＬＫ及び５ＣＡＮ−ＩＮ機能は
、選択されたモジュールがテストされるまではもはや必
要ではなく、その割り当てられたパッケージ・ピンは選
択されたモジュールにテスト信号を運ぶのに使用するこ
とができる。
３２ｘ４ＲＡＭをテスト用に選択するために、第２図の
波形を用いることができる。第２図の信号は実際の動作
に使用される信号の例である。
並列モジュール・テスティング用に設計された各モジュ
ールには、通常動作中に使用される各端子に対応する別
々のテスト端子がある。設計例に含まれる３２ｘ４ＲＡ
Ｍには、データ入力端子Ｄ（０）乃至Ｄ（３）に対応す
るテスト端子ＴＩ（０）乃至ＴＩ（３）がある。ＴＩ（
０）及びＤ（０）はＲＡＭモジュールにおいて多重化さ
れ、ＧＴＳＴＥＮ信号は動作のテストモードかまたは通
常モードを選択する。
本例において、Ｄ（０）乃至Ｄ（３）は設計の内部（コ
ア）論理３１からの信号によって駆動される。ＴＩ（０
）乃至ＴＩ（３）は図示のごとくパッケージ信号ビン５
ＩＧＱ乃至５ＩＧＴに接続されている。この回路は適切
なＥＳＤ及びラッチアップ保護回路をＩ１０セルに対し
て有し、本機構を使用することを可能にしなくてはなら
ない。
動作の通常モードが選択されると、データはＤ（０）乃
至Ｄ（３）を通してＲＡＭに入れられる。
テスト・モードが入れられると（ＴＥＳＴ＝論理１）、
ＴＩ（０）乃至ＴＩ（３）に加えられたデータがＲＡＭ
に入れられることになる。
同一の機構はアドレス人力Ａ（０）乃至Ａ（４）に使用
されるが、これらは“ｒｌ（４）乃至ＴＩ（８）と共に
多重化されるものである。読出し／書込み人力ＷＺはＴ
Ｉ　（９）と共に多重化され、ＥＺはＭＳＥＬと共に多
重化される。ＲＡＭ出力イネーブル機能は、ＧＺによっ
て制御されるが、テスト・モードでは必要ではなく、対
応するテスト端子を何も持たない。
ＲＡＭ出力Ｑ　（０）−Ｑ　（３）には対応するテスト
出力Ｔｏ　（０）−Ｔｏ　（３）がある。テスト・モー
ド中の時、Ｑ　（０）　−Ｑ　（３）は高２状態に強い
られ、ＭＳＥＬ端子が論理１に駆動された場合には有効
データが端子Ｔｏ　（０）−Ｔｏ　（３）のところに提
供されることになる。通常モードで動作しているとき、
Ｔｏ　（０）−Ｔｏ　（３）は高７状態にある。
一個のＩ１０ビンを用いて、設計の各モジュールの１テ
スト端子を駆動することができるということに注意され
たい。これが可能であるのは、テスト・モードで動作し
ているとき、たった１個のモジュールがいかなる所定の
時刻においてもアクティブであるからである。同一のテ
スト端子名を有する別々のモジュールのテスト端子は同
一のＩ１０ビンに接続されるように勧められている。例
えば、３２Ｘ４ＲＡＭのＴＩ（０）及び６４ｘ８ＲＡＭ
のＴＩ　（０）は、第１図の設計例において同一のＩ１
０ビン（Ｓ［ＧＢ）に配線されている。
テスタプル・モジュールを含むＡＳＩＣ用の特定パッケ
ージを選択する場合、モジュール上のテスト・ボートの
数を考慮することが重要であり、これは設計に必要なパ
ッケージ・ピンの総数に影響するからである。
ＰＭＴ用に設計されたモジュールには各通常入力と共に
多重化されるテスト人力と、各通常出力と共に並列化さ
れるテスト出力とがある。これらのテスト入力及びテス
ト出力は人力及び出カバソファの特別のボートに接続さ
れ、モジュールをテストするためのアクセス・ポイント
があるようになりてる。入力及び出力バッファの特別の
ボートは、機能的な信号の経路にいかなる遅延も加えず
にモジュール・テスト信号をパッケージ・ピンに持ち出
すように設計されている。
パッケージ・ピンの総数は、どれかのモジュールのテス
ト入力の最大数と、どれかのモジュールのテスト出力の
最大数と、専用のパッケージ・テスト・ビンと、テスト
・モードのときに５ＣＡＮＣＮＴＲＬであるべく割当て
られた入力と、■ＣＧ及び接地ビンの数とを足したもの
と等しいかまたはそれより大きくなくてはいけない。
ビンの総数−テスト入力の最大数十 テスト出力の最大数十 １テスト・ビン＋ ５ＣＡＮ−ＣＮＴＲＬ＋ ■　　ビン＋接地ビンである。
　Ｃ 例えば、第１図は２個のモジュールを含む設計例、３２
ｘ４ＲＡＭを示すものである。本例では、６４ｘ８ＲＡ
Ｍがテスト入力の最大数とテスト出力の最大数の両方を
有している。ＰＭＴ用に設計されたモジュール上のテス
ト入力及びテスト出りの最大数は常にモジュール・デー
タ・シートにおいて与えられることになる。テスト入力
及びテスト出力は次のようになる。すなわち、 ８個のテスト・データ入力、ＴＩＯ乃至Ｔｌ７（ビン３
−５．１２．１３．６．８及び９）、６個のテスト・ア
ドレス入力、ＴＩ８乃至Ｔ１１３（ビン１０．１１及び
１４−１７）、１個の読取り／書込み入力、Ｔ１１４（
ビン１８）、 ８個のテスト・データ出力、ＴＯＯ乃至ＴＯ７（ビン１
９．２０．２１及び２３−２７）、である。
パッケージ・ピン７及び２８は接地であり、ビン２２は
■　　　ビン１は専用のテスト・ビンＴ　Ｃ１ ＥＳＴ、及びビン２はテスト型モード中に５ＣＡＮ−Ｃ
ＮＴＲＬに割当てられる通常の入力である。
本設計に必要とされるパッケージ・ピンの最小数は次の
ように計算される：すなわち、 職ｌｌ−１５１１のテスト入力士 ８個のテスト出力＋テスト士 Ｓ　ＩＧＡ　（ＳＣＡＮ　　ＣＮＴＲＬ）＋２個の接地
＋■　　＝２８となる。
　Ｃ ゆえに、２８ビン・パンケージが本設計に働く。
テスト入力及びテスト出力ネットはパッケージ・ピン・
ネットに直接接続されているということに注意されたい
。設計が配置されるとき、テスト・ネットは入力及び出
力バッファ上の特別のボートに接続されることになる。
これによりＩ１０ビンからコア論理を孤立させ、入力及
び出力パッケージ・ピンをローディングさせるのを防ぎ
、また設計の機能信号に対する遅延を防ぐ。
ここに参考として本願に組込まれる並列モジュール・テ
スティングについては、１９８８年１２月７日出願の米
国特許出願第２８１．３０８号により詳細に説明されて
いる。
第３図により、本発明の自動テスト・データ・フォーマ
ツタを説明するフ〇−・チャートを示す。
フォーマツティング・プログラム３０は２ファイル：す
なわち、検出器ファイル３２及びテスト・データ・ファ
イル３４、に基づいて動作する。フォーマツティング・
プログラム３０の出力はフォーマット済みテスト・デー
タ・ファイル３６である。フォーマット済みテスト・デ
ータ・ファイル３６は、テスト・データを集積回路に出
力する自動テスト発生プログラム３８に入力される。
検出器ファイル３２のフォーマットは付表Ａに示されて
いる。検出器ファイル３２は幾つかのサブファイルから
成っている。第一のサブファイルはＩ１０インタフェー
ス信号、パッケージ・ピン・マツチ・サブファイル（以
下Ｉ１０インタフェース・サブファイルと呼ぶ）である
。このサブファイルはテスト用に使用されるビンごとに
１個のレコードを含む。各レコードには５フイールドあ
る：ずなわち、ＨＤＬ（カスタマ−）信号順フィールド
、Ｉ１０信号名フィールド、パッケージ・ピン・フィー
ルド、パッド・セル・タイプ・フィールド、及び使用テ
スト制御フィールドである。
ＨＤＬ信号順は信号名が配列される順序を示す。
Ｉ１０信号名により集積回路への各信号入力に名称をつ
ける。各信号名はパッケージ・ピンに対応する。パッケ
ージ・ピン・フィールドにより各Ｉ１０信号名ごとにパ
ッケージ・ピン番号を付ける。
パッド・セル・タイプ・フィールドはビンが接続される
入力または出力のバッファを説明し、使用テスト制御フ
ィールドは、初期化のためにパッケージ・ピンを使用す
る場合にはその使用を説明するものである。ゆえに、例
えば、ＨＤＬ信号信号順ルーコード名称ｒＡＯ５ＣＡＮ
Ｊを有するＩ１０信号を説明するものである。この信号
は、セル名ｒｌＰＩ０４ＬＪＪを有する入力バッフ７に
接続されたパッケージ・ピン１５への入力である。
このビンは初期化中５ＣＡＮ信号を入力するのに使用さ
れる。
Ｉ１０インタフェース・サブファイルに加えて、多数の
サブファイルが、テストされる集積回路内の各モジュー
ルごとに存在する。これらのサブファイルは付表Ａの「
唯一のデバイス例によるＴｌ１０テスタビリテイ・ネッ
ト」という表題の下に挙げられている。このサブファイ
ルのレコードには６フイールドがある：すなわち、デバ
イス例名フィールド、デバイス・セル名フィールド、Ｉ
１０信号名フィールド、パッケージ・ピン・フィールド
、ビン・タイプ名フィールド、及びテスト・ビン・タイ
プ・フィールドである。
Ｉ１０信号名及びパッケージ・ピン・フィールドは、Ｉ
１０インタフェース・サブファイルにおいてと同様であ
る。デバイス・インタフェース名フィールドは集積回路
技術のデバイスの名称を示す。デバイス争セル名はテス
トされるモジュールのセル・ライブラリー名を示す。テ
スト・ビン・タイプはパッケージ・ピンの種類を示し、
これは例えば、ビンはデータ・イン、アドレス、読取り
／書込み、或いはデータ・アウト・ビンとして示される
。ビン・タイプ名はテストされるモジュール上のテスト
・ノードの名称を示すものである。
Ｏ偽 ＼　八 ヒ へ ｆｌＥ１ 寸ｕ”＋　ｃｏ　＞の■Ｏ−への寸Ω■ｒ　ｒ　ｒ　ｒ
　ｒ−因へ囚へへへへ テスト・データ・ファイル３４はテスト中のモジュール
に加えられるテスト・データを含む。このデータは典型
的に信号名によってのみ順序づけられ、ＨＤＩ−信号順
フィールドによって定められる望ましい順番には対応し
ないものである。
システムを初期化するのに使用するデータの一例を第４
ａ図〜第４ｂ図に示す。第４ａ図により、所定のモジュ
ールをテストするために集積回路を初期化するのに使用
するＰＭＴテスト制御信号を示す。各テスト・パターン
にはストリング「５ＥＴＲＰ：＝ＴＪが頭に看いている
。ｒＬＪ及びｒＨＪはＩＣに入力される高及び低の値を
示す。
「Ｃ」はクロック信号を示す。
フオーンツティング・プログラム３０は検出器ファイル
３２及びテスト・データ・ファイル３４を入力し、フォ
ーマット済みテスト・データ・ファイル３６を出力する
。フォーマット済みテスト・データ・ファイルは第５図
に示されている。フォーマット済みテスト・データ・フ
ァイル３６には様々な信号の関係を定めるヘッダー・イ
ンフォメーションが含まれている。［コネクトＰ、ＭＡ
Ｒ＝Ｊセクションは、ＨＤＬ信号順フィールドによって
検出器ファイル３２の中で定められた信号の順番を示す
。同様に、「ビン＝］セクションは上述の信号に対応す
るパッケージ・ピンの順序を定める。「クロック＝」コ
マンドはパターン・セルの実行中に加えられるクロック
波形を定めるものである。コマンド「クロック−」に続
くストリングは、その後の「パターン＝」コマンドによ
って定められる信号を示す。「パターン−」コマンドは
加えられるクロック波形のタイプ＜ｒｏｌｏ」は正のク
ロック・パルスを示し、ＭＯＩＪは負のクロック・パル
スを示す）を定め、「ホールド０−」コマンドはクロッ
ク・パルスの論理Ｏポーションの持続時間を示し、また
「ホールド１−」クロック・パルスの論理１ポーシヨン
の持続時間を示す。正及び負のクロック・パルスの一例
は第６ａ図〜第６ｂ図に示されている。
ヘッダー・インフォメーションの後、フォーマット済み
テスト・データ・ファイル３６はモジュールをテストす
るのに使用するストリングを示す。
第一の組みのストリングはテスト用のモジュールをセッ
トアツプするのに使用される。第４ａ図のストリングを
第５図に示すＣＣ６４８セルをテストするのに使用する
ストリングと比較することによって分かるように、多数
の信号が各パッケージ・ピンの計粋に加えられている。
さらに、信号の配列は、望ましいフォーマットと同じに
するために、ｒＶＡＲ＝Ｊ状態で示されるように変更さ
れでいる。
上述のｒ）−１」、「［ｊ、及びｒ（ｌ信号に加えて、
フォーマット済みテスト・データ・ファイル３６には他
の文字も含まれる。ｒＹＪは関連するパッケージ・ピン
に信号が何も入力されないということを示し、ｒＭＪは
関連するパッケージ・ピンからの出力がマスクされるこ
とを示す。さらに、ｒＺＪは期待された出力がストロボ
時刻に高インピーダンス（Ｚ状態）となるということを
示すのに使用することができる。
一個以上のモジュールが集積回路内でテストされる場合
、フォーマット済みテスト・データは第７図に示される
ように追加のヘッダー、初期化、及びテスト・データ・
インフォメーシヨンを含むことになる。
フォーマット済みテスト・データ・ファイル３６は自動
テスト発生プログラム３８に入力され、この自動テスト
発生プログラム３８はフォーマット済みテスト・データ
・ファイル３６内に含まれているインフォメーションを
用いて出力信号を集積回路に生じ、その集積回路の出力
を期待されたテスト・データを有する実際の出力と比較
するものである。
フォーマツティング・プログラム３０は、検出器ファイ
ル３２に含まれるテスト・ビン・リストに基づいて、各
モジュールごとにテスト・データを正しいパッケージ・
ピンに写像する。検出器ファイル３２は手動で製造して
もよく、或いは検出器ファイル３２を自動的に発生する
プログラムから製造してもよい。プログラム３０は、現
在手続きセルをテストするのに使用されているデータの
フォーマツティングのエラーしやすい手動の仕事にとっ
て変わるものである。フォーマット済みテスト・データ
・ファイル３６を自動テスト発生プログラム３８と共に
使用する他に、このフォーマット済みテスト・データ・
ファイル３６はモジュールの設計段階中に計算機援用設
計プログラムを用いて、出された設計のエラーをチエツ
クするのに使用してもよい。
本発明の好ましい実施例を以上に詳細に説明したが、添
付の特許請求の範囲によって定められる本発明の精神及
び範囲に反することなく、種々の変化、置換え、変更を
これに行なうことができるということを理解されたい。
以上の説明に関連して、更に下記の項を開示する。
（１）　　集積回路をテストするためにフォーマット済
みデータを生じる方法であって、 集積回路のパッケージ・ピンと集積回路内のテスト・ノ
ードとの関係を定めることと、一個或いはそれ以上の前
記テスト・ノードに加えられるべくテスト・データを発
生することと、前記発生したテスト・データを前記パッ
ケージ・ピンと関連する所定の順番に配列することとを
含む方法。
（２）　　第（１）項に記載した方法であって、更に、
パッケージ・ピンと関連し、テスト・データとは関連せ
ずにデータを発生することを含む方法。
（３）　　第（１）項に記載した方法であって、史に、
−本或いはそれ以上の前記パッケージ・ピンに加えられ
るべくテスト制御信号を発生する段階を含む方法。
（４）　　第（１）項に記載した方法において、テスト
・データを発生する前記段階が、前記テスト・ノードに
所定のクロック・インターバルで加えられるべく論理値
の表を発生する段階を含む方法。
（５）　　第（１）項に記載した方法であって、更に、
集積回路内の制御ノードに加えられるべく制御信号デー
タを発生する段階と、前記発生した制御データを前記パ
ッケージ・ピンと関連する所定の順番で配列する段階と
を含む方法。
（６）　　第（１）項に記載した方法であって、更に、
一個或いはそれ以上の前記テスト・ノードから期待され
た出力データを発生する段階を含む方法。
（７）　　第（６）項に記載した方法であって、更に、
前記期待された出力データを前記パッケージ・ピンと関
連する所定の順番で配列する段階を含む方法。
（８）　　第（１）項に記載した方法であって、更に、
前記発生したテスト・データを前記関連するパッケージ
・ピンに加える段階を含む方法。
（９）　　第（７）項に記載した方法であって、更に、
前記発生したテスト・データをそれと関連するビンに加
える段階と、前記期待された出力データを関連するビン
に坦われる信号と比較する段階とを含む方法。
（１０）第（１）項に記載した方法において、テスト・
データを発生する前記段階が、前記集積回路内の複数の
モジュールに対してテスト・データを発生する段階を含
む方法。
（１１）第（１０）項に記載した方法において、前記発
生したテスト・データを配列する前記段階が、各モジュ
ールに関連する前記発生したテスト・データを前記パッ
ケージ・ピンと関連する所定の順番で配列する段階を含
む方法。
（１２）集積回路をテストするフォーマット済みデータ
を生じる方法であって、 集積回路のパッケージ・ピンと集積回路内の一個或いは
それ以上のテスト・ノードとの関係を定めることと、 テスト・モジュールに加えられるべくテスト・データを
発生することと、 テスト・モジュールに加えられるべく制御信号を発生す
ることと、 テスト・モジュールからのデータ出力と比較されるべく
期待されたデータを発生することと、前記テスト・デー
タ、制御信号、及び期待されたデータを前記パッケージ
・ピンと関連する所定のフォーマットで配列することと
を含む方法。
（１３）集積回路のモジュールをテストするフォーマッ
ト済みデータを生じる装置であって、集積回路のパッケ
ージ・ピンと集積回路内の一つ或いはそれ以上のテスト
・ノードとの関係を定めるデータを記憶し、かつ一個或
いはそれ以上のテスト・ノードに加えられるべくテスト
・データを記憶するメモリーと、 前記テスト・データを前記パッケージ・ピンと関連する
所定の順番で配列するプロセッサーとを含む装置。
（１４）第（１３）項に記載した装置において、前記プ
ロセッサーが更に、一個或いはそれ以上のパッケージ・
ピンに加えられるべくテスト制ｉａ号を発生し、所定の
モジュールのテストを始めるべく動作可能である装置。
（１５）第（１３）項に記載した方法において、前記メ
モリーが更に、前記テスト・ノードからのデータ出力と
比較して、期待されたデータを記憶するべく動作可能で
ある装置。
（１６）第（１５）項に記載した方法において、前記プ
ロセッサーが更に、前記期待されたデータを前記パッケ
ージ・ピンと関連する所定のフォーマットに配列するべ
く動作可能である装置。
（１７）フォーマツティング・プログラム（３０）は、
フォーマット済みテスト・データ・ファイル（３６）を
形成するために、検出器ファイル（３２）からのフォー
マット・データとテスト・データ・ファイル（３４）か
らのテスト・データとを受は取る。フォーマット済みテ
スト・データ・ファイル（３６）は自動テスト発生プロ
グラム（３８）によって使用され集積回路内の一個或い
はそれ以上のモジュールのテストを実行する。
【図面の簡単な説明】
第１ａ図〜第１ｂ図は並列モジュール・テスティングと
両立できる集積回路を示す図である。 第２図は第１図の集積回路内のモジュールの内の一個の
初期化に使用するＰＭＴテスト制御信号を示す図である
。 第３図は本発明のフォーマット済みテスト・データを形
成する工程系統図である。 第４ａ図〜第４ｂ図は、集積回路を初期化して所定のモ
ジュールとそこから生じるテスト・パターンとをテスト
するのに使用するＰＭＴテスト制御信号を示す図である
。 第５図は第一のモジ１−ル用のフォーマット済みデータ
・ファイルを示す図である。 第６ａ図〜第６ｂ図は本発明に使用した場合の正及び負
のクロック・パルスのタイミング図を示す図である。 第７図は集積回路内の第二のモジュールと関連して使用
するフォーマット済みテスト・データを示す図である。 主な符号の説明 １０：集積回路 １２：パッケージ・ピン １４：入力バッファ １６：トライステート出力バツフ７ ２２：テスト・ボート・クロック制御器セル２４：テス
ト・ポート制御器セル ２６：プル・ダウン・レジスタ ３０：フォーマツティング・プログラム３２：検出器フ
ァイル ３４：テスト ・データ ・ファイル ３６：フオーマツト済みテスト・データフ アイル ３８：自動テスト発生プログラム

Claims (3)

    【特許請求の範囲】
  1. （１）集積回路をテストするためにフォーマット済みデ
    ータを生じる方法であつて、 集積回路のパッケージ・ピンと集積回路内のテスト・ノ
    ードとの関係を定めることと、 一個或いはそれ以上の前記テスト・ノードに加えられる
    べくテスト・データを発生することと、前記発生したテ
    スト・データを前記パッケージ・ピンと関連する所定の
    順番に配列することとを含む方法。
  2. （２）集積回路をテストするフォーマット済みデータを
    生じる方法であつて、 集積回路のパッケージ・ピンと集積回路内の一個或いは
    それ以上のテスト・ノードとの関係を定めることと、 テスト・モジュールに加えられるべくテスト・データを
    発生することと、 テスト・モジュールに加えられるべく制御信号を発生す
    ることと、 テスト・モジュールからのデータ出力と比較されるべく
    期待されたデータを発生することと、前記テスト・デー
    タ、制御信号、及び期待されたデータを前記パッケージ
    ・ピンと関連する所定のフォーマットで配列することと
    を含む方法。
  3. （３）集積回路のモジュールをテストするフォーマット
    済みデータを生じる装置であって、 集積回路のパッケージ・ピンと集積回路内の一つ或いは
    それ以上のテスト・ノードとの関係を定めるデータを記
    憶し、かつ一個或いはそれ以上のテスト・ノードに加え
    られるべくテスト・データを記憶するメモリーと、 前記テスト・データを前記パッケージ・ピンと関連する
    所定の順番で配列するプロセッサーとを含む装置。
JP2044272A 1989-02-23 1990-02-23 テスト・データ・フォーマッター Pending JPH032679A (ja)

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