JPH1063704A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1063704A JPH1063704A JP8224986A JP22498696A JPH1063704A JP H1063704 A JPH1063704 A JP H1063704A JP 8224986 A JP8224986 A JP 8224986A JP 22498696 A JP22498696 A JP 22498696A JP H1063704 A JPH1063704 A JP H1063704A
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- circuit
- gate array
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Abstract
(57)【要約】
【課題】 プログラミング処理によるシミュレーション
と同一環境下で集積回路の機能及び性能の検証を可能に
し、設計の負荷を軽減させた半導体試験装置を得る。 【解決手段】 集積回路のシミュレーションモデルとな
る第１のＦＰＧＡと、検証に必要な所定の回路を備えた
周辺回路となる第２のＦＰＧＡとを有し、シミュレーシ
ョンモデルを使用して集積回路の機能及び性能を検証す
るときには、第１のＦＰＧＡによって集積回路のシミュ
レーションモデルを構成し、第２のＦＰＧＡによって周
辺回路を構成してシミュレーションを行う。また、実際
の集積回路を用いて機能及び性能を検証するときには、
第２のＦＰＧＡによって周辺回路のみを構成し、第２の
ＦＰＧＡに実際の集積回路を接続して検証を行う。
と同一環境下で集積回路の機能及び性能の検証を可能に
し、設計の負荷を軽減させた半導体試験装置を得る。 【解決手段】 集積回路のシミュレーションモデルとな
る第１のＦＰＧＡと、検証に必要な所定の回路を備えた
周辺回路となる第２のＦＰＧＡとを有し、シミュレーシ
ョンモデルを使用して集積回路の機能及び性能を検証す
るときには、第１のＦＰＧＡによって集積回路のシミュ
レーションモデルを構成し、第２のＦＰＧＡによって周
辺回路を構成してシミュレーションを行う。また、実際
の集積回路を用いて機能及び性能を検証するときには、
第２のＦＰＧＡによって周辺回路のみを構成し、第２の
ＦＰＧＡに実際の集積回路を接続して検証を行う。
Description
【０００１】
【発明の属する技術分野】本発明は設計、製造した集積
回路の機能及び性能を検証するための半導体試験装置に
関するものである。
回路の機能及び性能を検証するための半導体試験装置に
関するものである。
【０００２】
【従来の技術】ＬＳＩ等の集積回路は一般に以下の手順
にしたがって設計、製造される。
にしたがって設計、製造される。
【０００３】まず最初にＬＳＩの仕様を決定し、決定し
た仕様にしたがって回路設計を行う。
た仕様にしたがって回路設計を行う。
【０００４】次に、設計した回路が正しく動作するか否
かを確認するためのシミュレーションを行う。
かを確認するためのシミュレーションを行う。
【０００５】ここで行うシミュレーションはプログラミ
ング処理にしたがって実行されるもので、設計したＬＳ
Ｉ回路のシミュレーションモデルを作成し、そのシュミ
レーションモデルの入力にそれぞれ所定の信号を印加し
て出力応答を観測することで所望の機能を有しているか
否か、所望のタイミングで動作するか否か等を確認す
る。
ング処理にしたがって実行されるもので、設計したＬＳ
Ｉ回路のシミュレーションモデルを作成し、そのシュミ
レーションモデルの入力にそれぞれ所定の信号を印加し
て出力応答を観測することで所望の機能を有しているか
否か、所望のタイミングで動作するか否か等を確認す
る。
【０００６】プログラミング処理によるシミュレーショ
ンによって回路動作を確認したら、次に確認した回路の
レイアウト設計を行う。
ンによって回路動作を確認したら、次に確認した回路の
レイアウト設計を行う。
【０００７】レイアウトが終了しそれらに基づいて製造
されたＬＳＩは、半導体試験装置によってプログラミン
グ処理によるシミュレーションと同様の検証が行われ
る。ここでの検証はプログラミング処理による回路のシ
ミュレーションモデルの代りに実際のＬＳＩに信号を直
接入力し、その出力応答を観測することで製造上発生す
る不良の有無等を確認する。
されたＬＳＩは、半導体試験装置によってプログラミン
グ処理によるシミュレーションと同様の検証が行われ
る。ここでの検証はプログラミング処理による回路のシ
ミュレーションモデルの代りに実際のＬＳＩに信号を直
接入力し、その出力応答を観測することで製造上発生す
る不良の有無等を確認する。
【０００８】なお、このときＬＳＩに所定の信号パター
ンを直接入力する方法もあるが、入力信号の仕様ミスを
防ぎ、かつ半導体試験装置の製造を容易にするため製造
したＬＳＩに周辺回路を付加して検証を行う方法が一般
的である。
ンを直接入力する方法もあるが、入力信号の仕様ミスを
防ぎ、かつ半導体試験装置の製造を容易にするため製造
したＬＳＩに周辺回路を付加して検証を行う方法が一般
的である。
【０００９】例えば、ＬＳＩがシリアル−パラレル変換
機能を有している場合、実際に使用されるときには、そ
の周辺にパラレル−シリアル変換回路が設けられる。し
たがって半導体試験装置で検証を行う際にはＬＳＩの周
辺回路にパラレル−シリアル変換回路を設けて検証が行
われる。このようにすることで、実際に使用される環境
に近い状態で回路の検証を行うことができるため、より
確実にＬＳＩの性能を検証することができる。
機能を有している場合、実際に使用されるときには、そ
の周辺にパラレル−シリアル変換回路が設けられる。し
たがって半導体試験装置で検証を行う際にはＬＳＩの周
辺回路にパラレル−シリアル変換回路を設けて検証が行
われる。このようにすることで、実際に使用される環境
に近い状態で回路の検証を行うことができるため、より
確実にＬＳＩの性能を検証することができる。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体試験装置では、プログラミング処理に
よるシミュレーションで可能な処理内容と、半導体試験
装置で可能な処理内容とに差異があるため、プログラミ
ング処理によるシミュレーションで行った検証と同一の
内容を半導体試験装置で実行することができないという
問題があった。
うな従来の半導体試験装置では、プログラミング処理に
よるシミュレーションで可能な処理内容と、半導体試験
装置で可能な処理内容とに差異があるため、プログラミ
ング処理によるシミュレーションで行った検証と同一の
内容を半導体試験装置で実行することができないという
問題があった。
【００１１】例えば、図５（ａ）に示すようなクロック
位置を動かしてデータＢに対するセットアップを評価す
る場合、半導体試験装置ではクロックの近接制限が発生
するため、一時的にデータＡのクロックを消去するなど
の処理が必要になる。
位置を動かしてデータＢに対するセットアップを評価す
る場合、半導体試験装置ではクロックの近接制限が発生
するため、一時的にデータＡのクロックを消去するなど
の処理が必要になる。
【００１２】また、プログラミング処理によるシミュレ
ーションではイベントドリブンが可能であるのに対し
て、半導体試験装置では図５（ｂ）に示すようにある一
定の周期（テスト周期）で処理を実行させる必要がある
ため、入出力信号の波形が複雑になると半導体試験装置
のリソースが足りなくなる等の問題があった。このよう
な場合、テスト周期を検証内容によって分割する処理が
必要になる。
ーションではイベントドリブンが可能であるのに対し
て、半導体試験装置では図５（ｂ）に示すようにある一
定の周期（テスト周期）で処理を実行させる必要がある
ため、入出力信号の波形が複雑になると半導体試験装置
のリソースが足りなくなる等の問題があった。このよう
な場合、テスト周期を検証内容によって分割する処理が
必要になる。
【００１３】したがって、プログラミング処理によるシ
ミュレーションはこれら半導体試験装置の機能上の制限
を考慮して実施しないと、半導体試験装置による検証時
に多くの修正工数が発生していた。
ミュレーションはこれら半導体試験装置の機能上の制限
を考慮して実施しないと、半導体試験装置による検証時
に多くの修正工数が発生していた。
【００１４】また、ＬＳＩの設計者はあらかじめ半導体
試験装置の機能を理解する必要があるため、設計時に考
慮すべき事項が増大し、設計の負荷が増大して設計の裾
野（人口）を増やす障害となっていた。
試験装置の機能を理解する必要があるため、設計時に考
慮すべき事項が増大し、設計の負荷が増大して設計の裾
野（人口）を増やす障害となっていた。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、プログ
ラミング処理によるシミュレーションと同一環境下で集
積回路の機能及び性能の検証を可能にし、設計の負荷を
軽減させた半導体試験装置を得ることを目的とする。
る問題点を解決するためになされたものであり、プログ
ラミング処理によるシミュレーションと同一環境下で集
積回路の機能及び性能の検証を可能にし、設計の負荷を
軽減させた半導体試験装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体試験装置は、所定の入力信号に対する出
力応答を観察して集積回路の機能及び性能を検証する半
導体試験装置において、前記集積回路の機能及び性能を
模擬するシミュレーションモデルとなり、前記シミュレ
ーションモデルを構成するために回路の書き換えが可能
な第１のフィールドプログラマブルゲートアレイと、前
記第１のフィールドプログラマブルゲートアレイの回路
を書き換えるためのデータを保持する第１のコンフィグ
レーションメモリと、前記集積回路を接続する接続手段
を備え、前記集積回路の検証に必要な所定の回路を備え
た周辺回路となり、前記周辺回路を構成するために回路
の書き換えが可能な第２のフィールドプログラマブルゲ
ートアレイと、前記第２のフィールドプログラマブルゲ
ートアレイの回路を書き換えるためのデータを保持する
第２のコンフィグレーションメモリと、前記第１のフィ
ールドプログラマブルゲートアレイ、第２のフィールド
プログラマブルゲートアレイ、第１のコンフィグレーシ
ョンメモリ、第２のコンフィグレーションメモリ、及び
前記接続手段を制御する制御手段と、を有し、前記制御
手段は、前記シミュレーションモデルを使用して前記集
積回路の機能及び性能を検証するときには、前記第１の
フィールドプログラマブルゲートアレイに再構成指令を
与えて前記第１のフィールドプログラマブルゲートアレ
イによって前記シミュレーションモデルを構成させると
ともに前記第２のフィールドプログラマブルゲートアレ
イに再構成指令を与えて前記第２のフィールドプログラ
マブルゲートアレイによって前記周辺回路を構成させ、
あわせて前記接続手段によって前記第２のフィールドプ
ログラマブルゲートアレイに前記第１のフィールドプロ
グラマブルゲートアレイを接続させ、前記集積回路に所
定の入力信号を印加して機能及び性能を検証するときに
は、前記第２のフィールドプログラマブルゲートアレイ
に再構成指令を与えて前記第２のフィールドプログラマ
ブルゲートアレイによって前記周辺回路を構成させると
ともに前記接続手段によって前記第２のフィールドプロ
グラマブルゲートアレイに前記集積回路を接続させるこ
とを特徴とする。
本発明の半導体試験装置は、所定の入力信号に対する出
力応答を観察して集積回路の機能及び性能を検証する半
導体試験装置において、前記集積回路の機能及び性能を
模擬するシミュレーションモデルとなり、前記シミュレ
ーションモデルを構成するために回路の書き換えが可能
な第１のフィールドプログラマブルゲートアレイと、前
記第１のフィールドプログラマブルゲートアレイの回路
を書き換えるためのデータを保持する第１のコンフィグ
レーションメモリと、前記集積回路を接続する接続手段
を備え、前記集積回路の検証に必要な所定の回路を備え
た周辺回路となり、前記周辺回路を構成するために回路
の書き換えが可能な第２のフィールドプログラマブルゲ
ートアレイと、前記第２のフィールドプログラマブルゲ
ートアレイの回路を書き換えるためのデータを保持する
第２のコンフィグレーションメモリと、前記第１のフィ
ールドプログラマブルゲートアレイ、第２のフィールド
プログラマブルゲートアレイ、第１のコンフィグレーシ
ョンメモリ、第２のコンフィグレーションメモリ、及び
前記接続手段を制御する制御手段と、を有し、前記制御
手段は、前記シミュレーションモデルを使用して前記集
積回路の機能及び性能を検証するときには、前記第１の
フィールドプログラマブルゲートアレイに再構成指令を
与えて前記第１のフィールドプログラマブルゲートアレ
イによって前記シミュレーションモデルを構成させると
ともに前記第２のフィールドプログラマブルゲートアレ
イに再構成指令を与えて前記第２のフィールドプログラ
マブルゲートアレイによって前記周辺回路を構成させ、
あわせて前記接続手段によって前記第２のフィールドプ
ログラマブルゲートアレイに前記第１のフィールドプロ
グラマブルゲートアレイを接続させ、前記集積回路に所
定の入力信号を印加して機能及び性能を検証するときに
は、前記第２のフィールドプログラマブルゲートアレイ
に再構成指令を与えて前記第２のフィールドプログラマ
ブルゲートアレイによって前記周辺回路を構成させると
ともに前記接続手段によって前記第２のフィールドプロ
グラマブルゲートアレイに前記集積回路を接続させるこ
とを特徴とする。
【００１７】上記のように構成された半導体試験装置
は、シミュレーションモデルを用いた集積回路の機能及
び性能の検証と、実際の集積回路を用いた機能及び性能
の検証とが同一の環境下で実施される。
は、シミュレーションモデルを用いた集積回路の機能及
び性能の検証と、実際の集積回路を用いた機能及び性能
の検証とが同一の環境下で実施される。
【００１８】したがって、集積回路の設計者は半導体試
験装置の機能制限を意識することなく検証を行うことが
できる。
験装置の機能制限を意識することなく検証を行うことが
できる。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２０】図１は本発明の半導体試験装置の要部構成
を示すブロック図である。
を示すブロック図である。
【００２１】図１において、データ及び処理命令等が伝
送されるバス１には、半導体試験装置全体の処理を制御
するＣＰＵ２、製造するＬＳＩのシミュレーションモデ
ルとなるターゲットＶＨ４（Ｖｉｒｔｕａｌ Ｈａｒｄ
ｗａｒｅ）、及び検証するＬＳＩ（ＤＵＴ）が接続され
る周辺ＶＨ３が接続されている。
送されるバス１には、半導体試験装置全体の処理を制御
するＣＰＵ２、製造するＬＳＩのシミュレーションモデ
ルとなるターゲットＶＨ４（Ｖｉｒｔｕａｌ Ｈａｒｄ
ｗａｒｅ）、及び検証するＬＳＩ（ＤＵＴ）が接続され
る周辺ＶＨ３が接続されている。
【００２２】ターゲットＶＨ４は、ＬＳＩの構造記述あ
るいは回路図から得られるネットリストを一時的に保持
する第１のコンフィグレーションメモリ６と、第１のコ
ンフィグレーションメモリ６に保持されたデータから検
証するＬＳＩのシミュレーションモデルとなる第１のＦ
ＰＧＡ５とによって構成されている。
るいは回路図から得られるネットリストを一時的に保持
する第１のコンフィグレーションメモリ６と、第１のコ
ンフィグレーションメモリ６に保持されたデータから検
証するＬＳＩのシミュレーションモデルとなる第１のＦ
ＰＧＡ５とによって構成されている。
【００２３】一方、周辺ＶＨ３は、検証時にＬＳＩの周
辺に付加される周辺回路の構造記述または回路図から得
られるネットリストを一時的に保持する第２のコンフィ
グレーションメモリ７と、製造したＬＳＩ（以下ＤＵＴ
９：被測定部材）が接続され、第２のコンフィグレーシ
ョンメモリ７に保持されたデータに基づいて周辺回路と
して働く第２のＦＰＧＡ８とによって構成されている。
辺に付加される周辺回路の構造記述または回路図から得
られるネットリストを一時的に保持する第２のコンフィ
グレーションメモリ７と、製造したＬＳＩ（以下ＤＵＴ
９：被測定部材）が接続され、第２のコンフィグレーシ
ョンメモリ７に保持されたデータに基づいて周辺回路と
して働く第２のＦＰＧＡ８とによって構成されている。
【００２４】ここで、第１のＦＰＧＡ５及び第２のＦＰ
ＧＡ８はフィールドプログラマブルゲートアレイと呼ば
れ、ユーザ側で書き換え可能なＰＧＡ（プログラマブル
ゲートアレイ）である。
ＧＡ８はフィールドプログラマブルゲートアレイと呼ば
れ、ユーザ側で書き換え可能なＰＧＡ（プログラマブル
ゲートアレイ）である。
【００２５】このような構成において、次に本発明の半
導体試験装置の動作について説明する。
導体試験装置の動作について説明する。
【００２６】ＬＳＩ設計者はまず設計したＬＳＩの構造
記述または回路図からネットリストを作成する。なお、
このときＬＳＩの構成がＲＴＬ記述（機能記述）されて
いる場合は論理合成してネットリストを作成する。
記述または回路図からネットリストを作成する。なお、
このときＬＳＩの構成がＲＴＬ記述（機能記述）されて
いる場合は論理合成してネットリストを作成する。
【００２７】次に、上記ネットリストからターゲットＶ
Ｈ４の第１のＦＰＧＡ５用のセル配置及び配線を行い、
ＬＳＩのシミュレーションモデルとなるためのコンフィ
グレーションデータを作成する（コンフィグレーション
データによって第１のＦＰＧＡが所望の回路を構成す
る）。
Ｈ４の第１のＦＰＧＡ５用のセル配置及び配線を行い、
ＬＳＩのシミュレーションモデルとなるためのコンフィ
グレーションデータを作成する（コンフィグレーション
データによって第１のＦＰＧＡが所望の回路を構成す
る）。
【００２８】次に、作成したコンフィグレーションデー
タを半導体試験装置にインプットし、ＣＰＵ２の制御に
よってコンフィグレーションデータをターゲットＶＨ４
の第１のコンフィグレーションメモリ６に転送し記憶す
る。
タを半導体試験装置にインプットし、ＣＰＵ２の制御に
よってコンフィグレーションデータをターゲットＶＨ４
の第１のコンフィグレーションメモリ６に転送し記憶す
る。
【００２９】また同時に検証に必要なＤＵＴ９の周辺に
付加する周辺回路についても、上記と同様にネットリス
トを作成しネットリストから周辺回路として働かせるた
めの第２のＦＰＧＡ８用のコンフィグレーションデータ
を作成する。そしてそのデータを周辺ＶＨ３の第２のコ
ンフィグレーションメモリ７に転送し記憶する。
付加する周辺回路についても、上記と同様にネットリス
トを作成しネットリストから周辺回路として働かせるた
めの第２のＦＰＧＡ８用のコンフィグレーションデータ
を作成する。そしてそのデータを周辺ＶＨ３の第２のコ
ンフィグレーションメモリ７に転送し記憶する。
【００３０】このような状態で、まずシミュレーション
時にはＣＰＵ２からターゲットＶＨ４の第１のＦＰＧＡ
５及び周辺ＶＨ３の第２のＦＰＧＡ８にｒｅｃｏｎｆｉ
ｇ（再構成）命令が送信され、あわせて周辺ＶＨ３の第
２のＦＰＧＡ８に第１のＦＰＧＡ５を不図示の接続手段
によって接続する。このようにすることで第１のＦＰＧ
Ａ５によってＬＳＩのシミュレーションモデルが構成さ
れ、第２のＦＰＧＡ８によって周辺回路が構成されてＬ
ＳＩの性能を検証するシミュレーションを実行すること
ができる。なお、ノードの制御、観測については、その
プローブ回路をあらかじめターゲットＶＨ４及び周辺Ｖ
３Ｈ中に設けておけばよい。
時にはＣＰＵ２からターゲットＶＨ４の第１のＦＰＧＡ
５及び周辺ＶＨ３の第２のＦＰＧＡ８にｒｅｃｏｎｆｉ
ｇ（再構成）命令が送信され、あわせて周辺ＶＨ３の第
２のＦＰＧＡ８に第１のＦＰＧＡ５を不図示の接続手段
によって接続する。このようにすることで第１のＦＰＧ
Ａ５によってＬＳＩのシミュレーションモデルが構成さ
れ、第２のＦＰＧＡ８によって周辺回路が構成されてＬ
ＳＩの性能を検証するシミュレーションを実行すること
ができる。なお、ノードの制御、観測については、その
プローブ回路をあらかじめターゲットＶＨ４及び周辺Ｖ
３Ｈ中に設けておけばよい。
【００３１】一方、ＤＵＴ９を検証する際には、上記接
続手段を用いてターゲットＶＨ４の代りにＤＵＴ９を周
辺ＶＨ３に接続し、周辺ＶＨ３の第２のＦＰＧＡ８に対
してのみｒｅｃｏｎｆｉｇ（再構成）命令を送る。この
ようにすることで実際のＬＳＩ（ＤＵＴ９）に対しても
第１のＦＰＧＡ５によって構成されたシミュレーション
モデルと同一環境下で検証を行うことができる。
続手段を用いてターゲットＶＨ４の代りにＤＵＴ９を周
辺ＶＨ３に接続し、周辺ＶＨ３の第２のＦＰＧＡ８に対
してのみｒｅｃｏｎｆｉｇ（再構成）命令を送る。この
ようにすることで実際のＬＳＩ（ＤＵＴ９）に対しても
第１のＦＰＧＡ５によって構成されたシミュレーション
モデルと同一環境下で検証を行うことができる。
【００３２】したがって、設計者は半導体試験装置の機
能制限を意識することなくＬＳＩのシミュレーション及
びＤＵＴ９の検証を行うことができる。
能制限を意識することなくＬＳＩのシミュレーション及
びＤＵＴ９の検証を行うことができる。
【００３３】よって、半導体試験装置による検証時に修
正工数が発生することがなくなり、設計時に考慮すべき
事項が減って設計の負荷が軽減する。
正工数が発生することがなくなり、設計時に考慮すべき
事項が減って設計の負荷が軽減する。
【００３４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３５】なお、本実施例では上述したフィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ）のゲート数が少
なく、ＬＳＩ回路や周辺回路のコンフィグレーションデ
ータを全て保持することができない場合を例にして説明
している。フィールドプログラマブルゲートアレイが記
録容量を十分に有している場合には、以下の構成は不要
である。
ログラマブルゲートアレイ（ＦＰＧＡ）のゲート数が少
なく、ＬＳＩ回路や周辺回路のコンフィグレーションデ
ータを全て保持することができない場合を例にして説明
している。フィールドプログラマブルゲートアレイが記
録容量を十分に有している場合には、以下の構成は不要
である。
【００３６】また、以下は
【発明の実施の形態】で説明したターゲットＶＨを例に
説明しているが周辺ＶＨについても同様の構成にするこ
とができるため、その説明は省略する。
説明しているが周辺ＶＨについても同様の構成にするこ
とができるため、その説明は省略する。
【００３７】まず、以下の説明に先だって集積回路のシ
ミュレーションモデルについて説明する。
ミュレーションモデルについて説明する。
【００３８】図２は任意の回路のシミュレーションモデ
ル図である。
ル図である。
【００３９】一般に任意の機能を有するディジタル回路
は図２に示すような複数の順序回路（Ｆ／Ｆ回路：フィ
リップフロップ回路）と、それらに挟まれた複数の組み
合せ回路ｆ1〜ｆk（ｋ：任意の正数）とによって表現す
ることができる。
は図２に示すような複数の順序回路（Ｆ／Ｆ回路：フィ
リップフロップ回路）と、それらに挟まれた複数の組み
合せ回路ｆ1〜ｆk（ｋ：任意の正数）とによって表現す
ることができる。
【００４０】つまり回路は現在の状態Ｑnと組み合せ回
路ｆとで次の状態Ｑn+1が決る Ｑn+1＝ｆ＊Ｑn の式で表すことができる。
路ｆとで次の状態Ｑn+1が決る Ｑn+1＝ｆ＊Ｑn の式で表すことができる。
【００４１】但し、ここでの組み合せ回路ｆ1〜ｆkの中
にはフィードバック回路が含まれていない。フィールド
プログラマブルゲートアレイはこのような回路モデルを
内部に構成することで所望の機能及び性能で動作する。
にはフィードバック回路が含まれていない。フィールド
プログラマブルゲートアレイはこのような回路モデルを
内部に構成することで所望の機能及び性能で動作する。
【００４２】（第１実施例）図３は本発明の半導体試験
装置の第１実施例の要部構成を示すブロック図である。
装置の第１実施例の要部構成を示すブロック図である。
【００４３】本実施例ではＬＳＩのネットリストをフィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）で保持
可能な単位（ＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…）に分割
し、各ＰＡＧＥ単位毎に作成したコンフィグレーション
データに基づいて順番にフィールドプログラマブルゲー
トアレイの内容を書き換える。
ールドプログラマブルゲートアレイ（ＦＰＧＡ）で保持
可能な単位（ＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…）に分割
し、各ＰＡＧＥ単位毎に作成したコンフィグレーション
データに基づいて順番にフィールドプログラマブルゲー
トアレイの内容を書き換える。
【００４４】図３において、データ及び処理命令が伝送
されるバス１１には、半導体試験装置全体の処理を制御
するＣＰＵ１２、及び設計したＬＳＩのシミュレーショ
ンモデルとなるターゲットＶＨ１０が接続されている。
されるバス１１には、半導体試験装置全体の処理を制御
するＣＰＵ１２、及び設計したＬＳＩのシミュレーショ
ンモデルとなるターゲットＶＨ１０が接続されている。
【００４５】ターゲットＶＨ１０は、ＬＳＩの構造記述
あるいは回路図から得られるネットリストを一時的に保
持するコンフィグレーションメモリ１４と、コンフィグ
レーションメモリ１４に保持されたデータによってＬＳ
ＩのシミュレーションモデルになるＦＰＧＡ１５と、タ
ーゲットＶＨ１０の処理シーケンスを制御するスケジュ
ーラ１３と、コンフィグレーションメモリ１４及びＦＰ
ＧＡ１５の制御で使用されるカウンタ１６、スクランブ
ラ１７、及び状態メモリ１８と、ＦＰＧＡ１５の入出力
ピンをＤＵＴの物理ピン番号と整合させるクロスポイン
トＳＷ１９及び出力ピン用状態レジスタ２０とによって
構成されている。
あるいは回路図から得られるネットリストを一時的に保
持するコンフィグレーションメモリ１４と、コンフィグ
レーションメモリ１４に保持されたデータによってＬＳ
ＩのシミュレーションモデルになるＦＰＧＡ１５と、タ
ーゲットＶＨ１０の処理シーケンスを制御するスケジュ
ーラ１３と、コンフィグレーションメモリ１４及びＦＰ
ＧＡ１５の制御で使用されるカウンタ１６、スクランブ
ラ１７、及び状態メモリ１８と、ＦＰＧＡ１５の入出力
ピンをＤＵＴの物理ピン番号と整合させるクロスポイン
トＳＷ１９及び出力ピン用状態レジスタ２０とによって
構成されている。
【００４６】コンフィグレーションメモリ１４には、Ｄ
ＵＴの物理ピン番号に対してそれぞれ割り付けられたＦ
ＰＧＡ１５の入出力ピン番号の関係が保持されるＩ／Ｏ
ＭＡＰと、シミュレーションモデル回路中のＦ／Ｆ回
路のうち、ＰＡＧＥ単位毎に各Ｆ／Ｆ回路の状態を検索
するためのＳＣＡＮチェーンが保持されるＳＣＡＮＭＡ
Ｐとが設けられている。
ＵＴの物理ピン番号に対してそれぞれ割り付けられたＦ
ＰＧＡ１５の入出力ピン番号の関係が保持されるＩ／Ｏ
ＭＡＰと、シミュレーションモデル回路中のＦ／Ｆ回
路のうち、ＰＡＧＥ単位毎に各Ｆ／Ｆ回路の状態を検索
するためのＳＣＡＮチェーンが保持されるＳＣＡＮＭＡ
Ｐとが設けられている。
【００４７】このような構成において、次に図３を参照
しつつ図４を用いて本実施例の半導体試験装置の動作に
ついて説明する。
しつつ図４を用いて本実施例の半導体試験装置の動作に
ついて説明する。
【００４８】図４は本発明の半導体試験装置の第１実施
例のフィールドプログラマブルゲートアレイの構成を示
す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を
示すブロック図、同図（ｂ）は物理ピンの配置例を示す
図である。
例のフィールドプログラマブルゲートアレイの構成を示
す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を
示すブロック図、同図（ｂ）は物理ピンの配置例を示す
図である。
【００４９】図４において、まず設計者はＬＳＩのネッ
トリストをＦＰＧＡ１５に入る単位に分割し、各Ｆ／Ｆ
回路の状態を順番に読み出すためのＳＣＡＮチェーン回
路を付加する。
トリストをＦＰＧＡ１５に入る単位に分割し、各Ｆ／Ｆ
回路の状態を順番に読み出すためのＳＣＡＮチェーン回
路を付加する。
【００５０】図４の例ではＰＡＧＥ Ａ、ＰＡＧＥ
Ｂ、…に分割し、ＰＡＧＥ ＡのＳＣＡＮチェーンはＳ
ＩＮＡ〜ＳＯＵＴＡ（Ｆ／Ｆ回路のＡ、Ｂ、Ｃ、Ｅ、
Ｄ、Ｇの順番）、ＰＡＧＥ ＢのそれはＳＩＮＢ〜ＳＯ
ＵＴＢ（Ｆ／Ｆ回路のＣ、Ｆ、Ｅ、Ｈ、Ｉの順番）に沿
って接続されている。
Ｂ、…に分割し、ＰＡＧＥ ＡのＳＣＡＮチェーンはＳ
ＩＮＡ〜ＳＯＵＴＡ（Ｆ／Ｆ回路のＡ、Ｂ、Ｃ、Ｅ、
Ｄ、Ｇの順番）、ＰＡＧＥ ＢのそれはＳＩＮＢ〜ＳＯ
ＵＴＢ（Ｆ／Ｆ回路のＣ、Ｆ、Ｅ、Ｈ、Ｉの順番）に沿
って接続されている。
【００５１】次に分割されたＰＡＧＥ毎にＦＰＧＡ１５
用の配置／配線を行いコンフィグレーションデータを作
成する。これらはＰＡＧＥ毎にコンフィグレーションメ
モリ１４に保持される。
用の配置／配線を行いコンフィグレーションデータを作
成する。これらはＰＡＧＥ毎にコンフィグレーションメ
モリ１４に保持される。
【００５２】次にＬＳＩの物理ピン番号とＦＰＧＡの物
理ピン番号との対応関係を決定し、ＰＡＧＥ毎にコンフ
ィグレーションメモリ中のＩ／Ｏ ＭＡＰに保持する。
理ピン番号との対応関係を決定し、ＰＡＧＥ毎にコンフ
ィグレーションメモリ中のＩ／Ｏ ＭＡＰに保持する。
【００５３】また、各Ｆ／Ｆ回路の状態を検索するため
のＳＣＡＮチェーンをＰＡＧＥ毎にコンフィグレーショ
ンメモリ１４中のＳＣＡＮ ＭＡＰに保持する。
のＳＣＡＮチェーンをＰＡＧＥ毎にコンフィグレーショ
ンメモリ１４中のＳＣＡＮ ＭＡＰに保持する。
【００５４】シミュレーションを実施する際には、まず
スケジューラ１３からＦＰＧＡ１５にｒｅｃｏｎｆｉｇ
（再構成）命令を送信し、コンフィグレーションメモリ
１４中のＰＡＧＥ Ａのコンフィグレーションデータで
ＦＰＧＡ１５を再構成する。このとき、スケジューラ１
３はコンフィグレーションメモリ１４中のＩ／ＯＭＡＰ
のデータをクロスポイントＳＷ１９に転送する。このよ
うにすることで、ＦＰＧＡ１５の出力ピンがＤＵＴの入
出力ピンと整合される。なお、出力ピン用状態レジスタ
２０はターゲットＶＨ１０の出力状態をモニタするため
のものである。
スケジューラ１３からＦＰＧＡ１５にｒｅｃｏｎｆｉｇ
（再構成）命令を送信し、コンフィグレーションメモリ
１４中のＰＡＧＥ Ａのコンフィグレーションデータで
ＦＰＧＡ１５を再構成する。このとき、スケジューラ１
３はコンフィグレーションメモリ１４中のＩ／ＯＭＡＰ
のデータをクロスポイントＳＷ１９に転送する。このよ
うにすることで、ＦＰＧＡ１５の出力ピンがＤＵＴの入
出力ピンと整合される。なお、出力ピン用状態レジスタ
２０はターゲットＶＨ１０の出力状態をモニタするため
のものである。
【００５５】また、各Ｆ／Ｆ回路の現在の状態は状態メ
モリ１８に格納されている。これらをコンフィグレーシ
ョンメモリ１４中のＳＣＡＮ ＭＡＰに保持されたＳＣ
ＡＮチェーンにしたがって順番に呼びだしＦＰＧＡ１５
に転送する。カウンタ１６は、ＳＣＡＮチェーンによる
各Ｆ／Ｆ回路の状態の読み出し／書き込みを行うための
アドレスを与える。スクランブラ１７は状態メモリ１８
をＳＣＡＮチェーンの順番に読みだすためのアドレス変
換を行う。
モリ１８に格納されている。これらをコンフィグレーシ
ョンメモリ１４中のＳＣＡＮ ＭＡＰに保持されたＳＣ
ＡＮチェーンにしたがって順番に呼びだしＦＰＧＡ１５
に転送する。カウンタ１６は、ＳＣＡＮチェーンによる
各Ｆ／Ｆ回路の状態の読み出し／書き込みを行うための
アドレスを与える。スクランブラ１７は状態メモリ１８
をＳＣＡＮチェーンの順番に読みだすためのアドレス変
換を行う。
【００５６】そして、各組み合せ回路の遅延時間だけ待
機した後、ＳＯＵＴＡより新しいＰＡＧＥ Ａの各Ｆ／
Ｆ回路の状態（Ｑn+1）を読み出し、ＳＣＡＮチェーン
の順にそれぞれ状態メモリ１８に書き込む。ここで出力
ピン用状態レジスタ２０の出力Ｎは状態ＱnからＱn+1を
作るときに使用される。
機した後、ＳＯＵＴＡより新しいＰＡＧＥ Ａの各Ｆ／
Ｆ回路の状態（Ｑn+1）を読み出し、ＳＣＡＮチェーン
の順にそれぞれ状態メモリ１８に書き込む。ここで出力
ピン用状態レジスタ２０の出力Ｎは状態ＱnからＱn+1を
作るときに使用される。
【００５７】以上の処理が終了したら、コンフィグレー
ションデータ、Ｉ／Ｏ ＭＡＰ、ＳＣＡＮ ＭＡＰをＰ
ＡＧＥ Ｂ用に切り替えて上記と同様の処理を行う。さ
らに最終ＰＡＧＥまで処理が終了したらＰＡＧＥ Ａに
戻って上記処理を繰り返す。なお、これらの一連のシー
ケンスはスケジューラ１３によって制御される。
ションデータ、Ｉ／Ｏ ＭＡＰ、ＳＣＡＮ ＭＡＰをＰ
ＡＧＥ Ｂ用に切り替えて上記と同様の処理を行う。さ
らに最終ＰＡＧＥまで処理が終了したらＰＡＧＥ Ａに
戻って上記処理を繰り返す。なお、これらの一連のシー
ケンスはスケジューラ１３によって制御される。
【００５８】以上の処理を繰り返すことでＦＰＧＡに入
りきらない大きな回路を有するＬＳＩについてもシミュ
レーションを行うことができる。
りきらない大きな回路を有するＬＳＩについてもシミュ
レーションを行うことができる。
【００５９】（第２実施例）次に、本発明の半導体試験
装置の第２実施例について説明する。
装置の第２実施例について説明する。
【００６０】本実施例の半導体試験装置の構成は上記第
１実施例と同様であり、スケジューラの動作のみが第１
実施例と異なる。その他の構成及び動作は第１実施例と
同様であるため、その説明は省略する。
１実施例と同様であり、スケジューラの動作のみが第１
実施例と異なる。その他の構成及び動作は第１実施例と
同様であるため、その説明は省略する。
【００６１】本実施例のスケジューラはＦ／Ｆ回路の状
態を記憶した状態メモリの内容がＱ n、Ｑn+1で変化しな
いとき、そのＰＡＧＥの読み込みを省略して動作させ
る。
態を記憶した状態メモリの内容がＱ n、Ｑn+1で変化しな
いとき、そのＰＡＧＥの読み込みを省略して動作させ
る。
【００６２】このようにすることで、半導体試験装置全
体の処理速度をより高速にすることができる。
体の処理速度をより高速にすることができる。
【００６３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６４】設計者は半導体試験装置の機能制限を意識
することなくシミュレーション及び実際の集積回路の検
証を行うことができる。
することなくシミュレーション及び実際の集積回路の検
証を行うことができる。
【００６５】したがって、半導体試験装置による検証時
に修正工数が発生することがなくなり、設計時に考慮す
べき事項が減って設計の負荷が軽減する。
に修正工数が発生することがなくなり、設計時に考慮す
べき事項が減って設計の負荷が軽減する。
【図１】本発明の半導体試験装置の要部構成を示すブロ
ック図である。
ック図である。
【図２】任意の回路のシミュレーションモデル図であ
る。
る。
【図３】本発明の半導体試験装置の第１実施例の要部構
成を示すブロック図である。
成を示すブロック図である。
【図４】本発明の半導体試験装置の第１実施例のフィー
ルドプログラマブルゲートアレイの構成を示す図であ
り、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロ
ック図、同図（ｂ）は物理ピンの配置例を示す図であ
る。
ルドプログラマブルゲートアレイの構成を示す図であ
り、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロ
ック図、同図（ｂ）は物理ピンの配置例を示す図であ
る。
【図５】従来の半導体試験装置の問題例を示す図であ
り、同図（ａ）はクロックの近接制限を示すタイミング
チャート、同図（ｂ）はテスト周期で処理する様子を示
すタイムチャートである。
り、同図（ａ）はクロックの近接制限を示すタイミング
チャート、同図（ｂ）はテスト周期で処理する様子を示
すタイムチャートである。
１、１１ バス ２、１２ ＣＰＵ ３ 周辺ＶＨ ４、１０ ターゲットＶＨ ５ 第１のＦＰＧＡ ６ 第１のコンフィグレーションメモリ ７ 第２のコンフィグレーションメモリ ８ 第２のＦＰＧＡ ９ ＤＵＴ １３ スケジューラ １４ コンフィグレーションメモリ １５ ＦＰＧＡ １６ カウンタ １７ スクランブラ １８ 状態メモリ １９ クロスポイントＳＷ ２０ 出力ピン用状態レジスタ
Claims (1)
- 【請求項１】 所定の入力信号に対する出力応答を観察
して集積回路の機能及び性能を検証する半導体試験装置
において、 前記集積回路の機能及び性能を模擬するシミュレーショ
ンモデルとなり、前記シミュレーションモデルを構成す
るために回路の書き換えが可能な第１のフィールドプロ
グラマブルゲートアレイと、 前記第１のフィールドプログラマブルゲートアレイの回
路を書き換えるためのデータを保持する第１のコンフィ
グレーションメモリと、 前記集積回路を接続する接続手段を備え、前記集積回路
の検証に必要な所定の回路を備えた周辺回路となり、前
記周辺回路を構成するために回路の書き換えが可能な第
２のフィールドプログラマブルゲートアレイと、 前記第２のフィールドプログラマブルゲートアレイの回
路を書き換えるためのデータを保持する第２のコンフィ
グレーションメモリと、 前記第１のフィールドプログラマブルゲートアレイ、第
２のフィールドプログラマブルゲートアレイ、第１のコ
ンフィグレーションメモリ、第２のコンフィグレーショ
ンメモリ、及び前記接続手段を制御する制御手段と、を
有し、 前記制御手段は、 前記シミュレーションモデルを使用して前記集積回路の
機能及び性能を検証するときには、前記第１のフィール
ドプログラマブルゲートアレイに再構成指令を与えて前
記第１のフィールドプログラマブルゲートアレイによっ
て前記シミュレーションモデルを構成させるとともに、
前記第２のフィールドプログラマブルゲートアレイに再
構成指令を与えて前記第２のフィールドプログラマブル
ゲートアレイによって前記周辺回路を構成させ、あわせ
て前記接続手段によって前記第２のフィールドプログラ
マブルゲートアレイに前記第１のフィールドプログラマ
ブルゲートアレイを接続させ、 前記集積回路に所定の入力信号を印加して機能及び性能
を検証するときには、前記第２のフィールドプログラマ
ブルゲートアレイに再構成指令を与えて前記第２のフィ
ールドプログラマブルゲートアレイによって前記周辺回
路を構成させるとともに前記接続手段によって前記第２
のフィールドプログラマブルゲートアレイに前記集積回
路を接続させることを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22498696A JP3999290B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22498696A JP3999290B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063704A true JPH1063704A (ja) | 1998-03-06 |
| JP3999290B2 JP3999290B2 (ja) | 2007-10-31 |
Family
ID=16822315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22498696A Expired - Fee Related JP3999290B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3999290B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283366A (ja) * | 2007-05-09 | 2008-11-20 | Yokogawa Electric Corp | Ｌｓｉテスタ |
| US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
| JP2014179069A (ja) * | 2013-02-22 | 2014-09-25 | Dspace Digital Signal Processing & Control Engineering Gmbh | 制御装置テストシステムのコンフィギュレーション設定の実行方法 |
| US9633144B2 (en) | 2013-02-21 | 2017-04-25 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for performing an inventory of the hardware components connected to a control unit test system |
-
1996
- 1996-08-27 JP JP22498696A patent/JP3999290B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7502706B2 (en) | 2002-06-13 | 2009-03-10 | Murata Manufacturing Co., Ltd | Module-testing device |
| JP2008283366A (ja) * | 2007-05-09 | 2008-11-20 | Yokogawa Electric Corp | Ｌｓｉテスタ |
| US9633144B2 (en) | 2013-02-21 | 2017-04-25 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for performing an inventory of the hardware components connected to a control unit test system |
| JP2014179069A (ja) * | 2013-02-22 | 2014-09-25 | Dspace Digital Signal Processing & Control Engineering Gmbh | 制御装置テストシステムのコンフィギュレーション設定の実行方法 |
| US10025883B2 (en) | 2013-02-22 | 2018-07-17 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for generating a configuration for a control unit test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3999290B2 (ja) | 2007-10-31 |
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|---|---|---|---|
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|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070404 |
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