JP3999290B2 - 半導体試験装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は設計、製造した集積回路の機能及び性能を検証するための半導体試験装置に関するものである。
【0002】
【従来の技術】
LSI等の集積回路は一般に以下の手順にしたがって設計、製造される。
【0003】
まず最初にLSIの仕様を決定し、決定した仕様にしたがって回路設計を行う。
【0004】
次に、設計した回路が正しく動作するか否かを確認するためのシミュレーションを行う。
【0005】
ここで行うシミュレーションはプログラミング処理にしたがって実行されるもので、設計したLSI回路のシミュレーションモデルを作成し、そのシュミレーションモデルの入力にそれぞれ所定の信号を印加して出力応答を観測することで所望の機能を有しているか否か、所望のタイミングで動作するか否か等を確認する。
【0006】
プログラミング処理によるシミュレーションによって回路動作を確認したら、次に確認した回路のレイアウト設計を行う。
【0007】
レイアウトが終了しそれらに基づいて製造されたLSIは、半導体試験装置によってプログラミング処理によるシミュレーションと同様の検証が行われる。ここでの検証はプログラミング処理による回路のシミュレーションモデルの代りに実際のLSIに信号を直接入力し、その出力応答を観測することで製造上発生する不良の有無等を確認する。
【0008】
なお、このときLSIに所定の信号パターンを直接入力する方法もあるが、入力信号の仕様ミスを防ぎ、かつ半導体試験装置の製造を容易にするため製造したLSIに周辺回路を付加して検証を行う方法が一般的である。
【0009】
例えば、LSIがシリアル−パラレル変換機能を有している場合、実際に使用されるときには、その周辺にパラレル−シリアル変換回路が設けられる。したがって半導体試験装置で検証を行う際にはLSIの周辺回路にパラレル−シリアル変換回路を設けて検証が行われる。このようにすることで、実際に使用される環境に近い状態で回路の検証を行うことができるため、より確実にLSIの性能を検証することができる。
【0010】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体試験装置では、プログラミング処理によるシミュレーションで可能な処理内容と、半導体試験装置で可能な処理内容とに差異があるため、プログラミング処理によるシミュレーションで行った検証と同一の内容を半導体試験装置で実行することができないという問題があった。
【0011】
例えば、図5(a)に示すようなクロック位置を動かしてデータBに対するセットアップを評価する場合、半導体試験装置ではクロックの近接制限が発生するため、一時的にデータAのクロックを消去するなどの処理が必要になる。
【0012】
また、プログラミング処理によるシミュレーションではイベントドリブンが可能であるのに対して、半導体試験装置では図5(b)に示すようにある一定の周期(テスト周期)で処理を実行させる必要があるため、入出力信号の波形が複雑になると半導体試験装置のリソースが足りなくなる等の問題があった。このような場合、テスト周期を検証内容によって分割する処理が必要になる。
【0013】
したがって、プログラミング処理によるシミュレーションはこれら半導体試験装置の機能上の制限を考慮して実施しないと、半導体試験装置による検証時に多くの修正工数が発生していた。
【0014】
また、LSIの設計者はあらかじめ半導体試験装置の機能を理解する必要があるため、設計時に考慮すべき事項が増大し、設計の負荷が増大して設計の裾野(人口)を増やす障害となっていた。
【0015】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、プログラミング処理によるシミュレーションと同一環境下で集積回路の機能及び性能の検証を可能にし、設計の負荷を軽減させた半導体試験装置を得ることを目的とする。
【0016】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体試験装置は、所定の入力信号に対する出力応答を観察して集積回路の機能及び性能を検証する半導体試験装置において、
前記集積回路の機能及び性能を模擬するシミュレーションモデルとなり、前記シミュレーションモデルを構成するために回路の書き換えが可能な第1のフィールドプログラマブルゲートアレイと、
前記第1のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第1のコンフィグレーションメモリと、
前記集積回路を接続する接続手段を備え、前記集積回路の検証に必要な所定の回路を備えた周辺回路となり、前記周辺回路を構成するために回路の書き換えが可能な第2のフィールドプログラマブルゲートアレイと、
前記第2のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第2のコンフィグレーションメモリと、
前記第1のフィールドプログラマブルゲートアレイ、第2のフィールドプログラマブルゲートアレイ、第1のコンフィグレーションメモリ、第2のコンフィグレーションメモリ、及び前記接続手段を制御する制御手段と、
を有し、
前記制御手段は、
前記シミュレーションモデルを使用して前記集積回路の機能及び性能を検証するときには、前記第1のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第1のフィールドプログラマブルゲートアレイによって前記シミュレーションモデルを構成させるとともに前記第2のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第2のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させ、あわせて前記接続手段によって前記第2のフィールドプログラマブルゲートアレイに前記第1のフィールドプログラマブルゲートアレイを接続させ、
前記集積回路に所定の入力信号を印加して機能及び性能を検証するときには、前記第2のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第2のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させるとともに前記接続手段によって前記第2のフィールドプログラマブルゲートアレイに前記集積回路を接続させることを特徴とする。
【0017】
上記のように構成された半導体試験装置は、シミュレーションモデルを用いた集積回路の機能及び性能の検証と、実際の集積回路を用いた機能及び性能の検証とが同一の環境下で実施される。
【0018】
したがって、集積回路の設計者は半導体試験装置の機能制限を意識することなく検証を行うことができる。
【0019】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【0020】
図1は本発明の半導体試験装置の要部構成を示すブロック図である。
【0021】
図1において、データ及び処理命令等が伝送されるバス1には、半導体試験装置全体の処理を制御するCPU2、製造するLSIのシミュレーションモデルとなるターゲットVH4(Virtual Hardware)、及び検証するLSI(DUT)が接続される周辺VH3が接続されている。
【0022】
ターゲットVH4は、LSIの構造記述あるいは回路図から得られるネットリストを一時的に保持する第1のコンフィグレーションメモリ6と、第1のコンフィグレーションメモリ6に保持されたデータから検証するLSIのシミュレーションモデルとなる第1のFPGA5とによって構成されている。
【0023】
一方、周辺VH3は、検証時にLSIの周辺に付加される周辺回路の構造記述または回路図から得られるネットリストを一時的に保持する第2のコンフィグレーションメモリ7と、製造したLSI(以下DUT9:被測定部材)が接続され、第2のコンフィグレーションメモリ7に保持されたデータに基づいて周辺回路として働く第2のFPGA8とによって構成されている。
【0024】
ここで、第1のFPGA5及び第2のFPGA8はフィールドプログラマブルゲートアレイと呼ばれ、ユーザ側で書き換え可能なPGA(プログラマブルゲートアレイ)である。
【0025】
このような構成において、次に本発明の半導体試験装置の動作について説明する。
【0026】
LSI設計者はまず設計したLSIの構造記述または回路図からネットリストを作成する。なお、このときLSIの構成がRTL記述(機能記述)されている場合は論理合成してネットリストを作成する。
【0027】
次に、上記ネットリストからターゲットVH4の第1のFPGA5用のセル配置及び配線を行い、LSIのシミュレーションモデルとなるためのコンフィグレーションデータを作成する(コンフィグレーションデータによって第1のFPGAが所望の回路を構成する)。
【0028】
次に、作成したコンフィグレーションデータを半導体試験装置にインプットし、CPU2の制御によってコンフィグレーションデータをターゲットVH4の第1のコンフィグレーションメモリ6に転送し記憶する。
【0029】
また同時に検証に必要なDUT9の周辺に付加する周辺回路についても、上記と同様にネットリストを作成しネットリストから周辺回路として働かせるための第2のFPGA8用のコンフィグレーションデータを作成する。そしてそのデータを周辺VH3の第2のコンフィグレーションメモリ7に転送し記憶する。
【0030】
このような状態で、まずシミュレーション時にはCPU2からターゲットVH4の第1のFPGA5及び周辺VH3の第2のFPGA8にreconfig(再構成)命令が送信され、あわせて周辺VH3の第2のFPGA8に第1のFPGA5を不図示の接続手段によって接続する。このようにすることで第1のFPGA5によってLSIのシミュレーションモデルが構成され、第2のFPGA8によって周辺回路が構成されてLSIの性能を検証するシミュレーションを実行することができる。なお、ノードの制御、観測については、そのプローブ回路をあらかじめターゲットVH4及び周辺V3H中に設けておけばよい。
【0031】
一方、DUT9を検証する際には、上記接続手段を用いてターゲットVH4の代りにDUT9を周辺VH3に接続し、周辺VH3の第2のFPGA8に対してのみreconfig(再構成)命令を送る。このようにすることで実際のLSI(DUT9)に対しても第1のFPGA5によって構成されたシミュレーションモデルと同一環境下で検証を行うことができる。
【0032】
したがって、設計者は半導体試験装置の機能制限を意識することなくLSIのシミュレーション及びDUT9の検証を行うことができる。
【0033】
よって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【0034】
【実施例】
次に、本発明の実施例について図面を参照して説明する。
【0035】
なお、本実施例では上述したフィールドプログラマブルゲートアレイ(FPGA)のゲート数が少なく、LSI回路や周辺回路のコンフィグレーションデータを全て保持することができない場合を例にして説明している。フィールドプログラマブルゲートアレイが記録容量を十分に有している場合には、以下の構成は不要である。
【0036】
また、以下は【発明の実施の形態】で説明したターゲットVHを例に説明しているが周辺VHについても同様の構成にすることができるため、その説明は省略する。
【0037】
まず、以下の説明に先だって集積回路のシミュレーションモデルについて説明する。
【0038】
図2は任意の回路のシミュレーションモデル図である。
【0039】
一般に任意の機能を有するディジタル回路は図2に示すような複数の順序回路(F/F回路:フィリップフロップ回路)と、それらに挟まれた複数の組み合せ回路f1〜fk(k:任意の正数)とによって表現することができる。
【0040】
つまり回路は現在の状態Qnと組み合せ回路fとで次の状態Qn+1が決る
Qn+1=f*Qn
の式で表すことができる。
【0041】
但し、ここでの組み合せ回路f1〜fkの中にはフィードバック回路が含まれていない。フィールドプログラマブルゲートアレイはこのような回路モデルを内部に構成することで所望の機能及び性能で動作する。
【0042】
(第1実施例)
図3は本発明の半導体試験装置の第1実施例の要部構成を示すブロック図である。
【0043】
本実施例ではLSIのネットリストをフィールドプログラマブルゲートアレイ(FPGA)で保持可能な単位(PAGE A、PAGE B、…)に分割し、各PAGE単位毎に作成したコンフィグレーションデータに基づいて順番にフィールドプログラマブルゲートアレイの内容を書き換える。
【0044】
図3において、データ及び処理命令が伝送されるバス11には、半導体試験装置全体の処理を制御するCPU12、及び設計したLSIのシミュレーションモデルとなるターゲットVH10が接続されている。
【0045】
ターゲットVH10は、LSIの構造記述あるいは回路図から得られるネットリストを一時的に保持するコンフィグレーションメモリ14と、コンフィグレーションメモリ14に保持されたデータによってLSIのシミュレーションモデルになるFPGA15と、ターゲットVH10の処理シーケンスを制御するスケジューラ13と、コンフィグレーションメモリ14及びFPGA15の制御で使用されるカウンタ16、スクランブラ17、及び状態メモリ18と、FPGA15の入出力ピンをDUTの物理ピン番号と整合させるクロスポイントSW19及び出力ピン用状態レジスタ20とによって構成されている。
【0046】
コンフィグレーションメモリ14には、DUTの物理ピン番号に対してそれぞれ割り付けられたFPGA15の入出力ピン番号の関係が保持されるI/O MAPと、シミュレーションモデル回路中のF/F回路のうち、PAGE単位毎に各F/F回路の状態を検索するためのSCANチェーンが保持されるSCAN MAPとが設けられている。
【0047】
このような構成において、次に図3を参照しつつ図4を用いて本実施例の半導体試験装置の動作について説明する。
【0048】
図4は本発明の半導体試験装置の第1実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図(a)はPAGEを割り付けた様子を示すブロック図、同図(b)は物理ピンの配置例を示す図である。
【0049】
図4において、まず設計者はLSIのネットリストをFPGA15に入る単位に分割し、各F/F回路の状態を順番に読み出すためのSCANチェーン回路を付加する。
【0050】
図4の例ではPAGE A、PAGE B、…に分割し、PAGE AのSCANチェーンはSINA〜SOUTA(F/F回路のA、B、C、E、D、Gの順番)、PAGE BのそれはSINB〜SOUTB(F/F回路のC、F、E、H、Iの順番)に沿って接続されている。
【0051】
次に分割されたPAGE毎にFPGA15用の配置/配線を行いコンフィグレーションデータを作成する。これらはPAGE毎にコンフィグレーションメモリ14に保持される。
【0052】
次にLSIの物理ピン番号とFPGAの物理ピン番号との対応関係を決定し、PAGE毎にコンフィグレーションメモリ中のI/O MAPに保持する。
【0053】
また、各F/F回路の状態を検索するためのSCANチェーンをPAGE毎にコンフィグレーションメモリ14中のSCAN MAPに保持する。
【0054】
シミュレーションを実施する際には、まずスケジューラ13からFPGA15にreconfig(再構成)命令を送信し、コンフィグレーションメモリ14中のPAGE AのコンフィグレーションデータでFPGA15を再構成する。
このとき、スケジューラ13はコンフィグレーションメモリ14中のI/O MAPのデータをクロスポイントSW19に転送する。このようにすることで、FPGA15の出力ピンがDUTの入出力ピンと整合される。なお、出力ピン用状態レジスタ20はターゲットVH10の出力状態をモニタするためのものである。
【0055】
また、各F/F回路の現在の状態は状態メモリ18に格納されている。これらをコンフィグレーションメモリ14中のSCAN MAPに保持されたSCANチェーンにしたがって順番に呼びだしFPGA15に転送する。カウンタ16は、SCANチェーンによる各F/F回路の状態の読み出し/書き込みを行うためのアドレスを与える。スクランブラ17は状態メモリ18をSCANチェーンの順番に読みだすためのアドレス変換を行う。
【0056】
そして、各組み合せ回路の遅延時間だけ待機した後、SOUTAより新しいPAGE Aの各F/F回路の状態(Qn+1)を読み出し、SCANチェーンの順にそれぞれ状態メモリ18に書き込む。ここで出力ピン用状態レジスタ20の出力Nは状態QnからQn+1を作るときに使用される。
【0057】
以上の処理が終了したら、コンフィグレーションデータ、I/O MAP、SCAN MAPをPAGE B用に切り替えて上記と同様の処理を行う。さらに最終PAGEまで処理が終了したらPAGE Aに戻って上記処理を繰り返す。
なお、これらの一連のシーケンスはスケジューラ13によって制御される。
【0058】
以上の処理を繰り返すことでFPGAに入りきらない大きな回路を有するLSIについてもシミュレーションを行うことができる。
【0059】
(第2実施例)
次に、本発明の半導体試験装置の第2実施例について説明する。
【0060】
本実施例の半導体試験装置の構成は上記第1実施例と同様であり、スケジューラの動作のみが第1実施例と異なる。その他の構成及び動作は第1実施例と同様であるため、その説明は省略する。
【0061】
本実施例のスケジューラはF/F回路の状態を記憶した状態メモリの内容がQn、Qn+1で変化しないとき、そのPAGEの読み込みを省略して動作させる。
【0062】
このようにすることで、半導体試験装置全体の処理速度をより高速にすることができる。
【0063】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【0064】
設計者は半導体試験装置の機能制限を意識することなくシミュレーション及び実際の集積回路の検証を行うことができる。
【0065】
したがって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【図面の簡単な説明】
【図1】本発明の半導体試験装置の要部構成を示すブロック図である。
【図2】任意の回路のシミュレーションモデル図である。
【図3】本発明の半導体試験装置の第1実施例の要部構成を示すブロック図である。
【図4】本発明の半導体試験装置の第1実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図(a)はPAGEを割り付けた様子を示すブロック図、同図(b)は物理ピンの配置例を示す図である。
【図5】従来の半導体試験装置の問題例を示す図であり、同図(a)はクロックの近接制限を示すタイミングチャート、同図(b)はテスト周期で処理する様子を示すタイムチャートである。
【符号の説明】
1、11 バス
2、12 CPU
3 周辺VH
4、10 ターゲットVH
5 第1のFPGA
6 第1のコンフィグレーションメモリ
7 第2のコンフィグレーションメモリ
8 第2のFPGA
9 DUT
13 スケジューラ
14 コンフィグレーションメモリ
15 FPGA
16 カウンタ
17 スクランブラ
18 状態メモリ
19 クロスポイントSW
20 出力ピン用状態レジスタ
Claims (1)
- 所定の入力信号に対する出力応答を観察して集積回路の機能及び性能を検証する半導体試験装置において、
前記集積回路の機能及び性能を模擬するシミュレーションモデルとなり、前記シミュレーションモデルを構成するために回路の書き換えが可能な第1のフィールドプログラマブルゲートアレイと、
前記第1のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第1のコンフィグレーションメモリと、
前記集積回路を接続する接続手段を備え、前記集積回路の検証に必要な所定の回路を備えた周辺回路となり、前記周辺回路を構成するために回路の書き換えが可能な第2のフィールドプログラマブルゲートアレイと、
前記第2のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第2のコンフィグレーションメモリと、
前記第1のフィールドプログラマブルゲートアレイ、第2のフィールドプログラマブルゲートアレイ、第1のコンフィグレーションメモリ、第2のコンフィグレーションメモリ、及び前記接続手段を制御する制御手段と、
を有し、
前記制御手段は、
前記シミュレーションモデルを使用して前記集積回路の機能及び性能を検証するときには、前記第1のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第1のフィールドプログラマブルゲートアレイによって前記シミュレーションモデルを構成させるとともに、前記第2のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第2のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させ、あわせて前記接続手段によって前記第2のフィールドプログラマブルゲートアレイに前記第1のフィールドプログラマブルゲートアレイを接続させ、
前記集積回路に所定の入力信号を印加して機能及び性能を検証するときには、前記第2のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第2のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させるとともに前記接続手段によって前記第2のフィールドプログラマブルゲートアレイに前記集積回路を接続させることを特徴とする半導体試験装置。
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JP22498696A JP3999290B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体試験装置 |
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JP22498696A JP3999290B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体試験装置 |
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