JP3999290B2 - 半導体試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は設計、製造した集積回路の機能及び性能を検証するための半導体試験装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩ等の集積回路は一般に以下の手順にしたがって設計、製造される。
【０００３】
まず最初にＬＳＩの仕様を決定し、決定した仕様にしたがって回路設計を行う。
【０００４】
次に、設計した回路が正しく動作するか否かを確認するためのシミュレーションを行う。
【０００５】
ここで行うシミュレーションはプログラミング処理にしたがって実行されるもので、設計したＬＳＩ回路のシミュレーションモデルを作成し、そのシュミレーションモデルの入力にそれぞれ所定の信号を印加して出力応答を観測することで所望の機能を有しているか否か、所望のタイミングで動作するか否か等を確認する。
【０００６】
プログラミング処理によるシミュレーションによって回路動作を確認したら、次に確認した回路のレイアウト設計を行う。
【０００７】
レイアウトが終了しそれらに基づいて製造されたＬＳＩは、半導体試験装置によってプログラミング処理によるシミュレーションと同様の検証が行われる。ここでの検証はプログラミング処理による回路のシミュレーションモデルの代りに実際のＬＳＩに信号を直接入力し、その出力応答を観測することで製造上発生する不良の有無等を確認する。
【０００８】
なお、このときＬＳＩに所定の信号パターンを直接入力する方法もあるが、入力信号の仕様ミスを防ぎ、かつ半導体試験装置の製造を容易にするため製造したＬＳＩに周辺回路を付加して検証を行う方法が一般的である。
【０００９】
例えば、ＬＳＩがシリアル−パラレル変換機能を有している場合、実際に使用されるときには、その周辺にパラレル−シリアル変換回路が設けられる。したがって半導体試験装置で検証を行う際にはＬＳＩの周辺回路にパラレル−シリアル変換回路を設けて検証が行われる。このようにすることで、実際に使用される環境に近い状態で回路の検証を行うことができるため、より確実にＬＳＩの性能を検証することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体試験装置では、プログラミング処理によるシミュレーションで可能な処理内容と、半導体試験装置で可能な処理内容とに差異があるため、プログラミング処理によるシミュレーションで行った検証と同一の内容を半導体試験装置で実行することができないという問題があった。
【００１１】
例えば、図５（ａ）に示すようなクロック位置を動かしてデータＢに対するセットアップを評価する場合、半導体試験装置ではクロックの近接制限が発生するため、一時的にデータＡのクロックを消去するなどの処理が必要になる。
【００１２】
また、プログラミング処理によるシミュレーションではイベントドリブンが可能であるのに対して、半導体試験装置では図５（ｂ）に示すようにある一定の周期（テスト周期）で処理を実行させる必要があるため、入出力信号の波形が複雑になると半導体試験装置のリソースが足りなくなる等の問題があった。このような場合、テスト周期を検証内容によって分割する処理が必要になる。
【００１３】
したがって、プログラミング処理によるシミュレーションはこれら半導体試験装置の機能上の制限を考慮して実施しないと、半導体試験装置による検証時に多くの修正工数が発生していた。
【００１４】
また、ＬＳＩの設計者はあらかじめ半導体試験装置の機能を理解する必要があるため、設計時に考慮すべき事項が増大し、設計の負荷が増大して設計の裾野（人口）を増やす障害となっていた。
【００１５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、プログラミング処理によるシミュレーションと同一環境下で集積回路の機能及び性能の検証を可能にし、設計の負荷を軽減させた半導体試験装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体試験装置は、所定の入力信号に対する出力応答を観察して集積回路の機能及び性能を検証する半導体試験装置において、
前記集積回路の機能及び性能を模擬するシミュレーションモデルとなり、前記シミュレーションモデルを構成するために回路の書き換えが可能な第１のフィールドプログラマブルゲートアレイと、
前記第１のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第１のコンフィグレーションメモリと、
前記集積回路を接続する接続手段を備え、前記集積回路の検証に必要な所定の回路を備えた周辺回路となり、前記周辺回路を構成するために回路の書き換えが可能な第２のフィールドプログラマブルゲートアレイと、
前記第２のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第２のコンフィグレーションメモリと、
前記第１のフィールドプログラマブルゲートアレイ、第２のフィールドプログラマブルゲートアレイ、第１のコンフィグレーションメモリ、第２のコンフィグレーションメモリ、及び前記接続手段を制御する制御手段と、
を有し、
前記制御手段は、
前記シミュレーションモデルを使用して前記集積回路の機能及び性能を検証するときには、前記第１のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第１のフィールドプログラマブルゲートアレイによって前記シミュレーションモデルを構成させるとともに前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させ、あわせて前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記第１のフィールドプログラマブルゲートアレイを接続させ、
前記集積回路に所定の入力信号を印加して機能及び性能を検証するときには、前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させるとともに前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記集積回路を接続させることを特徴とする。
【００１７】
上記のように構成された半導体試験装置は、シミュレーションモデルを用いた集積回路の機能及び性能の検証と、実際の集積回路を用いた機能及び性能の検証とが同一の環境下で実施される。
【００１８】
したがって、集積回路の設計者は半導体試験装置の機能制限を意識することなく検証を行うことができる。
【００１９】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００２０】
図１は本発明の半導体試験装置の要部構成を示すブロック図である。
【００２１】
図１において、データ及び処理命令等が伝送されるバス１には、半導体試験装置全体の処理を制御するＣＰＵ２、製造するＬＳＩのシミュレーションモデルとなるターゲットＶＨ４（Ｖｉｒｔｕａｌ Ｈａｒｄｗａｒｅ）、及び検証するＬＳＩ（ＤＵＴ）が接続される周辺ＶＨ３が接続されている。
【００２２】
ターゲットＶＨ４は、ＬＳＩの構造記述あるいは回路図から得られるネットリストを一時的に保持する第１のコンフィグレーションメモリ６と、第１のコンフィグレーションメモリ６に保持されたデータから検証するＬＳＩのシミュレーションモデルとなる第１のＦＰＧＡ５とによって構成されている。
【００２３】
一方、周辺ＶＨ３は、検証時にＬＳＩの周辺に付加される周辺回路の構造記述または回路図から得られるネットリストを一時的に保持する第２のコンフィグレーションメモリ７と、製造したＬＳＩ（以下ＤＵＴ９：被測定部材）が接続され、第２のコンフィグレーションメモリ７に保持されたデータに基づいて周辺回路として働く第２のＦＰＧＡ８とによって構成されている。
【００２４】
ここで、第１のＦＰＧＡ５及び第２のＦＰＧＡ８はフィールドプログラマブルゲートアレイと呼ばれ、ユーザ側で書き換え可能なＰＧＡ（プログラマブルゲートアレイ）である。
【００２５】
このような構成において、次に本発明の半導体試験装置の動作について説明する。
【００２６】
ＬＳＩ設計者はまず設計したＬＳＩの構造記述または回路図からネットリストを作成する。なお、このときＬＳＩの構成がＲＴＬ記述（機能記述）されている場合は論理合成してネットリストを作成する。
【００２７】
次に、上記ネットリストからターゲットＶＨ４の第１のＦＰＧＡ５用のセル配置及び配線を行い、ＬＳＩのシミュレーションモデルとなるためのコンフィグレーションデータを作成する（コンフィグレーションデータによって第１のＦＰＧＡが所望の回路を構成する）。
【００２８】
次に、作成したコンフィグレーションデータを半導体試験装置にインプットし、ＣＰＵ２の制御によってコンフィグレーションデータをターゲットＶＨ４の第１のコンフィグレーションメモリ６に転送し記憶する。
【００２９】
また同時に検証に必要なＤＵＴ９の周辺に付加する周辺回路についても、上記と同様にネットリストを作成しネットリストから周辺回路として働かせるための第２のＦＰＧＡ８用のコンフィグレーションデータを作成する。そしてそのデータを周辺ＶＨ３の第２のコンフィグレーションメモリ７に転送し記憶する。
【００３０】
このような状態で、まずシミュレーション時にはＣＰＵ２からターゲットＶＨ４の第１のＦＰＧＡ５及び周辺ＶＨ３の第２のＦＰＧＡ８にｒｅｃｏｎｆｉｇ（再構成）命令が送信され、あわせて周辺ＶＨ３の第２のＦＰＧＡ８に第１のＦＰＧＡ５を不図示の接続手段によって接続する。このようにすることで第１のＦＰＧＡ５によってＬＳＩのシミュレーションモデルが構成され、第２のＦＰＧＡ８によって周辺回路が構成されてＬＳＩの性能を検証するシミュレーションを実行することができる。なお、ノードの制御、観測については、そのプローブ回路をあらかじめターゲットＶＨ４及び周辺Ｖ３Ｈ中に設けておけばよい。
【００３１】
一方、ＤＵＴ９を検証する際には、上記接続手段を用いてターゲットＶＨ４の代りにＤＵＴ９を周辺ＶＨ３に接続し、周辺ＶＨ３の第２のＦＰＧＡ８に対してのみｒｅｃｏｎｆｉｇ（再構成）命令を送る。このようにすることで実際のＬＳＩ（ＤＵＴ９）に対しても第１のＦＰＧＡ５によって構成されたシミュレーションモデルと同一環境下で検証を行うことができる。
【００３２】
したがって、設計者は半導体試験装置の機能制限を意識することなくＬＳＩのシミュレーション及びＤＵＴ９の検証を行うことができる。
【００３３】
よって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【００３４】
【実施例】
次に、本発明の実施例について図面を参照して説明する。
【００３５】
なお、本実施例では上述したフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のゲート数が少なく、ＬＳＩ回路や周辺回路のコンフィグレーションデータを全て保持することができない場合を例にして説明している。フィールドプログラマブルゲートアレイが記録容量を十分に有している場合には、以下の構成は不要である。
【００３６】
また、以下は【発明の実施の形態】で説明したターゲットＶＨを例に説明しているが周辺ＶＨについても同様の構成にすることができるため、その説明は省略する。
【００３７】
まず、以下の説明に先だって集積回路のシミュレーションモデルについて説明する。
【００３８】
図２は任意の回路のシミュレーションモデル図である。
【００３９】
一般に任意の機能を有するディジタル回路は図２に示すような複数の順序回路（Ｆ／Ｆ回路：フィリップフロップ回路）と、それらに挟まれた複数の組み合せ回路ｆ1〜ｆk（ｋ：任意の正数）とによって表現することができる。
【００４０】
つまり回路は現在の状態Ｑnと組み合せ回路ｆとで次の状態Ｑn+1が決る
Ｑn+1＝ｆ＊Ｑn
の式で表すことができる。
【００４１】
但し、ここでの組み合せ回路ｆ1〜ｆkの中にはフィードバック回路が含まれていない。フィールドプログラマブルゲートアレイはこのような回路モデルを内部に構成することで所望の機能及び性能で動作する。
【００４２】
（第１実施例）
図３は本発明の半導体試験装置の第１実施例の要部構成を示すブロック図である。
【００４３】
本実施例ではＬＳＩのネットリストをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で保持可能な単位（ＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…）に分割し、各ＰＡＧＥ単位毎に作成したコンフィグレーションデータに基づいて順番にフィールドプログラマブルゲートアレイの内容を書き換える。
【００４４】
図３において、データ及び処理命令が伝送されるバス１１には、半導体試験装置全体の処理を制御するＣＰＵ１２、及び設計したＬＳＩのシミュレーションモデルとなるターゲットＶＨ１０が接続されている。
【００４５】
ターゲットＶＨ１０は、ＬＳＩの構造記述あるいは回路図から得られるネットリストを一時的に保持するコンフィグレーションメモリ１４と、コンフィグレーションメモリ１４に保持されたデータによってＬＳＩのシミュレーションモデルになるＦＰＧＡ１５と、ターゲットＶＨ１０の処理シーケンスを制御するスケジューラ１３と、コンフィグレーションメモリ１４及びＦＰＧＡ１５の制御で使用されるカウンタ１６、スクランブラ１７、及び状態メモリ１８と、ＦＰＧＡ１５の入出力ピンをＤＵＴの物理ピン番号と整合させるクロスポイントＳＷ１９及び出力ピン用状態レジスタ２０とによって構成されている。
【００４６】
コンフィグレーションメモリ１４には、ＤＵＴの物理ピン番号に対してそれぞれ割り付けられたＦＰＧＡ１５の入出力ピン番号の関係が保持されるＩ／Ｏ ＭＡＰと、シミュレーションモデル回路中のＦ／Ｆ回路のうち、ＰＡＧＥ単位毎に各Ｆ／Ｆ回路の状態を検索するためのＳＣＡＮチェーンが保持されるＳＣＡＮ ＭＡＰとが設けられている。
【００４７】
このような構成において、次に図３を参照しつつ図４を用いて本実施例の半導体試験装置の動作について説明する。
【００４８】
図４は本発明の半導体試験装置の第１実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロック図、同図（ｂ）は物理ピンの配置例を示す図である。
【００４９】
図４において、まず設計者はＬＳＩのネットリストをＦＰＧＡ１５に入る単位に分割し、各Ｆ／Ｆ回路の状態を順番に読み出すためのＳＣＡＮチェーン回路を付加する。
【００５０】
図４の例ではＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…に分割し、ＰＡＧＥ ＡのＳＣＡＮチェーンはＳＩＮＡ〜ＳＯＵＴＡ（Ｆ／Ｆ回路のＡ、Ｂ、Ｃ、Ｅ、Ｄ、Ｇの順番）、ＰＡＧＥ ＢのそれはＳＩＮＢ〜ＳＯＵＴＢ（Ｆ／Ｆ回路のＣ、Ｆ、Ｅ、Ｈ、Ｉの順番）に沿って接続されている。
【００５１】
次に分割されたＰＡＧＥ毎にＦＰＧＡ１５用の配置／配線を行いコンフィグレーションデータを作成する。これらはＰＡＧＥ毎にコンフィグレーションメモリ１４に保持される。
【００５２】
次にＬＳＩの物理ピン番号とＦＰＧＡの物理ピン番号との対応関係を決定し、ＰＡＧＥ毎にコンフィグレーションメモリ中のＩ／Ｏ ＭＡＰに保持する。
【００５３】
また、各Ｆ／Ｆ回路の状態を検索するためのＳＣＡＮチェーンをＰＡＧＥ毎にコンフィグレーションメモリ１４中のＳＣＡＮ ＭＡＰに保持する。
【００５４】
シミュレーションを実施する際には、まずスケジューラ１３からＦＰＧＡ１５にｒｅｃｏｎｆｉｇ（再構成）命令を送信し、コンフィグレーションメモリ１４中のＰＡＧＥ ＡのコンフィグレーションデータでＦＰＧＡ１５を再構成する。
このとき、スケジューラ１３はコンフィグレーションメモリ１４中のＩ／Ｏ ＭＡＰのデータをクロスポイントＳＷ１９に転送する。このようにすることで、ＦＰＧＡ１５の出力ピンがＤＵＴの入出力ピンと整合される。なお、出力ピン用状態レジスタ２０はターゲットＶＨ１０の出力状態をモニタするためのものである。
【００５５】
また、各Ｆ／Ｆ回路の現在の状態は状態メモリ１８に格納されている。これらをコンフィグレーションメモリ１４中のＳＣＡＮ ＭＡＰに保持されたＳＣＡＮチェーンにしたがって順番に呼びだしＦＰＧＡ１５に転送する。カウンタ１６は、ＳＣＡＮチェーンによる各Ｆ／Ｆ回路の状態の読み出し／書き込みを行うためのアドレスを与える。スクランブラ１７は状態メモリ１８をＳＣＡＮチェーンの順番に読みだすためのアドレス変換を行う。
【００５６】
そして、各組み合せ回路の遅延時間だけ待機した後、ＳＯＵＴＡより新しいＰＡＧＥ Ａの各Ｆ／Ｆ回路の状態（Ｑn+1）を読み出し、ＳＣＡＮチェーンの順にそれぞれ状態メモリ１８に書き込む。ここで出力ピン用状態レジスタ２０の出力Ｎは状態ＱnからＱn+1を作るときに使用される。
【００５７】
以上の処理が終了したら、コンフィグレーションデータ、Ｉ／Ｏ ＭＡＰ、ＳＣＡＮ ＭＡＰをＰＡＧＥ Ｂ用に切り替えて上記と同様の処理を行う。さらに最終ＰＡＧＥまで処理が終了したらＰＡＧＥ Ａに戻って上記処理を繰り返す。
なお、これらの一連のシーケンスはスケジューラ１３によって制御される。
【００５８】
以上の処理を繰り返すことでＦＰＧＡに入りきらない大きな回路を有するＬＳＩについてもシミュレーションを行うことができる。
【００５９】
（第２実施例）
次に、本発明の半導体試験装置の第２実施例について説明する。
【００６０】
本実施例の半導体試験装置の構成は上記第１実施例と同様であり、スケジューラの動作のみが第１実施例と異なる。その他の構成及び動作は第１実施例と同様であるため、その説明は省略する。
【００６１】
本実施例のスケジューラはＦ／Ｆ回路の状態を記憶した状態メモリの内容がＱn、Ｑn+1で変化しないとき、そのＰＡＧＥの読み込みを省略して動作させる。
【００６２】
このようにすることで、半導体試験装置全体の処理速度をより高速にすることができる。
【００６３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６４】
設計者は半導体試験装置の機能制限を意識することなくシミュレーション及び実際の集積回路の検証を行うことができる。
【００６５】
したがって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の要部構成を示すブロック図である。
【図２】任意の回路のシミュレーションモデル図である。
【図３】本発明の半導体試験装置の第１実施例の要部構成を示すブロック図である。
【図４】本発明の半導体試験装置の第１実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロック図、同図（ｂ）は物理ピンの配置例を示す図である。
【図５】従来の半導体試験装置の問題例を示す図であり、同図（ａ）はクロックの近接制限を示すタイミングチャート、同図（ｂ）はテスト周期で処理する様子を示すタイムチャートである。
【符号の説明】
１、１１ バス
２、１２ ＣＰＵ
３ 周辺ＶＨ
４、１０ ターゲットＶＨ
５ 第１のＦＰＧＡ
６ 第１のコンフィグレーションメモリ
７ 第２のコンフィグレーションメモリ
８ 第２のＦＰＧＡ
９ ＤＵＴ
１３ スケジューラ
１４ コンフィグレーションメモリ
１５ ＦＰＧＡ
１６ カウンタ
１７ スクランブラ
１８ 状態メモリ
１９ クロスポイントＳＷ
２０ 出力ピン用状態レジスタ
【発明の属する技術分野】
本発明は設計、製造した集積回路の機能及び性能を検証するための半導体試験装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩ等の集積回路は一般に以下の手順にしたがって設計、製造される。
【０００３】
まず最初にＬＳＩの仕様を決定し、決定した仕様にしたがって回路設計を行う。
【０００４】
次に、設計した回路が正しく動作するか否かを確認するためのシミュレーションを行う。
【０００５】
ここで行うシミュレーションはプログラミング処理にしたがって実行されるもので、設計したＬＳＩ回路のシミュレーションモデルを作成し、そのシュミレーションモデルの入力にそれぞれ所定の信号を印加して出力応答を観測することで所望の機能を有しているか否か、所望のタイミングで動作するか否か等を確認する。
【０００６】
プログラミング処理によるシミュレーションによって回路動作を確認したら、次に確認した回路のレイアウト設計を行う。
【０００７】
レイアウトが終了しそれらに基づいて製造されたＬＳＩは、半導体試験装置によってプログラミング処理によるシミュレーションと同様の検証が行われる。ここでの検証はプログラミング処理による回路のシミュレーションモデルの代りに実際のＬＳＩに信号を直接入力し、その出力応答を観測することで製造上発生する不良の有無等を確認する。
【０００８】
なお、このときＬＳＩに所定の信号パターンを直接入力する方法もあるが、入力信号の仕様ミスを防ぎ、かつ半導体試験装置の製造を容易にするため製造したＬＳＩに周辺回路を付加して検証を行う方法が一般的である。
【０００９】
例えば、ＬＳＩがシリアル−パラレル変換機能を有している場合、実際に使用されるときには、その周辺にパラレル−シリアル変換回路が設けられる。したがって半導体試験装置で検証を行う際にはＬＳＩの周辺回路にパラレル−シリアル変換回路を設けて検証が行われる。このようにすることで、実際に使用される環境に近い状態で回路の検証を行うことができるため、より確実にＬＳＩの性能を検証することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体試験装置では、プログラミング処理によるシミュレーションで可能な処理内容と、半導体試験装置で可能な処理内容とに差異があるため、プログラミング処理によるシミュレーションで行った検証と同一の内容を半導体試験装置で実行することができないという問題があった。
【００１１】
例えば、図５（ａ）に示すようなクロック位置を動かしてデータＢに対するセットアップを評価する場合、半導体試験装置ではクロックの近接制限が発生するため、一時的にデータＡのクロックを消去するなどの処理が必要になる。
【００１２】
また、プログラミング処理によるシミュレーションではイベントドリブンが可能であるのに対して、半導体試験装置では図５（ｂ）に示すようにある一定の周期（テスト周期）で処理を実行させる必要があるため、入出力信号の波形が複雑になると半導体試験装置のリソースが足りなくなる等の問題があった。このような場合、テスト周期を検証内容によって分割する処理が必要になる。
【００１３】
したがって、プログラミング処理によるシミュレーションはこれら半導体試験装置の機能上の制限を考慮して実施しないと、半導体試験装置による検証時に多くの修正工数が発生していた。
【００１４】
また、ＬＳＩの設計者はあらかじめ半導体試験装置の機能を理解する必要があるため、設計時に考慮すべき事項が増大し、設計の負荷が増大して設計の裾野（人口）を増やす障害となっていた。
【００１５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、プログラミング処理によるシミュレーションと同一環境下で集積回路の機能及び性能の検証を可能にし、設計の負荷を軽減させた半導体試験装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体試験装置は、所定の入力信号に対する出力応答を観察して集積回路の機能及び性能を検証する半導体試験装置において、
前記集積回路の機能及び性能を模擬するシミュレーションモデルとなり、前記シミュレーションモデルを構成するために回路の書き換えが可能な第１のフィールドプログラマブルゲートアレイと、
前記第１のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第１のコンフィグレーションメモリと、
前記集積回路を接続する接続手段を備え、前記集積回路の検証に必要な所定の回路を備えた周辺回路となり、前記周辺回路を構成するために回路の書き換えが可能な第２のフィールドプログラマブルゲートアレイと、
前記第２のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第２のコンフィグレーションメモリと、
前記第１のフィールドプログラマブルゲートアレイ、第２のフィールドプログラマブルゲートアレイ、第１のコンフィグレーションメモリ、第２のコンフィグレーションメモリ、及び前記接続手段を制御する制御手段と、
を有し、
前記制御手段は、
前記シミュレーションモデルを使用して前記集積回路の機能及び性能を検証するときには、前記第１のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第１のフィールドプログラマブルゲートアレイによって前記シミュレーションモデルを構成させるとともに前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させ、あわせて前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記第１のフィールドプログラマブルゲートアレイを接続させ、
前記集積回路に所定の入力信号を印加して機能及び性能を検証するときには、前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させるとともに前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記集積回路を接続させることを特徴とする。
【００１７】
上記のように構成された半導体試験装置は、シミュレーションモデルを用いた集積回路の機能及び性能の検証と、実際の集積回路を用いた機能及び性能の検証とが同一の環境下で実施される。
【００１８】
したがって、集積回路の設計者は半導体試験装置の機能制限を意識することなく検証を行うことができる。
【００１９】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００２０】
図１は本発明の半導体試験装置の要部構成を示すブロック図である。
【００２１】
図１において、データ及び処理命令等が伝送されるバス１には、半導体試験装置全体の処理を制御するＣＰＵ２、製造するＬＳＩのシミュレーションモデルとなるターゲットＶＨ４（Ｖｉｒｔｕａｌ Ｈａｒｄｗａｒｅ）、及び検証するＬＳＩ（ＤＵＴ）が接続される周辺ＶＨ３が接続されている。
【００２２】
ターゲットＶＨ４は、ＬＳＩの構造記述あるいは回路図から得られるネットリストを一時的に保持する第１のコンフィグレーションメモリ６と、第１のコンフィグレーションメモリ６に保持されたデータから検証するＬＳＩのシミュレーションモデルとなる第１のＦＰＧＡ５とによって構成されている。
【００２３】
一方、周辺ＶＨ３は、検証時にＬＳＩの周辺に付加される周辺回路の構造記述または回路図から得られるネットリストを一時的に保持する第２のコンフィグレーションメモリ７と、製造したＬＳＩ（以下ＤＵＴ９：被測定部材）が接続され、第２のコンフィグレーションメモリ７に保持されたデータに基づいて周辺回路として働く第２のＦＰＧＡ８とによって構成されている。
【００２４】
ここで、第１のＦＰＧＡ５及び第２のＦＰＧＡ８はフィールドプログラマブルゲートアレイと呼ばれ、ユーザ側で書き換え可能なＰＧＡ（プログラマブルゲートアレイ）である。
【００２５】
このような構成において、次に本発明の半導体試験装置の動作について説明する。
【００２６】
ＬＳＩ設計者はまず設計したＬＳＩの構造記述または回路図からネットリストを作成する。なお、このときＬＳＩの構成がＲＴＬ記述（機能記述）されている場合は論理合成してネットリストを作成する。
【００２７】
次に、上記ネットリストからターゲットＶＨ４の第１のＦＰＧＡ５用のセル配置及び配線を行い、ＬＳＩのシミュレーションモデルとなるためのコンフィグレーションデータを作成する（コンフィグレーションデータによって第１のＦＰＧＡが所望の回路を構成する）。
【００２８】
次に、作成したコンフィグレーションデータを半導体試験装置にインプットし、ＣＰＵ２の制御によってコンフィグレーションデータをターゲットＶＨ４の第１のコンフィグレーションメモリ６に転送し記憶する。
【００２９】
また同時に検証に必要なＤＵＴ９の周辺に付加する周辺回路についても、上記と同様にネットリストを作成しネットリストから周辺回路として働かせるための第２のＦＰＧＡ８用のコンフィグレーションデータを作成する。そしてそのデータを周辺ＶＨ３の第２のコンフィグレーションメモリ７に転送し記憶する。
【００３０】
このような状態で、まずシミュレーション時にはＣＰＵ２からターゲットＶＨ４の第１のＦＰＧＡ５及び周辺ＶＨ３の第２のＦＰＧＡ８にｒｅｃｏｎｆｉｇ（再構成）命令が送信され、あわせて周辺ＶＨ３の第２のＦＰＧＡ８に第１のＦＰＧＡ５を不図示の接続手段によって接続する。このようにすることで第１のＦＰＧＡ５によってＬＳＩのシミュレーションモデルが構成され、第２のＦＰＧＡ８によって周辺回路が構成されてＬＳＩの性能を検証するシミュレーションを実行することができる。なお、ノードの制御、観測については、そのプローブ回路をあらかじめターゲットＶＨ４及び周辺Ｖ３Ｈ中に設けておけばよい。
【００３１】
一方、ＤＵＴ９を検証する際には、上記接続手段を用いてターゲットＶＨ４の代りにＤＵＴ９を周辺ＶＨ３に接続し、周辺ＶＨ３の第２のＦＰＧＡ８に対してのみｒｅｃｏｎｆｉｇ（再構成）命令を送る。このようにすることで実際のＬＳＩ（ＤＵＴ９）に対しても第１のＦＰＧＡ５によって構成されたシミュレーションモデルと同一環境下で検証を行うことができる。
【００３２】
したがって、設計者は半導体試験装置の機能制限を意識することなくＬＳＩのシミュレーション及びＤＵＴ９の検証を行うことができる。
【００３３】
よって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【００３４】
【実施例】
次に、本発明の実施例について図面を参照して説明する。
【００３５】
なお、本実施例では上述したフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のゲート数が少なく、ＬＳＩ回路や周辺回路のコンフィグレーションデータを全て保持することができない場合を例にして説明している。フィールドプログラマブルゲートアレイが記録容量を十分に有している場合には、以下の構成は不要である。
【００３６】
また、以下は【発明の実施の形態】で説明したターゲットＶＨを例に説明しているが周辺ＶＨについても同様の構成にすることができるため、その説明は省略する。
【００３７】
まず、以下の説明に先だって集積回路のシミュレーションモデルについて説明する。
【００３８】
図２は任意の回路のシミュレーションモデル図である。
【００３９】
一般に任意の機能を有するディジタル回路は図２に示すような複数の順序回路（Ｆ／Ｆ回路：フィリップフロップ回路）と、それらに挟まれた複数の組み合せ回路ｆ1〜ｆk（ｋ：任意の正数）とによって表現することができる。
【００４０】
つまり回路は現在の状態Ｑnと組み合せ回路ｆとで次の状態Ｑn+1が決る
Ｑn+1＝ｆ＊Ｑn
の式で表すことができる。
【００４１】
但し、ここでの組み合せ回路ｆ1〜ｆkの中にはフィードバック回路が含まれていない。フィールドプログラマブルゲートアレイはこのような回路モデルを内部に構成することで所望の機能及び性能で動作する。
【００４２】
（第１実施例）
図３は本発明の半導体試験装置の第１実施例の要部構成を示すブロック図である。
【００４３】
本実施例ではＬＳＩのネットリストをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で保持可能な単位（ＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…）に分割し、各ＰＡＧＥ単位毎に作成したコンフィグレーションデータに基づいて順番にフィールドプログラマブルゲートアレイの内容を書き換える。
【００４４】
図３において、データ及び処理命令が伝送されるバス１１には、半導体試験装置全体の処理を制御するＣＰＵ１２、及び設計したＬＳＩのシミュレーションモデルとなるターゲットＶＨ１０が接続されている。
【００４５】
ターゲットＶＨ１０は、ＬＳＩの構造記述あるいは回路図から得られるネットリストを一時的に保持するコンフィグレーションメモリ１４と、コンフィグレーションメモリ１４に保持されたデータによってＬＳＩのシミュレーションモデルになるＦＰＧＡ１５と、ターゲットＶＨ１０の処理シーケンスを制御するスケジューラ１３と、コンフィグレーションメモリ１４及びＦＰＧＡ１５の制御で使用されるカウンタ１６、スクランブラ１７、及び状態メモリ１８と、ＦＰＧＡ１５の入出力ピンをＤＵＴの物理ピン番号と整合させるクロスポイントＳＷ１９及び出力ピン用状態レジスタ２０とによって構成されている。
【００４６】
コンフィグレーションメモリ１４には、ＤＵＴの物理ピン番号に対してそれぞれ割り付けられたＦＰＧＡ１５の入出力ピン番号の関係が保持されるＩ／Ｏ ＭＡＰと、シミュレーションモデル回路中のＦ／Ｆ回路のうち、ＰＡＧＥ単位毎に各Ｆ／Ｆ回路の状態を検索するためのＳＣＡＮチェーンが保持されるＳＣＡＮ ＭＡＰとが設けられている。
【００４７】
このような構成において、次に図３を参照しつつ図４を用いて本実施例の半導体試験装置の動作について説明する。
【００４８】
図４は本発明の半導体試験装置の第１実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロック図、同図（ｂ）は物理ピンの配置例を示す図である。
【００４９】
図４において、まず設計者はＬＳＩのネットリストをＦＰＧＡ１５に入る単位に分割し、各Ｆ／Ｆ回路の状態を順番に読み出すためのＳＣＡＮチェーン回路を付加する。
【００５０】
図４の例ではＰＡＧＥ Ａ、ＰＡＧＥ Ｂ、…に分割し、ＰＡＧＥ ＡのＳＣＡＮチェーンはＳＩＮＡ〜ＳＯＵＴＡ（Ｆ／Ｆ回路のＡ、Ｂ、Ｃ、Ｅ、Ｄ、Ｇの順番）、ＰＡＧＥ ＢのそれはＳＩＮＢ〜ＳＯＵＴＢ（Ｆ／Ｆ回路のＣ、Ｆ、Ｅ、Ｈ、Ｉの順番）に沿って接続されている。
【００５１】
次に分割されたＰＡＧＥ毎にＦＰＧＡ１５用の配置／配線を行いコンフィグレーションデータを作成する。これらはＰＡＧＥ毎にコンフィグレーションメモリ１４に保持される。
【００５２】
次にＬＳＩの物理ピン番号とＦＰＧＡの物理ピン番号との対応関係を決定し、ＰＡＧＥ毎にコンフィグレーションメモリ中のＩ／Ｏ ＭＡＰに保持する。
【００５３】
また、各Ｆ／Ｆ回路の状態を検索するためのＳＣＡＮチェーンをＰＡＧＥ毎にコンフィグレーションメモリ１４中のＳＣＡＮ ＭＡＰに保持する。
【００５４】
シミュレーションを実施する際には、まずスケジューラ１３からＦＰＧＡ１５にｒｅｃｏｎｆｉｇ（再構成）命令を送信し、コンフィグレーションメモリ１４中のＰＡＧＥ ＡのコンフィグレーションデータでＦＰＧＡ１５を再構成する。
このとき、スケジューラ１３はコンフィグレーションメモリ１４中のＩ／Ｏ ＭＡＰのデータをクロスポイントＳＷ１９に転送する。このようにすることで、ＦＰＧＡ１５の出力ピンがＤＵＴの入出力ピンと整合される。なお、出力ピン用状態レジスタ２０はターゲットＶＨ１０の出力状態をモニタするためのものである。
【００５５】
また、各Ｆ／Ｆ回路の現在の状態は状態メモリ１８に格納されている。これらをコンフィグレーションメモリ１４中のＳＣＡＮ ＭＡＰに保持されたＳＣＡＮチェーンにしたがって順番に呼びだしＦＰＧＡ１５に転送する。カウンタ１６は、ＳＣＡＮチェーンによる各Ｆ／Ｆ回路の状態の読み出し／書き込みを行うためのアドレスを与える。スクランブラ１７は状態メモリ１８をＳＣＡＮチェーンの順番に読みだすためのアドレス変換を行う。
【００５６】
そして、各組み合せ回路の遅延時間だけ待機した後、ＳＯＵＴＡより新しいＰＡＧＥ Ａの各Ｆ／Ｆ回路の状態（Ｑn+1）を読み出し、ＳＣＡＮチェーンの順にそれぞれ状態メモリ１８に書き込む。ここで出力ピン用状態レジスタ２０の出力Ｎは状態ＱnからＱn+1を作るときに使用される。
【００５７】
以上の処理が終了したら、コンフィグレーションデータ、Ｉ／Ｏ ＭＡＰ、ＳＣＡＮ ＭＡＰをＰＡＧＥ Ｂ用に切り替えて上記と同様の処理を行う。さらに最終ＰＡＧＥまで処理が終了したらＰＡＧＥ Ａに戻って上記処理を繰り返す。
なお、これらの一連のシーケンスはスケジューラ１３によって制御される。
【００５８】
以上の処理を繰り返すことでＦＰＧＡに入りきらない大きな回路を有するＬＳＩについてもシミュレーションを行うことができる。
【００５９】
（第２実施例）
次に、本発明の半導体試験装置の第２実施例について説明する。
【００６０】
本実施例の半導体試験装置の構成は上記第１実施例と同様であり、スケジューラの動作のみが第１実施例と異なる。その他の構成及び動作は第１実施例と同様であるため、その説明は省略する。
【００６１】
本実施例のスケジューラはＦ／Ｆ回路の状態を記憶した状態メモリの内容がＱn、Ｑn+1で変化しないとき、そのＰＡＧＥの読み込みを省略して動作させる。
【００６２】
このようにすることで、半導体試験装置全体の処理速度をより高速にすることができる。
【００６３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６４】
設計者は半導体試験装置の機能制限を意識することなくシミュレーション及び実際の集積回路の検証を行うことができる。
【００６５】
したがって、半導体試験装置による検証時に修正工数が発生することがなくなり、設計時に考慮すべき事項が減って設計の負荷が軽減する。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の要部構成を示すブロック図である。
【図２】任意の回路のシミュレーションモデル図である。
【図３】本発明の半導体試験装置の第１実施例の要部構成を示すブロック図である。
【図４】本発明の半導体試験装置の第１実施例のフィールドプログラマブルゲートアレイの構成を示す図であり、同図（ａ）はＰＡＧＥを割り付けた様子を示すブロック図、同図（ｂ）は物理ピンの配置例を示す図である。
【図５】従来の半導体試験装置の問題例を示す図であり、同図（ａ）はクロックの近接制限を示すタイミングチャート、同図（ｂ）はテスト周期で処理する様子を示すタイムチャートである。
【符号の説明】
１、１１ バス
２、１２ ＣＰＵ
３ 周辺ＶＨ
４、１０ ターゲットＶＨ
５ 第１のＦＰＧＡ
６ 第１のコンフィグレーションメモリ
７ 第２のコンフィグレーションメモリ
８ 第２のＦＰＧＡ
９ ＤＵＴ
１３ スケジューラ
１４ コンフィグレーションメモリ
１５ ＦＰＧＡ
１６ カウンタ
１７ スクランブラ
１８ 状態メモリ
１９ クロスポイントＳＷ
２０ 出力ピン用状態レジスタ
Claims (1)
- 所定の入力信号に対する出力応答を観察して集積回路の機能及び性能を検証する半導体試験装置において、
前記集積回路の機能及び性能を模擬するシミュレーションモデルとなり、前記シミュレーションモデルを構成するために回路の書き換えが可能な第１のフィールドプログラマブルゲートアレイと、
前記第１のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第１のコンフィグレーションメモリと、
前記集積回路を接続する接続手段を備え、前記集積回路の検証に必要な所定の回路を備えた周辺回路となり、前記周辺回路を構成するために回路の書き換えが可能な第２のフィールドプログラマブルゲートアレイと、
前記第２のフィールドプログラマブルゲートアレイの回路を書き換えるためのデータを保持する第２のコンフィグレーションメモリと、
前記第１のフィールドプログラマブルゲートアレイ、第２のフィールドプログラマブルゲートアレイ、第１のコンフィグレーションメモリ、第２のコンフィグレーションメモリ、及び前記接続手段を制御する制御手段と、
を有し、
前記制御手段は、
前記シミュレーションモデルを使用して前記集積回路の機能及び性能を検証するときには、前記第１のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第１のフィールドプログラマブルゲートアレイによって前記シミュレーションモデルを構成させるとともに、前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させ、あわせて前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記第１のフィールドプログラマブルゲートアレイを接続させ、
前記集積回路に所定の入力信号を印加して機能及び性能を検証するときには、前記第２のフィールドプログラマブルゲートアレイに再構成指令を与えて前記第２のフィールドプログラマブルゲートアレイによって前記周辺回路を構成させるとともに前記接続手段によって前記第２のフィールドプログラマブルゲートアレイに前記集積回路を接続させることを特徴とする半導体試験装置。
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