JP4946614B2 - Ｌｓｉテスタ - Google Patents

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Description

本発明は、ＬＳＩテスタに関し、詳しくは、アナログ信号波形を出力するＬＳＩの良否をテストするテスタの高速化に関するものである。
図２は、Ｄ／Ａ変換器やＦＰＤ(フラットパネルディスプレイ)ドライバなどのアナログ信号波形を出力するように構成されたＬＳＩの良否をテストするテスタの主要部の一例を示すブロック図である。被測定対象ＬＳＩ(以下ＤＵＴという)１０から出力されるアナログ信号波形は、デジタイザモジュール２０でデジタル信号に変換された後、演算モジュール３０に入力されて所定の演算処理が実行される。これらの演算結果は、テストコントローラ(以下ＴＳＣという)４０に入力される。ＴＳＣ４０は、これらの演算結果に基づき、ＤＵＴ１０の良否判定を行う。
具体的には、デジタイザモジュール２０に入力されたＤＵＴ１０のアナログ出力信号はアナログフィルタ２１を介してＡ／Ｄ変換器２２に入力されて波形データに変換され、メモリ２３に格納される。メモリ２３に格納された波形データは、演算モジュール３０に転送されて演算モジュール上のメモリ３１に格納される。メモリ３１に転送格納された波形データは、その後ＤＳＰや汎用プロセッサなどのプロセッサ３２によりＦＦＴなどの所定の演算処理が施され、それらの演算結果はＴＳＣ４０に転送される。ＴＳＣ４０は、ＤＵＴ１０の種類に応じたテストプログラムを実行するものであり、ＤＵＴ１０の良否判定も行う。
特開２００６−２４２６３８号公報
特許文献１には、ハード構成としてプログラマブルに構築できるコンフィギュアラブルなデバイスであるＦＰＧＡを用いた、被測定デバイスの検査に適した半導体検査装置の構成について記載されている。ただし、この特許文献１に記載されている半導体検査装置では、ＦＰＧＡを使用してはいるものの、ＦＰＧＡのハード構成を規定するプログラムは半導体検査装置の外部から与えられる構成になっている。
しかし、従来の構成によれば、たとえばデジタイザモジュール２０に組み込まれているローパスフィルタ２１の特性はハードウェアによって固定化されていることから、多種類のＤＵＴ１０のテストに対応することは困難である。
演算モジュール３０に組み込まれているプロセッサ３２のソフトウェアによる信号処理も不可能ではないが、ハードウェアによるフィルタに比べると処理速度が格段に低下してしまい、テスト効率の面から実用的ではない。
また、演算モジュール３０は、ＦＦＴなどの複雑な演算処理をソフトウェア処理で行っているので、これらの演算処理の高速化にも限界があり、テスタの高速化が図れないという問題がある。
本発明は、このような従来の問題点に着目したものであり、その目的は、より多種類のＤＵＴのテストに柔軟に対応でき、ソフトウェアによる信号処理に比べて格段の高速処理が行えるＬＳＩテスタを実現することにある。
このような課題を達成する請求項１の発明は、
アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタであり、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたＬＳＩテスタにおいて、
前記ＤＵＴの波形データを変換出力するデジタイザモジュールと、
少なくとも一部がＦＰＧＡによる論理合成で構成され前記デジタイザモジュールから変換出力される波形データに所定の演算処理を施すプロセッサを含む演算モジュールと、
テスト記述言語(ＴＤＬ)で記述されたＤＵＴの種類別テスト用信号処理ソフトウェアを出力するとともに前記演算モジュールの演算結果に基づき前記ＤＵＴの良否判定を行うテストコントローラと、
前記テストコントローラから出力される前記ＤＵＴの種類別テスト用信号処理ソフトウェアを論理合成してＦＰＧＡ用のネットリストおよびコンフィグレーションデータに変換し前記ＦＰＧＡにロードするとともに、これらＦＰＧＡ用のネットリストおよびコンフィグレーションデータに含まれない部分をコンパイルして前記演算モジュールのプロセッサにロードするＴＤＬ処理モジュール、
とで構成されたことを特徴とする。
請求項２の発明は、
アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタであり、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたＬＳＩテスタにおいて、
少なくとも一部がＦＰＧＡによる論理合成で構成され前記ＤＵＴの波形データを変換出力するデジタイザモジュールと、
前記デジタイザモジュールから変換出力される波形データに所定の演算処理を施すプロセッサを含む演算モジュールと、
テスト記述言語(ＴＤＬ)で記述されたＤＵＴの種類別テスト用信号処理ソフトウェアを出力するとともに演算モジュールの演算結果に基づき前記ＤＵＴの良否判定を行うテストコントローラと、
前記テストコントローラから出力される前記ＤＵＴの種類別テスト用信号処理ソフトウェアを論理合成してＦＰＧＡ用のネットリストおよびコンフィグレーションデータに変換し前記ＦＰＧＡにロードするとともに、これらＦＰＧＡ用のネットリストおよびコンフィグレーションデータに含まれない部分をコンパイルして演算モジュールのプロセッサにロードするＴＤＬ処理モジュール、
とで構成されたことを特徴とする。
これらにより、より多種類のＤＵＴのテストに柔軟に対応でき、ソフトウェアによる信号処理に比べて格段の高速処理が行える。
以下、本発明について、図面を用いて説明する。図１は本発明の具体例の主要部を示すブロック図であり、図２と共通する部分には同一の符号を付けている。図１において、演算モジュール３０には、ＦＰＧＡ(Field Programmable Gate Array)３３が設けられている。ＴＳＣ４０は、テスト記述言語(以下ＴＤＬという)で記述されたＤＵＴ１０の種類別テスト用信号処理ソフトウェアを、ＴＤＬ処理モジュール５０を介して演算モジュール３０にロードする。
ＴＤＬ処理モジュール５０には、ＴＳＣ４０から出力されるＴＤＬで記述されたＤＵＴ１０の種類別テスト用信号処理ソフトウェアを格納する信号処理ＴＤＬ格納部５１が設けられている。
信号処理ＴＤＬ格納部５１に格納されているＴＤＬで記述されたＤＵＴ１０の種類別テスト用信号処理ソフトウェアの全部または一部は、論理合成部５２で信号処理用論理合成ソフトウェアにより論理合成され、ネットリスト生成部５３に入力される。ネットリスト生成部５３はＦＰＧＡ３３のネットリストを生成する。
ネットリスト生成部５３で生成されたＦＰＧＡ３３のネットリストは、ＦＰＧＡ３３のコンフィグレーションデータを生成するＦＰＧＡコンフィグレーションデータ生成部５４に入力され、ＦＰＧＡ用のコンフィグレーションデータに変換される。
変換されたＦＰＧＡ用のコンフィグレーションデータは、ＦＰＧＡコンフィグレーションデータ格納部５５に格納されるとともに、ＦＰＧＡ３３にロードされる。
演算コンパイラ部５６は、信号処理ＴＤＬ格納部５１に格納されているＴＤＬで記述されたＤＵＴ１０の種類別テスト用信号処理ソフトウェアのうちＦＰＧＡ３３のネットリストに含まれない部分をプロセッサ３２で演算処理するようにコンパイルして、プロセッサ３２にロードする。
このような構成において、ＤＵＴ１０のテスト実行にあたり、演算モジュール３０は、従来と同様にＤＵＴ１０の波形データをデジタイザモジュール２０より受け取る。演算モジュール３０のプロセッサ３２は、基本的には従来と同様に信号処理ソフトウェアに基づく信号処理を行うが、ＤＵＴ１０の種類別テスト用信号処理のうち、少なくともソフトウェア処理よりも高速処理が可能な部分の信号データをＦＰＧＡ３３に転送し、ＦＰＧＡ３３に高速信号処理を行わせて演算結果を求める。
ＦＰＧＡによる論理合成技術を利用したＤＵＴ１０の種類に応じて柔軟に対応できる動的ハードウェアをＬＳＩテスタの演算処理に適用することにより、使いやすさ・操作性などのユーザビリティを犠牲にすることなく信号演算処理の高速化が図れ、コスト・オブ・テスト(ＣＯＴ)の向上にも貢献できるとともに、機能の高度化が実現できる。
なお、上記実施例では、演算モジュール３０にＦＰＧＡを実装する例について説明したが、デジタル信号処理を必要とする全てのモジュールに応用可能であり、たとえばデジタイザモジュールに信号処理用のＦＰＧＡを搭載してもよい。
以上説明したように、本発明によれば、より多種類のＤＵＴのテストに柔軟に対応できて、ソフトウェアによる信号処理に比べて格段の高速処理が行えるＬＳＩテスタが実現できる。
本発明の具体例を示すブロック図である。 従来のＬＳＩテスタの主要部の一例を示すブロック図である。
符号の説明
１０ 被測定対象ＬＳＩ(ＤＵＴ)
２０ デジタイザモジュール
３０ 演算モジュール
３３ ＦＰＧＡ
４０ テストコントローラ(ＴＳＣ)
５０ ＴＤＬ処理モジュール
５１ 信号処理ＴＤＬ格納部
５２ 論理合成部
５３ ネットリスト生成部
５４ ＦＰＧＡコンフィグレーションデータ生成部
５５ ＦＰＧＡコンフィグレーションデータ格納部
５６ 演算コンパイラ部

Claims (2)

  1. アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタであり、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたＬＳＩテスタにおいて、
    前記ＤＵＴの波形データを変換出力するデジタイザモジュールと、
    少なくとも一部がＦＰＧＡによる論理合成で構成され前記デジタイザモジュールから変換出力される波形データに所定の演算処理を施すプロセッサを含む演算モジュールと、
    テスト記述言語(ＴＤＬ)で記述されたＤＵＴの種類別テスト用信号処理ソフトウェアを出力するとともに前記演算モジュールの演算結果に基づき前記ＤＵＴの良否判定を行うテストコントローラと、
    前記テストコントローラから出力される前記ＤＵＴの種類別テスト用信号処理ソフトウェアを論理合成してＦＰＧＡ用のネットリストおよびコンフィグレーションデータに変換し前記ＦＰＧＡにロードするとともに、これらＦＰＧＡ用のネットリストおよびコンフィグレーションデータに含まれない部分をコンパイルして前記演算モジュールのプロセッサにロードするＴＤＬ処理モジュール、
    とで構成されたことを特徴とするＬＳＩテスタ。
  2. アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタであり、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたＬＳＩテスタにおいて、
    少なくとも一部がＦＰＧＡによる論理合成で構成され前記ＤＵＴの波形データを変換出力するデジタイザモジュールと、
    前記デジタイザモジュールから変換出力される波形データに所定の演算処理を施すプロセッサを含む演算モジュールと、
    テスト記述言語(ＴＤＬ)で記述されたＤＵＴの種類別テスト用信号処理ソフトウェアを出力するとともに演算モジュールの演算結果に基づき前記ＤＵＴの良否判定を行うテストコントローラと、
    前記テストコントローラから出力される前記ＤＵＴの種類別テスト用信号処理ソフトウェアを論理合成してＦＰＧＡ用のネットリストおよびコンフィグレーションデータに変換し前記ＦＰＧＡにロードするとともに、これらＦＰＧＡ用のネットリストおよびコンフィグレーションデータに含まれない部分をコンパイルして演算モジュールのプロセッサにロードするＴＤＬ処理モジュール、
    とで構成されたことを特徴とするＬＳＩテスタ。
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