JP6625381B2 - 半導体集積回路およびタイミングコントローラ - Google Patents

Description

本発明は、半導体集積回路に関し、特にその検査、解析技術に関する。

ロジック回路を含む半導体集積回路（以下、ＩＣもしくはＬＳＩとも称する）の不良・故障を検出するために、スキャンテストが使用される。図１は、スキャンテストをサポートする半導体集積回路３００の回路図である。スキャンテストをサポートするためには、組み合わせ回路や順序回路３０２，３０４を構成する複数のフリップフロップの一部を、スキャンフリップフロップＳＦＦで構成する。スキャンフリップフロップＳＦＦは、フリップフロップＦＦとマルチプレクサ（セレクタ）の組み合わせで構成されるのが一般的である。テスト時にスキャンフリップフロップＳＦＦをシリアル接続してシフトレジスタ（チェイン）を形成する。そしてＩＣの外部からスキャンイン端子（ＳＣＡＮ＿ＩＮ）を介してスキャンフリップフロップのチェインにデータを流し込み、スキャンアウト端子（ＳＣＡＮ＿ＯＵＴ）からそれらの値を出力して観測する。ＳＣＡＮ＿ＩＮ端子に流し込むテストパターンを適切に生成することにより、高い故障検出率が実現できる。近年では、ロジック回路３０２，３０４のネットリストを設計ツールに与えることで、最適なテストパターンを自動的に生成することができる。これをＡＴＰＧ（Automatic Test Pattern Generation）と称する。

図２は、本発明者が検討した半導体集積回路３００のブロック図である。半導体集積回路３００は、ロジック回路３０２、レジスタ群３０４、インタフェース３０６を備える。半導体集積回路３００は、ＲＯＭ４０２とともに回路システム４００を形成している。

ロジック回路３０２は、所定の信号処理を行うように、組み合わせ回路、順序回路、それらの組み合わせで構成される。ＲＯＭ４０２には、回路システム４００ごとに固有のパラメータや設定値が格納される。インタフェース３０６は、半導体集積回路３００の起動時においてＲＯＭ４０２のデータを読み出し、レジスタ群３０４に格納する。ロジック回路３０２はその動作時において、レジスタ群３０４に格納されるパラメータや設定値を参照して動作する。

特開２０１１−２４７５９４号公報

本発明者は、図２の回路システム４００について検討した結果、以下の課題を認識するに至った。半導体集積回路３００全体をスキャンテストの対象とするためには、レジスタ群３０４に含まれるデータ格納用の複数のフリップフロップを、図１に示すスキャンフリップフロップＳＦＦに置換する必要がある。ところが、レジスタ群３０４が、６４ＫＢ、１２８ＫＢ、２５６ＫＢと大容量となると、膨大な個数のフリップフロップを、スキャンフリップフロップに置換する必要があり、レジスタ群３０４の回路面積が膨大となる。なおこのような問題は、図２の半導体集積回路３００には限らず、大きな容量を有する記憶回路付きのさまざまなロジック回路において生じうる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路面積の増加を抑制しつつ、不良判定・故障検出が可能な、記憶回路付きの半導体集積回路の提供にある。

本発明のある態様は半導体集積回路に関する。半導体集積回路は、スキャンテストをサポートしない複数の記憶素子を含み、複数の記憶素子にアドレスが割り振られている記憶回路と、記憶回路の指定されたライトアドレスにデータを書き込み、記憶回路の指定されたリードアドレスに格納されるデータを読み出すメモリインタフェース回路と、試験工程において、予測可能な疑似ランダムパターンを生成し、メモリインタフェース回路に疑似ランダムパターンに応じたメモリアクセスを発生させるテスト回路と、試験工程においてメモリインタフェース回路により読み出されたデータをエンコード圧縮して圧縮データを生成し、ひとつまたは複数のテストピンを介して外部に出力するエンコーダと、を備える。

この態様によると、記憶回路を、スキャンテストをサポートしない記憶素子で構成することにより、その回路面積の増加を抑制できる。記憶回路およびその周辺回路が正常であるときに発生する圧縮データの期待値は、あらかじめ計算することができる。そこでスキャンテストの代わりに行われる試験工程において、半導体試験装置のテストピンから出力される圧縮データのストリームを、その期待値と比較することにより、半導体集積回路の不良判定、故障検出が可能となる。

記憶回路は、通常動作において、全ビットのデータが他の回路から同時参照可能であってもよい。

記憶素子は、ラッチを含んでもよい。ラッチを用いることで、スキャンテストをサポートするフリップフロップを用いた場合に比べて、回路面積を１／２〜１／３に低減できる。

テスト回路は、疑似ランダムパターンを生成する線形帰還シフトレジスタを含んでもよい。

テスト回路は、疑似ランダムパターンにしたがってランダムに、メモリインタフェース回路に、ライト動作とリード動作を実行させてもよい。これにより、故障検出率を高めることができる。

テスト回路は、メモリインタフェース回路にライト動作を所定時間あるいは所定サイクル、実行させた後に、リード動作を実行させてもよい。これにより、記憶回路の活性率を高めた後の評価が可能となるため、故障検出率を高めることができる。

エンコーダは、記憶回路のアクセス単位である１ワードを１ビットに圧縮してもよい。これにより、テストピンが１個でよいため、回路面積の増加を抑制できる。

記憶素子は、フリップフロップを含んでもよい。記憶回路はＲＡＭ（Random Access Memory）であってもよい。

半導体集積回路は、記憶回路に格納されるデータを参照するロジック回路をさらに備えてもよい。ロジック回路を構成する複数のフリップフロップの一部は、スキャンテストをサポートする構成を有してもよい。
これにより、ロジック回路についてはスキャンテストの対象とすることで、ロジック回路の故障検出率を高めることができる。

本発明の別の態様は、タイミングコントローラに関する。タイミングコントローラは、上述のいずれかの半導体集積回路を備えてもよい。起動時において、半導体集積回路のメモリインタフェース回路は、外付けされるＲＯＭ（Read Only Memory）に格納されるコンフィギュレーションデータを半導体集積回路の記憶回路に書き込んでもよい。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、故障検出率の低下を抑制しつつ、回路面積を削減できる。

スキャンテストをサポートする半導体集積回路の回路図である。 本発明者が検討した半導体集積回路のブロック図である。 実施の形態に係る半導体集積回路のブロック図である。 図３の半導体集積回路の試験工程における動作波形図である。 図３の半導体集積回路を備える画像表示装置のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る半導体集積回路１のブロック図である。実施の形態に係る半導体集積回路１は、デジタル回路であるがその種類、用途は特に限定されない。

半導体集積回路１は、ロジック回路２、記憶回路４、メモリインタフェース回路６、テスト回路８、エンコーダ１２を備える。

半導体集積回路１の特徴のひとつは、ロジック回路２についてはスキャンテストの対象とし、記憶回路４についてはスキャンテストの対象から除外したことである。テスト回路８およびエンコーダ１２は、記憶回路４を、スキャンテストとは異なるテストにより検証するために設けられる。テスト回路８およびエンコーダ１２による試験は、いわゆるＢＩＳＴ（Built-In Self Test）の一種と把握することができる。

記憶回路４は、データが書き込み可能であり、また外部からそのデータを参照可能な回路であり、図１のレジスタ群３０４に相当する。本実施の形態において、記憶回路４は、スキャンテストをサポートしない複数の記憶素子５を含み、複数の記憶素子５にはアドレスが割り振られている。

本実施の形態において記憶回路４は、通常動作において、全ビットのデータが、ロジック回路２から同時参照可能である。つまり複数の記憶素子５の出力は、複数の配線を介してロジック回路２と接続される。したがってロジック回路２は、通常動作において、メモリインタフェース回路６を介さずに、直接、記憶回路４に格納されるデータを参照することができる。本実施の形態では記憶素子５は、ラッチで構成することが望ましい。

ロジック回路２は、図２のロジック回路３０２と同様に、スキャンテストによりテスト可能に構成され、それらを構成する複数のフリップフロップの一部は、必要に応じてスキャンフリップフロップで構成される。

メモリインタフェース回路６は、記憶回路４の指定されたライトアドレスにデータを書き込み、記憶回路４の指定されたリードアドレスに格納されるデータを読み出す。本実施の形態では、メモリインタフェース回路６は、インタフェース用の端子（Ｉ／Ｆ）を介して外部と接続される。たとえばＩ／Ｆ端子には、図２のＲＯＭ４０２が接続されてもよい。メモリインタフェース回路６は、Ｉ／Ｆ端子を介してデータを受け、記憶回路４に書き込み可能であり、またＩ／Ｆ端子を介してアドレス指定を受け、記憶回路４から読み出したデータＳ１２をＩ／Ｆ端子を介して外部に出力可能となっている。

あるいはメモリインタフェース回路６は、Ｉ／Ｆ端子に接続されるバスを介して、外部のホストプロセッサと接続されてもよい。メモリインタフェース回路６はＩ^２Ｃ（Inter IC）コントローラであってもよい。

またメモリインタフェース回路６のリードデータは、エンコーダ１２にも入力される。エンコーダ１２は、試験工程においてメモリインタフェース回路６により読み出されたデータＳ２２をエンコード圧縮して圧縮データＳ２３を生成し、ひとつまたは複数のテストピン（ＴＥＳＴ）を介して外部のテスタ（不図示）に出力する。

たとえばエンコーダ１２は、記憶回路４のアクセス単位である１ワード（たとえば８ビット、１６ビット、３２ビット）をそれより少ないビット数、好ましくは１ビットに圧縮する。たとえばエンコーダ１２は、１ワードに含まれるビットをＬＳＢ（Least Significant Bit）からＭＳＢ（Most Significant Bit）まで加算（論理和）し、下位１ビットを圧縮データＳ２３としてもよい。エンコード圧縮のアルゴリズムは特に限定されず、圧縮データＳ２３と圧縮前の１ワードのデータが相関を有していればよい。

テスト回路８は、試験工程において、予測可能な疑似ランダムパターンＳ２１を生成する。テスト回路８は、メモリインタフェース回路６に、疑似ランダムパターンＳ２１に応じたメモリアクセスを発生させる。具体的にはテスト回路８は、メモリインタフェース回路６に（i）疑似ランダムパターンＳ２１から得られるデータＤ１を疑似ランダムパターンから得られるライトアドレスＷＡに書き込むライト動作、（ii）疑似ランダムパターンＳ２１から得られるリードアドレスＲＡに格納されるデータをエンコーダ１２に読み出すリード動作を実行させる。たとえばテスト回路８は、疑似ランダムパターンＳ２１を生成する線形帰還シフトレジスタ（ＬＦＳＲ）１０を含んでもよい。

好ましくはテスト回路８は、疑似ランダムパターンにしたがってランダムに、メモリインタフェース回路６に、ライト動作とリード動作を実行させる。またテスト回路８は、メモリインタフェース回路６にライト動作を所定時間あるいは所定サイクル、実行させた後に、リード動作を実行させることが好ましい。

以上が半導体集積回路１の構成である。続いてその動作を、通常動作と試験工程について説明する。

１． 通常動作
通常動作において、半導体集積回路１が起動時に記憶回路４の複数の記憶素子５に、外部からのデータＳ１１が読み込まれる。記憶回路４内のデータは通常動作中に外部回路からのアクセスによって変更されてもよい。また外部からのアクセスにより、記憶回路４から読み出されたデータＳ１２が、外部に出力される。ロジック回路２は、記憶回路４のデータＳ１３を参照し、所定の信号処理を行う。

２． 試験工程
試験工程において半導体集積回路１は、テスターと接続される。図４は、図３の半導体集積回路１の試験工程における動作波形図である。テスト開始が指示されるとテスト回路８は、疑似ランダムパターンＳ２１を生成する。疑似ランダムパターンＳ２１の数ワード毎に、ライトアドレスＷＡ、ライトデータＷＤ、リードアドレスＲＡ、およびリードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥがランダムに生成される。イネーブルビットが１のとき、リードイネーブルＲＥをアサート、イネーブルビットが０のとき、ライトイネーブルＷＥをアサートとしてもよい。またリードとライトで共通のアドレスデータを生成し、リードイネーブルＲＥのとき、リードアドレスＲＡとして使用し、ライトイネーブルＷＥのとき、ライトアドレスＷＡとして使用してもよい。

メモリインタフェース回路６は、ライトイネーブル信号ＷＥがアサートされると、ライトアドレスＷＡの記憶素子５にライトデータＷＤを書き込む。またメモリインタフェース回路６は、リードイネーブル信号ＲＥがアサートされると、リードアドレスＲＡからリードデータＳ２２を読み出す。エンコーダ１２は、リードデータＳ２２が入力されると、それを圧縮した圧縮データＳ２３を生成し、ＴＥＳＴピンから出力する。ＴＥＳＴピンに接続されるテスターには、圧縮データＳ２３のストリームが入力される。図４は、圧縮データＳ２３の一例を示す図である。

ＬＦＳＲ１０が生成する疑似ランダムパターンは、その回路構成および初期値が既知であれば予測可能な再現性を有する。試験工程に先立ち、回路シミュレータ上で、半導体集積回路１のネットリストを用いて、試験工程と同じ疑似ランダムパターンを発生することで、圧縮データＳ２３のストリームの期待値パターンをあらかじめ生成しておくことができる。テスターは、あらかじめ生成しておいた期待値パターンを、試験工程において生成される圧縮データＳ２３のストリームと比較することにより、半導体集積回路１の不良や故障を検出する。以上が半導体集積回路１の動作である。

この半導体集積回路１によれば、スキャンテストの代わりに、テスト回路８およびエンコーダ１２を用いた試験を行うことで、半導体集積回路１の不良・故障を検出できる。また圧縮データＳ２３のストリームのうち、期待値と異なるビットの位置に応じて、記憶回路４やメモリインタフェース回路６において不良や故障が生じているアドレスを特定することができる。

この半導体集積回路１によれば、記憶回路４を、スキャンテストをサポートしない記憶素子５で構成することにより、スキャンフリップフロップのマルチプレクサが不要となるため、記憶回路４をスキャンテストの対象とした場合に比べて回路面積を削減できる。また本実施の形態では記憶素子５をフリップフロップではなくラッチで構成しているところ、ラッチの面積はフリップフロップの面積に比べて小さくて済むため、このことによっても回路面積を削減できる。またテスト回路８のＬＦＳＲ１０やエンコーダ１２は、少ないゲート数で構成できるため、記憶回路４の回路面積の削減は、テスト回路８やエンコーダ１２を追加したことによる半導体集積回路１の回路面積の増加分を補って余りある。

またテスト回路８が生成する疑似ランダムパターンＳ２１の長さをある程度長くとり、またＬＦＳＲ１０の次数を最適化することで、スキャンテストと比べて遜色のない故障検出率を得ることができる。

また疑似ランダムパターンにしたがってランダムにリードイネーブル信号ＲＥとライトイネーブル信号ＷＥを発生することにより、故障検出率を高めることができる。

テスト回路は、メモリインタフェース回路にライト動作を所定時間あるいは所定サイクル、実行させた後に、リード動作を実行させてもよい。これにより、記憶回路の活性率を高めた後の評価が可能となるため、故障検出率を高めることができる。

最後に、半導体集積回路１の用途を説明する。図５は、図３の半導体集積回路１を備える画像表示装置１００のブロック図である。画像表示装置１００は、液晶パネルや有機ＥＬパネルなどのディスプレイパネル１０２と、ゲートドライバ１０４、ソースドライバ１０６、グラフィックコントローラ１１０およびタイミングコントローラ２００を備える。グラフィックコントローラ１１０は、ディスプレイパネル１０２に表示すべき画像データを生成する。この画像データに含まれるピクセル（ＲＧＢ）データは、シリアル形式でタイミングコントローラ２００に伝送される。ケーブルはコネクタ１１２において着脱可能であってもよい。

タイミングコントローラ２００は、画像データを受け、制御信号、タイミング信号（同期信号）等を生成する。ゲートタイミング信号は、ゲートドライバ１０４に送信される。ゲートドライバ１０４は、ゲートタイミング信号と同期してディスプレイパネル１０２の走査線ＬＳを順に選択する。またＲＧＢデータは、それを出力すべきデータ線ＬＤを駆動するソースドライバ１０６に供給される。

ＲＯＭ２０２には、ディスプレイパネル１０２の水平解像度、垂直解像度、画像表示装置１００のＩＤなど画像表示装置１００に固有の情報や設定データが格納される。タイミングコントローラ２００は、図３の半導体集積回路１である。起動時においてタイミングコントローラ２００には、ＲＯＭ２０２のデータを、記憶回路４に読み込む。近年、画像表示装置１００の多様化にともない、ＲＯＭ２０２の容量が増加しており、タイミングコントローラ２００の記憶回路４の容量も増加している。したがって図３の半導体集積回路１の用途として、タイミングコントローラ２００は好適である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
実施の形態では記憶回路４の記憶素子５をラッチで構成したが、スキャンテストをサポートしないフリップフロップで構成してもよい。

（第２変形例）
実施の形態では、ロジック回路２がメモリインタフェース回路６を経由せずに、記憶回路４のデータを常時参照可能としたが、本発明はこれには限定されず、ロジック回路２がメモリインタフェース回路６を介してのみ記憶回路４にアクセスしてもよい。この場合、記憶回路４はＲＡＭ（Random Access Memory）であってもよい。この場合、ＲＡＭを構成するフリップフロップを、スキャンテストをサポートしない構成とすることにより、マルチプレクサ等が不要であるため、回路面積を削減できる。

（第３変形例）
半導体集積回路１は、タイミングコントローラ２００には限定されず、さまざまな用途に用いることができる。半導体集積回路１は、アナデジ混載回路であってもよく、ロジック回路２に代えて、あるいはそれに加えてアナログ回路を備えてもよい。

（第４変形例）
実施の形態では、リードイネーブル信号ＲＥとライトイネーブル信号ＷＥをランダムに発生したが、リード動作とライト動作を交互に行ってもよい。

（第５変形例）
起動時において、半導体集積回路のメモリインタフェース回路６は、外付けされるＲＯＭ（Read Only Memory）に格納されるコンフィギュレーションデータを半導体集積回路の記憶回路４に書き込む。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…半導体集積回路、２…ロジック回路、４…記憶回路、５…記憶素子、６…メモリインタフェース回路、８…テスト回路、１０…ＬＦＳＲ、１２…エンコーダ、１００…画像表示装置、１０２…ディスプレイパネル、１０４…ゲートドライバ、１０６…ソースドライバ、１１０…グラフィックコントローラ、２００…タイミングコントローラ、２０２…ＲＯＭ、３００…半導体集積回路、３０２…ロジック回路、３０４…レジスタ群、３０６…インタフェース、４００…回路システム、４０２…ＲＯＭ。

Claims (11)

1. スキャンテストをサポートしない複数の記憶素子を含み、前記複数の記憶素子にアドレスが割り振られている記憶回路と、
   前記記憶回路の指定されたライトアドレスにデータを書き込み、前記記憶回路の指定されたリードアドレスに格納されるデータを読み出すメモリインタフェース回路と、
   試験工程において、予測可能な疑似ランダムパターンを生成し、前記メモリインタフェース回路に前記疑似ランダムパターンに応じたメモリアクセスを発生させるテスト回路と、
   前記試験工程において前記メモリインタフェース回路により読み出されたデータをエンコード圧縮して圧縮データを生成し、ひとつまたは複数のテストピンを介して外部に出力するエンコーダと、
   を備え、
   前記記憶回路は、通常動作において、全ビットのデータが他の回路から同時参照可能であることを特徴とする半導体集積回路。
2. 前記記憶素子は、ラッチを含むことを特徴とする請求項１に記載の半導体集積回路。
3. 前記テスト回路は、前記疑似ランダムパターンを生成する線形帰還シフトレジスタを含むことを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記テスト回路は、前記疑似ランダムパターンにしたがってランダムに、前記メモリインタフェース回路に、前記データの書き込みと、前記データの読み出しを実行させることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
5. スキャンテストをサポートしない複数の記憶素子を含み、前記複数の記憶素子にアドレスが割り振られている記憶回路と、
   前記記憶回路の指定されたライトアドレスにデータを書き込み、前記記憶回路の指定されたリードアドレスに格納されるデータを読み出すメモリインタフェース回路と、
   試験工程において、予測可能な疑似ランダムパターンを生成し、前記メモリインタフェース回路に前記疑似ランダムパターンに応じたメモリアクセスを発生させるテスト回路と、
   前記試験工程において前記メモリインタフェース回路により読み出されたデータをエンコード圧縮して圧縮データを生成し、ひとつまたは複数のテストピンを介して外部に出力するエンコーダと、
   を備え、
   前記テスト回路は、前記疑似ランダムパターンにしたがってランダムに、前記メモリインタフェース回路に、前記データの書き込みと前記データの読み出しを実行させることを特徴とする半導体集積回路。
6. 前記テスト回路は、前記メモリインタフェース回路に前記データの書き込みを所定時間あるいは所定サイクル、実行させた後に、前記データの読み出しを実行させることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
7. 前記エンコーダは、前記記憶回路のアクセス単位である１ワードを１ビットに圧縮することを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
8. 前記記憶素子は、第１フリップフロップを含むことを特徴とする請求項１、４、５、６、７のいずれかに記載の半導体集積回路。
9. 前記記憶回路はＲＡＭ（Random Access Memory）であることを特徴とする請求項８に記載の半導体集積回路。
10. 前記記憶回路に格納されるデータを参照するロジック回路をさらに備え、前記ロジック回路を構成する複数の第２フリップフロップの一部は、前記スキャンテストをサポートする構成を有することを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
11. 請求項１から１０のいずれかに記載の半導体集積回路を備え、
    起動時において、前記半導体集積回路の前記メモリインタフェース回路は、外付けされるＲＯＭ（Read Only Memory）に格納されるコンフィギュレーションデータを前記半導体集積回路の前記記憶回路に書き込むことを特徴とするタイミングコントローラ。

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