JP4427068B2 - 擬似乱数発生器、半導体集積回路、該半導体集積回路の設計データを記録した記録媒体、擬似乱数発生器制御方法 - Google Patents
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Description
まず、この発明の実施の形態1にかかる擬似乱数発生器の回路構成について説明する。図1は、この発明の実施の形態1にかかる擬似乱数発生器の回路構成を示す説明図である。
つぎに、この発明の実施の形態2にかかる擬似乱数発生器の回路構成について説明する。図3は、この発明の実施の形態2にかかる擬似乱数発生器の回路構成を示す説明図である。
(半導体集積回路の回路構成)
つぎに、この発明の実施の形態3にかかる半導体集積回路の回路構成について説明する。図4、図5および図6は、この発明の実施の形態3にかかる半導体集積回路の回路構成を示す説明図である。
ここで、入力乱数発生器(LFSR)410、パターン修正回路420、出力乱数発生器(LFSR)440、および不定マスク回路450に入力される制御信号の一例について説明する。図7は、この発明の実施の形態3にかかる半導体集積回路に用いられる制御信号の一例を示す説明図である。図7に示すように、制御信号“0xx”は、入力乱数発生器(LFSR)410または出力乱数発生器(LFSR)440への制御信号であり、一方、制御信号“1xx”は、パターン修正回路420または不定マスク回路450への制御信号である。
つぎに、この発明の実施の形態3にかかる擬似乱数発生器制御装置のハードウェア構成について説明する。図8は、この発明の実施の形態3にかかる擬似乱数発生器制御装置のハードウェア構成を示す説明図である。
つぎに、この発明の実施の形態3にかかる擬似乱数発生器制御装置800の機能的構成について説明する。図9は、この発明の実施の形態3にかかる擬似乱数発生器制御装置800の機能的構成を示すブロック図である。
つぎに、この発明の実施の形態3にかかる擬似乱数発生器制御装置800による擬似乱数発生器制御処理の手順について説明する。図10は、この発明の実施の形態3にかかる擬似乱数発生器制御装置800による擬似乱数発生器制御処理の手順の一例を示すフローチャートである。
ここで、擬似乱数発生器制御装置800によって出力される制御信号の一例について説明する。図11は、擬似乱数発生器制御装置800によって出力される制御信号の一例を示す説明図である。
外部からの制御信号の入力に応じて、前記シフトレジスタから出力されるテストパターンの位相を変更する位相変更回路と、
を備えることを特徴とする擬似乱数発生器。
前記擬似乱数発生器から出力されたテストパターンが入力される試験対象回路と、
を備えることを特徴とする半導体集積回路。
外部からの制御信号の入力に応じて、前記擬似乱数発生器から出力されたテストパターンを修正するテストパターン修正器と、
前記テストパターン修正器によって修正されたテストパターンが入力される試験対象回路と、
を備えることを特徴とする半導体集積回路。
試験対象回路と、
前記試験対象回路から出力された出力パターンの中の不定値を、前記擬似乱数発生器から出力されるテストパターンによりマスクする不定マスク器と、
を備えることを特徴とする半導体集積回路。
試験対象回路と、
外部からの制御信号の入力に応じて、前記擬似乱数発生器から出力されたテストパターンを修正するテストパターン修正器と、
前記試験対象回路から出力された出力パターンの中の不定値を、前記テストパターン修正器によって修正されたテストパターンによりマスクする不定マスク器と、
を備えたことを特徴とする半導体集積回路。
位相変更前のテストパターンおよびATPGから出力されたATPGパターンを取得する取得工程と、
前記取得工程によって取得されたATPGパターンをブロック単位で抽出する抽出工程と、
前記抽出工程によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索する検索工程と、
前記検索工程によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定する決定工程と、
前記決定工程によって決定された制御信号を、前記擬似乱数発生器に出力する出力工程と、
をコンピュータに実行させることを特徴とする擬似乱数発生器制御方法。
位相変更前のテストパターンおよび試験対象回路から出力された出力パターンを取得する取得工程と、
前記取得工程によって取得された出力パターンをブロック単位で抽出する抽出工程と、
前記抽出工程によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索する検索工程と、
前記検索工程によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定する決定工程と、
前記決定工程によって決定された制御信号を、前記擬似乱数発生器に出力する出力工程と、
をコンピュータに実行させることを特徴とする擬似乱数発生器制御方法。
位相変更前のテストパターンおよびATPGから出力されたATPGパターンを取得させる取得工程と、
前記取得工程によって取得されたATPGパターンをブロック単位で抽出させる抽出工程と、
前記抽出工程によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索させる検索工程と、
前記検索工程によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定させる決定工程と、
前記決定工程によって決定された制御信号を、前記擬似乱数発生器に出力させる出力工程と、
をコンピュータに実行させることを特徴とする擬似乱数発生器制御プログラム。
位相変更前のテストパターンおよび試験対象回路から出力された出力パターンを取得させる取得工程と、
前記取得工程によって取得された出力パターンをブロック単位で抽出させる抽出工程と、
前記抽出工程によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索させる検索工程と、
前記検索工程によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定させる決定工程と、
前記決定工程によって決定された制御信号を、前記擬似乱数発生器に出力させる出力工程と、
をコンピュータに実行させることを特徴とする擬似乱数発生器制御プログラム。
位相変更前のテストパターンおよびATPGから出力されたATPGパターンを取得する取得手段と、
前記取得手段によって取得されたATPGパターンをブロック単位で抽出する抽出手段と、
前記抽出手段によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索する検索手段と、
前記検索手段によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定する決定手段と、
前記決定手段によって決定された制御信号を、前記擬似乱数発生器に出力する出力手段と、
を備えたことを特徴とする擬似乱数発生器制御装置。
位相変更前のテストパターンおよび試験対象回路から出力された出力パターンを取得する取得手段と、
前記取得手段によって取得された出力パターンをブロック単位で抽出する抽出手段と、
前記抽出手段によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索する検索手段と、
前記検索手段によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定する決定手段と、
前記決定手段によって決定された制御信号を、前記擬似乱数発生器に出力する出力手段と、
を備えたことを特徴とする擬似乱数発生器制御装置。
400 試験対象回路
410 入力乱数発生器(LFSR)
420 パターン修正回路
440 出力乱数発生器(LFSR)
450 不定マスク回路
460 出力検証器(MISR)
800 擬似乱数発生器制御装置
901 取得部
902 抽出部
903 検索部
904 決定部
905 出力部
Claims (5)
- 複数ビットの第1の疑似乱数を半導体集積回路のテストパターンとして出力するシフトレジスタと、
外部からの制御信号の入力に応じて、前記第1の疑似乱数に基づいて前記第1の疑似乱数から所定クロック数経過後に前記シフトレジスタへ与えられる第2の疑似乱数を生成し、前記シフトレジスタへ入力することにより前記第1の疑似乱数の位相を変更する位相変更回路と、を備え、
前記シフトレジスタは、前記第2の疑似乱数が入力されると、当該第2の疑似乱数を前記半導体集積回路のテストパターンとして出力することを特徴とする疑似乱数発生器。 - 前記位相変更回路は、前記シフトレジスタのビット数をi(i=1〜n)とした場合において、クロック数iの制御信号の入力に応じて、前記第1の疑似乱数の2 i −1の位相変更をおこなうことを特徴とする請求項1に記載の疑似乱数発生器。
- 複数ビットの第1の疑似乱数を半導体集積回路のテストパターンとして出力するシフトレジスタと、外部からの制御信号の入力に応じて、前記第1の疑似乱数に基づいて前記第1の疑似乱数から所定クロック数経過後に前記シフトレジスタへ与えられる第2の疑似乱数を生成し、前記シフトレジスタへ入力することにより前記第1の疑似乱数の位相を変更する位相変更回路と、からなり、前記シフトレジスタが、前記第2の疑似乱数が入力されると、当該第2の疑似乱数を前記半導体集積回路のテストパターンとして出力する疑似乱数発生器と、
前記疑似乱数発生器から出力されたテストパターンが入力される試験対象回路と、
を備えることを特徴とする半導体集積回路。 - 請求項3に記載の半導体集積回路の設計データを記録したコンピュータ読み取り可能な記録媒体。
- 複数ビットの第1の擬似乱数を半導体集積回路のテストパターンとして出力するシフトレジスタと、外部からの制御信号の入力に応じて、前記第1の疑似乱数に基づいて前記第1の疑似乱数から所定クロック数経過後に前記シフトレジスタへ与えられる第2の疑似乱数を生成し、前記シフトレジスタへ入力することにより前記第1の疑似乱数の位相を変更する位相変更回路と、からなり、前記シフトレジスタは、前記第2の疑似乱数が入力されると、当該第2の疑似乱数を前記半導体集積回路のテストパターンとして出力する擬似乱数発生器を制御する擬似乱数発生器制御方法であって、
前記第1の疑似乱数が前記シフトレジスタから出力された位相変更前のテストパターンおよびATPGから出力されたATPGパターンを取得する取得工程と、
前記取得工程によって取得されたATPGパターンをブロック単位で抽出する抽出工程と、
前記抽出工程によって抽出されたブロックごとに、当該ブロックに含まれる信号列と一致する信号列を、前記位相変更前のテストパターンの中から検索する検索工程と、
前記検索工程によって検索された信号列に基づいて、前記擬似乱数発生器に出力する制御信号を決定する決定工程と、
前記決定工程によって決定された制御信号を、前記擬似乱数発生器に出力する出力工程と、
をコンピュータに各工程の順序で実行させることを特徴とする擬似乱数発生器制御方法。
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