JP2006277821A - 半導体集積回路 - Google Patents

Abstract

【課題】 大容量のメモリを内蔵した半導体集積回路において、さらにメモリのテスト時間を短縮する。
【解決手段】 この半導体集積回路は、通常モードにおいては全体として１つのメモリとして機能すると共に、テストモードにおいては並列的にテストが行われる複数のメモリブロック３１と、通常モードにおいて、複数のメモリブロックの内の１つを選択するための選択信号を生成するデコーダ回路１０と、テストモードにおいて、テストアドレス及びテストパターンを生成して複数のメモリブロックにそれぞれ供給すると共に、複数のメモリブロックから出力されたデータを期待値データと比較してテスト結果をそれぞれ出力する複数のテスト回路３２と、通常モードにおいて、複数のメモリブロックから出力される複数種類のデータの内の１つを選択して出力するセレクタ４０とを具備する。
【選択図】 図１

Description

本発明は、メモリを内蔵した半導体集積回路に関し、特に、該メモリの検査を行う機能を有する半導体集積回路に関する。

近年においては、複数の機能ブロックを１チップ内に集積するシステムＬＳＩが普及しつつあり、大規模ロジック回路とＤＲＡＭやＳＲＡＭ等のメモリとを混載したシステムＬＳＩも広く用いられている。このような半導体集積回路の大規模化及び複雑化に伴って、半導体集積回路のテストも複雑化してきており、これに対して、半導体集積回路のテストを容易化するために様々な方式が開発されている。

その１つとして、半導体集積回路のテスト容易化設計（design for testability：ＤＦＴ）が提案されており、テスト時間の短縮やテストコストの低減が図られている。ＤＦＴによる半導体集積回路のテスト方式としては、内部論理回路を構成する複数のフリップフロップをシリアルに接続してスキャン・パスを構成し、このスキャン・パスを介してテストデータを内部論理回路にシリアルに供給し、内部論理回路の動作結果をそれぞれのフリップフロップに取り込ませると共にシリアルに出力させて検査するスキャン・パス方式や、半導体集積回路の内部においてテストパターンを発生してテスト対象回路に入力し、テスト対象回路から得られる出力パターンを期待値パターンと比較して自己診断を行うビルトイン・セルフテスト（built in self-test：ＢＩＳＴ）方式が知られている。

特に、メモリを内蔵した半導体集積回路のテストにおいては、メモリの良／不良の判定を短時間で行うという観点から、ＢＩＳＴ方式が採用されている。ＢＩＳＴ方式による半導体集積回路は、半導体集積回路の内部においてテストパターンを発生してテスト対象回路に供給するテストパターン発生器と、テスト対象回路から出力されるテストパターンを期待値パターンと比較する比較器とを含むＢＩＳＴ回路を搭載している。一般に、ＢＩＳＴ方式においては、テストパターン発生回路として、擬似乱数を発生させるリニアフィードバック・シフトレジスタ（linear feedback shift register：ＬＦＳＲ）が用いられる。

ＢＩＳＴ方式を半導体集積回路に内蔵されたメモリのテストに採用することにより、複雑なテストパターンを作る必要がなくなり、設計が比較的容易になると共に、メモリテストに要する時間を短縮し、メモリの故障検出率を向上させることができる。また、テストパターンの発生とテスト結果の評価とを半導体集積回路の内部で行うため、半導体集積回路とＬＳＩテスタとの間で信号を送受信するための配線数を減らすことができる。従って、メモリテスト用の端子を減らして、半導体集積回路のコストを削減することができる。

関連する技術として、下記の特許文献１には、ランダムアクセスメモリ（ＲＡＭ）の組み込み自己テスト回路が開示されている。この自己テスト回路は、集積回路中のＲＡＭの組み込み自己テストモード時に、第１のデータセレクタによりアドレス線形フィードバック・シフトレジスタのテストアドレスをＲＡＭに供給し、第２のデータセレクタによりデータ線形フィードバック・シフトレジスタのテストデータをＲＡＭのデータ入力に供給し、ＲＡＭからの出力データを多重入力シグナチュアレジスタに供給し、所定数のテストサイクルが終了すると、多重入力シグナチュアレジスタのビットパターンを走査経路に沿って走査する。

特許文献１によれば、アドレス線形フィードバック・シフトレジスタとデータ線形フィードバック・シフトレジスタが、集積回路においてテストシステム論理回路用の可観測性レジスタとして使用されると共に、多重入力シグナチュアレジスタが、ＲＡＭに続くテストシステム論理回路用制御レジスタとして使用されることにより、回路規模を拡大することなくＢＩＳＴ方式のテストを行うことができる。しかしながら、大容量のメモリを内蔵した半導体集積回路においては、テスト時間をさらに短縮することが望まれている。

また、下記の特許文献２には、ＲＡＭのテストおよびユーザロジック回路を含むテストをさらに短時間で終了させることができるデータ処理装置が開示されている。特許文献２によれば、ＣＰＵとＲＡＭとユーザロジック回路とメモリテスト回路とＲＯＭとを有するＡＳＩＣ化されたデータ処理装置において、これらを接続するバスにバスセパレータを設けてＲＡＭとメモリテスト回路とを接続する部分を他の部分から切り離す。これにより、メモリテスト回路によるメモリテストと、ＣＰＵによるユーザロジック回路のロジックテストとを並列に実行することができるので、テスト時間が短縮される。しかしながら、特許文献２は、メモリのテスト時間自体の短縮を図るものではない。
特開平７−１６９３００号公報（第１頁、図１） 特開２００２−２５９３５６号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、大容量のメモリを内蔵した半導体集積回路において、さらにメモリのテスト時間を短縮することを目的とする。

上記課題を解決するため、本発明に係る半導体集積回路は、複数のメモリブロックであって、通常モードにおいては、入力されたＮビットのアドレスに含まれているｎビット（１≦ｎ＜Ｎ）に基づいて１つのメモリブロックが選択され、該選択されたメモリブロックにおいて、入力されたＮビットのアドレスに含まれている（Ｎ−ｎ）ビットによって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出すことにより、全体として１つのメモリとして機能すると共に、テストモードにおいては、全てのメモリブロックにおいて並列的に、（Ｎ−ｎ）ビットのテストアドレスによって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出す複数のメモリブロックと、通常モードにおいて、入力されたＮビットのアドレスに含まれているｎビットに基づいて、複数のメモリブロックの内の１つを選択するための選択信号を生成するデコーダ回路と、テストモードにおいて、複数のメモリブロックの動作をテストするためのテストアドレス及びテストパターンを生成して複数のメモリブロックにそれぞれ供給すると共に、複数のメモリブロックから出力されたデータを期待値データと比較してテスト結果をそれぞれ出力する複数のテスト回路と、通常モードにおいて、入力されたＮビットのアドレスに含まれているｎビットに基づいて、複数のメモリブロックから出力される複数種類のデータの内の１つを選択して出力するセレクタ回路とを具備する。

ここで、半導体集積回路が、テストモード信号とデコーダ回路から出力される選択信号との論理和をそれぞれ求める複数の論理回路をさらに具備するようにしても良い。また、複数のテスト回路の各々が、昇順又は降順のテストアドレスを生成するテストアドレス生成部と、それぞれのメモリブロックに書き込まれるテストパターンを生成するテストパターン生成部と、それぞれのメモリブロックから出力されたデータを期待値データと比較してテスト結果を出力する比較器と、それぞれのメモリブロックにおける書き込み動作及び読み出し動作を制御する制御部とを含むようにしても良い。さらに、セレクタ回路が、データのビット数に対応する数のセレクタを含むようにしても良い。

本発明によれば、メモリを複数のメモリブロックに分割して並列的にテストを行うことにより、大容量のメモリを内蔵した半導体集積回路において、メモリのテスト時間をさらに短縮することが可能となる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、テストモード信号がハイレベルに活性化されたときに、テストモードに移行してＢＩＳＴ方式によるメモリテストを行い、テストモード信号がローレベルに非活性化されたときに、通常モードに移行して通常の動作を行う。

本実施形態においては、通常モードにおいて１つのメモリとして機能するランダムアクセスメモリ（ＲＡＭ）回路が、複数のＲＡＭブロックに分割されており、これらのＲＡＭブロックに対して、ＢＩＳＴ方式によるメモリテストが並列的に行われる。以下においては、ＲＡＭ回路を４個のＲＡＭブロックに分割する場合について説明する。また、入力されるアドレスのビット数をＮビット（Ａ_０〜Ａ_Ｎ−１）とし、入力されるデータのビット数をＭビット（Ｄ_０〜Ｄ_Ｍ−１）とする。

図１に示すように、この半導体集積回路は、デコーダ回路１０と、４個のＯＲ回路２０と、４個のメモリ回路部３０と、Ｍ個のセレクタ４０とを有している。ここで、各々のメモリ回路部３０は、ＲＡＭブロック３１とＢＩＳＴ回路３２とを含んでいる。

デコーダ回路１０は、通常モードにおいて、入力されたアドレスの上位２ビット（Ａ_Ｎ−２及びＡ_Ｎ−１）に基づいて、第１〜第４のＲＡＭブロック３１の内からいずれか１つを選択するための選択信号を出力する。４個のＯＲ回路２０は、テストモード信号とデコーダ回路１０から出力される選択信号との論理和を求めることにより、テストモード信号又は選択信号が供給されたときに、第１〜第４のＲＡＭブロック３１にブロックイネーブル（ＢＥ）信号をそれぞれ供給する。

通常モードにおいて、入力されたＮビットのアドレスに含まれている上位２ビット（Ａ_Ｎ−２及びＡ_Ｎ−１）に基づいて１つのＲＡＭブロック３１が選択され、該選択されたＲＡＭブロック３１において、入力されたＮビットのアドレスに含まれている（Ｎ−２）ビット（Ａ_０〜Ａ_Ｎ−３）によって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出すことにより、第１〜第４のＲＡＭブロック３１が、全体として１つのメモリとして機能する。

一方、テストモードにおいては、第１〜第４の全てのＲＡＭブロック３１が、並列的に、（Ｎ−２）ビットのテストアドレスによって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出す。

４個のテスト回路３２は、テストモードにおいて、第１〜第４のＲＡＭブロック３１の動作をテストするためのテストアドレス及びテストパターンを生成して第１〜第４のＲＡＭブロック３１にそれぞれ供給すると共に、第１〜第４のＲＡＭブロック３１から出力されたデータを期待値データと比較してテスト結果をそれぞれ出力する。

Ｍ個のセレクタ４０は、通常モードにおいて、入力されたアドレスの上位２ビット（Ａ_Ｎ−２及びＡ_Ｎ−１）に基づいて、第１〜第４のＲＡＭブロック３１から出力される複数種類のＭビットデータの内の１つを選択する。

図２は、図１に示すメモリ回路部の詳細な構成を示すブロック図である。メモリ回路部３０は、複数のメモリセルを有するＲＡＭブロック３１と、テストモードにおいて、ＲＡＭブロック３１の動作をテストするためのテストアドレス及びテストパターンを生成してＲＡＭブロック３１に供給すると共に、ＲＡＭブロック３１から出力されたデータを期待値データと比較してテスト結果を出力するＢＩＳＴ回路３２とを含んでいる。ＲＡＭブロック３１及びＢＩＳＴ回路３２は、クロック信号が供給されて動作する。

ＢＩＳＴ回路３２は、ＲＡＭブロック３１のメモリテストを行うために、ＲＡＭブロック３１の書き込み動作及び読み出し動作を制御すると共に、ＢＩＳＴ回路３２の各部を制御するＢＩＳＴ制御部３２ａと、（Ｎ−２）ビットの昇順又は降順のテストアドレスを生成するテストアドレス生成部３２ｂと、ＲＡＭブロック３１に書き込まれるテストパターンを生成するテストパターン生成部３２ｃと、テストモード信号によって制御されるセレクタ３２ｅ〜３２ｈと、ＲＡＭブロック３１から出力されるデータを期待値データと比較してテスト結果を出力する結果比較器３２ｄとを含んでいる。

ここで、セレクタ３２ｅは、テストモードにおいて、テストパターン生成部３２ｃから供給されるデータを選択し、通常モードにおいて、外部から供給されるデータを選択する。セレクタ３２ｆは、テストモードにおいて、テストアドレス生成部３２ｂから供給されるテストアドレスを選択し、通常モードにおいて、外部から供給されるアドレスを選択する。

また、セレクタ３２ｇは、テストモードにおいて、ＢＩＳＴ制御部３２ａから供給される書き込みイネーブル信号を選択し、通常モードにおいて、外部から供給される書き込みイネーブル信号を選択する。セレクタ３２ｆは、テストモードにおいて、ＢＩＳＴ制御部３２ａから供給される読み出しイネーブル信号を選択し、通常モードにおいて、外部から供給される読み出しイネーブル信号を選択する。

テストモードにおいては、まず、ＢＩＳＴ制御部３２ａが、書き込みイネーブル信号を生成し、その書き込みイネーブル信号が、セレクタ３２ｇを介してＲＡＭブロック３１に供給される。また、テストアドレス生成部３２ｂが、昇順又は降順のテストアドレスを生成し、そのテストアドレスが、セレクタ３２ｆを介してＲＡＭブロック３１に供給される。同時に、テストパターン生成部３２ｃが、テストパターンを生成し、そのテストパターンが、セレクタ３２ｅを介してＲＡＭブロック３１に供給され、テストアドレスによって指定されたメモリセルに書き込まれる。

次に、ＢＩＳＴ制御部３２ａが、読み出しイネーブル信号を生成し、その読み出しイネーブル信号が、セレクタ３２ｈを介してＲＡＭブロック３１に供給される。また、テストアドレス生成部３２ｂが、テストアドレスを生成し、そのテストアドレスが、セレクタ３２ｆを介してＲＡＭブロック３１に供給される。これにより、ＲＡＭブロック３１において、テストアドレスによって指定されたメモリセルからデータが読み出され、ＢＩＳＴ回路３２の結果比較器３２ｄに出力される。結果比較器３２ｄは、ＲＡＭブロック３１から出力されたデータを期待値データと比較して、テスト結果として、ＲＡＭブロック３１の良又は不良を表すデータを出力する。

本実施形態においては、ＲＡＭを４分割して４個のＲＡＭブロックを構成し、各々のＲＡＭブロックに対してＢＩＳＴ回路を設けるようにしたので、４個のＲＡＭブロックのテストを並列的に行うことにより、ＲＡＭのテスト時間を従来の約１/４とすることができるようになった。しかしながら、本発明はこれに限定されず、通常モードにおいて、Ｎビット（Ｎは、２以上の整数）のアドレスに含まれているｎビット（ｎは、１≦ｎ＜Ｎを満たす整数）に基づいて選択されたメモリブロックにおいて、Ｎビットのアドレスに含まれている（Ｎ−ｎ）ビットによって所望のメモリセルを指定すると共に、テストモードにおいては、２^ｎ個のＲＡＭブロックのテストを並列的に行うことができる。

本発明の一実施形態に係る半導体集積回路の構成を示す図。 図１に示すメモリ回路部の詳細な構成を示すブロック図。

符号の説明

１０ デコーダ回路
２０ ＯＲ回路
３０ メモリ回路部
３１ ＲＡＭブロック
３２ ＢＩＳＴ回路
３２ａ ＢＩＳＴ制御部
３２ｂ テストアドレス生成部
３２ｃ テストパターン生成部
３２ｄ 結果比較器
３２ｅ〜３２ｈ、４０ セレクタ

Claims (4)

1. 複数のメモリブロックであって、通常モードにおいては、入力されたＮビットのアドレスに含まれているｎビット（１≦ｎ＜Ｎ）に基づいて１つのメモリブロックが選択され、該選択されたメモリブロックにおいて、入力されたＮビットのアドレスに含まれている（Ｎ−ｎ）ビットによって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出すことにより、全体として１つのメモリとして機能すると共に、テストモードにおいては、全てのメモリブロックにおいて並列的に、（Ｎ−ｎ）ビットのテストアドレスによって指定されたメモリセルにデータを書き込み、指定されたメモリセルからデータを読み出す前記複数のメモリブロックと、
   通常モードにおいて、入力されたＮビットのアドレスに含まれているｎビットに基づいて、前記複数のメモリブロックの内の１つを選択するための選択信号を生成するデコーダ回路と、
   テストモードにおいて、前記複数のメモリブロックの動作をテストするためのテストアドレス及びテストパターンを生成して前記複数のメモリブロックにそれぞれ供給すると共に、前記複数のメモリブロックから出力されたデータを期待値データと比較してテスト結果をそれぞれ出力する複数のテスト回路と、
   通常モードにおいて、入力されたＮビットのアドレスに含まれているｎビットに基づいて、前記複数のメモリブロックから出力される複数種類のデータの内の１つを選択して出力するセレクタ回路と、
   を具備する半導体集積回路。
2. テストモード信号と前記デコーダ回路から出力される選択信号との論理和をそれぞれ求める複数の論理回路をさらに具備する、請求項１記載の半導体集積回路。
3. 前記複数のテスト回路の各々が、
   昇順又は降順のテストアドレスを生成するテストアドレス生成部と、
   それぞれのメモリブロックに書き込まれるテストパターンを生成するテストパターン生成部と、
   それぞれのメモリブロックから出力されたデータを期待値データと比較してテスト結果を出力する比較器と、
   それぞれのメモリブロックにおける書き込み動作及び読み出し動作を制御する制御部と、
   を含む、請求項１又は２記載の半導体集積回路。
4. 前記セレクタ回路が、データのビット数に対応する数のセレクタを含む、請求項１〜３のいずれか１項記載の半導体集積回路。

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