KR102553267B1 - 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법 - Google Patents

멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법 Download PDF

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Abstract

본 발명의 기술적 사상은 테스트를 고속으로 수행하면서도 테스트 비용을 절감할 수 있는 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법을 제공한다. 그 멀티-채널 패키지는 패키지 기판; 및 상기 패키지 기판 상에 실장되고 서로 다른 채널을 갖는 적어도 2개의 반도체 칩;을 포함하고, 상기 적어도 2개의 반도체 칩 각각은, BIST(Built-In-Self-Test) 회로를 구비하고, 테스트 시에 셀프-테스트 모드, 테스터(tester) 모드, 및 타겟(target) 모드 중 어느 하나의 모드로 동작하며, 상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 패키지 기판의 외부의 신호 경로를 통해 채널 간 상호 테스트가 되도록 구성된다.

Description

멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법{Multi-channel package, and test apparatus and test method for testing the package}
본 발명의 기술적 사상은 테스트 장치에 관한 것으로, 특히 테스트 대상인 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치와 테스트 방법에 관한 것이다.
최근 반도체 소자의 고속화, 고성능화, 고집적화 추세에 따라 반도체 소자의 종류가 다양화되고 있고, 그에 대응하여 반도체 소자를 테스트하는 테스트 장치 역시 고속화 및 고성능화되고 추세이다. 예컨대, 메모리 반도체의 경우, 속도 향상을 위해 패키지 내부에 다수의 칩들을 배치하여 멀티-채널을 구성하여 사용한다. 이러한 멀티-채널로 구성된 제품을 테스트하기 위해서는 테스트 장치의 자원을 많이 소모하게 되어 생산성이 감소한다. 또한, 제품의 속도가 증가하게 되면 고가의 테스트 장치가 필요하게 되어 테스트 비용의 상승으로 이어진다. 다시 말해서, 메모리 반도체의 속도와 용량의 증가로 인해 테스트 비용이 점점 증가하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 테스트를 고속으로 수행하면서도 테스트 비용을 절감할 수 있는 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 패키지 기판; 및 상기 패키지 기판 상에 실장되고 서로 다른 채널을 갖는 적어도 2개의 반도체 칩;을 포함하고, 상기 적어도 2개의 반도체 칩 각각은, BIST(Built-In-Self-Test) 회로를 구비하고, 테스트 시에 셀프-테스트 모드, 테스터(tester) 모드, 및 타겟(target) 모드 중 어느 하나의 모드로 동작하며, 상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 패키지 기판의 외부의 신호 경로를 통해 채널 간 상호 테스트가 되도록 구성된, 멀티-채널 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지를 테스트하기 위한 테스트용 신호를 생성하는 테스트 본체; 상기 멀티-채널 패키지가 배치되고, 상기 적어도 2개의 반도체 칩에 전기적으로 연결되는 테스트 보드; 상기 테스트 보드가 배치되고, 상기 테스트 본체로부터의 상기 테스트용 신호를 상기 테스트 보드로 전달하는 테스트 헤드; 및 상기 멀티-채널 패키지를 상기 테스트 보드 상에 공급하고, 테스트 결과에 따라 상기 멀티-채널 패키지를 설정된 위치로 이송하는 테스트 핸들러;를 포함하며, 상기 적어도 2개의 반도체 칩 각각은, BIST 회로를 구비하고, 테스트 시에 셀프-테스트 모드, 테스터 모드, 및 타겟 모드 중 어느 하나의 모드로 동작하며, 상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 테스트 보드를 통해 채널 간 상호 테스트가 되도록 구성된, 테스트 장치를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지에 대하여, 테스트 장치에서 모드 선택 신호를 인가하여, 상기 적어도 2개의 반도체 칩 중 제1 칩에 대하여 테스터 모드를 선택하고, 제2 칩에 대하여 타겟 모드를 선택하는 단계; 상기 테스트 장치에서, 상기 제1 칩에 테스트 스타트 신호를 인가하는 단계; 상기 제1 칩의 BIST 회로가 테스트 패턴 신호를 이용하여 상기 제2 칩을 테스트하는 단계; 및 상기 제2 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계;를 포함하고, 상기 제2 칩을 테스트하는 단계에서, 상기 테스트 패턴 신호가 상기 테스트 장치를 거쳐 상기 제2 칩으로 전달되는, 테스트 방법을 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지에 대하여, 테스트 장치에서 모드 선택 신호를 인가하여, 상기 적어도 2개의 반도체 칩 중 제1 칩에 대하여 테스터 모드를 선택하고, 제2 칩에 대하여 타겟 모드를 선택하는 단계; 상기 테스트 장치에서, 상기 제1 칩에 테스트 스타트 신호를 인가하는 단계; 상기 제1 칩의 제1 BIST 회로가 테스트 패턴 신호를 이용하여 상기 제2 칩을 테스트하는 단계; 상기 제2 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계; 상기 테스트 장치에서 모드 선택 신호를 인가하여, 상기 제2 칩에 대하여 테스터 모드를 선택하고, 상기 제1 칩에 대하여 타겟 모드를 선택하는 단계; 상기 테스트 장치에서, 상기 제2 칩에 테스트 스타트 신호를 인가하는 단계; 상기 제2 칩의 제2 BIST 회로가 상기 테스트 패턴 신호를 이용하여 상기 제1 칩을 테스트하는 단계; 및 상기 제1 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계;를 포함하고, 상기 제2 칩을 테스트하는 단계 또는 상기 제1 칩을 테스트하는 단계에서, 상기 테스트 패턴 신호가 상기 테스트 장치를 거쳐 상기 제2 칩 또는 상기 제1 칩으로 전달되는, 테스트 방법을 제공한다.
본 발명의 기술적 사상에 의한 멀티-채널 패키지는, BIST 회로를 이용하되 외부 테스트 장치를 경유하여 채널 간 상호 테스트 되도록 패키지 기판 상에 반도체 칩들이 배치 및 구성됨으로써, 기존 멀티-채널 패키지의 테스트에서 발생하는 문제들을 해결할 수 있다. 예컨대, 테스트 장치가 반도체 칩을 직접 테스트하지 않고 BIST 회로를 통해 테스트하기 때문에, 채널 분기에 따른 속도가 느려지는 문제를 해결할 수 있다. 따라서, 고속 동작의 멀티-채널 패키지를 고속으로 테스트하기 위한 고가의 테스트 장치가 불필요하다. 또한, BIST 회로가 자신이 포함된 반도체 칩이 아닌 다른 반도체 칩을 테스트 장치를 경유하여 테스트하므로, 테스트 대상인 다른 반도체 칩뿐만 아니라 다른 반도체 칩까지의 외부 경로 상의 불량이나 성능 저하 상태도 함께 테스트할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 블록 구성도들로서, 채널 간 상호 테스트 되는 원리와 각 채널에서 셀프-테스트 되는 원리를 보여준다.
도 2a 및 도 2b는 도 1a의 멀티-채널 패키지에서, 제1 칩의 제1 BIST 회로가 제2 칩을 테스트하는 경로를 좀더 상세히 보여주는 블록 구성도들이다.
도 3은 도 1a의 멀티-채널 패키지에서, BIST 회로 부분을 좀더 상세하게 보여주는 블록 구성도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예들에 따른 멀티-채널 패키지를 개략적으로 보여주는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 멀티-채널 패키지에서, 2개의 칩 각각에서 셀프-테스트 될 때와 2개의 칩 간에 상호 테스트 될 때 선택되는 모드를 보여주는 개념도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 멀티-채널 패키지에서, 채널 간 상호 테스트하는 다양한 방법들을 보여주는 개념도들이다.
도 7은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 장치를 개략적으로 보여주는 블록 구성도이다.
도 8은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 방법을 개략적으로 보여주는 흐름도이다.
도 9는 도 8의 제1 칩의 제1 BIST 회로가 제2 칩을 테스트하는 단계를 좀더 상세하게 보여주는 흐름도이다.
도 10은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 방법을 개략적으로 보여주는 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 블록 구성도들로서, 채널 간 상호 테스트 되는 원리와 각 채널에서 셀프-테스트 되는 원리를 보여준다.
도 1a 및 도 1b를 참조하면, 본 실시예의 멀티-채널 패키지(100)는 패키지 기판(110)과 적어도 2개의 채널로 구성된 반도체 칩(120)을 포함할 수 있다.
패키지 기판(110)은 멀티-채널 패키지(100)의 뼈대를 구성하는 지지 기판을 의미할 수 있다. 예컨대, 패키지 기판(110)은 일반적으로 세라믹 기판, PCB, 유기 기판 및 인터포저 기판 등을 기반으로 형성될 수 있다. 본 실시예의 멀티-채널 패키지(100)에서, 패키지 기판(110)은, 예컨대, PCB로 형성될 수 있다.
패키지 기판(110)에는 배선들이 형성되고, 배선들은 단층 및/또는 다층 구조로 형성될 수 있다. 배선들은 패키지 기판(110) 상에 실장된 반도체 칩(120), 수동 소자, 컨트롤러 등에 전기적으로 연결될 수 있다. 또한, 배선들을 통해 반도체 칩(120)이 외부 접속 부재(도 4a의 115 등 참조)에 전기적으로 연결될 수 있다.
패키지 기판(110)은 하부에 외부 접속 부재(115)를 포함할 수 있다. 외부 접속 부재(115)는 패키지 기판(110)의 하면 상에 형성된 패드 상에 형성되고, 멀티-채널 패키지(100)를 외부의 시스템 기판이나 메인 보드 등에 실장시키는 기능을 할 수 있다. 외부 접속 부재(115)는 도전성 재질로 형성될 수 있다. 예컨대, 외부 접속 부재(115)는 솔더(solder), 또는 구리 필러(pillar)와 솔더 등으로 형성될 수 있다. 물론, 외부 접속 부재(115)의 재질이 그에 한정되는 것은 아니다.
반도체 칩(120)은 메모리 소자(122)와 BIST(Built-In-Self-Test) 회로(124)를 포함할 수 있다. 반도체 칩(120)은 메모리 소자(122)에 따라 칩의 종류가 구별될 수 있다. 예컨대, 반도체 칩(120)은 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 롬(ROM), 피롬(PROM), 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM), 에프램(FRAM) 등의 메모리 소자(122)를 포함할 수 있고, 그에 따라, 반도체 칩(120)은 디램 칩, 에스램 칩, 플래시 메모리 칩, 롬 칩, 피롬 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 알램 칩, 에프램 칩 등으로 구별될 수 있다. 그러나 반도체 칩(120)이 메모리 소자만을 포함하는 것은 아니다. 예컨대, 반도체 칩(120)은 마이크로프로세서(micro-processor), 이미지 신호 처리기(Image Signal Processor: ISP), 디지털 신호 처리기(Digital Signal Processor: DSP), 마이크로컨트롤러(micro-controller) 등의 로직 소자 또는 이와 유사한 소자 등과 같은 비메모리 소자를 포함할 수도 있다. 실시예에 따라, 멀티-채널 패키지(100)는 메모리 칩, 수동 소자, 및 컨트롤러 칩 등을 함께 포함하여, 메모리 모듈(memory module), 메모리 카드(memory card), 또는 메모리 스틱 (memory stick) 등을 구성할 수 있다.
도 1a 및 도 1b에서, 메모리 소자(122)가 CORE/CELL로 표시되고 있는데, 메모리 소자(122)는 데이터가 저장되는 메모리 셀들이 매트릭스 형태로 배치된 셀 어레이 영역과, 셀 어레이 영역의 주변에서 데이터의 쓰기/읽기를 담당하는 회로들이 배치된 코어/페리(core/peri) 영역을 포함할 수 있다. 실시예에 따라, 메모리 소자(122)에서, 셀 어레이와 읽기/쓰기 회로를 함께 메모리 코어라고 언급하기도 한다. 따라서, CORE/CELL은 상기 두 개념 모두를 통합한 개념으로 사용될 수 있다.
본 실시예의 멀티-채널 패키지(100)는, 반도체 칩(120)이 패키지 기판(110) 상에 적어도 2개 실장되고, 적어도 2개의 채널을 통해 대응하는 반도체 칩(120)으로 신호가 독립적으로 전달되는 멀티-채널 구조를 가질 수 있다. 이와 같이, 멀티-채널 패키지(100)가 복수의 반도체 칩(120)을 포함하고 멀티-채널 구조를 가짐으로써, 메모리의 용량이 증가하면서도 고속 동작이 가능할 수 있다.
멀티-채널 패키지(100)의 구조에 따라, 하나의 반도체 칩(120)에 하나의 채널이 할당될 수도 있고, 복수의 반도체 칩(120)에 하나의 채널이 할당될 수도 있다. 또한, 실시예에 따라, 하나의 칩에 복수의 메모리 블록들이 포함되고, 메모리 블록당 채널이 할당될 수도 있다. 도 1a에서, Channel 1로 표시된 제1 칩(120-1)과 Channel 2로 표시된 제2 칩(120-2)은 각각 물리적으로 하나의 반도체 칩에 해당할 수도 있고, 또는 복수의 반도체 칩에 해당할 수도 있다. 멀티-채널 패키지(100)의 구조에 따른 채널 할당과 관련해서, 도 4a 내지 도 4d의 설명 부분에서 좀더 상세히 설명한다. 이하에서, 필요한 경우를 제외하고, 하나의 반도체 칩(120)에 하나의 채널이 할당된 경우를 위주로 설명한다.
BIST 회로(124)는 반도체 칩(120)의 메모리 소자(122)를 셀프-테스트할 수 있는 회로를 의미한다. BIST 회로(124)의 좀더 구체적인 구조에 대해서는 도 3의 설명 부분에서 설명한다.
전술한 바와 같이, 멀티-채널 패키지가 다수의 반도체 칩을 포함하고 멀티-채널로 구성됨으로써, 속도와 용량이 증가하고 있다. 그러나 멀티-채널 패키지를 테스트하기 위하여, 고가의 테스트 장치가 필요하게 되어 테스트 비용이 상승하는 문제가 있다. 이러한 비용 증가를 줄이기 위해 채널 분기 기술 및/또는 DFT(Design For Test) 기술을 사용하고 있는데, 채널 분기 기술 및/또는 DFT 기술을 이용해서는 멀티-채널 패키지를 고속 동작으로 테스트하는 데에 한계가 있다. 예컨대, 테스트 장치의 신호를 채널별로 분기하여 반도체 칩들을 직접 테스트하는 채널 분기 기술은 속도가 느려져 고속 동작 테스트를 불가능하게 하는 문제가 있다. 또한, DFT 기술이 적용된 BIST 회로(124)를 이용한 테스트의 경우, 해당 반도체 칩을 고속 동작으로 셀프-테스트할 수 있으나, 반도체 칩 외부의 패키지 기판(110)의 성능 저하나 불량에 대해서는 테스트할 수 없는 한계가 있다.
본 실시예의 멀티-채널 패키지(100)는, BIST 회로(124)를 이용하여 메모리 소자(122)를 테스트하되, 테스트 장치(도 7의 200 참조)를 거쳐서 다른 반도체 칩(120)의 메모리 소자(122)를 테스트하도록 구성될 수 있다. 다시 말해서, 본 실시예의 멀티-채널 패키지(100)는, 적어도 2개의 반도체 칩(120)이 BIST 회로(124)와 멀티-채널 패키지(100) 외부의 테스트 장치(200)를 이용하여 채널 간 상호 테스트 될 수 있도록 구성될 수 있다.
도 1a를 참조하여, 좀더 구체적으로 설명하면, 본 실시예의 멀티-채널 패키지(100)는 패키지 기판(110) 상에 제1 칩(120-1)과 제2 칩(120-2)을 포함할 수 있다. 또한, 제1 칩(120-1)은 제1 메모리 소자(122-1)와 제1 BIST 회로(124-1)를 포함하고, 제2 칩(120-2)은 제2 메모리 소자(122-2)와 제2 BIST 회로(124-2)를 포함할 수 있다. 제1 칩(120-1)에 제1 채널(Channel 1)이 할당되고, 제2 칩(120-2)에 제2 채널(Channel 2)이 할당될 수 있다. 이러한 멀티-채널 패키지(100) 구조에서, 제1 BIST 회로(124-1)가 제1 상호 테스트 라인(ITL1)을 통해 제2 칩(120-2)의 제2 메모리 소자(122-2)를 테스트하고, 제2 BIST 회로(124-2)가 제2 상호 테스트 라인(ITL2)을 통해 제1 칩(120-1)의 제1 메모리 소자(122-1)를 테스트할 수 있다. 여기서, 제1 상호 테스트 라인(ITL1)과 제2 상호 테스트 라인(ITL2)은 멀티-채널 패키지(100)와 멀티-채널 패키지(100) 외부의 테스트 장치(200)의 경로를 포함할 수 있다.
이와 같이, 본 실시예의 멀티-채널 패키지(100)는, BIST 회로(124)를 이용하되 테스트 장치(200)를 경유하여 채널 간 상호 테스트 되도록 패키지 기판(110) 상에 제1 칩(120-1)과 제2 칩(120-2)이 배치 및 구성됨으로써, 기존 멀티-채널 패키지의 테스트에서 발생하는 문제들을 해결할 수 있다. 즉, 테스트 장치(200)가 반도체 칩(120)을 직접 테스트하지 않고 BIST 회로(124)를 통해 테스트하기 때문에, 채널 분기에 따른 속도가 느려지는 문제를 해결할 수 있다. 따라서, 고속 동작의 멀티-채널 패키지(100)를 고속으로 테스트하기 위한 고가의 테스트 장치가 불필요하다. 예컨대, 동작 속도가 멀티-채널 패키지(100)의 반도체 칩(120)보다 느린 저가의 테스트 장치(200)의 경우에도, 반도체 칩(120)의 동작 속도에 대응하여 고속으로 테스트를 수행할 수 있다. 또한, BIST 회로(124)가 자신이 포함된 반도체 칩(120)이 아닌 다른 반도체 칩(120)을 테스트 장치(200)를 경유하여 테스트하기 때문에, 테스트 대상인 다른 반도체 칩(120)뿐만 아니라 다른 반도체 칩(120)까지의 외부 경로 상의 불량이나 성능 저하 상태도 함께 테스트할 수 있다.
한편, 본 실시예의 멀티-채널 패키지(100)는, 도 1b에서 도시된 바와 같이, BIST 회로(124)가 자신이 포함된 반도체 칩(120) 내의 메모리 소자(122)를 테스트할 수 있다. 예컨대, 제1 칩(120-1)의 제1 BIST 회로(124-1)는 제1 셀프-테스트 라인(SLT1)을 통해 제1 메모리 소자(122-1)를 테스트하고, 제2 칩(120-2)의 제2 BIST 회로(124-2)는 제2 셀프-테스트 라인(SLT2)을 통해 제2 메모리 소자(122-2)를 테스트할 수 있다. 여기서, 제1 셀프-테스트 라인(STL1)은 제1 칩(120-1) 내의 경로만을 포함하고, 제2 셀프-테스트 라인(STL2)은 제2 칩(120-2) 내의 경로만을 포함할 수 있다. BIST 회로(124)가 자신이 포함된 반도체 칩(120)의 메모리 소자(122)를 테스트할 것인지 아니면, 다른 반도체 칩(120)의 메모리 소자(122)를 테스트할 것인지는 BIST 회로(124) 내의 MRS(Mode Register Set)에서의 모드 선택에 따라 달라질 수 있다. 모드 선택과 관련해서, 도 5의 설명 부분에서 좀더 상세히 설명한다.
도 2a 및 도 2b는 도 1a의 멀티-채널 패키지에서, 제1 칩의 제1 BIST 회로가 제2 칩을 테스트하는 경로를 좀더 상세히 보여주는 블록 구성도들이다.
도 2a 및 도 2b를 참조하면, 제1 칩(120-1)의 제1 BIST 회로(124-1)는 테스트 패턴 신호를 굵은 점선으로 표시된 경로(Pw)를 통해 제2 칩(120-2)의 제2 메모리 소자(122-2)에 전달할 수 있다. 구체적으로, 도 2b에 도시된 바와 같이, 테스트 패턴 신호는 제1 BIST 회로(124-1)로부터, 제1 칩(120-1)의 제1 칩 패드(125-1), 패키지 기판(110)의 제1 기판 패드(112-1), 패키지 기판(110)의 제1 외부 접속 부재(115-1), 테스트 장치(200)의 테스트 보드(220), 패키지 기판(110)의 제2 외부 접속 부재(115-2), 패키지 기판(110)의 제2 기판 패드(112-2), 제2 칩(120-2)의 제2 칩 패드(125-2), 및 제2 칩(120-2)의 제2 메모리 소자(122-2) 순으로 전달될 수 있다. 이러한, 제1 BIST 회로(124-1)로부터의 테스트 패턴 신호의 제2 메모리 소자(122-2)로의 전달은 일종의 데이터 쓰기 또는 저장에 해당할 수 있다.
한편, 앞서 테스트 패턴 신호의 전달을 통해 제2 칩(120-2)의 제2 메모리 소자(122-2)에 저장된 데이터는, 얇은 점선으로 표시된 경로(Pr)를 통해 제1 BIST 회로(124-1)에서 데이터 신호로서 읽어들일 수 있다. 구체적으로, 제2 메모리 소자(122-2)에 저장된 데이터는, 제2 메모리 소자(122-2)로부터 제2 칩(120-2)의 제2 칩 패드(125-2), 패키지 기판(110)의 제2 기판 패드(112-2), 패키지 기판(110)의 제2 외부 접속 부재(115-2), 테스트 장치(200)의 테스트 보드(220), 패키지 기판(110)의 제1 외부 접속 부재(115-1), 패키지 기판(110)의 제1 기판 패드(112-1), 제1 칩(120-1)의 제1 칩 패드(125-1), 및 제1 칩(120-1)의 제1 BIST 회로(124-1) 순으로 데이터 신호로서 전달될 수 있다. 이러한, 제2 메모리 소자(122-2)로부터 제1 BIST 회로(124-1)로의 데이터 신호의 전달은 일종의 데이터 읽기에 해당할 수 있다.
제1 BIST 회로(124-1)는 제2 메모리 소자(122-2)로부터 읽은 데이터 신호를 테스트 패턴 신호와 비교하여 제2 메모리 소자(122-2), 즉 제2 칩(120-2)이 정상인지 불량인지를 판단할 수 있다. 또한, 제1 BIST 회로(124-1)는 제2 칩(120-2)뿐만 아니라 테스트 패턴 신호 및/또는 데이터 신호가 전달되는 경로 상의 반도체 칩(120) 외부의 성능 저하나 불량 등도 함께 판단할 수 있다. 즉, 제1 BIST 회로(124-1)는 제1 칩(120-1)의 제1 칩 패드(125-1)로부터 제2 칩(120-2)의 제2 칩 패드(125-2)까지의 경로 상의 성능 저하나 불량 등을 함께 테스트할 수 있다.
한편, 제1 칩(120-1)의 제1 메모리 소자(122-1)는 제2 칩(120-2)의 제2 BIST 회로(124-2)를 통해 앞서 제1 BIST 회로(124-1)에 의한 제2 메모리 소자(122-2)의 테스트에서와 유사한 경로를 따라 테스트 될 수 있다. 실시예에 따라, 제1 칩(120-1)의 제1 메모리 소자(122-1)는 제1 BIST 회로(124-1)에 의해 셀프-테스트 될 수도 있다.
도 3은 도 1a의 멀티-채널 패키지에서, BIST 회로 부분을 좀더 상세하게 보여주는 블록 구성도이다.
도 3을 참조하면, BIST 회로(124)는 MRS(124M), 패턴 생성부(124P), 비교부(124C), 판단부(124D) 및 스위칭 소자(124S)를 포함할 수 있다. MRS(124M)에는 BIST 회로(124)의 모드가 저장될 수 있다. 예컨대, MRS(124M)에는 셀프-테스트 모드, 테스터(tester) 모드, 및 타겟(target) 모드 중 어느 하나의 모드가 저장될 수 있다. 셀프-테스트 모드는 BIST 회로(124)가 자신이 포함된 반도체 칩(120)의 메모리 소자(122)를 테스트하는 모드이고, 테스터 모드는 BIST 회로(124)가 다른 반도체 칩(120)의 메모리 소자(122)를 테스트하는 모드이며, 타겟 모드는 테스트 대상인 반도체 칩(120)의 메모리 소자(122)가 다른 반도체 칩(120)의 BIST 회로(124)에 의해 테스트 되도록 하는 모드일 수 있다. 2개의 반도체 칩(120)이 있을 때, 각각의 MRS(124M)에 저장될 수 있는 모드에 대해서는 도 5의 설명 부분에서 좀더 상세히 설명한다. 한편, 반도체 칩(120)의 BIST 회로(124)의 MRS(124M)에 저장되는 모드는 테스트 장치(도 7의 200 참조)로부터 인가되는 모드 선택 신호에 의해 결정될 수 있다.
패턴 생성부(124P)는 반도체 칩(120)을 테스트하기 위한 테스트 패턴 신호를 생성할 수 있다. 예컨대, 패턴 생성부(124P)는 DFT 기술에 기초하여 테스트 대상인 반도체 칩(120)의 메모리 소자(122)를 쉽고 정확하게 테스트하기 위한 최적의 로직 신호인 테스트 패턴 신호를 생성할 수 있다.
비교부(124C)는 테스트 대상인 반도체 칩(120)의 메모리 소자(122)에 저장된 데이터로부터 읽은 데이터 신호를 패턴 생성부(124P)로부터 제공받거나 또는 버퍼 등에 임시 저장되어 있는 테스트 패턴 신호와 비교한다.
판단부(124D)는 상기 비교부(124C)의 비교 결과에 따라, 테스트 한 메모리 소자(122), 즉 반도체 칩(120)이 정상인지(pass) 또는 불량인지(fail)를 판단하고, 그 결과를 저장한다.
한편, 스위칭 소자(124S)는 MRS(124M)의 모드에 따라, 온/오프가 변경될 수 있다. 예컨대, MRS(124M)가 셀프-테스트 모드인 경우에, 스위칭 소자(124S)가 오프되어 BIST 회로(124)가 자신이 포함된 반도체 칩(120)의 메모리 소자(122)를 셀프-테스트하고, MRS(124M)가 테스터 모드인 경우에, 스위칭 소자(124S)가 온 되어 BIST 회로(124)가 다른 반도체 칩(120)의 메모리 소자(122)를 테스트할 수 있다.
본 실시예의 멀티-채널 패키지(100)에서, BIST 회로(124)에 스위칭 소자(124S)만이 예시되고 있지만, BIST 회로(124)의 구조가 그에 한정되는 것을 아니다. 예컨대, BIST 회로(124)는 테스트 패턴 신호를 테스트 대상인 반도체 칩(120)의 메모리 소자(122)로 전달하고 메모리 소자(122)로부터 데이터 신호를 읽기 위한 다양한 회로들, 예컨대, 먹스(MUX), 디먹스(DeMUX), 다이오드, 버퍼 등의 회로들을 포함할 수 있다. 또한, 반도체 칩(120)은 칩 패드(125)를 통해 메모리 소자(122)로 데이터를 쓰거나 메모리 소자(122)로부터 데이터를 읽기 위한 다양한 회로들을 포함할 수 있다. 한편, 반도체 칩(120)의 칩 패드(125)는 패키지 기판(110)의 기판 패드(112)로 전기적으로 연결될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 멀티-채널 패키지를 개략적으로 보여주는 단면도들이다.
도 4a를 참조하면, 본 실시예의 멀티-채널 패키지(100a)는 패키지 기판(110) 상에 4개의 반도체 칩(120a)을 포함할 수 있다. 또한, 4개의 반도체 칩(120a) 각각은 대응하는 하나의 채널을 가질 수 있다. 예컨대, 제1 칩(120-1)은 제1 채널(CH1)을, 제2 칩(120-2)은 제2 채널(CH2)을, 제3 칩(120-3)은 제3 채널(CH3)을, 그리고 제4 칩(120-4)은 제4 채널(CH4)을 가질 수 있다.
도 4a에 도시된 바와 같이, 4개의 반도체 칩(120a)은 패키지 기판(110) 상에 적층된 구조로 배치될 수 있다. 4개의 반도체 칩(120a) 각각의 칩 패드(도 2a의 125 참조)는 패키지 기판(110)의 기판 패드(도 2a의 112 참조)에 와이어 또는 관통 전극을 통해 연결될 수 있다.
참고로, 와이어를 통해 연결된 경우에, 4개의 반도체 칩(120a)은 활성 면이 상방을 향하도록 배치되고, 활성 면 상에 칩 패드(125)가 배치될 수 있다. 또한, 4개의 반도체 칩(120a)은 칩 패드(125)가 노출되도록 지그재그 구조로 적층되거나, 또는 계단형 구조로 적층될 수 있다. 한편, 관통 전극을 통해 연결된 경우에, 4개의 반도체 칩(120a)은 활성 면이 하방을 향하도록 배치될 수 있다. 또한, 4개의 반도체 칩(120a)은 측면이 일치하도록 정렬되어 적층될 수 있다.
도시되지는 않았지만, 패키지 기판(110)의 상면 및 4개의 반도체 칩(120a)은 밀봉재에 의해 밀봉될 수 있다. 실시예의 따라, 제4 칩(120-4)의 상면은 밀봉재에 의해 덮일 수도 있고, 밀봉재로부터 노출될 수도 있다.
패키지 기판(110)의 하면에는 외부 접속 부재(115)가 배치될 수 있다. 예컨대, 외부 접속 부재(115)는 솔더, 또는 구리 필러와 솔더 등으로 형성될 수 있다. 외부 접속 부재(115)는 패키지 기판(110)의 배선들을 통해 기판 패드(112)에 전기적으로 연결될 수 있다. 따라서, 4개의 반도체 칩(120a)은 기판 패드(112)와 패키지 기판(110)의 배선들을 통해 외부 접속 부재(115)에 전기적으로 연결될 수 있다.
본 실시예의 멀티-채널 패키지(100a)에서, 4개의 반도체 칩(120a) 각각은 BIST 회로(도 2a의 124 참조)를 포함하고, 패키지 기판(110)과 4개의 반도체 칩(120a)은 채널 간 상호 테스트가 가능하도록 구성될 수 있다. 4개의 반도체 칩(120a)의 채널 간 상호 테스트는 다양한 방법으로 이루어질 수 있고, 그에 대한 내용은 도 6a 내지 도 6d의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 멀티-채널 패키지(100a)에서, 패키지 기판(110) 상에 4개의 반도체 칩(120a)이 적층되고 있지만, 적층된 반도체 칩(120a)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 반도체 칩(120a)은 패키지 기판(110) 상에 2개, 3개 또는 5개 이상 적층될 수 있다.
도 4b를 참조하면, 본 실시예의 멀티-채널 패키지(100b)는 패키지 기판(110) 상에 4개의 반도체 칩(120b)을 포함한다는 측면에서, 도 4a의 멀티-채널 패키지(100a)와 유사할 수 있다. 그러나 본 실시예의 멀티-채널 패키지(100b)는 채널의 구성에서 도 4a의 멀티-채널 패키지(100a)와 다를 수 있다. 구체적으로, 도 4a의 멀티-채널 패키지(100a)에서, 4개의 반도체 칩(120a) 각각이 하나의 채널을 가질 수 있다. 그에 반해, 본 실시예의 멀티-채널 패키지(100b)에서는 2개씩의 반도체 칩(120b)이 하나의 채널을 공유할 수 있다. 예컨대, 제1 칩(120-1)과 제2 칩(120-2)이 제1 채널(CH1)을 공유하며, 제3 칩(120-3)과 제4 칩(120-4)이 제2 채널(CH2)을 공유할 수 있다. 다시 말해서, 채널을 공유하는 2개의 반도체 칩(120b)은 물리적으로 2개의 칩에 해당하지만, 채널의 측면에서 하나의 칩에 해당할 수 있다.
본 실시예의 멀티-채널 패키지(100b)에서도, 패키지 기판(110) 상에 4개 이외의 다른 개수의 반도체 칩(120b)이 적층될 수 있다. 다만, 2개씩의 반도체 칩(120b)이 하나의 채널을 공유하므로, 패키지 기판(110) 상에 짝수 개의 반도체 칩(120b)이 적층될 수 있다.
그 외, 4개의 반도체 칩(120b)의 적층 구조, 밀봉재, 외부 접속 부재(115) 등은 도 4a의 멀티-채널 패키지(100a)에 대해 설명한 바와 같다.
도 4c를 참조하면, 본 실시예의 멀티-채널 패키지(100c)는 패키지 기판(110) 상에 4개의 반도체 칩(120c)의 배치 구조에서, 도 4a의 멀티-채널 패키지(100a)와 다를 수 있다. 구체적으로, 본 실시예의 멀티-채널 패키지(100c)에서, 4개의 반도체 칩(120c)은 패키지 기판(110) 상에 수평 방향으로 서로 이격되도록 배치될 수 있다. 또한, 도시된 바와 같이 4개의 반도체 칩(120c)은 각각 하나의 채널을 가질 수 있다.
4개의 반도체 칩(120c)의 칩 패드(도 2a의 125 참조)는 패키지 기판(110)의 기판 패드(도 2a의 112 참조)에 와이어 또는 범프를 통해 연결될 수 있다. 와이어를 통해 연결된 경우, 4개의 반도체 칩(120c)은 활성 면이 상방을 향하도록 배치될 수 있다. 또한, 범프를 통해 연결된 경우, 4개의 반도체 칩(120c)은 활성 면이 하방을 향하도록 배치될 수 있다.
본 실시예의 멀티-채널 패키지(100c)에서, 4개의 반도체 칩(120c) 각각이 하나의 채널을 갖는 것을 예시하고 있지만, 채널 구성이 그에 한정되는 것은 아니다. 예컨대, 도 4b의 멀티-채널 패키지(100b)와 유사하게 2개씩의 반도체 칩(120c)이 하나의 채널을 공유하는 구성을 가질 수도 있다. 또한, 패키지 기판(110) 상에 4개의 반도체 칩(120c)이 배치되고 있지만, 반도체 칩(120c)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 반도체 칩(120c)은 패키지 기판(110) 상에 2개, 3개, 또는 5개 이상 수평 방향으로 서로 이격되어 배치될 수도 있다.
그 외, 밀봉재, 외부 접속 부재(115) 등은 도 4a의 멀티-채널 패키지(100a)에 대해 설명한 바와 같다.
도 4d를 참조하면, 본 실시예의 멀티-채널 패키지(100d)는 도 4a의 멀티-채널 패키지(100a)와 도 4c의 멀티-채널 패키지(100c)가 복합된 구조에 해당할 수 있다. 구체적으로, 본 실시예의 멀티-채널 패키지(100d)는 패키지 기판(110) 상에 배치된 4개의 적층 구조체(120S)를 포함할 수 있다. 예컨대, 4개의 적층 구조체(120S)는 제1 적층 구조체 내지 제4 적층 구조체(120S-1 ~ 120S-4)를 포함하고, 각각은 복수 개의 반도체 칩을 포함할 수 있다. 다시 말해서, 4개의 적층 구조체(120S) 각각은 도 4a의 멀티-채널 패키지(100a)에서, 4개의 반도체 칩(120a)이 적층된 구조에 대응할 수 있다. 또한, 4개의 적층 구조체(120S)는 패키지 기판(110) 상에서 수평 방향으로 서로 이격되어 배치될 수 있다. 따라서, 4개의 적층 구조체(120S) 각각은 도 4c의 멀티-채널 패키지(100c)에서, 4개의 반도체 칩(120c) 각각에 대응할 수 있다.
본 실시예의 멀티-채널 패키지(100d)에서, 4개의 적층 구조체(120S) 각각은 동일한 개수, 예컨대, 동일한 4개의 반도체 칩을 포함할 수 있다. 그러나 본 실시예의 멀티-채널 패키지(100d)에서, 적층 구조체(120S)의 구조가 그에 한정되는 것은 아니다. 예컨대, 4개의 적층 구조체(120S) 각각은 4개 이외의 다른 개수의 반도체 칩을 포함할 수 있다. 또한, 4개의 적층 구조체(120S) 각각은 동일 개수의 반도체 칩을 포함할 수도 있고, 다른 개수의 반도체 칩을 포함할 수도 있다. 예컨대, 적어도 하나의 적층 구조체(120S)는 다른 적층 구조체(120S)와는 다른 개수의 반도체 칩을 포함할 수도 있다.
또한, 본 실시예의 멀티-채널 패키지(100d)에서, 패키지 기판(110) 상에 4개의 적층 구조체(120S)가 배치되고 있지만, 적층 구조체(120S)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 적층 구조체(120S)는 패키지 기판(110) 상에 2개, 3개, 또는 5개 이상 수평 방향으로 서로 이격되어 배치될 수도 있다.
한편, 본 실시예의 멀티-채널 패키지(100d)에서, 4개의 적층 구조체(120S) 각각은 하나의 채널을 가질 수 있다. 그에 따라, 4개의 적층 구조체(120S) 각각을 구성하는 4개의 반도체 칩이 하나의 채널을 공유할 수 있다. 결과적으로 본 실시예의 멀티-채널 패키지(100d)는 4개의 채널을 가질 수 있다. 그러나 채널의 구성이 그에 한정되는 것은 아니다. 예컨대, 도 4a의 멀티-채널 패키지(100a)에서와 같이, 반도체 칩마다 하나의 채널을 가질 수 있고, 도 4b의 멀티-채널 패키지(100b)에서와 같이 2개씩의 반도체 칩이 하나의 채널을 공유할 수도 있다. 그러한 경우, 멀티-채널 패키지(100d)는 16개의 채널을 가지거나 또는 8개의 채널을 가질 수 있다.
그 외, 4개의 적층 구조체(120S) 각각의 반도체 칩의 적층 구조, 밀봉재, 외부 접속 부재(115) 등은 도 4a의 멀티-채널 패키지(100a)에 대해 설명한 바와 같다.
도 5는 본 발명의 일 실시예에 따른 멀티-채널 패키지에서, 2개의 칩 각각에서 셀프-테스트 될 때와 2개의 칩 간에 상호 테스트 될 때 선택되는 모드를 보여주는 개념도이다.
도 5를 참조하면, 먼저, 2개의 칩 각각에서 셀프-테스트 될 때, 제1 칩(CHIP 1)의 MRS에 셀프-테스트 모드가 선택되어 저장되고, 제2 칩(CHIP 2)의 MRS에 셀프-테스트 모드가 선택되어 저장될 수 있다. 셀프-테스트 모드의 선택 및 저장은 테스트 장치(도 7의 200 참조)로부터 인가된 모드 선택 신호에 따라 이루어질 수 있다. 2개의 반도체 칩(도 1b의 120 참조) 각각의 MRS에 셀프-테스트 모드가 선택되어 저장된 후, 테스트 장치(200)로부터 테스트 스타트 신호가 인가되면, 해당 BIST 회로(도 1b의 124 참조)가 자신이 포함된 반도체 칩(120)의 메모리 소자(도 1b의 122 참조)를 셀프-테스트할 수 있다.
다음, 2개의 반도체 칩(120) 간에 상호 테스트 될 때, 제1 칩(CHIP 1)의 MRS에 테스터 모드가 선택되어 저장되고, 제2 칩(CHIP 2)의 MRS에 타겟 모드가 선택되어 저장될 수 있다. 테스터 모드, 및 타겟 모드의 선택 및 저장 역시 테스트 장치(200)로부터 인가된 모드 선택 신호에 따라 이루어질 수 있다. 이후, 테스트 장치(200)로부터 테스트 스타트 신호가 인가되면, 제1 칩(도 1a의 120-1 참조)의 제1 BIST 회로(도 1a의 124-1 참조)가 테스트 장치(200)의 테스트 보드(도 7의 220 참조)를 경유하여 제2 칩(도 1a의 120-2 참조)의 제2 메모리 소자(도 1a의 122-2 참조)를 테스트할 수 있다.
한편, 반대로, 2개의 반도체 칩(120) 간에 상호 테스트 될 때, 제1 칩(CHIP 1)의 MRS에 타겟 모드가 선택되어 저장되고, 제2 칩(CHIP 2)의 MRS에 테스터 모드가 선택되어 저장될 수 있다. 이후, 테스트 장치(200)로부터 테스트 스타트 신호가 인가되면, 제2 칩(120-2)의 BIST 회로(124-2)가 테스트 장치(200)의 테스트 보드(220)를 경유하여 제1 칩(120-1)의 제1 메모리 소자(122-1)를 테스트할 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 멀티-채널 패키지에서, 채널 간 상호 테스트하는 다양한 방법들을 보여주는 개념도들이다.
도 6a를 참조하면, 본 실시예의 멀티-채널 패키지(100M1)에서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)은 2개씩 채널 간 상호 테스트할 수 있다. 구체적으로, 제1 칩(CHIP 1)의 BIST 회로가 제2 칩(CHIP 2)의 메모리 소자를 테스트하고, 제2 칩(CHIP 2)의 BIST 회로가 제1 칩(CHIP 1)의 메모리 소자를 테스트할 수 있다. 또한, 제3 칩(CHIP 3)의 BIST 회로가 제4 칩(CHIP 4)의 메모리 소자를 테스트하고, 제4 칩(CHIP 4)의 BIST 회로가 제3 칩(CHIP 3)의 메모리 소자를 테스트할 수 있다.
채널 간 상호 테스트 방법은 테스트 장치(도 7의 200 참조)의 테스트 보드(도 7의 220 참조)를 경유하여 이루어질 수 있다. 또한, 테스트 장치(200)와 4개의 반도체 칩(CHIP 1 ~ CHIP 4) 간의 신호 전달은, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)의 각각의 채널과 대응하는 테스트 장치(200)의 각각의 채널을 통해 이루어질 수 있다. 참고로, 도 6a 내지 도 6d에서, T/A는 테스트 장치(200)를 의미한다. 예컨대, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)은 제1 채널 내지 제4 채널(CH0 ~ CH3)과, 대응하는 테스트 장치(200)의 제1 채널 내지 제4 채널(T/A ch0 ~ T/A ch3)을 통해 테스트 장치(200)와 신호를 주고받을 수 있다. 한편, 테스트 장치(200)로부터 4개의 반도체 칩(CHIP 1 ~ CHIP 4)으로의 신호는 예컨대, 모드 선택 신호, 테스트 스타트 신호 등일 수 있고, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)으로부터 테스트 장치(200)로의 신호는 테스트 결과에 대한 신호일 수 있다.
도 6b를 참조하면, 본 실시예의 멀티-채널 패키지(100M2)에서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)이 2개씩 채널 간 상호 테스트한다는 측면에서, 도 6a에서의 멀티-채널 패키지(100M1)에서, 채널 간 상호 테스트하는 방법과 유사할 수 있다. 그러나 본 실시예의 멀티-채널 패키지(100M2)에서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)과 테스트 장치(200) 사이의 신호 전달은 채널 분기 기술을 통해 이루어질 수 있다. 예컨대, 테스트 장치(200)의 제1 채널(T/A ch0)을 통해 제1 칩(CHIP 1)과 제2 칩(CHIP 2)의 채널(CH0, CH1)로 신호를 전달하고, 테스트 장치(200)의 제2 채널(T/A ch1)을 통해 제3 칩(CHIP 3)과 제4 칩(CHIP 4)의 채널(CH2, CH3)로 신호를 전달할 수 있다.
앞서, 기존 멀티-채널 패키지에서, 채널 분기 기술의 적용의 경우, 테스트 속도가 느려지는 문제가 있다. 이러한 테스트 속도 저하 문제는 테스트 장치(200)가 채널을 통해 해당 반도체 칩을 직접 테스트하는 경우에 발생하며, BIST 회로를 통해 셀프-테스트하거나 상호 테스트하는 경우와는 상관이 없다. 다시 말해서, 테스트 장치(200)에서 직접 테스트 패턴 신호를 반도체 칩으로 인가하고, 저장된 데이터 신호를 읽는 식으로 테스트를 수행하는 경우에, 채널 분기 기술을 적용하게 되면 테스트 속도가 느려질 수 있다. 그에 반해, 본 실시예의 멀티-채널 패키지(100M2)와 같이, 테스트 장치(200)가 모드 선택 신호, 테스트 스타트 신호 등과 같은 최소한의 신호를 멀티-채널 패키지(100M2)로 인가하고 BIST 회로가 실질적인 테스트를 수행하는 경우에는 채널 분기 기술을 적용해도 테스트 속도가 느려지는 문제가 발생하지 않을 수 있다. 결과적으로 본 실시예의 멀티-채널 패키지(100M2)는, 채널 분기 기술 적용하면서도, 저가의 저속 테스트 장치를 이용하여 반도체 칩들이 고속으로 테스트 되도록 할 수 있다.
도 6c를 참조하면, 본 실시예의 멀티-채널 패키지(100M3)에서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4) 중 어느 하나의 반도체 칩, 예컨대, 제1 칩(CHIP 1)의 BIST 회로가 제2 칩 내지 제4 칩(CHIP 2 ~ CHIP 4)의 메모리 소자를 테스트할 수 있다. 또한, 제2 칩 내지 제4 칩(CHIP 2 ~ CHIP 4) 중 어느 하나의 반도체 칩, 예컨대, 제2 칩(CHIP 2)의 BIST 회로가 제1 칩(CHIP 1)의 메모리 소자를 테스트할 수 있다.
본 실시예의 멀티-채널 패키지(100M3)에서의 채널 간 상호 테스트 방법 역시 테스트 장치(200)의 테스트 보드(220)를 경유하여 이루어질 수 있다. 따라서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)의 외부 경로 상의 불량이나 성능 저하 상태가 테스트 될 수 있다. 또한, 4개의 반도체 칩(CHIP 1 ~ CHIP 4) 각각의 메모리 소자도 모두 테스트 될 수 있다.
도 6d를 참조하면, 본 실시예의 멀티-채널 패키지(100M4)에서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4) 중 제1 칩(CHIP 1)의 BIST 회로가 제2 칩(CHIP 2)의 메모리 소자를 테스트하고, 제3 칩(CHIP 3)의 BIST 회로가 제4 칩(CHIP 4)의 메모리 소자를 테스트할 수 있다. 또한, 제1 칩(CHIP 1)은 자신의 BIST 회로를 통해 셀프-테스트 되고, 제3 칩(CHIP 3)도 자신의 BIST 회로를 통해 셀프-테스트 될 수 있다.
본 실시예의 멀티-채널 패키지(100M4)에서의 채널 간 상호 테스트 방법에서, 제1 칩(CHIP 1)의 BIST 회로에 의한 제2 칩(CHIP 2)의 메모리 소자의 테스트와 제3 칩(CHIP 3)의 BIST 회로에 의한 제4 칩(CHIP 4)의 메모리 소자의 테스트는 테스트 장치(200)의 테스트 보드(220)를 경유하여 이루어질 수 있다. 따라서, 4개의 반도체 칩(CHIP 1 ~ CHIP 4)의 외부 경로 상의 불량이나 성능 저하 상태가 모두 테스트 될 수 있다. 또한, 4개의 반도체 칩(CHIP 1 ~ CHIP 4) 각각의 메모리 소자도 모두 테스트 될 수 있다.
참고로, 본 실시예의 멀티-채널 패키지(100M4)의 경우, 어느 일 방향으로의 테스트와 셀프-테스트의 복합이므로, 엄밀히 말하면 채널 간 상호 테스트에 해당하지 않을 수 있다. 그러나 넓은 개념으로, 채널 간 상호 테스트를, 멀티-채널 패키지의 모든 반도체 칩의 메모리 소자를 테스트하되, 적어도 하나의 반도체 칩의 BIST 회로를 이용하여 적어도 하나의 다른 반도체 칩의 메모리 소자를 테스트 장치(200)를 경유하여 테스트하는 방법으로 정의하는 경우에, 본 실시예의 멀티-채널 패키지(100M4)의 테스트 방법도 채널 간 상호 테스트 방법에 포함될 수 있다.
또한, 도 6a 내지 도 6d의 실시예들에서는 설명하지 않았지만, 앞서 넓은 개념의 채널 간 상호 테스트 방법에 속하는 다른 실시예들의 경우도, 본 발명의 기술적 사상에 속한다고 할 것이다.
도 7은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 장치를 개략적으로 보여주는 블록 구성도이다. 도 1a 내지 도 6d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예의 테스트 장치(200)는 테스트 본체(210), 테스트 보드(220), 테스트 헤드(230), 및 테스트 핸들러(240)를 포함할 수 있다. 테스트 장치(200)는 멀티-채널 패키지(100)를 테스트하는 장치로서, 실시예에 따라, 기능적인 측면에서 ATE(Auto Test Equipment)로 언급될 수도 있다. 멀티-채널 패키지(100)는, 테스트 장치(200)의 테스트 대상으로서 도 1a의 멀티-채널 패키지(100)일 수 있다. 그러나 그에 한하지 않고, 도 5a 내지 도 5d의 멀티-채널 패키지(100a ~ 100d) 중 어느 하나도 테스트 대상으로서 본 실시예의 테스트 장치(200)에 의해 테스트 될 수 있다.
테스트 본체(210)는 멀티-채널 패키지(100)를 테스트하기 위한 테스트용 신호를 생성하여, 테스트 헤드(230)로 전달할 수 있다. 테스트용 신호는 멀티-채널 패키지(100)를 실질적으로 테스트할 수 있는 테스트 패턴 신호를 포함할 수 있다. 또한, 테스트용 신호는, 반도체 칩의 BIST 회로를 동작시키기 위한, 모드 선택 신호, 테스트 스타트 신호 등을 포함할 수도 있다. 이러한 테스트용 신호는 유무선을 통해 테스트 헤드(230)로 전달될 수 있다.
테스트 본체(210)는 테스트 헤드(230)로부터 멀티-채널 패키지(100)에 대한 테스트 결과를 전달받아 분석할 수 있다. 테스트 본체(210)는 임의의 타입의 프로세싱 소자를 포함할 수 있다. 예컨대, 테스트 본체(210)는 퍼스널 컴퓨터(PC), 데스크 탑, 휴대용 전자소자, 마이크로프로세서, 마이크로프로세서 기반 또는 프로그램 가능한 유저 전자소자, 미니-컴퓨터, 메인프레임 컴퓨터, 및/또는 개인용 모바일 컴퓨팅 소자를 포함할 수 있다.
테스트 본체(210)는 전원 장치를 포함하여 테스트 헤드(230)로 파워를 공급할 수도 있다. 테스트 본체(210)는 칠러(chiller)를 포함하여 테스트 장치(200)의 온도를 조절하는 기능을 할 수도 있다. 테스트 본체(210)는 테스트 대상인 멀티-채널 패키지(100)가 저장되는 공간을 포함할 수도 있다. 실시예에 따라, 전원 장치나 칠러 등을 포함한 부분만을 테스트 본체라 하고, 테스트용 신호를 생성하고 테스트 결과를 분석하는 프로세싱 소자는 일종의 서버로서 테스트 본체에 연결될 수도 있다.
테스트 헤드(230)는 테스트 보드(220)를 통해 테스트 대상에 전기적으로 연결될 수 있다. 테스트 대상은, 예컨대, 멀티-채널 패키지(100)일 수 있다. 테스트 장치(200)의 테스트 대상이 멀티-채널 패키지(100)에 한정되는 것은 아니다. 예컨대, 멀티-채널을 채용하지 않은 일반적인 패키지, 또는 웨이퍼 레벨의 반도체 칩 등도 테스트 장치(200)의 테스트 대상에 해당할 수 있다.
테스트 헤드(230)는 테스트 본체(210)로부터 전달받은 테스트용 신호를 테스트 보드(220)를 통해 테스트 대상, 예컨대, 멀티-채널 패키지(100)에 전달할 수 있다. 또한, 테스트 헤드(230)는 테스트 보드(220)를 통해 전달받은 멀티-채널 패키지(100)에 대한 테스트 결과를 테스트 본체(210)로 전달할 수 있다.
테스트 보드(220)는 테스트 헤드(230) 상에 배치되고, 테스트 보드(220) 상에 테스트 대상인 멀티-채널 패키지(100)가 배치될 수 있다. 멀티-채널 패키지(100)는 외부 접속 부재(115)를 통해 테스트 보드(220)에 전기적으로 연결될 수 있다. 이러한 테스트 보드(220)는 멀티-채널 패키지(100)를 테스트 헤드(230)로 전기적으로 연결시키는 인터페이스 보드에 해당할 수 있다. 구체적으로, 테스트 보드(220)는 테스트 헤드(230)와 멀티-채널 패키지(100)를 전기적으로 연결하기 위한 배선들이 형성된, 일종의 PCB일 수 있다. 배선들은 입출력 테스트 신호라인들, 클록 신호라인들, 전원 라인들을 포함할 수 있다. 실시예에 따라, 테스트 보드(220) 대신 하이픽스(HI FIX: High Fidelity Tester Access Fixture, 소위 마더보드)가 테스트 헤드(230) 상에 배치될 수도 있다.
테스트 보드(220)는 소켓과 FPGA(Field Programmable Gate Array)를 포함할 수 있다. 소켓의 각 핀들에 멀티-채널 패키지(100)의 외부 접속 부재(150)가 연결될 수 있다. FPGA는 성능이 낮은 테스트 장치(200)의 기능을 향상시키기 위해 배치되며, BIST와 실질적으로 동일한 역할을 수행할 수 있다. 예컨대, FPGA는 BOST(Built Out Self Test) 칩으로 시스템 채널을 확장하는 기능을 할 수 있고, 드라이브, 비교기, 파워 채널 제어블록 등을 포함할 수 있다. 또한, FPGA는 성능이 낮은 테스트 본체(210)로부터 오는 저속(1Gbpa 이하)의 클록과 테스트 패턴 신호를 고속(예컨대 수 Gbps)으로 변환시켜, 멀티-채널 패키지(100)의 외부 접속 부재(115)로 직접 인가할 수 있다. 실시예에 따라, FPGA는 테스트 보드(220)에 포함되지 않을 수도 있다.
테스트 핸들러(240)는 테스트 대상, 즉 멀티-채널 패키지(100)를 테스트 보드(220) 상에 자동으로 공급하고, 테스트 공정이 끝나면, 테스트 결과에 따라 적절한 위치로 멀티-채널 패키지(100)를 이송시킬 수 있다. 테스트 핸들러(240)는 테스트 본체(210)와 1:1 또는 N:1로 결합할 수 있다. 다시 말해서, 테스트 본체(210) 하나당 하나의 테스트 핸들러가 존재할 수도 있고, 다수의 테스트 핸들러가 존재할 수도 있다. 일반적으로 테스트 핸들러(240)는 로딩부, 입력 스테이지, 테스트 사이트, 셔틀(shuttle), 언로딩부, 출력 스테이지 및 센서들로 구성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 방법을 개략적으로 보여주는 흐름도이다. 도 2a 및 도 7을 함께 참조하여 설명하고, 도 1a 내지 도 7에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 먼저, 제1 칩(120-1)은 테스터 모드를 선택하고, 제2 칩(120-2)은 타겟 모드를 선택한다(S110). 제1 칩(120-1)의 테스터 모드 선택과 제2 칩(120-2)의 타겟 모드 선택은, 테스트 장치(200)에서 제1 칩(120-1)의 제1 BIST 회로(124-1)와 제2 칩(120-2)의 제2 BIST 회로(124-2)의 MRS(124M)로 해당 모드 선택 신호를 인가하여 이루어질 수 있다.
테스터 모드로 선택된 제1 칩(120-1)에 테스트 스타트 신호를 인가한다(S120). 테스트 스타트 신호 역시 테스트 장치(200)에서 제1 칩(120-1)으로 인가될 수 있다.
제1 칩(120-1)의 제1 BIST 회로(124-1)가 테스트 장치(200)를 거쳐 제2 칩(120-2)을 테스트한다(S130). 여기서, 테스트 장치(200)는, 예컨대, 테스트 보드(220)를 의미할 수 있다. 또한, 제2 칩(120-2)의 테스트는 제2 칩(120-2)의 제2 메모리 소자(122-2)의 테스트와, 제1 칩(120-1)으로부터 제2 칩(120-2)까지의 경로 상의 상태에 대한 테스트를 포함할 수 있다.
제1 칩(120-1)의 제1 BIST 회로(124-1)는 제2 칩(120-2)의 테스트 결과를 테스트 장치(200)로 전달한다(S140). 제2 칩(120-2)의 테스트 결과는 버퍼에 임시로 저장되었다가 테스트 장치(200)로 전달될 수도 있다.
제1 칩(120-1)의 셀프-테스트를 수행할지 판단한다(S150). 셀프-테스트를 수행하는 경우(Yes), 제1 칩(120-1)의 제1 BIST 회로(124-1)가 제1 칩(120-1)에 대한 셀프-테스트를 수행한다(S160).
이후, 제1 칩(120-1)의 제1 BIST 회로(124-1)는 제1 칩(120-1)의 테스트 결과를 테스트 장치(200)로 전달한다(S170). 한편, 제2 칩(120-2)의 테스트 결과가 버퍼에 저장되어 있는 경우, 제2 칩(120-2)의 테스트 결과도 함께 테스트 장치(200)로 전달될 수 있다.
셀프-테스트를 수행하지 않는 경우(No), 제2 칩(120-2)은 테스터 모드를 선택하고, 제1 칩(120-1)은 타겟 모드를 선택한다(S112). 제2 칩(120-2)의 테스터 모드 선택과 제1 칩(120-1)의 타겟 모드 선택 역시, 테스트 장치(200)에서 반도체 칩(120)의 BIST 회로(124)의 MRS(124M)로 해당 모드 선택 신호를 인가하여 이루어질 수 있다. 테스터 모드로 선택된 제2 칩(120-2)에 테스트 스타트 신호를 인가한다(S122). 제2 칩(120-2)의 제2 BIST 회로(124-2)가 테스트 장치(200)를 거쳐 제1 칩(120-1)을 테스트한다(S132).
이후, 제2 칩(120-2)의 제2 BIST 회로(124-2)는 제1 칩(120-1)의 테스트 결과를 테스트 장치(200)로 전달한다(S170).
도 9는 도 8의 제1 칩의 제1 BIST 회로가 제2 칩을 테스트하는 단계를 좀더 상세하게 보여주는 흐름도이다. 도 2a 및 도 7을 함께 참조하여 설명하고, 도 9에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9를 참조하면, 먼저, 제1 칩(120-1)의 제1 BIST 회로(124-1)로 테스트 스타트 신호가 인가되면, 제1 칩(120-1)의 제1 BIST 회로(124-1)가 제2 칩(120-2)에 테스트 패턴 신호를 인가하여 데이터 쓰기를 수행한다(S131).
이후, 설정된 시간동안 대기한다(S133). 대기 시간은 메모리 소자의 종류에 따라 데이터 저장 성능을 최적으로 판단할 수 있는 시간으로 결정될 수 있다. 그에 따라, 대기 시간은 메모리 소자의 종류에 따라 달라질 수 있다.
제1 칩(120-1)의 제1 BIST 회로(124-1)가 제2 칩(120-2)으로부터 데이터 읽기를 수행한다(S135).
제2 칩(120-2)으로부터 읽은 데이터 신호를 처음에 인가한 테스트 패턴 신호와 비교한다(S137).
비교 결과에 따라, 제2 칩(120-2)에 대한 정상 또는 불량을 판단한다(S139).
한편, 제1 칩(120-1)의 제1 BIST 회로(124-1)에 의한 제1 칩(120-1)의 셀프-테스트와, 제2 칩(120-2)의 제2 BIST 회로(124-2)에 의한 제1 칩(120-1)의 테스트도 유사한 과정으로 진행될 수 있다. 예컨대, 제1 칩(120-1)의 셀프-테스트의 경우, 제1 칩(120-1)의 제1 BIST 회로(124-1)가 제1 칩(120-1)에 테스트 패턴 신호를 인가하여 데이터 쓰기를 수행하고, 설정된 시간동안 대기한 후, 제1 칩(120-1)의 제1 BIST 회로(124-1)가 제1 칩(120-1)으로부터 데이터 읽기를 수행하고, 제1 칩(120-1)으로부터 읽은 데이터 신호를 처음에 인가한 테스트 패턴 신호와 비교하며, 비교 결과에 따라, 제1 칩(120-1)에 대한 정상 또는 불량을 판단한다. 한편, 제2 칩(120-2)의 제2 BIST 회로(124-2)에 의한 제1 칩(120-1)의 테스트의 경우는, 제1 칩(120-1)의 제1 BIST 회로(124-1)에 의한 제2 칩(120-2)의 테스트에서, 제1 칩(120-1)과 제2 칩(120-2)의 역할을 반대로 하면 된다.
도 8 및 도 9의 실시예에 의한 테스트 방법은, 도 6a, 도 6b 및 도 6d에서 설명한 채널 간 상호 테스트 방법에 대응할 수 있다.
도 10은 본 발명의 일 실시예에 따른 멀티-채널 패키지를 테스트하는 테스트 방법을 개략적으로 보여주는 흐름도이다. 도 4a 내지 도 4c 및 도 7을 함께 참조하여 설명하고, 도 8 및 도 9에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10을 참조하면, 먼저, 제1 칩(120-1)은 테스터 모드를 선택하고, 제2 칩(120-2)과 제3 칩(120-3)은 타겟 모드를 선택한다(S210).
테스터 모드로 선택된 제1 칩(120-1)에 테스트 스타트 신호를 인가한다(S220).
제1 칩(120-1)의 제1 BIST 회로(124-1)가 테스트 장치(200)를 거쳐 제2 칩(120-2)과 제3 칩(120-3)을 테스트한다(S230). 여기서, 제2 칩(120-2)과 제3 칩(120-3)의 테스트는 제2 칩(120-2)과 제3 칩(120-3)의 메모리 소자의 테스트와, 제1 칩(120-1)으로부터 제2 칩(120-2)까지, 그리고 제1 칩(120-1)으로부터 제3 칩(120-3)까지의 경로 상의 상태에 대한 테스트를 포함할 수 있다.
제1 칩(120-1)의 제1 BIST 회로(124-1)는 제2 칩(120-2)과 제3 칩(120-3)의 테스트 결과를 테스트 장치(200)로 전달한다(S240). 제2 칩(120-2)과 제3 칩(120-3)의 테스트 결과는 버퍼에 임시로 저장했다가 테스트 장치(200)로 전달될 수도 있다.
제1 칩(120-1)의 셀프-테스트를 수행할지 판단한다(S250). 셀프-테스트를 수행하는 경우(Yes), 제1 칩(120-1)의 제1 BIST 회로(124-1)가 제1 칩(120-1)에 대한 셀프-테스트를 수행한다(S260).
이후, 제1 칩(120-1)의 제1 BIST 회로(124-1)는 제1 칩(120-1)의 테스트 결과를 테스트 장치(200)로 전달한다(S270). 한편, 제2 칩(120-2)과 제3 칩(120-3)의 테스트 결과가 버퍼에 저장되어 있는 경우, 제2 칩(120-2)과 제3 칩(120-3)의 테스트 결과도 함께 테스트 장치(200)로 전달될 수 있다.
셀프-테스트를 수행하지 않는 경우(No), 제2 칩(120-2) 또는 제3 칩(120-3)은 테스터 모드를 선택하고, 제1 칩(120-1)은 타겟 모드를 선택한다(S212). 테스터 모드로 선택된 제2 칩(120-2) 또는 제3 칩(120-3)에 테스트 스타트 신호를 인가한다(S222). 제2 칩(120-2) 또는 제3 칩(120-3)의 BIST 회로가 테스트 장치(200)를 거쳐 제1 칩(120-1)을 테스트한다(S232).
이후, 제2 칩(120-2) 또는 제3 칩(120-3)의 BIST 회로는 제1 칩(120-1)의 테스트 결과를 테스트 장치(200)로 전달한다(S270).
도 10의 실시예에 의한 테스트 방법은, 도 6c에서 설명한 채널 간 상호 테스트 방법에 대응할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100d: 멀티-채널 패키지, 110: 패키지 기판, 112: 기판 패드, 115: 외부 접속 부재, 120, 120a ~ 120d: 반도체 칩, 120S: 적층 구조체, 122: 메모리 소자, 124: BIST 회로, 125: 칩 패드, 200: 테스트 장치, 210: 테스트 본체, 220: 테스트 보드, 230: 테스트 헤드, 240: 테스트 핸들러, 1000: 테스트 장치

Claims (20)

  1. 패키지 기판; 및
    상기 패키지 기판 상에 실장되고 서로 다른 채널을 갖는 적어도 2개의 반도체 칩;을 포함하고,
    상기 적어도 2개의 반도체 칩 각각은, BIST(Built-In-Self-Test) 회로를 구비하고, 테스트 시에 셀프-테스트 모드, 테스터(tester) 모드, 및 타겟(target) 모드 중 어느 하나의 모드로 동작하며,
    상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 패키지 기판의 외부의 신호 경로를 통해 채널 간 상호 테스트가 되도록 구성되며,
    상기 적어도 2개의 반도체 칩 중 제1 칩이 상기 테스터 모드로 선택된 경우, 상기 적어도 2개의 반도체 칩 중 제2 칩이 상기 타겟 모드로 선택되며,
    상기 제1 칩에 테스트 스타트 신호가 인가되면, 상기 제1 칩의 상기 BIST 회로에 의해 상기 제2 칩의 테스트가 수행되는 것을 특징으로 하는 멀티-채널 패키지.
  2. 제1 항에 있어서,
    상기 테스트 시에, 상기 멀티-채널 패키지는 상기 패키지 기판의 외부 접속 부재를 통해 상기 멀티-채널 패키지를 테스트하는 테스트 장치의 테스트 보드에 전기적으로 연결되고,
    상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 테스트 보드를 통해 채널 간 상호 테스트 되는 것을 특징으로 하는 멀티-채널 패키지.
  3. 제1 항에 있어서,
    상기 BIST 회로는, 모드가 저장되는 MRS(Mode Register Set), 테스트 패턴 신호를 생성하는 패턴 생성부, 읽은(read) 데이터 신호를 상기 테스트 패턴 신호와 비교하는 비교부, 및 상기 비교부의 결과에 따라 칩의 정상과 불량을 판단하는 판단부를 포함하는 것을 특징으로 하는 멀티-채널 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 칩의 테스트에서, 상기 제1 칩의 상기 BIST 회로로부터 테스트 패턴 신호가 상기 제1 칩의 칩 패드, 상기 패키지 기판의 제1 외부 접속 부재, 테스트 장치의 테스트 보드, 상기 패키지 기판의 제2 외부 접속 부재, 상기 제2 칩의 칩 패드, 및 상기 제2 칩의 메모리 소자 순으로 전달되고,
    상기 제1 칩의 칩 패드로부터 상기 제1 외부 접속 부재 사이와 상기 제2 외부 접속 부재로부터 상기 제2 칩의 칩 패드 사이의 상태가 테스트 되는 것을 특징으로 하는 멀티-채널 패키지.
  6. 제1 항에 있어서,
    상기 멀티-채널 패키지는, 상기 패키지 기판 상에 상기 적어도 2개의 반도체 칩의 전부 또는 일부가 적층된 적층 구조체를 포함하고,
    상기 적층 구조체는, 전체가 하나의 채널을 갖거나, 또는 상기 적층 구조체 내에 포함된 반도체 칩에 대응하여 적어도 2개의 채널을 갖는 것을 특징으로 하는 멀티-채널 패키지.
  7. 제1 항에 있어서,
    상기 적어도 2개의 반도체 칩 각각은, 상기 셀프-테스트 모드와 상기 테스터 모드 또는 타겟 모드 사이의 신호 경로를 변경하기 위한 스위칭 소자를 포함하는 것을 특징으로 하는 멀티-채널 패키지.
  8. 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지를 테스트하기 위한 테스트용 신호를 생성하는 테스트 본체;
    상기 멀티-채널 패키지가 배치되고, 상기 적어도 2개의 반도체 칩에 전기적으로 연결되는 테스트 보드;
    상기 테스트 보드가 배치되고, 상기 테스트 본체로부터의 상기 테스트용 신호를 상기 테스트 보드로 전달하는 테스트 헤드; 및
    상기 멀티-채널 패키지를 상기 테스트 보드 상에 공급하고, 테스트 결과에 따라 상기 멀티-채널 패키지를 설정된 위치로 이송하는 테스트 핸들러;를 포함하며,
    상기 적어도 2개의 반도체 칩 각각은, BIST 회로를 구비하고, 테스트 시에 셀프-테스트 모드, 테스터 모드, 및 타겟 모드 중 어느 하나의 모드로 동작하며,
    상기 테스터 모드 또는 상기 타겟 모드에서, 상기 적어도 2개의 반도체 칩은 상기 테스트 보드를 통해 채널 간 상호 테스트가 되도록 구성된, 테스트 장치.
  9. 제8 항에 있어서,
    상기 멀티-채널 패키지는, 상기 적어도 2개의 반도체 칩과, 상기 적어도 2개의 반도체 칩이 실장되는 패키지 기판을 포함하고,
    상기 테스트 시에, 상기 적어도 2개의 반도체 칩은 상기 패키지 기판의 외부 접속 부재를 통해 상기 테스트 보드에 전기적으로 연결되며, 상기 테스터 모드 또는 상기 타겟 모드에서, 상기 테스트 보드를 통해 채널 간 상호 테스트 되는 것을 특징으로 하는 테스트 장치.
  10. 제9 항에 있어서,
    상기 적어도 2개의 반도체 칩 중 제1 칩이 상기 테스터 모드로 선택된 경우, 상기 적어도 2개의 반도체 칩 중 제2 칩이 상기 타겟 모드로 선택되며,
    상기 제1 칩의 상기 BIST 회로에 의해 상기 제2 칩이 테스트 되는 것을 특징으로 하는 테스트 장치.
  11. 제10 항에 있어서,
    상기 제2 칩의 테스트에서, 상기 제1 칩의 상기 BIST 회로로부터 테스트 패턴 신호가 상기 제1 칩의 칩 패드, 상기 패키지 기판의 제1 외부 접속 부재, 상기 테스트 보드, 상기 패키지 기판의 제2 외부 접속 부재, 상기 제2 칩의 칩 패드, 및 상기 제2 칩의 메모리 소자 순으로 전달되고,
    상기 제1 칩의 칩 패드로부터 상기 제1 외부 접속 부재 사이와 상기 제2 외부 접속 부재로부터 상기 제2 칩의 칩 패드 사이의 상태가 테스트 되는 것을 특징으로 하는 테스트 장치.
  12. 제10 항에 있어서,
    상기 제2 칩이 테스트 된 후,
    상기 제1 칩이 상기 셀프-테스트 모드로 선택되어, 상기 제1 칩의 상기 BIST 회로에 의해 셀프-테스트 되거나, 또는
    상기 제2 칩이 상기 테스터 모드로 선택되고, 상기 제1 칩이 상기 타겟 모드로 선택되어, 상기 제2 칩의 상기 BIST 회로에 의해 상기 제1 칩이 테스트 되는 것을 특징으로 하는 테스트 장치.
  13. 제8 항에 있어서,
    상기 테스트 장치에서, 상기 테스트 장치의 채널당 하나의 반도체 칩으로 상기 테스트용 신호가 인가되거나 또는 상기 테스트 장치의 채널당 복수 개의 반도체 칩으로 상기 테스트용 신호가 인가되는 것을 특징으로 하는 테스트 장치.
  14. 제8 항에 있어서,
    상기 적어도 2개의 반도체 칩의 동작 속도는 상기 테스트 장치의 동작 속도보다 빠른 것을 특징으로 하는 테스트 장치.
  15. 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지에 대하여, 테스트 장치에서 모드 선택 신호를 인가하여, 상기 적어도 2개의 반도체 칩 중 제1 칩에 대하여 테스터 모드를 선택하고, 제2 칩에 대하여 타겟 모드를 선택하는 단계;
    상기 테스트 장치에서, 상기 제1 칩에 테스트 스타트 신호를 인가하는 단계;
    상기 제1 칩의 BIST 회로가 테스트 패턴 신호를 이용하여 상기 제2 칩을 테스트하는 단계; 및
    상기 제2 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계;를 포함하고,
    상기 제2 칩을 테스트하는 단계에서, 상기 테스트 패턴 신호가 상기 테스트 장치를 거쳐 상기 제2 칩으로 전달되는, 테스트 방법.
  16. 제15 항에 있어서,
    상기 멀티-채널 패키지는, 상기 적어도 2개의 반도체 칩과, 상기 적어도 2개의 반도체 칩이 실장되는 패키지 기판을 포함하고,
    상기 테스트 장치는 테스트 본체, 테스트 헤드, 테스트 보드, 및 핸들러를 포함하며,
    테스트 시에, 상기 적어도 2개의 반도체 칩은 상기 패키지 기판의 외부 접속 부재를 통해 상기 테스트 보드에 전기적으로 연결되며,
    상기 제2 칩을 테스트하는 단계에서, 상기 제1 칩의 BIST 회로로부터 상기 테스트 패턴 신호가 상기 테스트 보드를 거쳐 상기 제2 칩으로 전달되는 것을 특징으로 하는 테스트 방법.
  17. 제16 항에 있어서,
    상기 테스트 장치가 수신받는 단계 이후에,
    상기 제1 칩에 대하여 셀프-테스트 모드를 선택하여, 상기 제1 칩의 상기 BIST 회로가 상기 제1 칩을 셀프-테스트하거나, 또는
    상기 제2 칩에 대하여 테스터 모드를 선택하고, 상기 제1 칩에 대하여 타겟 모드를 선택하여, 상기 제2 칩의 상기 BIST 회로가 상기 제1 칩을 테스트하는 것을 특징으로 하는 테스트 방법.
  18. 제16 항에 있어서,
    상기 테스트 장치는, 상기 테스트 장치의 채널당 하나씩 반도체 칩으로 테스트용 신호를 인가하거나, 또는 상기 테스트 장치의 채널당 복수 개의 반도체 칩으로 테스트용 신호로 인가하는 것을 특징으로 하는 테스트 방법.
  19. 서로 다른 채널을 갖는 적어도 2개의 반도체 칩을 구비한 멀티-채널 패키지에 대하여, 테스트 장치에서 모드 선택 신호를 인가하여, 상기 적어도 2개의 반도체 칩 중 제1 칩에 대하여 테스터 모드를 선택하고, 제2 칩에 대하여 타겟 모드를 선택하는 단계;
    상기 테스트 장치에서, 상기 제1 칩에 테스트 스타트 신호를 인가하는 단계;
    상기 제1 칩의 제1 BIST 회로가 테스트 패턴 신호를 이용하여 상기 제2 칩을 테스트하는 단계;
    상기 제2 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계;
    상기 테스트 장치에서 모드 선택 신호를 인가하여, 상기 제2 칩에 대하여 테스터 모드를 선택하고, 상기 제1 칩에 대하여 타겟 모드를 선택하는 단계;
    상기 테스트 장치에서, 상기 제2 칩에 테스트 스타트 신호를 인가하는 단계;
    상기 제2 칩의 제2 BIST 회로가 상기 테스트 패턴 신호를 이용하여 상기 제1 칩을 테스트하는 단계; 및
    상기 제1 칩의 테스트의 결과를 상기 테스트 장치가 수신받는 단계;를 포함하고,
    상기 제2 칩을 테스트하는 단계 또는 상기 제1 칩을 테스트하는 단계에서, 상기 제1 칩의 BIST 회로 또는 상기 테스트 패턴 신호가 상기 테스트 장치를 거쳐 상기 제2 칩 또는 상기 제1 칩으로 전달되는, 테스트 방법.
  20. 제19 항에 있어서,
    상기 적어도 2개의 반도체 칩은 3개 이상이고,
    상기 제2 칩에 대하여 타겟 모드를 선택하는 단계에서, 제3 칩에 대해서 타겟 모드를 더 선택하며,
    상기 제2 칩을 테스트하는 단계에서, 상기 제1 칩의 BIST 회로가 상기 제3 칩을 더 테스트하며,
    상기 테스트 장치가 수신받은 단계에서, 상기 제3 칩의 테스트 결과를 더 수신받는 것을 특징으로 하는 테스트 방법.
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