KR20090005918A - Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치 - Google Patents

Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치 Download PDF

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KR20090005918A
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삼성전자주식회사
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Abstract

본 발명에서는 BIST(built-in-self-test) 회로를 가지는 메모리 장치가 개시된다. 본 발명에 따른 메모리 장치는 복수 개의 메모리 블록, BIST(built-in-self-test) 회로, 및 비교부를 구비하는 것을 특징으로 한다. 메모리 블록은 다수의 메모리 셀을 포함한다. BIST(built-in-self-test) 회로는 제어신호에 의해 동작하고, 복수 개의 메모리 블록에 대한 불량 여부를 테스트하기 위한 테스트 데이터를 생성하며, 복수 개의 메모리 블록에 각각 테스트 데이터를 제공한다. 비교부는 각각의 메모리 블록과 상기 BIST 회로 사이에 위치하고, 복수 개의 메모리 블록 각각에 기록된 테스트 데이터를 판독한 데이터와 BIST 회로로부터 제공받는 테스트 데이터가 일치하는지 여부를 비교하며, 그 비교 결과에 상응하여 해당되는 메모리 셀의 불량 여부를 나타내는 결과 데이터를 BIST 회로에 제공한다.
메모리 블록, 범프 패드, BIST 회로, 비교부, 패턴 생성기, 면적 오버헤드, 라인 오버헤드

Description

ＢＩＳＴ 회로를 구비하는 멀티채널 반도체 메모리 장치{Multi-channel Semiconductor Memory Device Comprising BIST Circuit}
도 1은 하나의 BIST 회로가 구비된 멀티채널 반도체 메모리 장치를 예시하는 도면이다.
도 2는 각각의 메모리 블록별로 BIST 회로가 구비된 멀티채널 반도체 메모리 장치를 예시하는 도면이다.
도 3은 도 1 및 도 2에서의 BIST 회로를 예시하는 도면이다.
도 4는 본 발명의 실시예에 따라 한 개의 BIST 회로 및 각 메모리 블록별로 구비된 비교부를 구비하는 멀티채널 반도체 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 멀티채널 반도체 메모리 장치를 예시하는 블록도이다.
본 발명은 BIST(built-in-self-test) 회로를 구비하는 멀티채널 반도체 메모리 장치에 관한 것으로서, 상세하게는 복수 개의 메모리 블록, BIST 회로, 및 비교부를 구비하여 자체적으로 메모리 블록의 불량 여부를 알 수 있는 셀프 테스트를 수행하는 멀티채널 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 서로 인접하여 있는 메모리 셀들간에 불량이 발생될 수도 있고, 이들을 제어하는 회로에 불량들이 다양하게 발생될 수도 있다. 따라서, 이들을 테스트하기 위해서 마치 테스트(march test), 체커보드 패턴(checkerboard pattern), 리텐션 테스트(retention test) 등 다양한 방법들이 사용된다.
한편, 반도체 메모리 장치에서는 계속하여 높은 대역폭이 요구되고 있으며, 특히 최근의 모바일 장치와 관련한 메모리 제품에서는 시스템의 성능 향상을 위해 I/O 라인(input/output line) 개수의 확장에 대한 요구가 계속 증가하고 있다. I/O 라인 개수가 확장된 메모리 제품군은 와이드(wide) I/O 메모리 장치 또는 멀티채널 메모리 장치라 불린다. 멀티채널 메모리 장치는 여러 개의 메모리 블록을 구비하며, 여러 개의 메모리 블록을 동시에 동작시키는 것처럼 구성된다. 이때 각각의 메모리 블록 단위는 채널이다. 멀티채널 메모리 장치에서는 콘트롤러 칩(controller chip)과 포인트-투-포인트 액세스(point-to-point access)가 가능하도록 각 채널별로 범프 패드(bumo pad)를 만들어 전선(wire)없이 콘트롤러와 메모리를 연결할 수 있는 패키지 기술이 사용된다.
범프 패드의 구현을 위해서는 RDL(re-distribute layer) 공정을 거쳐야 하며, RDL 공정을 거친 메모리 셀의 디펙트(defect)를 검출하기 위한 테스트는 많은 제약을 가진다. 우선, RDL 공정이 끝나면 범프 패드로 테스트해야 하는데, 범프 패드가 작기 때문에 기존의 테스트 환경을 이용하는 것이 힘들다. 또, RDL 공정을 거친 멀티채널 메모리 장치는 콘트롤러 칩과 시스템 인 패키지(system in package: "SIP") 형태로 제작되므로, 메모리 셀 테스트를 위해 별도의 테스트용 볼(ball)을 구비하거나 외부에서 테스트 프로그램이 입력되어야 하며, 콘트롤러 칩 제공자가 메모리 테스트를 수행하기 위한 환경을 구축해야 한다.
상기와 같은 멀티채널 메모리 테스트의 많은 제약들을 극복하기 위해 BIST(built-in-self-test) 회로를 메모리나 콘트롤러에 구비시키는 것이 제안될 수 있다. BIST(built-in-self-test)란 셀프 테스트 회로를 회로로 구현하여 칩의 내부에 포함하는 방법을 말한다. 그러나 BIST 회로의 경우도 다음과 같은 문제점들을 가진다.
BIST 회로의 문제점들 가운데 하나가 바로 면적 오버헤드(area overhead)의 문제이다. BIST 회로는 단지 내장된 메모리의 테스트를 목적으로 하기 때문에 원래 반도체 메모리 장치의 동작과는 무관한 회로이다. 따라서 반도체 메모리 장치의 면적 측면에서 보면, BIST 회로의 면적은 없어도 되는 불필요한 면적이 되는 것이다. 또한, BIST 회로로 I/O 라인이 연결되어야 하므로 라인 오버헤드의 문제도 생긴다. 즉, 채널별로 BIST 회로를 구비하는 것은 면적 오버헤드(area overhead)의 부담이 크며, 칩 내에 하나의 BIST 회로를 구비하는 것은 각 채널의 I/O 라인이 모두 BIST 회로로 입력되어야 하므로 라인 오버헤드(line overhead)의 부담이 크다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 다수의 메모리 블록을 구비한 멀티채널 반도체 메모리 장치에서 메모리 셀 테스트를 위한 BIST(built-in-self-test) 회로를 구비하는 경우에, BIST 회로의 특성상 존재할 수밖에 없는 면적 오버헤드나 라인 오버헤드를 극복하기 위한 BIST 회로를 구비하는 멀티채널 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 어느 한 실시예에 따른 멀티 채널 반도체 메모리 장치는 복수 개의 메모리 블록, BIST(built-in-self-test) 회로 및 비교부를 구비하는 것을 특징으로 한다. 메모리 블록은 다수의 메모리 셀을 포함한다. BIST 회로는 제어신호에 의해 동작하고, 복수 개의 메모리 블록에 대한 불량 여부를 테스트하기 위한 테스트 데이터를 생성하며, 복수 개의 메모리 블록에 각각 테스트 데이터를 제공한다. 비교부는 각각의 메모리 블록과 BIST 회로 사이에 위치하고, 복수 개의 메모리 블록 각각에 기록된 테스트 데이터를 판독한 데이터와 BIST 회로로부터 제공받는 테스트 데이터가 일치하는지 여부를 비교하며, 그 비교 결과에 상응하여 해당되는 메모리 셀의 불량 여부를 나타내는 결과 데이터를 BIST 회로에 제공한다.
본 발명의 실시예에 따른 멀티 채널 반도체 메모리 장치는, 외부와 데이터를 주고 받으며, 복수 개의 메모리 블록별로 구비되는 범프 패드(bump pad)를 더 구비할 수 있다.
BIST 회로는 테스트 데이터를 생성하는 패턴 생성기를 포함할 수 있다.
비교부는 메모리 블록과 BIST 회로 간의 데이터 쓰기 라인을 이용하여 BIST 회로로부터 테스트 데이터를 제공받을 수 있다.
비교부는 복수 개의 각각의 메모리 블록별로 구비될 수 있으며, 각각의 메모 리 블록에 대한 결과 데이터를 각각 BIST 회로에 제공해줄 수 있다.
테스트 데이터는 복수의 비트로 구성될 수 있으며, 비교부는 해당되는 각각의 메모리 블록에 대하여 복수 비트로 구성된 판독한 데이터 및 테스트 데이터를 비트별로 병렬 비교하고, 각각의 메모리 블록에 구비되는 소정 단위의 메모리 셀 그룹에 대한 1비트의 결과 데이터를 각각 BIST 회로에 제공해줄 수 있다.
BIST 회로는 비교부에서 제공받은 결과 데이터를 불량 메모리 어드레스 버퍼에 저장할 수 있으며, 결과 데이터를 외부로 출력할 수 있다.
제어신호는 MRS(Mode Register Set)로부터 입력되는 테스트 모드 신호일 수 있다.
제어신호에는 외부로부터 입력되는 테스트 신호가 포함되어 있을 수 있으며, BIST 회로는 제어신호로부터 테스트 데이터를 생성할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 한 개의 BIST 회로(130)가 구비된 멀티채널 반도체 메모리 장치(100) 를 예시하는 도면이다. 도시된 바와 같이 멀티채널 반도체 메모리 장치(100)는 복수 개의 메모리 블록들(111, 112, 113 및 114)과 하나의 BIST 회로(130)를 구비하고 있다.
도 1에는 제1 메모리 블록(111), 제2 메모리 블록(112), 제3 메모리 블록(113) 및 제4 메모리 블록(114)이 도시되어 있지만, 메모리 블록의 개수는 칩 설계에 따라 달라질 수 있다.
한편, 도 1의 멀티채널 반도체 메모리 장치(100)에는 입력 신호를 래치하고 멀티플렉싱(multiplexing)하는 입력 데이터 래치 및 입력 데이터 먹스부(DINA 120), 데이터를 멀티플렉싱하고 병렬 비트 비교하는 데이터 먹스 및 PBT 비교부(DBMUX & parallel bit test comparator, 121), 출력 데이터를 버퍼링하는 출력 버퍼부(DQ buffer, 122), 입력 데이터를 버퍼링하는 입력 데이터 버퍼부(DIN buffer, 123) 및 DQ를 제어하고 외부와 데이터를 주고 받는 통로인 DQ 드라이버 및 범프 패드(DQ driver & bump pad, 124) 등이 각 메모리 블록마다 대칭적으로 설치된다.
도 1의 멀티채널 반도체 메모리 장치(100)의 BIST 회로(130)는 패턴 생성기(미도시)에서 테스트 데이터(tD_11 ~ tD_14)를 생성하여 각각의 메모리 블록(111 ~ 114)에 기록하며, 기록한 테스트 데이터(tD_11 ~ tD_14)를 각 메모리 블록(111 ~ 114) 별로 판독한다. BIST 회로(130)의 비교부(미도시)는 생성한 테스트 데이터(tD_11 ~ tD_14)와 각 메모리 블록에서 판독한 데이터(rD_11 ~ rD_14)가 일치하는지 여부를 비교하고, 해당되는 메모리 블록의 불량 여부를 나타내는 결과 데이 터(D_11 ~ D_14)를 생성한다. 생성된 결과 데이터(D_11 ~ D_14)는 버퍼로 저장되고, 외부로 출력된다.
도 1의 멀티채널 반도체 메모리 장치(100)는 BIST 회로(130)를 하나만 구비하고 있으므로, 면적 오버헤드는 크지 않다. 그러나, 메모리의 셀프 테스트를 위해 각각의 메모리 블록(111 ~ 114)과 BIST 회로(130) 간에 테스트 데이터(tD_11 ~ tD_14) 및 이를 판독한 데이터(rD_11 ~ rD_14)가 빈번하게 이동되어야 하므로, 각각의 메모리 블록(111 ~ 114)과 BIST 회로(130) 간에 많은 라인이 필요하다. 예를 들어, 테스트 데이터가 64비트인 경우, 테스트 데이터(tD_11 ~ tD_14) 및 각 메모리 블록에서 판독한 데이터(rD_11 ~ rD_14)는 64비트의 데이터이다. 결국, 도 1의 멀티채널 반도체 메모리 장치(100)는 면적 오버헤드는 크지 않지만, 라인 오버헤드가 커지는 단점이 있다.
도 2는 각각의 메모리 블록(111 ~ 114)별로 BIST 회로(131 ~ 134)가 구비된 멀티채널 반도체 메모리 장치(200)를 예시하는 도면이다. 도시된 바와 같이 멀티채널 반도체 메모리 장치(200)는 복수 개의 메모리 블록들(111, 112, 113 및 114)과 각각의 메모리 블록별로 BIST 회로(131, 132, 133, 134)를 구비하고 있다.
한편, 도 1에서 설명한 바와 같이, 도 2의 멀티채널 반도체 메모리 장치에는 입력 데이터 래치 및 입력 데이터 먹스부(DINA 120), 데이터 먹스 및 PBT 비교부(DBMUX & PBT comparator, 121), 출력 버퍼부(DQ buffer, 122), 입력 데이터 버퍼부(DIN buffer, 123) 및 DQ 드라이버 및 범프 패드(DQ driver & bump pad, 124) 등이 각 메모리 블록마다 대칭적으로 설치되어 있다.
도 2의 멀티채널 반도체 메모리 장치(200)의 BIST 회로(131, 132, 133, 134)는 패턴 생성기(미도시)에서 테스트 데이터(tD_21 ~ tD_24)를 생성하여 각각의 메모리 블록(111 ~ 114)에 기록하며, 기록한 테스트 데이터(tD_21 ~ tD_24)를 각 메모리 블록(111 ~ 114) 별로 판독한다. BIST 회로(131 ~ 134)의 비교부(미도시)는 생성한 테스트 데이터(tD_21 ~ tD_24)와 각 메모리 블록에서 판독한 데이터(rD_21 ~ rD_24)가 일치하는지 여부를 비교하고, 각각의 메모리 블록의 불량 여부를 나타내는 결과 데이터(D_21 ~ D_24)를 생성한다. 생성된 결과 데이터(D_21 ~ D_24)는 버퍼로 저장되고, 외부로 출력된다.
도 2의 멀티채널 반도체 메모리 장치(200)는 BIST 회로(131, 132, 133, 134)를 각각의 메모리 블록별(111 ~ 114)로 구비하고 있으므로, 면적 오버헤드가 크다. 또한, 메모리의 셀프 테스트를 위해 각각의 메모리 블록(111 ~ 114)과 BIST 회로(131, 132, 133, 134) 간에 테스트 데이터(tD_21 ~ tD_24) 및 이를 판독한 데이터(rD_21 ~ rD_24)가 빈번하게 이동되어야 하므로, 각각의 메모리 블록과 BIST 회로 간에 많은 라인이 필요하다. 결국, 도 2의 멀티채널 반도체 메모리 장치는 면적 오버헤드도 크고, 라인 오버헤드도 큰 단점이 있다. 게다가, 복수의 BIST 회로 및 이들을 위한 별도의 입출력 라인을 필요로 하기 때문에, 회로가 복잡해지고 제품의 단가가 증가하게 되는 문제가 발생하게 된다. 따라서, 더욱 간단한 구조와 적은 비용으로 멀티채널 반도체 메모리 장치의 셀프 테스트를 수행할 수 있는 새로운 방안이 요구된다
도 3은 도 1 및 도 2에서의 BIST 회로를 예시하는 도면이다. 도 1의 BIST 회 로 및 도 2의 BIST 회로는 동일한 구조와 기능을 가진다. 다만, 도 1의 멀티채널 반도체 메모리 장치는 복수의 메모리 블록 및 이들과 연결된 한 개의 BIST 회로(130)를 가지지만, 도 2의 멀티채널 반도체 메모리 장치는 각각의 메모리 블록별로 BIST 회로(131 ~ 134)를 구비한다.
도시된 바와 같이, 도 3의 BIST 회로(330)는 비교부(340), 패턴 생성기(350) 및 버퍼(360)를 가진다. 패턴 생성기(350)는 테스트 데이터(tD_3n)를 생성하여 제n 메모리 블록에 제공하고, 상기 테스트 데이터(tD_3n)를 비교부에 제공해준다. 비교부(340)는 제n 메모리 블록에서 판독한 데이터(rD_3n)와 패턴 생성기로부터 제공받은 테스트 데이터(tD_3n)가 일치하는지 여부를 비교하고, 그 비교 결과에 상응하여 메모리 셀의 불량 여부를 나타내는 결과 데이터(D_3n)를 생성한다. 결과 데이터(D_3n)는 버퍼(360)에 저장되고, 외부로 출력될 수 있다.
도 4는 본 발명의 실시예에 따라 한 개의 BIST 회로(430) 및 각각의 메모리 블록(111 ~ 114)마다 구비된 비교부(441 ~ 444)를 구비하는 멀티채널 반도체 메모리 장치(400)를 나타내는 도면이다. 도시된 바와 같이, 본 발명의 실시예에 따른 멀티채널 반도체 메모리 장치는 메모리 블록(111 ~ 114), BIST 회로(430) 및 비교부(441 ~ 444)를 구비한다.
각각의 메모리 블록(111 ~ 114)은 다수의 메모리 셀을 포함하며, 메모리 블록의 개수 및 배치는 멀티채널 반도체 메모리 장치(400)의 설계에 따라 달라질 수 있다. 한편, 도 1의 멀티채널 반도체 메모리 장치(400)에는 입력 신호를 래치하고 멀티플렉싱(multiplexing)하는 입력 데이터 래치 및 입력 데이터 먹스부(DINA 120), 데이터를 멀티플렉싱하고 병렬 비트 비교하는 데이터 먹스 및 PBT 비교부(DBMUX & PBT comparator, 121), 출력 데이터를 버퍼링하는 출력 버퍼부(DQ buffer, 122), 입력 데이터를 버퍼링하는 입력 데이터 버퍼부(DIN buffer, 123) 및 DQ를 제어하고 외부와 데이터를 주고 받는 통로인 DQ 드라이버 및 범프 패드(DQ driver & bump pad, 124) 등이 각 메모리 블록마다 대칭적으로 설치된다. 범프 패드(124)는 각각의 메모리 블록(111 ~ 114)마다 구비될 수 있으며, 외부와 데이터를 주고 받는다.
BIST(built-in-self-test) 회로(430)는 제어신호에 의해 동작하는데, 제어신호는 MRS(Mode Register Set)로부터 입력되는 테스트 모드 신호일 수 있다. BIST 회로(430)는 메모리 블록(111 ~ 114)에 대한 불량 여부를 테스트하기 위한 테스트 데이터(tD_41 ~ tD_44)를 생성하며, 각각의 메모리 블록(111 ~ 114)에 테스트 데이터(tD_41 ~ tD_44)를 제공한다.
BIST 회로(430)는 패턴 생성기를 포함할 수 있으며, 패턴 생성기는 테스트 데이터(tD_41 ~ tD44)를 생성하여 각각의 메모리 블록(111 ~ 114)에 테스트 데이터(tD_41 ~ tD44)를 제공한다.
비교부(441 ~ 444)는 BIST 회로(430)로부터 테스트 데이터(tD_41 ~ tD_44)를 제공받는다. 비교부(441 ~ 444)는 각각의 메모리 블록(111 ~ 114)에 기록된 테스트 데이터를 판독한 데이터(rD_41 ~ rD_44)와 BIST 회로(430)로부터 제공받은 테스트 데이터(tD_41 ~ tD_44)가 일치하는지 여부를 비교하며, 그 비교 결과에 상응하여 해당되는 메모리 셀의 불량 여부를 나타내는 결과 데이터(D_41 ~ D_44)를 BIST 회 로(430)에 제공한다.
비교부(441 ~ 444)는 메모리 블록(111 ~ 114)과 BIST 회로(430) 사이에 위치하는데, 메모리 블록(111 ~ 114) 쪽에 가까이 위치할수록 라인 오버헤드가 적어질 수 있다. 비교부(441 ~ 444)는, BIST 회로(430)로부터 테스트 데이터(tD_41 ~ tD_44)를 제공받을 때, 메모리 블록(111 ~ 114)과 BIST 회로(430) 간의 데이터 쓰기 라인(미도시)을 이용할 수 있다. 따라서, BIST 회로(430)가 각각의 비교부(441 ~ 444)에 비교를 위한 테스트 데이터(tD_41 ~ tD_44)를 제공할 때, BIST 회로(430)와 비교부(440, 450, 460, 470) 간의 라인이 별도로 구비될 필요가 없다.
또한, 비교부(441 ~ 444)는 각각의 메모리 블록(111 ~ 114)별로 구비될 수 있으며, 각각의 메모리 블록(111 ~ 114)에 대한 결과 데이터(D_41 ~ D_44)를 BIST 회로(430)에 제공할 수 있다.
테스트 데이터(tD_41 ~ tD_44)는 복수의 비트로 구성될 수 있다. 비교부(440 ~ 470)는 해당되는 메모리 블록(111 ~ 114)에 대하여 복수 비트로 구성된 판독한 데이터(rD_41 ~ rD_44) 및 테스트 데이터(tD_41 ~ tD_44)를 비트별로 병렬 비교하고, 각각의 메모리 블록(111 ~ 114)에 구비되는 소정 단위의 메모리 셀 그룹에 대한 불량 여부를 나타내는 1비트의 결과 데이터(D_41 ~ D_44)를 각각 BIST 회로(430)에 제공할 수 있다. 예를 들어, 테스트 데이터가 64비트인 경우, tD_41 내지 tD_44 및 rD_41 내지 rD_44는 각각 64비트이고, D_41 내지 D_44는 1비트이다. 따라서, 상기 예에서, 1비트의 결과 데이터(D_41 ~ D_44)는 64비트 메모리 셀 그룹 중에 불량 메모리 셀이 있는지 여부를 나타낸다. 테스트 데이터가 복수 비트이며, 각각의 메모리 블록에 대한 메모리 셀 테스트가 병렬로 동시에 수행되는 것은, 테스트 시간을 줄여주는 장점이 있다. 또한, 결과 데이터(D_41 ~ D_44)가 1비트이므로 비교부(441 ~ 444)와 BIST 회로(430) 간의 라인 오버헤드가 줄어드는 장점이 있다.
또한, BIST 회로(430)는 각각의 비교부(441 ~ 444)로부터 제공받은 결과 데이터(D_41 ~ D_44)를 불량 메모리 어드레스 버퍼(미도시)에 저장할 수 있으며, 결과 데이터(D_41 ~ D_44)를 외부로 출력할 수 있다.
한편, 제어신호에는 외부로부터 입력되는 테스트 신호가 포함될 수 있으며, BIST 회로(430)는 테스트 데이터를 제어신호로부터 생성할 수 있다. 따라서, BIST 회로(430)는 패턴 생성기를 이용하여 테스트 데이터(tD_41 ~ tD_44)를 자체적으로 생성할 수 있을 뿐 아니라, 제어신호를 이용하여 외부로부터 테스트 신호를 입력받을 수 있다. 외부에서 테스트 데이터를 입력받은 이후의 메모리 셀 테스트 과정은 상기에서 설명한 바와 같으므로 생략한다.
도 5는 본 발명의 실시예에 따른 멀티채널 반도체 메모리 장치를 예시하는 블록도이다. 도 5를 참조하면, BIST 회로(530)는 패턴 생성기(540)를 포함할 수 있으며, 패턴 생성기(540)는 테스트 데이터(tD_5n)를 생성한다. BIST 회로(530)는 생성한 테스트 데이터(tD_5n)를 제n 메모리 블록(510)에 기록하고, 테스트 데이터(tD_5n)를 제n 비교부(520)에 제공해 준다. 본 발명의 실시예에 따르면, 메모리 블록의 개수는 설계에 따라 달라질 수 있으므로, 도 5의 제n 메모리 블록(510)은 n개의 메모리 블록 중 어느 하나의 메모리 블록을 나타낸다. 또한, 각각의 메모리 블록마다 비교부가 구비될 수 있으므로, 제n 비교부(520)는 n개의 비교부 중 어느 하나의 비교부를 나타낸다.
제n 비교부(520)는 제n 메모리 블록(510)에 기록된 테스트 데이터를 판독한 데이터(rD_5n)와 패턴 생성기(540)로부터 제공받은 테스트 데이터(tD_5n)가 일치하는지 여부를 비교하며, 그 비교 결과에 상응하여 해당되는 메모리 셀의 불량 여부를 나타내는 결과 데이터(D_5n)를 BIST 회로(530)에 제공해준다.
BIST 회로(530)는 결과 데이터(D_5n)를 버퍼(550)에 저장하고, 결과 데이터(D_5n)를 외부로 출력한다.
도 5를 참조하면, BIST 회로는 n개의 메모리 블록에 각각 테스트 데이터를 기록하고, n개의 비교부에 테스트 데이터를 제공하며, n개의 비교부로부터 n개의 결과 데이터를 받음을 알 수 있다.
도 3의 멀티채널 반도체 메모리 장치와 비교하면, 본 발명의 실시예에 따른 멀티채널 반도체 메모리 장치는 BIST 회로를 하나만 구비하기 때문에 적은 면적 오버헤드를 가진다. 그뿐만 아니라, 본 발명의 실시예에 따른 멀티채널 반도체 메모리 장치는 비교부를 각각의 메모리 블록과 BIST 회로 사이에 배치하여 비교 결과 데이터만을 BIST 회로에 제공함으로써, 메모리 블록과 BIST 회로간의 라인 오버헤드를 중일 수 있다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발 명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 다수의 메모리 블록을 구비한 멀티채널 반도체 메모리 장치는, 한 개의 BIST 회로 및 각각의 메모리 블록마다 비교부를 구비하기 때문에, 적은 면적 오버헤드 및 적은 라인 오버헤드를 가지는 장점이 있다.

Claims (9)

  1. 다수의 메모리 셀을 포함하는 복수 개의 메모리 블록;
    제어신호에 의해 동작하고, 상기 복수 개의 메모리 블록에 대한 불량 여부를 테스트하기 위한 테스트 데이터를 생성하며, 상기 복수 개의 메모리 블록에 각각 상기 테스트 데이터를 제공하는 BIST(built-in-self-test) 회로; 및
    상기 각각의 메모리 블록과 상기 BIST 회로 사이에 위치하고, 상기 복수 개의 메모리 블록 각각에 기록된 상기 테스트 데이터를 판독한 데이터와 상기 BIST 회로로부터 제공받는 상기 테스트 데이터가 일치하는지 여부를 비교하며, 그 비교 결과에 상응하여 해당되는 메모리 셀의 불량 여부를 나타내는 결과 데이터를 상기 BIST 회로에 제공하는 비교부를 구비하는 것을 특징으로 하는 멀티 채널 반도체 메모리 장치.
  2. 제1항에 있어서,
    외부와 데이터를 주고 받으며, 상기 복수 개의 메모리 블록별로 구비되는 범프 패드(bump pad)를 더 구비하는 것을 특징으로 하는 멀티 채널 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 BIST 회로는 상기 테스트 데이터를 생성하는 패턴 생성기를 포함하는 것을 특징으로 하는 멀티 채널 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 비교부는 상기 메모리 블록과 상기 BIST 회로 간의 데이터 쓰기 라인을 이용하여 상기 BIST 회로로부터 상기 테스트 데이터를 제공받는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 비교부는 상기 복수 개의 각각의 메모리 블록별로 구비되며, 상기 각각의 메모리 블록에 대한 상기 결과 데이터를 각각 상기 BIST 회로에 제공하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 테스트 데이터는 복수의 비트로 구성되며,
    상기 비교부는 해당되는 각각의 메모리 블록에 대하여 복수 비트로 구성된 상기 판독한 데이터 및 상기 테스트 데이터를 비트별로 병렬 비교하고, 각각의 메모리 블록에 구비되는 소정 단위의 메모리 셀 그룹에 대한 1비트의 결과 데이터를 각각 상기 BIST 회로에 제공하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  7. 제1항 또는 제6항에 있어서,
    상기 BIST 회로는 상기 비교부에서 제공받은 상기 결과 데이터를 불량 메모리 어드레스 버퍼에 저장하며, 상기 결과 데이터를 외부로 출력하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제어신호는 MRS(Mode Register Set)로부터 입력되는 테스트 모드 신호인 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제어신호에는 외부로부터 입력되는 테스트 신호가 포함되어 있으며,
    상기 BIST 회로는 상기 제어신호로부터 상기 테스트 데이터를 생성하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
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