CN106971756A - 一种提高芯片同测数的方法 - Google Patents

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Abstract

本发明公开了一种提高芯片同测数的方法，其中，包括以下步骤：(1)在芯片之间的划片槽空隙处，放置BIST电路；(2)将BIST电路通过数据总线与周边芯片连接；(3)自动测试设备向BIST电路发送控制信号，选中连接的多个被测芯片，进行多芯片测试；(4)BIST电路将测试结果和数据寄存器状态反馈给自动测试设备，自动测试设备根据测试结果和数据寄存器确定每一个测试芯片的PASS/FAIL情况以及芯片内部的失效模式与位置，以此实现多芯片同测；(5)测试完毕后，在硅片切割挑片时，将BIST电路从划片槽中去除。本发明提供的提供一种提高芯片同测数的方法，可以实现多芯片同测，不增加额外的芯片面积。

Description

一种提高芯片同测数的方法
技术领域
本发明涉及半导体技术领域，具体涉及一种提高芯片同测数的方法。
背景技术
随着电路集成度的提高、电路的复杂度提高，自动测试设备的测试成本越来越高。另外由于自动测试设备测试环境的约束、高速混合信号的自动测试设备将越来越难实现，而且芯片中大量信号也不可能全部通过PAD引出给自动测试设备进行测试。
BIST电路可用于提供自我测试功能，以此降低芯片测试对自动测试设备的依赖程度，具有降低测试成本，提高错误覆盖率，缩短测试时间，独立测试的优点，
目前已知的BIST电路在测试过程中建立在芯片上，测试完成之后再去掉BIST电路部分，如附图1所示；这种BIST电路具有以下缺陷：(1)BIST电路需要占用额外的芯片面积，从而导致芯片面积的增加，造成生产成本和工艺的浪费；(2)建立在芯片上的BIST电路，只能针对相应的芯片进行测试，无法与其他芯片进行连接，因此无法实现多芯片同时测试，不能有效地节省测试时间。
发明内容
本发明所要解决的技术问题是提供一种提高芯片同测数的方法，可以实现多芯片同测，不增加额外的芯片面积，对被测芯片中大容量存储区进行全覆盖的测试，并提高测试覆盖率。
为了实现上述目的，本发明采用如下技术方案：一种提高芯片同测数的方法，其中，包括以下步骤：
(1)在芯片之间的划片槽空隙处，放置BIST电路，所述BIST电路左右两端各有一个电路PAD，用于放置BIST电路与自动测试设备的交互接口，所述BIST电路和自动测试设备之间通过所述交互接口发送指令接收数据；
(2)将BIST电路通过数据总线与周边芯片连接；每一个被测芯片在BIST电路中对应一个独立的控制单元，控制单元包括行地址寄存器、列地址寄存器和数据寄存器，所述控制单元中列地址寄存器与被测芯片中的列地址连接，行地址寄存器与被测芯片中的行地址连接，数据寄存器与芯片数据连接；
(3)自动测试设备通过上述交互接口向BIST电路发送控制信号，选中连接的多个被测芯片，通过上述控制单元进行多芯片同时测试；
(4)BIST电路将测试结果和数据寄存器状态反馈给自动测试设备，自动测试设备根据测试结果和数据寄存器确定每一个测试芯片的PASS/FAIL情况以及芯片内部的失效模式与位置，以此实现多芯片同测；
(5)测试完毕后，在硅片切割挑片时，将BIST电路从划片槽中去除，既不占用芯片面积，也不会造成电路信息外漏。
进一步地，测试时控制单元中列地址寄存器数据不断累加，达到最高位时进位到行地址寄存器，以此实现对被测芯片的全遍历。
进一步地，所述BIST电路控制单元中行地址寄存器连接Y MASK寄存器，列地址寄存器连接X MASK寄存器，测试过程中，通过Y MASK寄存器和X MASK寄存器将行地址寄存器和列地址寄存器进行相关位的屏蔽，然后将行地址寄存器和列地址寄存器进行逻辑运算决定数据寄存器的翻转，以此实现不同图形的测试向量。
进一步地，所述逻辑运算为异或、与、非中的一种。
进一步地，YMASK屏蔽出Y0，XMASK屏蔽出X0，当X0与Y0异或为1时数据翻转，对被测芯片进行棋盘格图形的测试。
进一步地，Y MASK屏蔽出最小位数的Y数据，X MASK屏蔽出最小位数的X数据,当X＝Y时数据翻转，对被测芯片进行对角线图形的测试。
进一步地，测试过程中，与BIST电路连接的所有被测芯片的测试参数相同。
进一步地，测试完毕后，自动测试设备根据测试结果和数据寄存器，将与BIST电路连接的测试芯片的测试结果压缩为一个文件，解压之后得到每个芯片的测试数据。
进一步地，测试完毕后，自动测试设备根据测试结果和数据寄存器，将测试结果为FAIL的芯片压缩到一个芯片的BIN中。
本发明的有益效果为：将BIST电路设置在划片槽空隙处，使用完毕之后在切割挑片时划去，既不占用芯片面积，也不会造成电路信息外漏；BIST电路通过数据总线和多个芯片连接，针对每个芯片建立一个独立的控制单元，可以实现多芯片同测；BIST电路通过相关测试图形的测试，既能实现对被测芯片中大容量存储器进行全覆盖的测试，提高测试覆盖率，同时由于无需通过IO输出，可以在内部高速状况下对存储器进行测试。
附图说明
图1为BIST电路设置在芯片上的示意图。
图2为本发明BIST连接示意图。
图3为本发明BIST逻辑示意图。
图中：1芯片，2数据总线，3电路PAD。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
一种提高芯片同测数的方法，主要创新点体现在(1)利用划片槽的位置建立BIST电路，测试完毕之后在硅片切割挑片环节，划去BIST电路，既不占用芯片面积，也不会造成电路信息外漏；(2)BIST电路通过内部数据总线和多个芯片连接，并在BIST电路中针对每个芯片设置独立的测试控制单元，实现多芯片同测；(3)对芯片进行相关的测试图形的测试，实现对被测芯片中大容量存储器进行全覆盖的测试、提高测试覆盖率，同时由于无需通过IO输出，因此可以在内部高速状况下对存储器进行测试。
一种提高芯片同测数的方法，具体步骤为：
(1)在芯片之间的划片槽空隙处，放置BIST电路，如图2所示，BIST电路左右两端各有一个电路PAD，BIST电路与自动测试设备的交互接口则可以通过放在划片槽中的电路PAD放入一个串行交互接口来发送指令接收数据。
(2)将BIST电路通过数据总线与周边芯片连接，由于是通过内部的数据总线2连接无需通过芯片外围接口的串行接口，因此可以尽可能地增加并行数据线以此来提高测试交互速度。每一个被测芯片在BIST电路中对应一个独立的控制单元，控制单元包括行地址寄存器、列地址寄存器和数据寄存器，如图3所示，控制单元中列地址寄存器与被测芯片中的列地址连接，行地址寄存器与被测芯片中的行地址连接，数据寄存器与芯片数据连接；测试时列地址寄存器数据不断累加，到达最高位时进位到行地址寄存器，以此可以实现对被测存储单元的全遍历。同时通过YMASK寄存器和XMASK寄存器将行地址寄存器和列地址寄存器进行相关位的屏蔽，然后将行地址寄存器和列地址寄存器进行逻辑运算如异或、与非等操作，决定数据寄存器的翻转，以此实现不同图形的测试向量。
在行地址寄存器和列地址寄存器进行逻辑运算过程中，若YMASK屏蔽出Y0 XMASK屏蔽出X0，当X0与Y0异或为1时数据翻转，就可以实现棋盘格图形的测试；若XYMASK屏蔽出最小位数的XY数据，当X＝Y时数据翻转，就可以实现对角线图形的测试。
(3)自动测试设备向BIST电路发送控制信号，选中连接的多个被测芯片，通过独立的控制单元同时进行多芯片测试；在芯片测试过程中，每个芯片按照相关的测试图形进行测试，由于是将多个芯片通过BIST电路组合在一起，因此自动测试设备必须将多个芯片当成一个芯片处理，保持其测试参数相同。
(4)BIST电路将测试结果和数据寄存器状态反馈给自动测试设备，自动测试设备根据测试结果和数据寄存器确定每一个测试芯片的PASS/FAIL情况以及芯片内部的失效模式与位置，以此实现多芯片同测。
自动测试设备根据测试结果和数据寄存器，将与BIST电路连接的测试芯片的测试结果压缩为一个文件，解压之后得到每个芯片的测试数据，同时将测试结果为FAIL的芯片压缩到一个芯片的BIN中，解压之后可以具体分析芯片FAIL的原因。
(5)测试完毕后，在硅片切割挑片时，将BIST电路从划片槽中划去，既不占用原产品面积而且也不会造成电路信息外漏。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (9)

1.一种提高芯片同测数的方法，其特征在于，包括以下步骤：
(1)在芯片之间的划片槽空隙处，放置BIST电路，所述BIST电路左右两端各有一个电路PAD，用于放置BIST电路与自动测试设备的交互接口，所述BIST电路和自动测试设备之间通过所述交互接口发送指令接收数据；
(2)将BIST电路通过数据总线与周边芯片连接；每一个被测芯片在BIST电路中对应一个独立的控制单元，控制单元包括行地址寄存器、列地址寄存器和数据寄存器，所述控制单元中列地址寄存器与被测芯片中的列地址连接，行地址寄存器与被测芯片中的行地址连接，数据寄存器与芯片数据连接；
(3)自动测试设备通过上述交互接口向BIST电路发送控制信号，选中连接的多个被测芯片，通过上述控制单元进行多芯片同时测试；
(4)BIST电路将测试结果和数据寄存器状态通过上述交互接口反馈给自动测试设备，自动测试设备根据测试结果和数据寄存器确定每一个测试芯片的PASS/FAIL情况以及芯片内部的失效模式与位置，以此实现多芯片同测；
(5)测试完毕后，在硅片切割挑片时，将BIST电路从划片槽中去除。
2.根据权利要求1所述的提高芯片同测数的方法，其特征在于，测试时控制单元中列地址寄存器数据不断累加，达到最高位时进位到行地址寄存器，以此实现对被测芯片的全遍历。
3.根据权利要求2所述的提高芯片同测数的方法，其特征在于，所述BIST电路控制单元中行地址寄存器连接Y MASK寄存器，列地址寄存器连接X MASK寄存器，测试过程中，通过YMASK寄存器和X MASK寄存器将行地址寄存器和列地址寄存器进行相关位的屏蔽，然后将行地址寄存器和列地址寄存器进行逻辑运算决定数据寄存器的翻转，以此实现不同图形的测试向量。
4.根据权利要求3所述的提高芯片同测数的方法，其特征在于，所述逻辑运算为异或、与、非中的一种。
5.根据权利要求4所述的提高芯片同测数的方法，其特征在于，YMASK屏蔽出Y0，XMASK屏蔽出X0，当X0与Y0异或为1时数据翻转，对被测芯片进行棋盘格图形的测试。
6.根据权利要求4所述的提高芯片同测数的方法，其特征在于，Y MASK屏蔽出最小位数的Y数据，X MASK屏蔽出最小位数的X数据,当X＝Y时数据翻转，对被测芯片进行对角线图形的测试。
7.根据权利要求1所述的提高芯片同测数的方法，其特征在于，测试过程中，与BIST电路连接的所有被测芯片的测试参数相同。
8.根据权利要求1所述的提高芯片同测数的方法，其特征在于，测试完毕后，自动测试设备根据测试结果和数据寄存器，将与BIST电路连接的测试芯片的测试结果压缩为一个文件，解压之后得到每个芯片的测试数据。
9.根据权利要求1所述的提高芯片同测数的方法，其特征在于，测试完毕后，自动测试设备根据测试结果和数据寄存器，将测试结果为FAIL的芯片压缩到一个芯片的BIN中。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649001A (zh) * 2018-05-09 2018-10-12 北京智芯微电子科技有限公司 连接晶圆内常规芯片与测试专用芯片的隧道式金属线结构
CN109901054A (zh) * 2019-03-25 2019-06-18 苏州中晟宏芯信息科技有限公司 定浮点转换电路的功能覆盖率模型测试点提取方法及系统
CN111063386A (zh) * 2019-12-30 2020-04-24 深圳佰维存储科技股份有限公司 Ddr芯片测试方法和装置
CN113986600A (zh) * 2021-11-04 2022-01-28 北京智芯微电子科技有限公司 一种用于芯片串行接口的测试方法、装置和芯片
CN117233581A (zh) * 2023-11-10 2023-12-15 紫光同芯微电子有限公司 一种芯片测试方法、装置、设备及介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030074620A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. Configurable asic memory bist controller employing multiple state machines
US20050276113A1 (en) * 2004-06-15 2005-12-15 Atsushi Nakayama Semiconductor integrated circuit device incorporating a data memory testing circuit
CN101075482A (zh) * 2006-05-19 2007-11-21 富士通株式会社 半导体存储器及其测试方法
CN101105979A (zh) * 2006-07-11 2008-01-16 奇梦达北美公司 包括测试电路的随机存取存储器
KR20090005918A (ko) * 2007-07-10 2009-01-14 삼성전자주식회사 Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치
CN103424687A (zh) * 2013-07-29 2013-12-04 北京华大信安科技有限公司 测试芯片的装置
CN104900272A (zh) * 2015-06-02 2015-09-09 格科微电子（上海）有限公司 动态随机存取存储器的测试方法、测试焊盘的设计方法、存储器晶圆
CN105242191A (zh) * 2015-09-01 2016-01-13 北京华大信安科技有限公司 一种防止soc芯片测试模式反向激活的方法及装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030074620A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. Configurable asic memory bist controller employing multiple state machines
US20050276113A1 (en) * 2004-06-15 2005-12-15 Atsushi Nakayama Semiconductor integrated circuit device incorporating a data memory testing circuit
CN101075482A (zh) * 2006-05-19 2007-11-21 富士通株式会社 半导体存储器及其测试方法
CN101105979A (zh) * 2006-07-11 2008-01-16 奇梦达北美公司 包括测试电路的随机存取存储器
KR20090005918A (ko) * 2007-07-10 2009-01-14 삼성전자주식회사 Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치
CN103424687A (zh) * 2013-07-29 2013-12-04 北京华大信安科技有限公司 测试芯片的装置
CN104900272A (zh) * 2015-06-02 2015-09-09 格科微电子（上海）有限公司 动态随机存取存储器的测试方法、测试焊盘的设计方法、存储器晶圆
CN105242191A (zh) * 2015-09-01 2016-01-13 北京华大信安科技有限公司 一种防止soc芯片测试模式反向激活的方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
江建慧 等: "嵌入式存储器的内建自测试和内建自修复", 《同济大学学报(自然科学版)》 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649001A (zh) * 2018-05-09 2018-10-12 北京智芯微电子科技有限公司 连接晶圆内常规芯片与测试专用芯片的隧道式金属线结构
CN109901054A (zh) * 2019-03-25 2019-06-18 苏州中晟宏芯信息科技有限公司 定浮点转换电路的功能覆盖率模型测试点提取方法及系统
CN111063386A (zh) * 2019-12-30 2020-04-24 深圳佰维存储科技股份有限公司 Ddr芯片测试方法和装置
CN113986600A (zh) * 2021-11-04 2022-01-28 北京智芯微电子科技有限公司 一种用于芯片串行接口的测试方法、装置和芯片
CN113986600B (zh) * 2021-11-04 2023-02-03 北京智芯微电子科技有限公司 一种用于芯片串行接口的测试方法、装置和芯片
CN117233581A (zh) * 2023-11-10 2023-12-15 紫光同芯微电子有限公司 一种芯片测试方法、装置、设备及介质
CN117233581B (zh) * 2023-11-10 2024-03-01 紫光同芯微电子有限公司 一种芯片测试方法、装置、设备及介质

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