KR20140064461A - 입출력 회로의 테스트 방법 - Google Patents

입출력 회로의 테스트 방법 Download PDF

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KR20140064461A
KR20140064461A KR1020120131832A KR20120131832A KR20140064461A KR 20140064461 A KR20140064461 A KR 20140064461A KR 1020120131832 A KR1020120131832 A KR 1020120131832A KR 20120131832 A KR20120131832 A KR 20120131832A KR 20140064461 A KR20140064461 A KR 20140064461A
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Abstract

본 발명에 따른 테스트 채널에 연결되지 않은 입출력 회로의 테스트 방법은, 쓰기 데이터를 발생하기 위하여 입출력 패드에 연결된 풀다운 드라이버 및 풀업 드라이버를 제어하는 단계, 및 상기 발생된 쓰기 데이터를 이용하여 상기 입출력 회로의 정상 동작 여부를 판별하는 단계를 포함한다.

Description

입출력 회로의 테스트 방법{IO LOGIC TEST METHOD}
본 발명은 입출력 회로의 테스트 방법에 관한 것이다.
반도체 메모리의 입출력 데이터 속도를 높이기 위해서는 기본적으로 두 가지 방법이 있다. 하나는 입출력 버스의 동작 주파수를 높이는 방법이다. 이는 소비 전력의 증가와 함께 신호 무결성(signal integrity)를 관점에서의 어려움을 동반한다. 다른 하나는 동작 주파수를 낮게 억제하고 입출력 버스 비트 폭을 넓히는 것이다. 예를 들어 광대역 입출력(Wide IO)가 이에 해당한다.
광대역 입출력(Wide IO)와 같은 복수의 IO 구조는 복수의 칩들의 병렬 채널들을 지향하는 현재의 테스트 환경 관점에서 볼 때, 다양한 어려움을 동반한다. 한정된 테스트 채널 수를 가진 장비에서 병렬 테스트(동시에 다수의 칩을 테스트하는 방법)를 위해서는 더트(dut, 혹은 chip)당 할당 가능한 테스트 채널의 개수가 한정되어 있다. 이는 칩의 전체 입출력 핀/입출력 패드에 대해 테스트 채널을 할당하는 것이 불가능 할 수도 있다는 것을 의미한다. 또한 이는 EDS 테스트 환경 등에서 전체 입출력 회로(IO Logic)의 동작 불량의 검출이 어렵다는 것을 의미한다.
채널의 개수 관점뿐만 아니라, Wide IO 구현을 위해 Pad 간의 간격이 좁아질 경우의 프로브 핀(probe pin)의 간격 문제나 프로브 가능 입출력 패드의 개수 등의 문제점으로 인하여, 충분한 테스트 채널의 개수 확보하고도 실제 할당 하는 것이 어려울 수 있다.
종래의 기술의 경우, 라이트 백(write back) 방식이 사용되고 있다. 즉 DRAM 셀 내에 쓰기된 데이터를 활용하여, 읽기 명령(read command; RD CMD)에 의해 출력단 통해 출력된 데이터를 쓰기 명령(write command; WR CMD를 이용하여 입력단으로 재진입시킴으로써, 셀에 쓰는 방식이 사용되고 있다.
이러한 방식은 기본적으로 입출력 핀(IO Pin)이 입력 시점과 출력 시점이 공존하기 어려우며, 데이터 패스(data path) 상의 공유 지점이 있을 경우 등의 제품 특성으로 인하여, 입력 구간과 출력 구간 사이의 일종의 시간 간격(AC margin)이 필요할 수 있는 등, 활용에 제약이 따를 수 있다. 이로 인해, 읽기 명령(RD CMD)의 출력 데이터를 쓰기 명령(WR CMD)을 이용하여, 입력단으로 재진입 시키기 위해, 기존 회로에 대한 상당 수준의 별도 제어 회로가 요구되고 있다.
읽기 동작에 의한 데이터 출력 동안 쓰기 관련 회로가 오프(off) 되는 것으로 별도 제어하는 것이 필요하거나, 동작 타이밍을 고려하여 데이터 출력 시점에 쓰기 명령(WR CMD)를 줄 수 없는 경우에 별도의 래치를 통해 데이터를 저장 및 활용하는 방법이 제시되기도 한다.
본 발명의 목적은 테스트 채널이 할당되지 않은 입출력 회로의 테스트 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 테스트 채널이 할당되지 않은 입출력 회로의 테스트 방법에 있어서: 쓰기 데이터를 발생하기 위하여 입출력 패드에 연결된 풀다운 드라이버 및 풀업 드라이버를 제어하는 단계; 및 상기 발생된 쓰기 데이터를 이용하여 상기 입출력 회로의 정상 동작 여부를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 풀업 드라이버는 피모스 트랜지스터를 통하여 상기 입출력 패드에 연결된 적어도 하나의 풀업 저항을 포함하고, 상기 풀다운 드라이버는 엔모스 트랜지스터를 통하여 상기 입출력 패드에 연결된 적어도 하나의 풀다운 저항을 포함한다.
실시 예에 있어서, 상기 풀다운 드라이버 및 상기 풀업 드라이버를 제어하는 단계는, 테스트 모드 신호를 활성화하는 단계; 및 상기 테스트 모드 신호에 따라 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터 중 적어도 하나를 턴온시키는 단계를 더 포함한다.
실시 예에 있어서, 상기 풀다운 드라이버 및 상기 풀업 드라이버를 제어하는 단계는, 테스트 모드 신호인 직접 구동 신호를 활성화하는 단계; 적어도 하나의 외부 핀을 통해 핀 입력 신호를 입력 받는 단계; 및 상기 테스트 모드 신호와 상기 핀 입력 신호의 논리적인 조합에 따라 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터 중 적어도 하나를 턴온시키는 단계를 더 포함한다.
실시 예에 있어서, 상기 입출력 회로의 정상 동작 여부를 판별하는 단계는, 상기 쓰기 데이터를 셀에 쓰는 단계; 상기 쓰여진 데이터를 읽는 단계; 및 상기 읽혀진 데이터를 근거로 하여 상기 입출력 회로의 불량을 검출하는 단계를 더 포함한다.
실시 예에 있어서, 상기 입출력 회로의 테스트 동작시 쓰기 명령을 입력받는 단계를 더 포함한다.
본 발명은 테스트 환경에서 복수의 칩들의 병렬 테스트 구현 등을 위해 칩의 전체 입출력 패드/핀에 테스트 채널을 할당할 수 없는 환경에서 테스트 채널이 할당되지 않는 입출력 회로를 체크 할 수 있다. 특히, 광대역 입출력(Wide IO)와 같은 복수의 입출력 구조로 갈수록, 입출력 중 테스트 채널이 할당되지 않는 입출력의 비중이 더욱 증가함으로써 불량 검출이 어렵게 되지만, 본 발명은 이러한 환경에서도, 테스트 채널이 비할당된 입출력의 불량에 대한 검출 능력을 향상시킬 수 있다.
본 발명은 채널이 비할당된 입출력에서 풀업 드라이버 및 풀다운 드라이버를 임의의 시점에서 제어하는 방법과, 이를 통해 입출력 패드에 다양한 레벨(로우 상태, 하이 상태, 임의의 DC 레벨)을 발생하는 방법, 그리고 이를 입출력 회로의 불량 검출에 활용하는 방법을 포함한다.
본 발명은 입출력 회로의 입력/출력에서 종래의 그것과 비교하여 AC 타이밍 등의 관점에서 보다 자유로운 활용이 가능하다. 예를 들어, 특정한 데이터 포맷(0110 0011과 같은 데이터 토글)의 자유로운 발생이 가능하다.
도 1은 일반적인 입출력 회로를 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 활성화 신호들을 제어하기 위한 테스트 모드 회로를 보여주는 도면이다.
도 3은 도 2에 도시된 테스트 모드에서 타이밍도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 풀업 피모스 트랜지스터와 풀다운 엔모스 트랜지스터를 각각 외부 핀을 통해 제어함으로써, 쓰기 데이터를 발생하는 테스트 모드 회로를 보여주는 도면이다.
도 5는 도 4에 도시된 테스트 모드에서 타이밍도를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 입출력 회로를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 PBT를 통해 검출하는 방법을 예시적으로 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
본 발명은 입출력 회로(IO logic)의 불량 체크 관점에서 출력 데이터 발생을 위해 사용되는 풀업 / 풀다운 회로를 제어한다. 이에, 데이터 포맷을 임의의 시점에 자유로운 형태로 발생함으로써, 입출력 회로의 불량 검출에 활용 가능하다. 이러한 방법은 입출력 회로 외에 다른 회로의 설계적 고려가 불필요하며, 구현의 간결성/테스트 실행 방법의 용이함을 갖는다.
도 1은 일반적인 입출력 회로(10)를 보여주는 도면이다. 도 1을 참조하면, 입출력 회로(10)는 풀업 저항(RU), 풀다운 저항(RD), 피모스 트랜지스터(PM), 엔모스 트랜지스터(NM), 풀업 제어 회로(11), 풀 다운 제어 회로(12), 입출력 패드(13) 및 비교기(CMP)를 포함한다.
일반적으로 입출력 회로(10)의 입출력 동작은 다음과 같다. 데이터 '1'(high)을 출력하기 위해 풀업 저항(RU)과 연결된 피모스 트랜지스터(PM)를 턴온시킴으로써, 입출력 패드(13)와 전원전압(VDDQ)와 연결되도록 만들며, 데이터 '0'(low)을 출력하기 위해 풀다운 저항(RD)과 연결된 엔모스 트랜지스터(NM)를 턴온시킴으로써, 입출력 패드(13)와 접지전압(VSSQ)를 연결되도록 한다.
데이터 비출력 구간에서는 피모스 트랜지스터(PM)/엔모스 트랜지스터(NM)를 모두 턴오프함으로써, 고저항(Hi-Z) 상태가 만들어 진다. 읽기 명령(RD CMD|)에 의해 데이터 '1' 출력시, 데이터 활성 신호(DQP_EN)는 활성화 되어 피모스 트랜지스터(PM)를 제어하여 데이터 '1'을 출력되도록 만든다. 읽기 명령(RD CMD)에 의해 데이터 '0' 출력 시, 데이터 활성 신호(DQN_EN)은 활성화되어 엔모스 트랜지스터(NM)를 제어하여 데이터 '0'을 출력하도록 만든다. 일반적으로 출력 활성 신호들(DQP_EN, DQN_EN)은 동시에 활성화되지 않는다. 비교기(CMP)는 외부로부터 입력된 신호 레벨을 감지하여, 데이터 '0' 혹은 데이터 '1'을 판별하고, 입력단을 통해 셀에 쓰여지도록 한다.
일반적으로 입출력 회로의 동작을 테스트하기 위하여 입출력 패드(13)에 테스트 채널이 연결되고, 출력 데이터의 검출 및 비교기(CMP)를 통하여 데이터 입력이 필요하다. 그런데 입출력 패드(13)에 테스트 채널을 할당할 수 없는 환경이 있을 수 있다. 즉, 입출력 패드(13)에 테스트 채널이 할당되지 않고, 외부에서는 입출력 패드(13)로 인위적으로 특정 레벨을 인가할 수 없는 상태가 있을 수 있다.
예를 들어, 풀업 저항(RU)이 연결된 피모스 트랜지스터(PM)가 턴온 상태이면, 입출력 패드(13)의 레벨은 하이 상태이다. 이를 유지한 상태에서 쓰기 명령(write command; WR CMD)이 입력되면, 입력단 통해 해당 DC 레벨인 데이터 '1' 유입될 것이다. 반대로 풀다운 저항(RD)에 연결된 엔모스 트랜지스터(NM)이 턴온 상태이면, 입출력 패드(13)의 레벨이 로우 상태이다. 이를 유지한 상태에서 쓰기 명령(WR CMD)이 입력되면, 입력단을 통해 데이터 '0'이 유입될 것이다. 즉, 테스트 채널이 할당되지 않았음에도 불구하고 입력단을 통해 특정 데이터 '0' 혹은 '1'의 쓰기 동작이 가능하다.
이렇게 입력단을 통해 유입되어 셀에 쓰기된 데이터의 정상적인 쓰기 동작의 여부를 판별하게 된다면, 입출력 측면에서 데이터 출력을 위한 피모스 트랜지스터(PM), 엔모스 트랜지스터(NM)의 정상 여부를 포함한 출력단의 정상 동작 여부, 및 입력을 위한 비교기(CMP)를 포함한 입력단의 정상 동작 여부가 판별될 수 있다.결론적으로 테스트 채널을 할당하지 않은 입출력 회로에 대한 불량 검출이 가능하다. 셀 내에 쓰기 된 데이터의 검출을 위한 테스트 채널이 할당되지 않으나, 이는 종래에 이미 제시된 방식인 PBT(parallel bit test)를 활용함으로써, 테스트 채널이 할당된 일부 입출력 패드(13)를 통해 검출 가능하다.
본 발명은 어떻게 칩의 일반적인 동작을 위한 회로에 영향을 주지 않은 상태에서 풀업 드라이버/풀다운 드라이버를 동작시키고, 이를 쓰기 명령(WR CMD)용 데이터에 활용하며, 일련의 과정을 통해 입출력 회로의 정상 동작 여부의 판별에 활용하는 것이다.
도 2는 본 발명의 실시 예에 따른 활성화 신호들(DQP_EN, DQN_EN)을 제어하기 위한 테스트 모드 회로(100)를 보여주는 도면이다. 도 2를 참조하면, 테스트 모드 회로(100)는 오어 연산을 수행하는 논리 회로들(OR1, OR2)을 포함한다. 여기서 논리 회로들(OR1, OR2) 각각은 피모스 트랜지스터(PM)의 활성화를 위한 활성화 신호(DQP_EN)와 엔모스 트랜지스터(NM)의 활성화를 위한 활성화 신호(DQN_EN)에 각각의 동작 제어를 위한 테스트 모드 신호들(DRIVER_UP ENABLE, DRIVER_DN ENABLE)을 입력 받는다.
활성화 신호(DQP_EN)가 항상 활성되도록 테스트 모드 신호(DRIVER_UP ENABLE) TMRS(test mode register set)을 설정하게 되면, 입출력 패드(13)는 전원전압(VDDQ)와 연결되어 하이 상태를 유지하게 되고, 쓰기 명령(WR CMD)이 입력되면 데이터 '1'을 쓰게 된다. 최종적으로는 셀 내에 쓰기된 데이터를 검출 판단함으로써, 입출력단의 정상 동작 여부가 판별될 수 있다.
도 3은 도 2에 도시된 테스트 모드에서 타이밍도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 테스트 모드 신호(DRIVER_UP ENABLE)가 하이 상태일 때, 풀업 피모스 트랜지스터(PM)는 턴온되고, 데이터 '1'를 출력하고, 이를 쓰기 명령명령(WR CMD)용 데이터로 활용할 수 있으며, 테스트 모드 신호(DRIVER_DN ENABLE)가 하이 상태일 때, 풀다운 트랜지스터(NM)는 턴온되고, 데이터 '0'를 출력하고, 이를 쓰기 명령(WR CMD) 용 데이터로 활용할 수 있다.
도 4는 본 발명의 실시 예에 따른 풀업 피모스 트랜지스터(PM)과 풀다운 엔모스 트랜지스터(NM)를 각각 외부 핀을 통해 제어함으로써, 쓰기 데이터를 발생하는 테스트 모드 회로(200)를 보여주는 도면이다. 도 4를 참조하면, 테스트 모드 회로(200)는 제 1 테스트 모드 회로(210) 및 제 2 테스트 모드 회로(220)를 포함한다. 테스트 모드 회로(200)는 직접 구동 신호(DIRECT DRV CONT, 혹은, '테스트 모드 신호')를 입력 받는다. 직접 구동 신호(DIRECT DRV CONT)를 활성화 하기 위한 TMRS 기능이 구비될 것이다.
칩의 정상 사용 동작에서는 직접 구동 신호(DIRECT DRV CONT) TMRS는 비활성(disalbe, 혹은 low) 상태이며, 비채널 환경에서 테스트 할 경우, 직접 구동 신호(DIRECT DRV CONT)는 TMRS를 통해 활성(able, 혹은 high)화 되도록 한다. 이때, 외부 핀(PIN<0>)을 통해 피모스 트랜지스터(PM)를 제어하고, 외부 핀(PIN<1>을 통해 엔모스 트랜지스터(NM)를 제어함으로써, 데이터 '0' 혹은 데이터 '1'이 패드에 생성될 것이다.
테스트 채널의 개수가 제한된 환경에서 풀업 드라이버와 풀다운 드라이버의 제어를 위하여 별도의 채널을 두거나 별도의 입출력 패드를 두는 것은 비효율적이다. 본 발명에서는 입출력 회로의 정상 동작 여부 판별/검출을 목적을 하기 때문에, 풀 셀(full 셀)에 대한 쓰기 동작이 불필요하다, 또한, 본 발명에서는 자유로운 데이터 토글 가능 여부가 필요한 만큼, 쓰기 명령(WR CMD)에서 사용하는 어드레스 핀의 입력을 같이 사용하는 것도 유용할 수 있다. 이런 관점에서 볼 때, 본 발명에서는 다른 입력을 공유하는 것도 가능하다.
피모스 트랜지스터(PM)/엔모스 트랜지스터(NM)가 동시에 활성화될 필요가 없을 때, 하나의 외부 핀을 통해 제어 신호를 입력 받은 후, 하나에는(예를 들어, PIN<0>) 대응하는 신호를 입력하고, 다른 하나에는(예를 들어, PIN<1>) 대응하는 신호의 반전된 값을 입력하는 것도 가능하다. 한편, 고저항(Hi-Z) 상태가 없다는 측면에서는 두 가지 입력이 사용될 수 있다.
상술 된 바와 같이 발생된 데이터에 대응하는 입출력 패드(13)의 레벨을 이용함으로써, 도 2에서 설명된 바와 같이 셀에 쓰기 동작이 수행될 수 있다. 이런 방식으로 셀에 쓰기 동작을 수행함으로써 입출력 회로의 불량 검출이 가능하다.
도 5는 도 4에 도시된 테스트 모드에서 타이밍도를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 외부 핀(PIN<0>)이 하이 상태일 때, 풀업 트랜지스터(PM)가 턴온됨으로써 데이터 '1'이 출력되고, 쓰기 명령(WR CMD)용 데이터로 활용할 수 있으며, 외부 핀(PIN<1>)이 하이 상태일 때, 풀다운 트랜지스터(NM)가 턴온됨으로써 데이터 '0'이 출력되고, 쓰기 명령(WR CMD)용 데이터로 활용할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 입출력 회로(20)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 입출력 회로(20)는 도 1에 도시된 입출력 회로(10)가 확장된 것이다. 입출력 회로(20)는 OCD(off chip driver) 기능을 구비하거나, 드라이버 강도(driver strength)를 조정 가능토록 하기 위해 복수의 풀업 저항들(RU_0~RU_M) 및 복수의 풀다운 저항들(RD_0~RD_N)을 포함하고, 저항 선택 정보들(PULL_UP<0:M>, PULL_DN<0:N> )과 활성화 신호들(DQP_EN 혹은 DQN_EN)을 결합함으로써, 읽기 명령(RD CMD)에 의해 데이터 '0' 혹은 데이터 '1'를 출력할 것이다.
도 6을 다시 참조하면, 동일한 데이터 '0' 혹은 데이터 '1'이더라도, 레지스터의 선택 정보에 따라 전체 저항 값은 달라질 것이다. 입출력 회로(20)는 인위적으로 레지스터 선택 정보를 제어하기 위하여 풀업 제어 회로(21) 및 풀다운 제어 회로(22)를 포함할 것이다. 도 3 혹은 도 5에 도시된 타이밍도에서 알 수 있듯이 풀업 드라이버와 풀다운 드라이버를 동시에 턴온 시키면, 전체 풀업 저항과 전체 풀다운 저항의 저항비에 따라 입출력 패드(13)의 DC 레벨이 결정될 것이다.
따라서, 도 2 혹은 도 4의 예시를 통해 생성된 활성화 신호들(DQP_EN 혹은 DQN_EN)과 결합 레지스터 선택 정보의 변경을 통해 입출력 패드(13)의 레벨을 가변시키면서 쓰기 명령(WR CMD)을 통해 셀에 쓰기 동작을 수행한다면, 비교기(CMP)에 대한 보다 정교한 테스트가 가능해 질 것이다.
한쪽에 M개의 서로 다른 레지스터 종류가 존재한다면, 2M 개의 저항값이 선택 가능해 질 것이다. 이것들 중에서 모두 미선택를 제외하면, 2M-1개의 저항값 선택이 가능하게 될 것이다. 따라서 다양한 저항비가 만들어질 수 있다.
또한, 전류 패스 발생에 따른 전류 문제는 전체 저항값을 높게 선택함으로써, 제어가 가능하다.
상술 된 바와 같이, 테스트 채널 비연결에서 입출력 회로의 체크 방법은, 크게 도 2에 도시된 테스트 모드 혹은 도 4에 도시된 외부 핀 제어를 통해 출력 회로를 동작시키는 것과, 입력단의 비교기(CMP)를 통해 셀에 쓰기 동작을 수행함으로써 입력 회로를 동작시키는 것으로 구분된다.
최종적인 정상 동작 여부의 판별을 위해서는 셀 내에 쓰기된 데이터의 정상 쓰기 여부를 확인함으로써 가능하다. 반드시 셀에 쓰기 할 필요는 없으며, 필요에 따라서는 중간 버퍼에 저장하는 것도 가능하다. 셀 내에 쓰기된 데이터를 확인하기 위해 기존의 PBT(parallel bit test) 방식이 이용 가능하다.
도 7은 본 발명의 실시 예에 따른 PBT를 통해 검출하는 방법을 예시적으로 보여주는 도면이다. 도 7을 참조하면, DQ<0:3>의 데이터는 데이터 '0' 혹은 데이터 '1'로 모두 동일하다. 따라서, 모두 셀 내에 정상적인 쓰기가 되었다면, DQ<0>을 통한 출력 값은 항상 로우 상태이다. 만약, 이 중 하나의 입출력에 문제가 있었다면, 셀 내에 반대 데이터가 쓰여 있을 것이다. 따라서, 최종의 출력값은 로우 상태가 아닌 하이 상태가 될 것이다. 이를 통해 입출력 회로의 불량 검출이 가능할 것이다.
한편, 도 7의 검출 방법 외에도 기대 값 비교 방식을 이용하는 PBT 등의 다양한 방법의 사용이 가능할 것이다.
또한, 바운더리 스캔(boundary scan, JTAG) 관점에서, 셀 내의 읽기 출력 데이터를 바운더리 스캔 회로의 입력으로 될 수 있도록 구성한 후, 이를 순차적으로 출력시켜 검출함으로써, 입출력 회로에 대한 불량 검출이 가능할 수 있다. 즉, 읽기 명령(RD CMD)에 의한 데이터 출력 시점에서 출력 데이터를 바운더리 스캔을 위한 레지스터에 입력/저장하고, 이를 기존 바운더리 스캔 출력 회로를 활용하여, 직렬로 출력 되도록 하는 것이다.
본 발명에 따른 테스트 방법은, 종래의 읽기 명령(RD CMD)에 의한 출력 데이터를 통해서 쓰기 데이터를 발생하는 방법을 대신하여, 풀업 드라이버/ 풀다운 드라이버를 직접 제어함으로써, 입출력 패드에 인위적으로 데이터를 발생시키고, 발생된 데이터를 이용하여 입출력 회로의 검증에 이용한다.
실시 예에 있어서, 풀업 드라이버/풀다운 드라이버 각각 혹은 동시에 항상 턴온 될 수 있도록 테스트 모드가 구비될 것이다.
실시 예에 있어서, 풀업 드라이버/풀다운 드라이버를 개별적으로 제어할 수 있도록 외부 핀의 입력을 연결 및 제어될 수 있다.
실시 예에 있어서, 풀업 드라이버 및 풀다운 드라이버 중 적어도 하나는 턴온 상태에서 쓰기 명령(Write CMD)에 의해 해당 레벨의 데이터가 입력 회로를 통해 칩 내로 유입되고, 다른 타이밍 마진(예를 들어, AC 마진)에 구애됨이 없이 자유롭게 사용될 수 있다.
실시 예에 있어서, 풀업 레지스터와 풀다운 레지스터의 값을 인위적으로 제어하고, 풀업 드라이버 및 풀다운 드라이버를 동시에 턴온시킴으로써, 입출력 패드의 DC 레벨이 인위적으로 제어되고, 이는 쓰기 데이터로 이용가능하다.
본 발명은 테스트 환경에서 복수의 칩들의 병렬 테스트 구현 등을 위해 칩의 전체 입출력 패드/핀에 테스트 채널을 할당할 수 없는 환경에서 테스트 채널이 할당되지 않는 입출력 회로를 체크 할 수 있다. 특히, 광대역 입출력(Wide IO)와 같은 복수의 입출력 구조로 갈수록, 입출력 중 테스트 채널이 할당되지 않는 입출력의 비중이 더욱 증가함으로써 불량 검출이 어렵게 되지만, 본 발명은 이러한 환경에서도, 테스트 채널이 비할당된 입출력의 불량에 대한 검출 능력을 향상시킬 수 있다.
본 발명은 채널이 비할당된 입출력에서 풀업 드라이버 및 풀다운 드라이버를 임의의 시점에서 제어하는 방법과, 이를 통해 입출력 패드에 다양한 레벨(로우 상태, 하이 상태, 임의의 DC 레벨)을 발생하는 방법, 그리고 이를 입출력 회로의 불량 검출에 활용하는 방법을 포함한다.
본 발명은 입출력 회로의 입력/출력에서 종래의 그것과 비교하여 AC 타이밍 등의 관점에서 보다 자유로운 활용이 가능하다. 예를 들어, 도 4의 예시를 활용한 경우 특정한 데이터 포맷(0110 0011과 같은 데이터 토글)의 자유로운 발생이 가능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10, 20: 입출력 회로
11, 21: 풀업 제어 회로
12, 22: 풀다운 제어 회로
13, 23: 입출력 패드
100, 200: 테스트 모드 회로

Claims (6)

  1. 테스트 채널이 할당되지 않은 입출력 회로의 테스트 방법에 있어서:
    쓰기 데이터를 발생하기 위하여 입출력 패드에 연결된 풀다운 드라이버 및 풀업 드라이버를 제어하는 단계; 및
    상기 발생된 쓰기 데이터를 이용하여 상기 입출력 회로의 정상 동작 여부를 판별하는 단계를 포함하는 테스트 방법.
  2. 제 1 항에 있어서,
    상기 풀업 드라이버는 피모스 트랜지스터를 통하여 상기 입출력 패드에 연결된 적어도 하나의 풀업 저항을 포함하고,
    상기 풀다운 드라이버는 엔모스 트랜지스터를 통하여 상기 입출력 패드에 연결된 적어도 하나의 풀다운 저항을 포함하는 테스트 방법.
  3. 제 1 항에 있어서,
    상기 풀다운 드라이버 및 상기 풀업 드라이버를 제어하는 단계는,
    테스트 모드 신호를 활성화하는 단계; 및
    상기 테스트 모드 신호에 따라 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터 중 적어도 하나를 턴온시키는 단계를 더 포함하는 테스트 방법.
  4. 제 1 항에 있어서,
    상기 풀다운 드라이버 및 상기 풀업 드라이버를 제어하는 단계는,
    테스트 모드 신호인 직접 구동 신호를 활성화하는 단계;
    적어도 하나의 외부 핀을 통해 핀 입력 신호를 입력 받는 단계; 및
    상기 테스트 모드 신호와 상기 핀 입력 신호의 논리적인 조합에 따라 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터 중 적어도 하나를 턴온시키는 단계를 더 포함하는 테스트 방법.
  5. 제 1 항에 있어서,
    상기 입출력 회로의 정상 동작 여부를 판별하는 단계는,
    상기 쓰기 데이터를 셀에 쓰는 단계;
    상기 쓰여진 데이터를 읽는 단계; 및
    상기 읽혀진 데이터를 근거로 하여 상기 입출력 회로의 불량을 검출하는 단계를 더 포함하는 테스트 방법.
  6. 제 1 항에 있어서,
    상기 입출력 회로의 테스트 동작시 쓰기 명령을 입력받는 단계를 더 포함하는 테스트 방법.
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US10153013B2 (en) 2017-02-13 2018-12-11 SK Hynix Inc. Data output buffer
US10460769B2 (en) 2016-08-22 2019-10-29 Samsung Electronics Co., Ltd. Memory device including error detection circuit
US10593382B2 (en) 2017-12-05 2020-03-17 Samsung Electronics Co., Ltd. Memory systems and devices that support clock-to-clock alignment, training and methods of operating same

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