KR100335973B1 - 테스트 대상의 반도체 메모리 회로를 구비한 반도체장치,반도체 메모리 회로의 테스트 방법 및 반도체 메모리 회로의판독회로 - Google Patents

Abstract

반도체 메모리 회로의 메모리부에서 발생된 불량부위를 특정하고, 그것의 테스트에 필요한 시간을 단축하도록 외부의 테스트 수단과 조합하여, 그 동작이 테스트되는 반도체 메모리 회로를 구비한 반도체 장치가 개시된다. 이 반도체 장치는 이 테스트 수단으로부터의 명령에 응답하여 테스트의 종류를 나타내는 테스트 패턴 및 그 테스트 패턴에 의해 얻을 수 있다고 예상되는 기대치를 생성하기 위한 테스트 패턴 생성기와, 행과 열의 매트리스형으로 배치되어 그 내부에 데이터를 각각 저장하는 복수의 메모리셀을 구비하며, 테스트 패턴에 근거해서 활성화되어 각 메모리셀 내의 데이터를 열마다 출력하기 위한 반도체 메모리 회로와, 그 출력된 데이터와 기대치를 비교하여 비교결과를 출력하기 위한 판정부와, 그 비교결과를 어드레스 데이터로 변환하여 외부의 테스트 수단에 그것을 출력하기 위한 변환부를 구비한다.

Description

테스트 대상의 반도체 메모리 회로를 구비한 반도체 장치, 반도체 메모리 회로의 테스트 방법 및 반도체 메모리 회로의 판독회로

본 발명은, 외부의 테스트 수단과 조합하여 동작이 테스트되는 반도체 메모리 회로를 구비한 반도체 장치, 그 반도체 장치의 배치 및 반도체 메모리 회로의 테스트 방법에 관한 것이다.

반도체 장치의 동작에 관한 테스트로서, 조립 자기 테스트(built-in self test : BIST)가 알려져 있다. 이 BST에 관한 문헌으로서, (1) "A 45ns 64Mb DRAM with a Merged Match-line Test Architecture", S. Mori et al, IEEE, Dige. of Tech. Papers, P. 110-111, 1991, (2) "컴퓨터의 설계와 테스트", 후지하라 히데오저, 공학도서발행, P204-208, (3) "셀프 테스트 기능을 가진 55ns 16Mb DRAM", 고이께타, 신학기보 SDM69-39, P79-85, 1989 등이 공개되어 있다.

또한, 테스트에 관련된 FlFO(First-In First-Out)회로의 제어방법에 관한 문헌으로서, ″A Zero-Overhead Self-Timed 160ns 546 CMOS Divider", Williams, T. E. et al, ISSCC, Dig. of Tech. Papers, P98-99, 1991이 공개되어 있다.

그러나, 상기 문헌으로 대표되는 종래의 기술에서, 반도체 장치와 외부의 테스트수단 사이의 데이터 전송량이 반도체 메모리 회로의 메모리부의 대용량화에 따라 증가하기 때문에, 반도체 메모리 회로를 테스트하는데 필요한 시간이 길어지게 된다. 그 사이의 데이터 전송량을 줄이는 방법으로서 데이터의 압축율을 상승시키는 것도 고려되고 있다. 그러나, 압축된 데이터에 근거한 테스트 결과로부터 압축된 데이터가 압축된 데이터의 단위마다 양호한지 불량한지를 판정하는 테스트 밖에 실현될 수 없다는 것을 알 수 있다. 따라서, 불량데이터가 발생한 위치를 특정하는 것이 곤란하다. 이것은 대규모의 용량을 갖는 반도체 메모리 회로의 용장(冗長) 구제에 영향을 줄 것이다.

즉, 그것의 용장구제는 불량 메모리셀을 그것의 구제를 위해 예비 메모리셀로 치환하여 제품비율을 향상시킨다. 그러나, 불량의 메모리셀의 위치를 특정할 수 없으면, 용장구제가 곤란하게 되고, 또는 대규모의 단위마다에 용장구제가 행해지기 때문에, 용장구제를 위해 사용되는 메모리셀을 불필요하게 사용할 것이다.

상기에 대표되는 문제점을 해결하기 위해서 본원의 발명자에 의해 고안된 여러가지의 발명 중에서, 대표적인 발명이 이하에 나타나 있다. 이후에 설명되는 발명 이외의 발명은 후술하는 상세한 설명으로 이해할 수 있을 것이다.

즉, 외부의 테스트수단과 조합하여 그 동작이 테스트되는 반도체 메모리 회로를 구비한 반도체 장치에 있어서, 이 반도체 장치는 이 테스트수단으로부터의 명령에 응답하여 테스트의 종류를 나타내는 테스트패턴 및 그 테스트패턴에 의해 얻을 수 있다고 예상되는 기대치를 생성하기 위한 테스트 패턴 생성기와, 행과 열의 매트릭스형으로 배치되고, 데이터를 내부에 각각 기억하기 위한 복수의 메모리셀을 구비하며, 테스트패턴에 의거하여 활성화되어 각 메모리셀 내에 기억된 데이터를 열마다 출력하는 반도체 메모리 회로와, 그 출력된 데이터와 기대치를 비교하여 그 비교결과를 출력하는 판정부와, 그 비교결과를 어드레스 데이터로 변환하여 외부의 테스트수단에 그것을 출력하는 변환부를 구비한다.

이러한 구성에 의하면, 메모리셀 중 불량한 부위가 특정되기 때문에, 불량의 메모리셀은 이 특정하는 테스트의 실행 후의 공정에 대응하는 용장구제 공정에서 예비의 메모리셀과 효율적으로 치환될 수 있다. 즉, 용장구제 공정시 불량의 메모리셀만을 예비의 메모리셀로 치환할 수 있기 때문에, 예비 메모리셀의 불필요한 낭비를 제거하고, 동시에 그것의 치환에 필요한 시간을 대폭 단축할 수 있다.

용장구제 공정에는 통상 많은 시간이 필요하다. 따라서, 이러한 구성에 의한 시간의 단축은 비용의 감소, 제품공급까지의 기간의 단축 등에 기여하기 때문에, 반도체분야에서 대단히 큰 효과를 기대할 수 있다. 또한, 테스트수단은 불량 부위를 나타내는 어드레스 데이터만을 기억할 수 있는 간단한 구성에 의해 실현될 수 있기 때문에, 저렴한 값으로 테스트수단을 입수할 수 있다.

도 1은 본 발명의 제 1실시예를 나타낸 회로 블럭도,

도 2는 본 발명의 제 2실시예를 나타낸 일부 회로 블럭도,

도 3은 본 발명의 제 3실시예를 나타낸 일부 회로 블럭도,

도 4는 본 발명의 제 3실시예를 상세히 나타낸 일부 회로 블럭도,

도 5는 본 발명의 제 4실시예를 나타낸 일부 회로 블럭도,

도 6은 제 4실시예의 일부 구성을 상세히 나타낸 회로 블럭도,

도 7은 본 발명의 제 5실시예를 나타낸 회로 블럭도,

도 8은 제 5실시예에 사용된 C엘리먼트 회로를 나타낸 회로도,

도 9는 제 5실시예의 다른 변형예를 나타낸 회로 블럭도,

도 10은 도 9에 나타낸 변형예에 사용된 C엘리먼트 회로의 회로도,

도 11은 제 5실시예의 또 다른 변형예를 나타낸 회로 블럭도,

도 12는 도 11에 나타낸 또 다른 변형예에 사용된 C 엘리먼트 회로의 회로도,

도 13은 본 발명의 제 6실시예를 나타낸 일부 레이아웃도,

도 14는 제 6실시예를 나타낸 일부 회로 블럭도,

도 15는 제 6실시예를 상세히 나타낸 회로 블럭도,

도 16은 제 6실시예의 동작을 나타낸 일부 타이밍 챠트,

도 17은 본 발명의 제 7실시예를 나타낸 일부 레이아웃도,

도 18은 본 발명의 제 8실시예를 나타낸 일부 단면도,

도 19는 본 발명의 제 9실시예를 나타낸 일부 회로 레이아웃도,

도 20은 본 발명의 제 10실시예를 나타낸 일부 회로 레이아웃도,

도 21은 제 10실시예를 상세히 나타낸 회로 블럭도,

도 22는 본 발명의 제 11실시예를 나타낸 일부 레이아웃도(전처리 공정),

도 23은 제 11실시예를 나타낸 일부 레이아웃도(웨이퍼 테스트 공정),

도 24는 제 11실시예를 나타낸 일부 레이아웃도(스크라이브 공정),

도 25는 제 11실시예를 나타낸 플로우챠트(분류 처리 공정),

도 26은 본 발명의 제 12실시예를 나타낸 일부 회로 블럭도,

도 27은 제 12실시예에 사용된 판정회로를 나타낸 회로도,

도 28은 본 발명의 제 13실시예를 나타낸 일부 회로 블럭도,

도 29는 본 발명의 제 14실시예를 나타낸 일부 회로 블럭도,

도 30은 본 발명의 제 15실시예를 나타낸 일부 회로 블럭도.

*도면의 주요부분에 대한 부호의 설명*

101 : 테스트 수단 102 : 테스트 패턴 생성기

103 : 반도체 메모리 회로 104 : 판정부

105 : 변환부 HS : 핸드쉐이크회로

DUT : 타겟 디바이스 TMU : 테스트 관리 디바이스

REFG : 레퍼런스 신호 발생회로 CAM : 판독회로

WC : 기록회로 CL : 컬럼라인

BL : 비트라인 WL : 워드라인

MC : 메모리셀 SA : 센스앰프

SW : 스위치수단 PCC : 프리챠지회로

SAU : 센스앰프 유니트 SAG : 센스앰프 그룹

본 명세서는 본 발명에 관한 요지를 지적하고 명확하게 주장하는 청구범위를 포함하지만, 본 발명의 목적, 특징 및 이점은 첨부도면을 참조하여 이하의 설명으로부터 보다 더 이해할 수 있을 것이다.

이하, 도면을 참조하면서 본 출원에 관계되는 발명의 바람직한 실시예를 설명한다. 후술되는 여러가지의 실시예의 설명에서는, 각 실시예로서 대표적인 부분을 중심으로 설명하지만, 설명이 생략된 부분 또는 설명이 간략화된 부분에 관하여는 다른 실시예의 설명을 참작하면 용이하게 이해할 수 있을 것이다. 또한, 이 설명에 사용되는 첨부도면은 본 발명의 이해를 돕기 위해서 개략적으로 표시되어 있다. 각 도면에서 사용되는 서로 비슷한 구성요소에는 동일한 번호와 부호가 붙고, 중복되는 설명은 생략될 것이다.

먼저, 도 1을 참조하여 제 1실시예를 설명한다. 이 제 1실시예에서는 본 발명의 개략적인 점만 설명할 것이고, 개개의 부분에 관해서는 후술하는 그 외의 실시예에서 상세히 설명할 것이다.

이 반도체 장치(100)는, 외부의 테스트 수단(101)에 의해 여러가지의 테스트 항목에 대해서 테스트된다. 예를 들면 그 항목에 관한 테스트로서, 본 반도체 장치(100)의 동작이 양호한지 불량한지를 결정하는 테스트, 또는 불량부위의 결정 또는 특정하는 테스트가 고려된다. 그 외에도 여러가지의 테스트가 고려된다. 그러나, 테스트 항목에 관해서는 테스트의 실행자에 의해 적절하게 선택된다. 이하의 각 실시예는 반도체 장치가 반도체 메모리 회로를 갖고, 그 반도체 메모리 회로에 관한 테스트가 실행되는 경우를 나타낸다. 그러나, 본 발명은 그 외의 여러가지의 반도체 집적 회로의 테스트에 적용될 수 있다.

이 테스트 수단(101)은, 예를 들면 테스트의 개시를 나타내는 명령에 대응하는 테스트 개시 명령을 생성하고, 그것의 테스트 결과에 응답하여 최종적인 처리를 수행하는 기능을 갖는다.

반도체 장치(100)는, 그 테스트 수단(101)으로부터 전송된 테스트 개시 명령에 응답하여 테스트의 종류를 나타내는 테스트 패턴, 어드레스의 지정 및 제어(각 부에 대한 제어신호)를 위한 테스트 명령 및, 판정부에서 비교의 기준으로서 정의된 기대치를 생성하기 위한 테스트 패턴 생성기(102)와, 그 테스트 패턴 및 테스트 명령에 의거하여 내부에 데이터의 유지 및 데이터의 판독, 데이터 기록에 관한 테스트를 수행하기 위한 반도체 메모리 회로(103)와, 이 반도체 메모리 회로(103)로부터 열마다 출력되는 결과와 기대치를 비교하여 그 비교결과를 출력하는 판정부(104)와, 판정부(104)로부터 출력되는 비교결과를 어드레스 워드(address word)로 변환하여 그것을 전송하는 변환부(l05)로 구성된다.

다음에, 이 반도체 장치(100)의 동작을 간단히 설명한다. 우선, 테스트 수단(101)으로부터 테스트 개시 명령이 출력되면, 테스트 패턴 생성기(102)는 그 테스트 개시 명령에 응답하여 미리 프로그램된 테스트 패턴, 테스트 명령, 기대치를 생성한다. 그 후, 테스트 패턴 생성기(102)는 테스트 패턴과 테스트 명령을 반도체 메모리 회로(103)에 주고, 기대치를 판정부(104)에 준다. 테스트 패턴과 테스트 명령을 받은 반도체 메모리 회로(103)는 데이터의 기록동작을 수행한 후, 소망하는 행으로 정의되는 메모리셀 내에 저장된 데이터에 의거한 데이터를 각 열마다 판독한다. 각 열마다 판독된 데이터는 판정부(104)에 의해 기대치와 비교된다. 이 비교로부터 반도체 기억 회로(103) 내에 배치된 각 메모리셀이 양호한지 불량한지에 관한 판정을 실현할 수 있다. 각 비교결과는 각각 변환부(105)에 공급되고, 변환부(105)는 이 비교결과에 근거하여 고장 또는 불량이 발생한 부위를 나타내는 어드레스 워드를 생성한 후, 테스트 수단(101)에 출력한다. 이 테스트 수단(101)은 그 출력된 어드레스 워드를 그 내부에 기억한다. 이러한 동작이 모든 행에 관해서 행해지기 때문에, 테스트 수단(101)에는 반도체 메모리 회로(103) 내의 불량한 모든 부위를 나타내는 어드레스 워드가 저장된다.

이 저장된 어드레스 워드는 각 메모리셀의 불량부위를 특정하기 위해 사용되기 때문에, 이 어드레스 워드에 관련된 메모리셀은 다음의 용장구제 공정시 예비 메모리셀로 효율적으로 치환된다. 즉, 용장 구제 공정시 불량 메모리셀만을 예비 메모리셀로 치환할 수 있기 때문에, 각 예비 메모리셀의 불필요한 낭비를 피할 수 있고, 불량 메모리셀을 예비 메모리셀로 치환하는데 필요한 시간을 대폭 단축할 수 있다.

용장 구제 공정시 통상 많은 시간이 필요하다. 따라서, 본 실시예의 구성으로 시간을 단축하면, 비용의 감소, 제품공급까지의 기간단축 등에 기여하기 때문에, 반도체분야에서 대단히 큰 효과를 기대할 수 있다. 또한, 테스트 수단은 각 불량한 부위를 나타내는 어드레스 데이터만을 기억할 수 있는 간단한 구성에 의해 실현될 수 있기 때문에, 염가로 테스트수단을 입수할 수 있다.

다음에, 도 2를 참조하면서 제 2실시예를 설명한다. 이 제 2실시예에는 상술한 반도체 메모리 회로(103) 및 판정부(104)의 구체적인 구성예가 설명되어 있다. 각 열마다의 구성은 상기 실시예에서 사용된 것과 비슷하기 때문에, 도 2에는 복수의 열 중 임의의 열 m(m = 1∼m)의 구성이 나타나 있다.

이 반도체 메모리 회로(103)는, 복수의 센스앰프 유니트(SAU1∼ SAUn)와, 센스앰프 유니트로부터 데이터를 판독하거나("데이터 판독동작"이라고 칭한다), 혹은 센스앰프 유니트에 데이터를 기록하는("데이터 기록동작"이라고 칭한다) 입출력버스(I/Om)와, 데이터 버스(DB)와, 데이터 판독 동작시 입출력버스(I/Om) 상에 있는 데이터를 데이터 버스(DB)에 출력하며, 반도체 메모리 회로의 테스트 동작시 입출력버스(I/Om) 상에 있는 데이터를 판정부(104)에 출력하는 판독회로(103Rm)와, 데이터 기록동작시 그들 대응하는 센스앰프 유니트 내에 I/O 버스를 통해 데이터를 기록하는 기록회로(103Wm)와, 판독회로(103Rm)와 데이터 버스(DB) 사이에 배치된 스위치 수단(SWdm)(N채널형 MOS트랜지스터(이하 "NMOS"라고 칭한다)로 구성되어 있다)을 구비한다.

센스앰프 유니트(SAUn)(n = 1∼ n, n > m)는, 메모리셀 내에 저장된 데이터를 전송하기 위한 비트라인 쌍(BLnm)과, 비트라인 쌍(BLnm) 상에 있는 데이터를 증폭하기 위한 센스앰프(SAnm)와, 센스앰프(SAnm)와 I/O 버스 사이에 배치된 스위치수단(SWnm)으로 구성된다. 각 스위치수단(SWnm)은 센스앰프 유니트 선택신호(φsn)에 의해 제어된다. 각 센스앰프(SAnm)는 칼럼라인(Column Line : CLm)에 제공된 컬럼신호(φCLm)에 의해 제어된다. 이 경우, 컬럼신호(φ)가 하이 레벨일 때, 센스앰프(SAnm)는 활성화되어 증폭동작을 수행한다. 이 컬럼신호는 또한 인버터(103Im)를 통해 스위치수단(SWdm)에도 공급된다. 본 실시예에서, I/O 버스는 컬럼라인과 같은 방향으로 연장되도록 배치된다.

판정부(104)는 복수의 판정회로(104m)(m = 1∼ m )로 구성된다(이 경우, 각 판정회로는 배타적 OR회로로 구성된다). 각 판정회로(104m)는 판독회로(103Rm)로부터 생성된 출력과 테스트 패턴 생성기(102)로부터 출력된 기대치(φ104)를 비교하여, 그 결과를 출력한다.

이 칼럼신호(φCL) 및 센스앰프 유니트 선택신호(φsn)는, 도시하지 않은 Y디코더 및 X 디코더 또는 그들 대응하는 디코더로부터 공급된 디코드 신호에 근거하여 생성된다.

다음에, 반도체 메모리 회로 구성의 동작에 대해서 설명한다. 그러나, 판독동작 및 기록동작은, 상술한 구성과 일반적인 반도체 메모리 회로의 동작을 함께 생각하면 용이하게 이해될 수 있기 때문에, 여기서는 테스트 동작시의 반도체 메모리 회로의 동작을 설명할 것이다. 여기서는 이 반도체 메모리 회로(103) 내의 동작이 주로 설명된다. 그러나, 상술한 제 1실시예의 동작의 설명도 참조하면, 본 회로동작의 이해가 보다 용이해진다.

테스트 동작시에는 우선, 그들 대응하는 칼럼라인(CL1∼CLm)에 하이레벨의 칼럼신호(φCL1∼φCLm)가 제공된다. 따라서, 스위치수단(SWd1∼SWdm)이 오프됨과 동시에 센스앰프(SA11∼ SAnm)가 활성화되어, 비트선 쌍(BL11∼BLnm) 상의 데이터가 증폭된다. 다음에, 각 센스앰프 유니트마다(각 행마다) 스위치수단이 차례로 온된다. 즉, 먼저 센스앰프 유니트 선택신호(φs1)에 응답하여 스위치수단(SW11∼ SWlm)이 온하여, 센스앰프에 의해 증폭된 데이터가 각각 입출력버스(I/O1 ∼ I/Om)에 공급된다. 다음에, 입출력버스(I/O1∼ I/Om) 상의 데이터는, 각각 판독회로(103R1∼103Rm)를 통해서 각 열마다 판정회로(1041∼104m)에 공급된다. 다음에, 판정회로(1041∼104m)는 각각의 데이터와 기대치(φ104)를 비교하여 비교결과를 출력한다. 마찬가지로, 센스앰프 유니트(SAU2 ∼ SAUn)도 활성화되어, 각 데이터와 기대치(φ104)를 비교한다.

따라서, 센스앰프 유니트 선택신호에 따라서 차례로 각 행을 간단히 선택함으로써 모든 메모리셀을 테스트할 수 있기 때문에, 불량부위를 단시간에 특정할 수 있음과 동시에 간단한 테스트가 가능해진다.

다음에, 도 3 및 도 4를 참조하면서 본 발명의 제 3실시예를 설명한다. 도 3은 변환부(105)의 구성을 나타내는 도면이고, 도 4는 도 3의 구성을 더욱 상세하게 나타낸 도면이다.

이 변환부(105)는, 판정부(104)가 양호한지, 불량한지에 관한 판정결과(m비트)를 j비트(2j≥m)의 비트 어드레스로 변환하기 위한 m열의 어드레스 변환회로 블록(105A)과, n단계의 버퍼회로 블록(105B)으로 구성된다.

어드레스 변환회로 블록(105A)은 플래그회로(FLGA1∼FLGAm)와 변환회로(AT1∼ ATm)로 구성된다. 버퍼회로 블록(105B)은 플래그회로(FLGB1∼FLGBn)로 구성된다. 이 변환부(105)의 어드레스 변환회로 블록(105A) 및 버퍼회로 블록(105B)은 클럭신호(CLK)와 동기하여 활성화된다.

이 변환부(105)에서는 판정부(104)의 판정회로(104i)(1 ≤ i ≤ m)로부터 출력된 판정결과가 데이터의 불량을 나타내는 경우, 플래그회로(FLGAi)가 "1"로 설정된 플래그를 표시하고, 그 플래그회로(FLGAi)에 대응하는 변환회로(ATi)는 데이터 불량 부위를 지정하거나 특정하기 위한 어드레스 워드를 생성한다. 다음에, 그 플래그 및 어드레스 워드가 클럭과 동기하여 차례로 시프트되어 버퍼회로(BB) 내에 저장된다. 다음에, 버퍼회로 내에 저장된 어드레스는 연속적으로 테스트 수단(101)에 직렬로 전송된다.

이하, 도 4를 참조하면서 보다 상세한 구성과 동작을 설명한다.

어드레스 변환회로(ATi)는, 제어신호(φ31)에 응답하여 A단자 또는 B단자 중 어느 한쪽에 공급된 데이터를 그 내부에 입력하기 위한 멀티플렉서 회로(MUX-1i)와, 제어신호(φ31)에 응답하여 A 단자 또는 B 단자 중 어느 한편에 공급된 데이터를 그 내부에 입력하기 위한 j 비트의 멀티플렉서 회로(MUX-2i)와, 각 회로블록 고유의 어드레스를 그 내부에 기억하는 ROMi과, j 비트의 어드레스를 그 내부에 보유하기 위한 어드레스용 레지스터(RAi)로 구성된다.

이 MUX-1i의 A 단자에는, 데이터가 양호하지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 공급된다. 그 판정결과가 "불량"을 나타내는 경우, 플래그회로(FLGAi)는 플래그를 "1"로 표시하기 위한 명령을 제공하는 신호를 출력한다. 또한, 그 판정결과가 "양호"를 나타내는 경우, 플래그 회로(FLGAi)는 플래그를 "0"으로 나타내기 위한 명령을 제공하는 신호를 출력한다. 그 MUX-1i의 B단자에는, 전단계의 플래그회로(FLGAi-1)로부터 전송된 출력이 제공되고, 그 MUX-1i의 출력단자는 플래그회로(FLGAi)의 입력에 전기접속된다. ROMi의 입력단자에는 데이터가 양호하지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 제공된다. 그 판정결과가 "불량"을 나타내는 경우, ROMi는 j 비트의 어드레스를 그곳으로부터 출력한다. 한편, 그 판정결과가 "양호"를 나타내는 경우, ROMi으로부터 어떠한 출력도 생성되지 않으며, ROMi의 출력단자는 멀티플렉서 회로(MUX-2i)의 A 단자에 전기접속된다. MUX-2i의 A 단자는 ROMi의 출력단자에 전기접속되고, MUX-2i의 B 단자는, 전단계의 어드레스용 레지스터(RAi-1)의 출력에 전기접속된다. MUX-2i의 출력단자는 어드레스용 레지스터(RAi)의 입력에 전기접속된다. 플래그회로(FLGAi) 및 어드레스용 레지스터(RAi)는 클럭신호(CLK)와 동기하여 활성화된다.

버퍼회로(BBj)는, 제어신호(φ32)에 응답하여 그것의 A 단자 또는 B 단자 중 어느 한쪽에 공급되는 데이터를 내부에 입력하기 위한 멀티플렉서 회로(MUX-3j)와, 제어신호(φ32)에 응답하여 그것의 A 단자 또는 B 단자 중 어느 한편에 공급되는 데이터를 그 내부에 입력하기 위한 j 비트의 멀티플렉서 회로(MUX-4j)와, j 비트의 어드레스를 그 내부에 보유하기 위한 어드레스용 레지스터(RBj)로 구성된다.

이 MUX-3j의 A 단자는 전단계의 플래그회로(FLBj-1)의 출력에 전기접속된다. MUX-3j의 B 단자는 다음 단계에 대응하는 플래그회로(FLGBj)의 출력단자에 전기접속된다. 또한, MUX-3j의 출력단자는 플래그회로(FLGBj)의 입력단자에 전기접속된다. MUX-4j의 A 단자는 전단계의 어드레스용 레지스터(RBj-1)의 출력단자에 전기접속되고, 그것의 B 단자는 다음 단계의 어드레스용 레지스터(RBj)의 출력단자에 전기접속된다. 또한, MUX-4j의 출력단자는 어드레스용 레지스터(RBj)의 입력단자에 전기접속된다. 어드레스용 레지스터(RBj)의 출력단자는 다음 단계에 대응하는 멀티플렉서 회로(MUX-4j+1)의 입력단자에 전기접속된다. 플래그회로(FLGBj)의 출력단자는 멀티플렉서회로(MUX-3j)의 B단자, 게이트회로(ANDj)(본 실시예에서는 AND 회로에 대응한다)의 한편의 입력단자 및 다음단계에 대응하는 멀티플렉서회로(MUX-3j+1)의 A 단자에 전기접속된다. 이 게이트회로(ANDj)의 다른 한편의 입력단자는 다음단계의 게이트회로(ANDj+1)의 출력단자에 전기접속된다. 그러나, 플래그회로(FLGBn)로부터 생성된 출력은 그대로 n번째 단에 대응하는 최종단계서 제어신호(φ32)로서 사용된다. 또한, 첫번째 단의 멀티플렉서회로(MUX-31 및 MUX-41)의 각 A단자에는, 변환회로 블록(105A)의 최종단계에 대응하는 플래그회로(FLAm) 및 어드레스용 레지스터(RAn)로부터 생성된 출력이 공급된다. 이 플래그회로(FLGBj) 및 어드레스용 레지스터(RBj)는 클럭신호(CLK)와 동기하여 활성화된다.

다음에, 본 실시예의 동작을 설명한다. 그것의 동작을 보다 쉽게 이해하기 위해서, 상술한 제 1 및 제 2실시예의 동작의 설명이 참조된다.

우선, 제어신호(φ31)의 레벨이 하이(high)로 되면, 멀티플렉서회로(MUX-1i 및MUX-2i)의 A 단자에 공급된 데이터가 멀티플렉서회로(MUX-1i 및 MUX-2i)에 입력된다.

이 경우, 판정회로(104i)에 의한 판정결과가 "불량"을 나타내는 경우, 멀티플렉서 회로(MUX-1i)는, 플래그를 "1"로 나타내기 위한 명령을 제공하는 신호를 출력한다. 멀티플렉서 회로(MUX-2i)는 ROMi로부터 고유의 j비트의 어드레스를 입력하고, 그 어드레스를 어드레스용 레지스터(RAi)에 공급한다.

한편, 판정회로(104i)의 판정결과가 "양호"를 나타내는 경우, 멀티플렉서 회로(MUX-1i)는, 플래그회로(FLGAi-1)가 플래그를 "0"으로 나타내기 위한 명령을 제공하는 신호를 출력하게 한다. 멀티플렉서 회로(MUX-2i)에는 ROMi로부터 어드레스가 공급되기 때문에, 어드레스용 레지스터(RAi)는 초기 상태를 유지한다.

다음에, 제어신호(φ31)의 레벨이 로우로 되면, 멀티플렉서회로(MUX-1i 및MUX-2i)의 B단자에 공급된 데이터가 멀티플렉서회로(MUX-1i 및MUX-2i)에 입력된다. 이 경우, 멀티플렉서회로(MUX-1i)의 B단자에는, 클럭신호(CLK)와 동기하여 전단계의 플래그회로(FLGAi-1)의 플래그가 공급된다. 따라서, 멀티플렉서회로(MUX-1i)는, 플래그에 따라 다음단계의 플래그회로(FLGAi)가 플래그를 "1" 또는 "0"으로 나타내기 위한 명령을 제공하는 신호를 출력하게 한다. 마찬가지로, 플래그회로(FLGAi)로부터 생성된 출력은 다음단계에 대응하는 멀티플렉서회로(MUX-1i+1)의 B단자에 공급된다. 멀티플렉서회로(MUX-2i)의 B 단자에, 클럭신호(CLK)와 동기하여 전단계의 어드레스용 레지스터(RAi-1) 내에 저장된 어드레스가 공급된 후, 멀티플렉서회로(MUX-2i)는 그 어드레스를 다음단계에 대응하는 어드레스용 레지스터(RAi)에 공급한다. 마찬가지로, 어드레스용 레지스터(RAi)의 출력은 다음단계에 대응하는 멀티플렉서회로(MUX-2i+1)의 B단자에 공급된다.

비슷하게, 클럭신호(CLK)와 동기하여 (1클럭마다), 플래그와 그 플래그에 대응하는 어드레스 정보에 대한 정보가 순차 연속적으로 시프트된다.

다음에, 이와 같이 시프트된 정보는, 버퍼회로 블록(105B)에 공급되어, 버퍼회로 블록(105B) 내부에 제공된 n단계에 대응하는 버퍼회로(BB1∼ BBn)를 연속적으로 시프트한다. 여기서는 이 동작에 관해서 설명한다.

n단계에 대응하는 버퍼회로(BB1∼ BBn)는, 그들의 초기 상태로 배치되는 경우에 제어신호(φ32)가 로우 레벨로 되기 때문에, 멀티플렉서회로(MUX-31∼MUX-3n) 및 멀티플렉서회로(MUX-41∼MUX-4n)의 A단자에 공급된 데이터가 입력된다.

이 경우에도, 상술한 어드레스 변환회로 블록으로 데이터를 시프트하는 예와 비슷한 방식으로, 플래그회로(FLGAm)로부터 공급된 플래그 및 어드레스용 레지스터(RAn)로부터 공급된 어드레스가 멀티플렉서회로(MUX-31 및 UX-41)의 A단자에 각각 공급된 후, 클럭신호(CLK)와 동기하여, 각 클럭마다 1단계씩 시프트된다.

그 후, 최종단계의 플래그회로(FLGBn)에 플래그 "1"를 나타내는 정보(즉, 불량 데이터를 나타내는 정보)가 입력된 경우, 그 플래그회로(FLGBn)의 출력(제어신호(φ32)에 대응한다)이 하이 레벨로 되어, 최종단계의 멀티플렉서회로(MUX-3n) 및 멀티플렉서회로(MUX-4n)의 B단자가 선택된다. 따라서, 멀티플렉서회로(MUX-3n 및 MUX-4n)는 전단계에 대응하는 플래그회로(FLGBn-1) 및 어드레스용 레지스터 (RBn-1)로부터 생성된 출력을 입력하지 않는다. 그 결과, 최종단계의 플래그회로(FLGBn) 및 어드레스용 레지스터(RBn)에는, 각각, 불량을 나타내는 플래그 "1"과 그 불량부위에 대응하는 어드레스가 저장된다. 마찬가지로, n-1번째 단계의 플래그회로(FLGBn-1)에 플래그 "1"을 나타내는 정보(즉, "불량 데이터"를 나타내는 정보)가 입력된 경우, 그 플래그회로(FLGBn-1) 및 최종단계의 플래그회로(FLGBn)로부터 생성된 출력에 응답하여 게이트회로(ANDn)는 하이 레벨의 제어신호(φ32)를 출력하여, n-1번째 단계에 대응하는 멀티플렉서회로(MUX-3n-1) 및 멀티플렉서회로(MUX-4n-1)의 B단자를 각각 선택한다. 따라서, 멀티플렉서회로(MUX-3n-1 및 MUX-4n-1)는 전단계에 대응하는 플래그회로(FLGBn-2) 및 어드레스용 레지스터(RBn-2)로부터 생성된 출력을 입력하지 않는다. 그 결과, n-1번째 단계의 플래그회로(FLGBn-1) 및 어드레스용 레지스터(RBn-1) 내에는, 각각 2번째의 불량을 나타내는 플래그 "1"과 그 불량부위에 대응하는 어드레스가 저장된다.

이러한 동작을 반복함으로써, m단계의 변환회로 블록(105A)으로부터 생성된 데이터가 m 클럭신호(CLK)에 응답하여 버퍼회로 블럭(105B)에 모두 시프트된다. 이 m단계의 변환회로 블록(105A)으로부터 생성된 데이터는 m단계의 판정회로(104)와 각각 연관되어 있다. 즉, 그곳으로부터 생성된 데이터는 각각 반도체 메모리 회로(103)의 m 열에 대응하기 때문에, 이들의 일련의 동작에 의해, 불량이 발생한 메모리셀을 나타내는 어드레스가 모두 그들 대응하는 버퍼회로 내에 저장된다.

그 후, 버퍼회로 블록(105B) 내에 저장된 모든 어드레스가 테스트 수단(101)에 연속하여 직렬로 출력된다.

상술한 바와 같이, 이러한 구성에 의하면, 불량이 발생한 메모리셀을 나타내는 어드레스만이 특정되어, 연속적으로 테스트수단에 출력된다. 따라서, 이후의 용장구제 공정에 필요한 테스트 시간의 간격을 대폭 단축할 수 있다. 또한, 테스트수단은 불량 부위를 나타내는 어드레스 데이터만 기억할 수 있는 간단한 구성으로 실현될 수 있기 때문에, 염가로 테스트수단을 입수할 수 있다.

다음에, 도 5 및 도 6을 참조하면서 제 4실시예를 설명한다. 도 5는 변환회로 블록(105A)의 또 다른 구성예에 대응하는 변환회로 블록(105A')을 도시한 도면이고, 도 6은 도 5의 구성을 더 상세히 도시한 도면이다. 이하의 설명을 이해하기 위해서, 상술한 제 3실시예의 설명을 참고한다.

이 변환회로 블록(105A')은 기본적으로는 상술한 변환회로(105A)와 같은 기능을 갖는다. 이하, 이 변환회로 블록(105A')을 구성하는 변환회로(AT'i)에 관해서 설명한다.

어드레스 변환회로(AT'i)는, 제어신호(φ41)에 응답하여 A 단자 또는 B 단자 중 어느 한편에 공급된 데이터를 그 내부에 입력하여, 출력단자(C)로부터 데이터를 출력하기 위한 j비트의 멀티플렉서회로(MUX-5i)와, 회로블록 고유의 어드레스를 기억하는 ROMi와, j비트의 어드레스를 그 내부에 보유하기 위한 어드레스용 레지스터(RAi)와, 제어신호(φ42)에 응답하여, 판정회로(104i)에 의한 판정결과가 입력될 수 있는 입력상태, 또는, 그 내부에 저장된 데이터를 다음단계에 대응하는 어드레스 변화회로(AT'i+1)에 전송하기 위한 실행상태를 선택하는 핸드쉐이크 제어회로(HSi)로 구성된다.

이 ROMi의 입력단자에는 데이터가 양호하지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 공급되고, 그것의 출력단자는 멀티플렉서 회로(MUX-5i)의 A단자에 전기접속된다.

이 MUX-5i의 B단자에는, 전단계의 어드레스용 레지스터(RAi-1)로부터 생성된 출력이 공급되고, 그 출력단자는 다음 단계의 어드레스용 레지스터(RAi)의 입력단자에 전기접속된다.

핸드쉐이크 제어회로(HSi)의 입력단자 T에는 데이터가 양호하지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 공급된다. 또한, 핸드쉐이크 제어회로(HSi)의 입력단자 A는 전단계의 핸드쉐이크 제어회로(HSi-1)의 출력단자 B에 전기접속된다(핸드쉐이크 제어회로(HSi)의 출력단자 B는 다음단계에 대응하는 핸드쉐이크 제어회로(HSi + 1)의 입력단자 A에 전기접속된다). 핸드쉐이크 제어회로(HSi)의 출력단자 C는 핸드쉐이크 제어회로(HSi-1)의 입력단자 D에 전기접속된다(핸드쉐이크 제어회로(HSi)의 출력단자 D는 다음단계의 핸드쉐이크 제어회로HSi+ 1의 출력단자 C에 접속되는 ). 핸드쉐이크 제어회로(HSi)의 출력단자 E는 핸드쉐이크 제어회로(HSi-1)의 입력단자 F에 전기접속된다(핸드쉐이크 제어회로(HSi)의 입력단자 F는 핸드쉐이크 제어회로(HSi+ 1)의 출력단자 E에 전기접속된다). 또한, 핸드쉐이크 제어회로(HSi)의 출력단자 B는 멀티플렉서회로(MUX-5i)에 전기접속되고, 멀티플렉서회로(MUX-5i)로부터 생성된 출력은 제어신호(φ41)로서 멀티플렉서회로(MUX-5i)에 공급된다. 이 핸드쉐이크 제어회로(HS)는 다음단계의 핸드쉐이크 제어회로(HS)의 상태를 검출하여, 그 검출결과에 따라서, 다음 단계에 저장된 정보를 전송하는지의 여부를 판단하는 기능을 갖는다.

이 멀티플렉서회로(MUX-5i)와 ROMi 사이를 접속하는 구체적인 구성은 도 6에 도시되어 있다.

ROMi는, 멀티플렉서회로(MUX-5i)의 A단자에 전기접속되어, 콘택의 유무에 따라 접속 또는 비접속이 되는 콘택 ROM CR과, 이 콘택 ROM CR에 드레인 전극이 접속되고, 소스전극이 전원전위 Vcc에 전기접속되며, 게이트 전극이 판정회로(104i)의 출력에 전기접속되는 P채널형 MOS 트랜지스터(이하, "PMOS")(41)를 구비한다.

멀티플렉서회로(MUX-5i)는, 콘택 ROM CR에 전기접속된 A단자와, B단자와 C단자 사이에 전기접속되며, 인버터(I41)를 통해서 게이트 전극에 제어신호(φ41)가 공급되는 NMOS와 게이트 전극에 제어신호(φ41)가 공급되는 PMOS로 구성된 전송회로와, A단자와 접지전위 GND 사이에 전기접속된 NMOS(41)를 구비한다. 이 NMOS(41)의 게이트 전극에는 초기화신호(φIni)가 공급된다.

다음에, 상술한 회로의 동작을 설명한다.

우선, 제어신호(φ42)가 하이 레벨로 되면, 핸드쉐이크 제어회로(HSi)는 입력모드에 들어가서, 출력단자 B로부터 제어신호(φ41)를 출력한다. 따라서, 그 제어신호(φ41)에 따라서 멀티플렉서회로(MUX-5i)의 A단자가 선택된다. 여기서, 판정회로(104i)에 의한 판정결과가 "불량"을 나타내는 경우, ROMi에 저장된 j비트의 어드레스가 판독되어, 멀티플렉서회로(MUX-5i)의 A단자에 공급된다. 멀티플렉서회로(MUX-5i)의 A단자는, 제어신호(φ41)에 의해 선택되기 때문에, A단자에 공급된 어드레스가 C단자로부터 출력되어, 어드레스용 레지스터(RAi) 내에 저장된다. 이 판정회로(104i)에 의한 판정결과가 "불량"을 나타내는 경우, 핸드쉐이크 제어회로(HSi)에 정보 "1"이 기록된다.

한편, 판정회로(104i)에 의한 판정결과가 "양호"를 나타내는 경우, ROMi로부터의 모든 어드레스는 "0"으로 되어, 핸드쉐이크 제어회로(HSi)에는 정보 "0"이 기록된다.

다음에, 제어신호(φ42)가 로우레벨로 되면, 핸드쉐이크 제어회로(HSi)가 실행모드(running mode)로 된다. 이 실행모드가 되면, 정보 "0"이 기록되어 있는 핸드쉐이크 제어회로(HSi)의 출력단자 B로부터 출력된 제어신호(φ41)가 로우레벨로 천이된다. 따라서, 이 제어신호(φ41)의 천이에 응답하여 멀티플렉서회로(MUX-5i)의 B단자가 로우 레벨로 선택된다. 그 후, 멀티플렉서회로(MUX-5i)는 전단계의 어드레스용 레지스터(RAi-1)에 저장된 어드레스를 받는다. 다음단계의 어드레스용 레지스터(RAi) 내에는 그 어드레스가 저장된다. 동시에, 핸드쉐이크 제어회로(HSi)는 전단계의 핸드쉐이크 제어회로(HSi-1)에 기록된 정보를 그 내부에 입력한다.

이 경우, 다음 단계의 핸드쉐이크 제어회로(HSi + 1)에 정보 "0"이 기록되고, 핸드쉐이크 제어회로(HSi)에 정보 "1"이 기록되면, 어드레스용 레지스터(RAi)와 핸드쉐이크 제어회로(HSi)로부터 데이터가 출력된 후, 제어신호(φ41)가 로우레벨로 되어, 어드레스용 레지스터(RAi)에 전단계의 어드레스용 레지스터(RAi-1)의 출력이 공급된다. 또한, 다음 단계의 핸드쉐이크 제어회로(HSi)는 전단계의 핸드쉐이크 제어회로(HSi-1)에 기록된 정보를 그 내부에 입력한다.

m번째 단계의 변환회로 블럭(105A')의 최종 단계의 핸드쉐이크 제어회로(HSm)로부터 핸드쉐이크 제어회로(HSi) 까지의 핸드쉐이크 제어회로에 정보 "1"이 기록되면, 제어신호(φ41)는 하이 레벨대로 유지되어, 전단계로부터 어드레스 및 정보의 입력을 받을 수 없게 된다.

그러한 동작 때문에, 불량이 발생한 부위와 관련된 복수의 어드레스만이 최종 단계의 핸드쉐이크 제어회로(HSm)에 대응하는 어드레스용 레지스터(RAm)로부터 연속적으로 저장된다.

그후, 상술한 제 3실시예와 유사하게 불량부위를 나타내는 어드레스 데이터가 연속적으로 직렬로 테스트수단(101)에 출력된다.

본 실시예에 의하면, 제 3실시예에 의해 얻어진 효과에 덧붙여, 다음의 유익한 효과를 얻을 수 있다. 즉, 핸드쉐이크 제어회로가 다음 단계의 핸드쉐이크 제어회로의 상태를 검출하여 활성화될 수 있기 때문에, 핸드쉐이크 제어회로는 m번째의 클럭신호를 기다리는 일 없이, 클럭신호에 독립하여 어드레스 데이터를 전송할 수 있다. 따라서, 본 실시예는 보다 고속의 동작이 가능해진다.

다음에, 도 7 내지 도 12를 참조하면서 본 발명의 제 5실시예를 설명한다. 본 실시예에서는, 상술한 제 4실시예에서 사용된 핸드쉐이크 제어회로의 특정 구성예가 나타나있다.

이 핸드쉐이크 제어회로는, 제어신호(φ42)가 입력에 공급되는 인버터(I51)와, 판정회로(104i)에 전기접속된 입력단자 T와 노드 N51 사이에 전기접속되며, 게이트 전극에 제어신호(φ42)가 공급되는 NMOS와 게이트 전극이 인버터회로(I51)의 출력에 전기접속되는 PMOS로 구성된 트랜스퍼 게이트회로(I52)와, 입력단자 A와 노드 N51 사이에 전기접속되며, 게이트 전극이 인버터(I51)의 출력에 전기접속되는 NMOS와 게이트 전극에 제어신호(φ42)가 공급되는 PMOS로 구성된 트랜스퍼 게이트회로(I53)와, 노드 N51에 드레인 전극이 접속되고, 소스전극이 접지전위 Vss에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 NMOS(51)와, α단자가 노드 N51에 전기접속되고, β단자가 입력단자 D에 전기접속되며, γ단자가 노드 N52에 전기접속된 C 엘리먼트회로(I54)(구체적인 회로는 도 8에 도시된다)와, α단자가 노드 N52에 전기접속되고, β단자가 입력단자 F에 전기접속되며, γ단자가 출력단자 B에 전기접속된 C 엘리먼트회로(I55)(구체적인 회로는 도 8에 도시된다)와, 노드 N52에 드레인 전극이 전기접속되고, 소스전극이 접지전위 Vss에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 NMOS(52)와, 노드 N51에 전기접속된 출력단자 C와, 노드 N52에 전기접속되는 출력단자(E)로 구성된다.

입력단자 A는 전단계의 핸드쉐이크 제어회로의 출력단자 B에 전기접속된다. 전단계의 출력단자 D는 다음 단계의 핸드쉐이크 제어회로의 출력단자 C에 전기접속되고, 그것의 입력단자 F는 다음 단계의 핸드쉐이크 제어회로의 출력단자 E에 전기접속된다.

C 엘리먼트회로(I54, I55) 각각은, 도 8에 나타낸 바와 같이, 전원전위 Vcc와 노드 N53 사이에 직렬로 전기접속된 PMOS(51, 52)와, 노드 N53과 접지전위 Vss 사이에 직렬로 전기접속된 NMOS(53, 54)와, 노드 N53과 γ단자 사이에 전기접속된 인버터(I56)와, PMOS(51) 및 NMOS(54)의 게이트 전극과 β단자 사이에 전기접속된 인버터(I57)를 갖는다. PMOS(52) 및 NMOS(53)의 게이트 전극에는 α단자가 전기접속된다.

다음에, 이 핸드쉐이크 제어회로의 동작을 설명한다.

우선, 초기화신호(φIni)가 하이레벨로 되면, 노드 N51과 노드 N52가 먼저 접지전위 레벨 Vss로 된다. 다음에, 핸드쉐이크 제어회로가 입력모드로 들어가서 제어신호(φ42)가 하이레벨로 되면, 트랜스퍼 게이트회로(I52)는 온(on)하고, 트랜스퍼 게이트회로(I53)는 오프(off)한다. 그렇게 하면, 데이터가 양호하지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 노드 N51에 나타난다.

그 후, 핸드쉐이크 제어회로가 실행모드로 들어가서, 제어신호(φ42)가 로우 레벨로 되면, 트랜스퍼 게이트회로(I52)는 오프하고, 트랜스퍼 게이트회로(I53)는 온한다.

여기서, 다음 단계의 노드 N51에 "불량"을 나타내는 판정결과, 즉, 데이터 "1"(하이레벨)이 나타나고, 또 다음 단계의 노드 N51에 "양호"를 나타내는 판정결과, 즉, 데이터 "0"(로우레벨)이 나타나는 경우, 입력모드에서, 다음 단계의 입력단자 D는 로우 레벨이다. 따라서, C 엘리먼트회로(I54)의 NMOS(54) 및 NMOS(53)가 온하여, 노드 N52가 하이 레벨로 된다. 즉, 노드 N51에 나타난 판정결과를 나타내는 데이터 "1"이 노드 N52로 이동된다.

또한, 다음 단계의 노드 N52는 로우레벨이기 때문에, 다음 단계의 C 엘리먼트회로(I55)도 상술한 것과 같은 방법으로 활성화되어, 노드 N52의 데이터 "1"이 출력단자 B로 이동된다.

핸드쉐이크 제어회로가 실행모드에 있는 경우, 다음 단계의 노드 N51에 데이터 "1"이 이동되기 때문에, 다음 단계의 입력단자 D는 하이레벨로 된다. 그 결과, C 엘리먼트회로(I54)의 NMOS(54)는 오프한다. 이때, 전단계의 출력단자 B로부터 공급된 데이터가 "0"인 경우, 다음 단계의 노드 N51은 데이터 "0"을 나타내는 로우 레벨로 된다. 한편, 전단계의 출력단자 B로부터 공급된 데이터가 "1"인 경우, 다음 단계의 노드 N51은 데이터 "1"을 나타내는 하이레벨로 된다.

다음 단계의 노드 N51이 데이터 "0"을 나타내는 로우레벨인 경우, 다음 단계의 출력단자 D가 하이레벨로 되어, 다음 단계의 노드 N52가 데이터 "0"을 나타내는 로우레벨로 된다. 다음 단계의 노드 N51이 데이터 "1"을 나타내는 하이 레벨인 경우, 다음 단계의 출력단자 D가 하이 레벨로 되기 전에, 다음 단계의 노드 N52가 데이터 "0"을 나타내는 로우 레벨로 된다.

또한, 다음단계의 노드 N51이 데이터 "1"을 나타내는 하이레벨인 경우, 전단계의 C 엘리먼트회로(I54)의 NMOS(54)도 오프하기 때문에, 다음 단계의 노드 N51은 데이터 "1"을 유지한다. 다음 단계의 노드 N51이 데이터 "0"을 나타내는 로우레벨로 되는 경우, 다음 단계의 데이터 "1"이 이동하기 시작한다.

이러한 동작을 반복함으로써, 데이터 "1"을 나타내는 판정결과만이 최종 단계로부터 순차로 저장된다.

본 실시예에서 사용된 핸드쉐이크 제어회로에 의하면, 핸드쉐이크 제어회로는 다음단계의 핸드쉐이크 제어회로의 상태를 검출하여 데이터를 그곳으로부터 전송하기 때문에, 데이터 "1"을 나타내는 판정결과(즉, "불량"을 나타내는 판정결과)의 수가 감소된 경우, 고속으로 데이터를 수집할 수 있다. 본 실시예에서는, 핸드쉐이크 제어회로가 각 어드레스의 고속전송에 사용되었지만, 화상 데이터의 압축 등에 적용할 수도 있다.

다음에, 이 핸드쉐이크 제어회로의 다른 예를 도 9 및 도 10을 참조하면서 설명한다.

이 형태의 핸드쉐이크 제어회로는, 제어신호(φ42)가 입력에 공급되는 인버터(I61)와, 판정회로(104i)에 전기접속된 입력단자 T와 노드 N60(입력단자 A) 사이에 전기접속되며, 게이트 전극에 제어신호(φ42)가 공급되는 NMOS와 게이트 전극이 인버터회로(I61)의 출력에 전기접속되는 PMOS로 구성된 트랜스퍼 게이트회로(I62)와, 드레인 전극이 노드 N60에 전기접속되고, 소스전극이 전원전위 Vcc에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 PMOS(61)와, 입력이 노드 N60에 전기접속되고, 출력이 노드 N61에 전기접속되는 인버터(I63)와, α단자가 노드 N61에 전기접속되고, β단자가 노드 N63(입력단자D)에 전기접속되며, γ단자가 노드 N62에 전기접속되고, δ단자에 제어신호(φ42)가 공급되며, η단자가 노드 N67에 전기접속되는 C 엘리먼트회로(I64)(구체적인 회로가 도 10에 도시된다)와, 입력이 노드 N62에 전기접속되고 출력이 노드 N64에 전기접속되는 인버터(I65)와, α단자가 노드 N64에 전기접속되고, β단자가 노드 N65(입력단자 F)에 전기접속되며, γ단자가 노드 N66(출력단자 B)에 접속되고, δ단자에 제어신호(φ42)가 공급되며, η단자가 노드 N67에 전기접속되는 C 엘리먼트회로(I66)(구체적인 회로가 도 10에 도시된다)와, 노드 N62에 드레인 전극이 접속되고, 소스전극이 전원전위 Vcc에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 PMOS(62)로 구성된다.

입력단자 A는 전단계의 핸드쉐이크 제어회로의 출력단자 B에 전기접속된다. 전단계의 출력단자 D는 다음단계의 핸드쉐이크 제어회로의 출력단자 C에 전기접속되고, 그것의 입력단자 F는 다음단계의 핸드쉐이크 제어회로의 출력단자 E에 전기접속된다.

C 엘리먼트회로(I64, I66) 각각은, 도 10에 나타낸 바와 같이, 전원전위 Vcc와 노드 N62 사이에 직렬로 전기접속된 PMOS(63, 64, 65)와, 노드 N62와 접지전위 Vss 사이에 직렬로 전기접속된 NMOS(60, 61, 62)와, PMOS(64) 및 NMOS(61)의 게이트 전극과 β단자 사이에 전기접속된 인버터(I67)를 갖는다. PMOS(65) 및 NMOS(60)의 게이트 전극에는 α단자가 전기접속된다. PMOS(63)의 게이트 전극에는 δ단자가 전기접속된다. NMOS(62)의 게이트 전극에는 η단자가 전기접속된다.

다음에, 이 핸드쉐이크 제어회로의 동작을 설명한다.

우선, 초기화신호(φIni)가 로우레벨이 되면, 노드 N60과 노드 N62가 먼저 전원전위레벨 Vcc로 된다. 다음에, 핸드쉐이크 제어회로가 입력모드로 들어가서 제어신호(φ42)가 하이 레벨로 되면, 트랜스퍼 게이트회로(I62)가 온하여, C 엘리먼트회로(I64, I66)가 오프한다. 그렇게 하면, 데이터가 양호한지 불량하지를 나타내는 판정회로(104i)에 의한 판정결과가 노드 N60에 나타난다.

그 후, 핸드쉐이크 제어회로가 실행모드로 들어가서, 제어신호(φ42)가 로우레벨로 되면, 트랜스퍼 게이트회로(I62)는 오프하고, C 엘리먼트회로(I64, I66)는 온한다.

여기서, 노드 N61에 "불량"을 나타내는 데이터 "1"을 보존하기 위해서 노드 N60에 데이터 " 0"이 입력되고, 다음 단계의 노드 N61에 데이터 "0"을 보존하기 위해서, 다음 단계의 노드 N60에 데이터 "1"이 입력되는 경우, 입력모드에서, 다음 단계의 노드(N63)는 데이터 "0"을 보존한다. 따라서, C 엘리먼트회로(I64)의 NMOS(60, 61, 62)가 온한다. 그러므로, 노드 N62가 로우레벨, 노드 N64가 하이레벨로 되기 때문에, 노드 N61의 데이터 "1"이 노드 N64에 이동된다.

또한, 다음 단계의 노드 N64도 데이터 "1"을 보존하기 때문에, 다음 단계의 C 엘리먼트회로(I66)는 상술한 것과 같은 방법으로 활성화되어 노드 N64의 데이터 "1"이 다음 단계의 노드 N61로 이동된다.

핸드쉐이크 제어회로가 실행모드에 있는 경우, 다음 단계의 노드 N61에 데이터 "1"이 이동되기 때문에, 다음 단계의 노드 N63(입력단자 D)이 하이레벨로 된다. 그 결과, C 엘리먼트회로(I64)의 NMOS(61)는 오프한다. 이때, 전단계의 출력단자 B로부터 공급된 데이터가 "1"인 경우, 다음 단계의 노드 N61은 데이터 "0"을 나타내는 로우 레벨로 된다. 한편, 전단계의 출력단자 B로부터 공급된 데이터가 "0"인 경우, 다음 단계의 노드 N61은 데이터 "1"을 나타내는 하이 레벨로 된다.

다음 단계의 노드 N61이 데이터 "0"을 나타내는 로우레벨인 경우, 다음 단계의 노드 N63(출력단자 D)이 하이레벨로 되어, 다음 단계의 노드 N64(출력단자 E)가 데이터 "0"을 나타내는 로우레벨로 된다. 다음 단계의 노드 N61이 데이터 "1"을 나타내는 하이레벨인 경우, 다음 단계의 노드 N63(출력단자 D)이 하이레벨로 되기 전에, 다음 단계의 노드 N64가 데이터 "1"을 나타내는 하이레벨로 된다.

또한, 다음 단계의 노드 N61이 데이터 "1"을 나타내는 하이 레벨인 경우, 전단계의 C 엘리먼트회로(I64)의 NMOS(61)도 오프하기 때문에, 다음 단계의 노드 (N61)는 데이터 "1"을 보유한다. 다음단계의 노드 N61이 데이터 "0"을 나타내는 로우레벨로 되는 경우, 다음 단계의 데이터 "1"이 이동하기 시작한다.

이러한 동작을 반복함으로써, 데이터 "1"을 나타내는 판정결과만이 최종 단계로부터 순차로 저장된다.

이러한 구성에 의하면, 상술한 유익한 효과에 덧붙여, 초기 상태로부터 동작상태까지의 핸드쉐이크 제어회로의 천이시 레벨 사이에 어떠한 충돌도 발생하지 않고, 또한, 어떠한 트랜스퍼 게이트도 데이터 전송 경로에 제공되지 않기 때문에, 고속이며 안정한 동작이 기대될 수 있다는 점에서 유익한 효과를 얻을 수 있다.

다음에, 이 핸드쉐이크 제어회로의 다른 예를 도 11 및 도 12를 참조하면서 설명한다.

이 형태의 핸드쉐이크 제어회로는, 제어신호(φ42)가 입력에 공급되는 인버터(I71)와, 판정회로(104i)에 전기접속된 입력단자 T와 노드 N70(입력단자 A) 사이에 전기접속되며, 게이트 전극에 제어신호(φ42)가 공급되는 NMOS와 게이트 전극이 인버터회로(I67)의 출력에 전기접속되는 PMOS로 구성된 트랜스퍼 게이트회로(I72)와, 드레인 전극이 노드 N70에 전기접속되고, 소스전극이 전원전위 Vcc에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 PMOS(71)와, 입력이 노드 N70에 전기접속되고, 출력이 노드 N71에 전기접속되는 인버터(I73)와, α단자가 노드 N71에 전기접속되고, β단자가 노드 N73(입력단자 D)에 전기접속되며, γ단자가 노드 N72에 전기접속되고, η단자가 노드 N77에 전기접속된 C 엘리먼트회로(I74)(구체적인 회로가 도 12에 도시된다)와, 입력이 노드 N72에 전기접속되고, 출력이 노드 N74에 전기접속되는 인버터(I75)와, α단자가 노드 N74에 전기접속되고, β단자가 노드 N75(입력단자 F)에 전기접속되며, γ단자가 노드 N76(출력단자 B)에 전기접속되고, η단자가 노드 N77에 전기접속된 C엘리먼트회로(I76)(구체적인 회로가 도 12에 도시된다)와, 노드 N72에 드레인 전극이 전기접속되고, 소스전극이 전원전위 Vcc에 전기접속되며, 게이트 전극에 초기화신호(φIni)가 공급되는 PMOS(72)로 구성된다.

입력단자 A는 전단계의 핸드쉐이크 제어회로의 출력단자 B에 전기접속되된다. 전단계의 출력단자 D는 다음단계의 핸드쉐이크 제어회로의 출력단자 C에 전기접속되고, 그것의 입력단자 F는 다음단계의 핸드쉐이크 제어회로의 출력단자 E에 전기접속된다.

C 엘리먼트회로(I74, I76)는, 도 12에 나타낸 바와 같이, 전원전위 Vcc와 노드 N72 사이에 직렬로 전기접속된 PMOS(74, 75)와, 노드 N72와 접지전위 Vss 사이에 직렬로 전기접속된 NMOS(70, 71, 72)와, PMOS(74) 및 NMOS(71)의 게이트 전극과 β단자 사이에 전기접속된 인버터(I77)를 갖는다. PMOS(75) 및 NMOS(70)의 게이트 전극에는 α단자가 전기접속되고, NMOS(72)의 게이트 전극에는 η단자가 전기접속된다.

다음에, 이 핸드쉐이크 제어회로의 동작을 설명한다.

우선, 초기화신호(φIni)가 로우레벨로 되면, 노드 N70과 노드 N72가 먼저 전원전위레벨 Vcc로 된다. 다음에, 핸드쉐이크 제어회로가 입력모드로 들어와서 제어신호(φ42)가 하이 레벨로 되면, 트랜스퍼 게이트회로(I72)는 온되고, C 엘리먼트회로(I74, I76)는 오프된다. 그렇게 하면, 데이터가 양호한지 불량한지를 나타내는 판정회로(104i)에 의한 판정결과가 노드 N70에 나타난다.

그 후, 핸드쉐이크 제어회로가 실행모드로 들어와서, 제어신호(φ42)가 로우레벨로 되면, 트랜스퍼 게이트회로(I72)는 오프되고, C 엘리먼트회로(I74, I76)는 온된다.

여기서, 노드 N71에 "불량"을 나타내는 데이터 "1"을 보존하기 위해 노드 N70에 데이터 "0"이 입력되고, 다음 단계의 노드 N71에 데이터 "0"을 보존하기 위해 다음단계의 노드 N70에 데이터 "1"이 입력되는 경우, 입력모드에서 다음 단계의 노드 N73은 데이터 "0"을 보존한다. 그러므로, C 엘리먼트회로(I74)의 NMOS(70, 71, 72)가 온된다. 따라서, 노드 N72가 로우레벨, 노드 N74가 하이 레벨로 되기 때문에, 노드 N71의 데이터 "1"이 노드 N74에 이동된다.

또한, 다음 단계의 노드 N74도 데이터 "1"로 유지되기 때문에, 다음 단계의 C 엘리먼트회로(I76)도 상술한 것과 같은 방법으로 활성화되어, 노드 N74의 데이터 "1"이 다음단계의 노드 N71로 이동된다.

핸드쉐이크 제어회로가 실행모드에 있는 경우, 다음 단계의 노드 N71에 데이터 "1"이 이동되기 때문에, 다음 단계의 노드 N73(입력단자 D)이 하이 레벨로 된다. 그 결과, C 엘리먼트회로(I74)의 NMOS(71)가 오프된다. 이때, 전단계의 출력단자 B로부터 공급된 데이터가 "1"인 경우, 다음 단계의 노드 N71은 데이터 "0"을 나타내는 로우레벨로 된다. 한편, 전단계의 출력단자 B로부터 공급된 데이터가 "0"인 경우, 다음 단계의 노드 N71은 데이터 "1"을 나타내는 하이 레벨로 된다.

다음 단계의 노드 N71이 데이터 "0"을 나타내는 로우레벨인 경우, 다음 단계의 노드 N73(출력단자 D)이 하이레벨로 되어, 다음 단계의 노드 N74(출력단자 E)가 데이터 "0"을 나타내는 로우레벨로 된다. 다음 단계의 노드 N71이 데이터 "1"을 나타내는 하이레벨인 경우, 다음 단계의 노드 N73(출력단자 D)이 하이레벨로 되기 전에, 다음 단계의 노드 N74가 데이터 "1"을 나타내는 하이레벨로 된다.

또한, 다음 단계의 노드 N71이 데이터 "1"을 나타내는 하이레벨인 경우, 전단계의 C 엘리먼트회로(I74)의 NMOS(71)도 오프하기 때문에, 다음 단계의 노드 N71은 데이터 "1"을 보유한다. 다음단계의 노드 N71이 데이터 "0"을 나타내는 로우레벨인 경우, 다음 단계의 데이터 "1"이 이동하기 시작한다.

이러한 동작을 반복함으로써, 데이터 "1"을 나타내는 판정결과만이 최종단계로부터 순차로 저장된다.

이러한 구성에 의하면, 상술한 유익한 효과에 덧붙여, 하이레벨과 로우레벨 중 한편의 레벨을 이용하는 경우, 핸드쉐이크 제어회로의 소자의 수를 감소시킬 수 있고, 또한, 어떠한 트랜스퍼 게이트도 데이터 전송 경로에 제공되지 않기 때문에, 고속이고 안정한 동작을 기대할 수 있다는 점에서 유익한 효과를 얻을 수 있다. 또한, 초기 상태에서 주요한 전송경로 상의 모든 노드의 레벨이 결정되기 때문에, 보다 안정한 동작을 기대할 수 있다.

상술한 본 실시예에 사용된 핸드쉐이크 제어회로의 구성에 의하면, 고속으로 데이터 수집하고, 고속동작을 유지하면서 안정한 동작을 실현할 수 있고, 또한 고속이고, 안정한 동작을 유지하면서 소자의 수를 감소시킬 수 있다.

본 실시예에서, 핸드쉐이크 제어회로는 어드레스의 고속전송에 사용되지만, 화상 데이터의 압축 등에 적용할 수도 있다.

다음에, 도 13 내지 도 16을 참조하면서 제 6실시예를 설명한다. 도 13은 본 발명의 반도체 장치의 웨이퍼상의 레이아웃에 관한 실시예를 나타낸다. 도 14는 도 13에 나타낸 반도체 장치의 내부 구성을 구체적으로 나타낸 도면이다. 본 실시예에 있어서, 각 부의 상세한 구성 및 동작에 관해서는 상술한 실시예에 사용된 것들을 참조할 수 있다. 도 15는, 본 실시예에 사용된 접속부를 나타낸 도면이다. 도 16은, 각 부의 동작의 관계를 나타내는 타이밍 챠트이다. 본 타이밍 챠트는 상술한 실시예에 의해 수행된 동작을 이해하는데도 이용될 수 있다.

도 13에 나타낸 바와 같이, 반도체웨이퍼 SU 상에는, 상술한 반도체 메모리 회로(103)와 같은 테스트 대상이 되는 복수의 타겟 디바이스(DUTl0, DUT11, ...)가 배치된다. 이 타겟 디바이스(DUTl0, DUT11. ...)에 인접하여, 상술한 테스트 패턴 생성기(102), 판정부(104) 및 변환부(105) 등으로 구성된 테스트 관리 디바이스(TMUl0, TMU11, ...)가 각각 배치된다. 이들 타겟 디바이스와 테스트 관리 디바이스는 후술하는 스크라이브(scribe)공정시 절단영역으로서 사용된 스크라이브 라인 (SL10)에 의해 구분된다.

이들 타겟 다바이스와 테스트 관리 디바이스는 스크라이브 라인(SLl0) 상에 형성된 접속수단(W)에 의해 서로 접속된다. 양자 사이에서 데이터 및 제어신호 등의 전송이 수행된다.

도 14는 타겟 디바이스(DUTl0)와 테스트 관리 디바이스(TMUl0)의 구성을 구체적으로 나타낸다.

테스트 관리 디바이스(TMUl0)는, 테스트 수단(101)으로부터 입력패드(PIl0, PI11, ...)를 통해서 여러가지의 명령을 받는 인터페이스(EInt10)와 테스트 수단(101)으로부터 출력패드(POl0, P011, ...)를 통해서 데이터를 출력하는 인터페이스(EInt11)와, 인터페이스(EIntl0)로부터 명령을 받는 테스트 패턴 생성기(102)와, 테스트 패턴 생성기(102)로부터의 명령을 타겟 디바이스(DUTl0)에 공급하는 인터페이스(TIntl0)와, 타겟 디바이스(DUTl0)로부터 데이터를 받는 인터페이스(TInt11)와, 판정부(104)와, 변환부(105)로 구성된다.

이 테스트 패턴 생성기(102)는, 상술한 바와 같이 테스트 수단(101)으로부터 출력된 테스트 개시명령에 응답하여, 테스트 패턴 및 테스트 명령을 인터페이스 (TIntl0)에 공급하고, 기대치를 판정부(104)에 준다.

인터페이스(TIntl0)는 접속수단(Wl0)을 통해서 타겟 디바이스(DUTl0)의 인터페이스(TI10)에 전기접속된다. 이 인터페이스(TI10)에 공급된 테스트 패턴 및 테스트 명령에 따라서, 반도체 메모리 회로(103)가 테스트된다. 그 테스트의 결과를 나타내는 데이터는 상술한 실시예에서 설명한 대로, 인터페이스(TM10)에 공급된다. 인터페이스(TMl0)에 공급된 데이터는 접속수단(W11)을 통해서 인터페이스(TInt11)에 공급된다.

인터페이스(TInt11)에 공급된 데이터는, 판정부(104)에 의해 기준치와 비교된다. 그 비교결과는 판정결과로서 변환부(105)에 출력된다. 변환부(105)는, 상술한 어드레스 변환 등을 수행하여, 그 결과를 인터페이스(EInt11)에 준다.

또한, 테스트시의 타겟 디바이스(DUTl0)에 전원을 공급하기 위해, 테스트 관리 디바이스(TMUl0)에는, 구동전압이 공급되는 전원패드 Vcc 및 접지전압이 공급되는 전원패드 Vss가 제공된다. 이들 패드를 통해서 공급된 전압은, 테스트 관리 디바이스(TMUl0)에 전원을 공급하기 위한 내부 배선에 접속되거나 공급되며, 접속수단(WPW)을 통해서 타겟 디바이스(DUTl0)에 공급된다.

다음에, 타겟 디바이스(DUT10) 내에 제공된 각 회로의 각 노드에 명령을 인가하는 인터페이스(TIl0) 및 그 회로의 각 노드의 논리상태를 감시하는 인터페이스(TMl0)에 관해서 도 15를 참조하면서 간략히 설명한다. 이 도면에는, 각 인터페이스를 구성하는 단위회로가 도시되어 있다.

이 단위회로(TIUl0) 및 단위회로(TMQUl0)에서, 제어신호가 공급되는 그것의 입력단자 C는 제어 입력 단자(TE) 및 레벨을 유지하는 기능을 갖는 레벨 유지수단(LHC)에 각각 전기접속되어 있다. 이 제어 입력 단자(TE)는 인터페이스(TInt10)와 전기접속되어, TE에는 테스트 관리 디바이스(TMUl0)로부터 제어신호가 공급된다.

이 단위회로(TIUl0)는 입력단자(In1, In2)를 구비하고, 그것의 출력단자 Q로부터 그것의 입력단자의 논리레벨에 기초를 둔 신호를 출력한다.

여기서는, 테스트 대상의 회로가 서브회로(Fa, Fb, Fc)로 구성된 회로군을 구비한다고 고려한다. 상기 각 단위회로와 테스트된 회로 사이의 접속관계를 설명한다. 테스트를 고려하지 않은 설계에서, 서브회로(Fa)의 출력노드 a는 서브회로(Fb)의 입력노드 a'와 전기접속된다. 그러나, 본 실시예에서는, 노드 a와 노드 a' 사이가 비접속되어 있다. 노드 a는 단위회로(TIUl0)의 입력단자(In1)와 전기접속되지만, 노드 a'는 출력단자 Q와 전기접속된다. 단위회로(TIU10)의 입력단자(In2)는 접속수단(Wl0)을 통해서 테스트 관리 디바이스(TMUl0)에 전기접속된다.

한편, 단위회로(TMQUl0)는 제어단자 C의 논리레벨에 근거하여, 그 출력을 하이 임피던스(High-Z)로 하거나, 또는, 입력된 신호를 그대로 출력하는 버퍼회로이다. 이 버퍼회로의 입력단자는 서브회로(Fb)의 출력(서브회로(Fc)의 입력에 대응하기도 한다)에 대응하는 노드 b와 전기접속되고, 그 버퍼회로의 출력은 접속수단(W11)을 통해서 테스트 관리 디바이스(TMU10)의 인터페이스(TInt11)에 전기접속된다. 상술한 방법으로 서브회로(Fb)의 응답을 테스트할 수 있다.

다음에, 도 16에 나타낸 타이밍 챠트를 사용하여, 상기 구성의 실시예의 동작을 간단히 설명한다. 이 동작에 관해서는 상술한 동작의 설명을 참고함으로써 용이하게 이해할 수 있다. 타이밍 챠트는 상술한 실시예의 동작의 설명뿐만 아니라 그 동작을 더 한정할 것이다.

테스트 동작시, 테스트 관리 디바이스(TMUl0)는 입력패드(PI10, PI11, ...) 및 출력패드(POl0, PO11, ...)를 통해서 테스트 수단(101)에 전기접속된다.

또, 테스트 수단(101)은 클럭신호(CLK), 테스트 개시 명령 Tcm(즉, Tcmd0, Tcmd1, ...)을 인터페이스(EIntl0)에 공급한다.

테스트 개시 명령 Tcmd에 응답하여 테스트 패턴 생성기(102)는 미리 프로그램되어 있는 테스트 패턴 및 테스트 명령 Tiv(예를 들면, Tiv0, Tiv1, ...), 기대치 Tev(예를 들면, Tev0, Tev1, ...)을 생성한다. 테스트 패턴 및 테스트명령 Tiv은, 인터페이스(EIntl0) 및 접속수단(Wl0)을 통해서 타겟 디바이스(DUTl0)에 공급된다.

타겟 디바이스(DUTl0)에서, 테스트 패턴 및 테스트명령 Tiv이 인터페이스(TIl0)를 통해서 회로의 각 노드에 공급된다.

그 후, 입력 테스트패턴 및 테스트명령 Tiv에 응답하여 m비트의 데이터 Trv(예를 들면, Trv0, Trv1, ...)가, 인터페이스(TMl0) 및 접속수단(W11)을 통해서 테스트 관리 디바이스(TMU10)의 인터페이스(TInt11)에 공급된다.

이 인터페이스(TInt11)를 통해서 판정회로(104)에 입력된 데이터 Trv는, 판정부(104)에 의해 기대치 Tev와 비교된다. 판정부(104)는 비교결과를 판정결과 Tjv(Tjv0, Tjv1, ...)로서 출력한다. 상술한 대로, 데이터 Trv와 기대치 Tev가 m비트이면, 당연히, 판정결과 Tiv는 m비트가 된다.

다음에, 이 m비트의 판정결과 Tiv가 변환부(105)에 의해 j비트의 데이터(어드레스 워드)로 압축된 후, 변환부(105)는 테스트 데이터 Dr(예를 들면, Dr0, Dr1, ...)로서 테스트 수단(101)에 그것을 출력한다.

여기서, 불량부위를 특정하는 것까지 요구되지 않은 경우, 판정결과 Tjv에 대해서 전비트가 AND라는 것은 말할 필요도 없다.

또, 타겟 디바이스(DUTl0)는 이후의 스크라이브 공정시, 스크라이브 라인에 의해 절단된 후, 이 타겟 디바이스(DUTl0) 내에서, 레벨 유지수단(LHC)에 의해 제어 신호 단자(TE)에 접속된 각 노드는, 상술한 테스트 기능을 무효로 하는 것에 관해서 소정의 레벨로 된다. 이 결과, 인터페이스(TIl0)는, 항상, 각 내부노드의 논리를 통과시킴과 동시에, 인터페이스(TMl0)의 출력은 하이 임피던스로 된다. 즉, 스크라이브 공정시, 스크라이브 라인에 의해 절단된 후, 접속수단(W)의 각 노드(절단부)가 플로우팅 상태(floating state)로 된다는 사실 때문에 타겟 디바이스(DUT10)가 불안정하게 활성화되는 것을 방지할 수 있다.

상술한 실시예의 구성에 의하면, 상술의 다른 실시예에서 설명된 유익한 효과뿐만 아니라 이하의 유익한 효과도 가질 수 있다.

즉, 타겟 디바이스를 테스트할 때 사용된 테스트 관리 디바이스가 타겟 디바이스를 둘러싸는 스크라이브 라인의 외측에 제공되기 때문에, 각 타겟 디바이스의 회로 사이즈에 어떠한 제약도 없이 고기능 테스트 관리 디바이스가 설계될 수 있다. 이와 같이 각 테스트 관리 디바이스에 대하여 설계의 자유도를 증가시킴으로써 고기능 테스트 관리 디바이스가 실현될 수 있기 때문에, 회로 사이즈의 제약이 대단히 엄격한 디바이스에 대해서도 테스트 시간 간격을 단축할 수 있다.

또한, 각 타겟 디바이스의 레이아웃 설계와 독립하여 각 테스트 관리 디바이스의 레이아웃 설계를 할 수 있기 때문에, 범용성이 높은 테스트 타겟 디바이스를 설계할 수 있다. 인터페이스만 변경함으로써 테스트 관리 디바이스는 여러가지의 디바이스에 적용될 수 있다.

다음에, 도 17을 참조하면서 본 발명의 제 7실시예를 설명한다.

도 17에 나타낸 바와 같이, 반도체 웨이퍼 SU상에는, 복수의 타겟 디바이스 (DUT30, DUT31, ...)가 배치된다. 이 타겟 디바이스(DUT30, DUT31, ...)에 인접하여, 테스트 관리 디바이스(TMU30, TMU31, ...)가 각각 제공된다. 상술한 제 6실시예에서, 테스트 관리 디바이스(TMU30, TMU31, ...)는, 타겟 디바이스(DUT30, DUT31, ...)의 주위에 제공된 스크라이브 라인의 외측에 배치된다. 그러나, 본 실시예에서, 테스트 관리 디바이스(TMU30, TMU31, ...)는 그들 대응하는 스크라이브 라인 중에 각각 배치되어 있다.

이 실시예에 사용된 각 부의 기능 및 동작은, 상술한 실시예의 설명을 참고함으로써 이해될 것이다.

본 실시예에 의하면, 테스트 관리 디바이스가 절단영역으로서 사용된 스크라이브 라인 상에 각각 배치되기 때문에, 각 디바이스는 웨이퍼상에 효율적으로 배치된다. 즉, 각 디바이스가 제 6실시예에 사용된 것과 같은 크기이면, 다수의 디바이스가 그 위에 배치될 수 있다. 선택적으로, 웨이퍼상에 배치된 디바이스의 개수가 제 6실시예에서 사용된 것과 같은 경우, 디바이스가 배치되는 영역에 여유가 생겨서, 설계의 자유도가 더 증가하고, 또는 고기능이고 복잡한 디바이스를 배치할 수 있다.

따라서, 본 실시예는, 비용의 감소에 기여할 수 있다.

다음에, 도 18을 참조하면서 본 발명의 제 8실시예를 설명한다. 본 실시예에서는, 제 6실시예에 사용된 접속수단(W)의 구체적인 구조를 설명한다. 여기서는, 제 6실시예에서 사용된 접속수단(W)의 구성에 관해서 구체적으로 설명되지만, 제 7실시예에서 사용된 접속수단의 구성에 관해서도 이하의 설명으로부터 용이하게 이해할 수 있다.

접속수단(W)은, 테스트 관리 디바이스영역(TMUr)에 형성된 테스트 관리 디바이스(TMU)와 타겟 디바이스영역(DUTr)에 형성된 타겟 디바이스(DUT) 사이에서 데이터 및 신호의 전송 및 전원의 공급을 수행한다.

테스트 관리 디바이스영역(TMUr)과 타겟 디바이스영역(DUTr)은, 스크라이브 라인 영역(SL)에 의해 구분된다. 이 스크라이브 라인 영역(SL)이 다음의 스크라이브 공정에서 절단된다. 이 때에, 절단면(sI1 및sI2)이 형성된다. 이 절단면(sI1)과 절단면(sI2) 사이에 스크라이브 라인이 형성된다.

이 스크라이브 라인 영역(SL)에서, 반도체기판(40)(웨이퍼 SU) 상에 필드산화층(41)이 형성된다. 테스트 관리 디바이스영역(TMUr)에서 타겟 디바이스영역(DUTr)까지 연장되도록 이 필드산화층(41) 상에 폴리실리콘 또는 폴리사이드로 구성된 도체부(42)가 형성된다.

이 도체부(42)의 일단은, 스크라이브 라인영역(SL)의 외측에서, 콘택(44)을 통해서 테스트 관리 디바이스영역(TMUr)에 형성된 테스트 관리 디바이스(TMU)의 내부노드에 대응하는 금속패턴 또는 배선(43)에 전기접속된다. 이 도체부(42)의 타단은, 스크라이브 라인영역(SL)의 외측에서, 콘택(46)을 통해서 타겟 디바이스영역(DUTr)에 형성된 타겟 디바이스(DUT)의 내부노드에 대응하는 금속배선(45)에 전기접속된다.

도체부(42) 및 금속배선(43, 45)상에는, 층간 절연층(47)이 형성된다. 이 층간 절연층(47) 상에는 패시베이션층(48)이 형성된다.

본 실시예에 의하면, 이 스크라이브 라인 영역(SL)이 다음의 스크라이브 공정에서 절단된 후에는, 금속배선이 노출되지 않기 때문에, 우수한 내습성을 기대할 수 있다. 또한, 스크라이브 공정에서 발생된 절단부분(shavings)은, 기판과 조합하여 거의 동일한 폴리실리콘 또는 폴리사이드로 되어 있기 때문에, 그 후의 조립 공정에서 그 절단부분이 주위에 주는 영향을 최소화할 수 있다.

다음에, 도 19를 참조하면서 본 발명의 제 9실시예를 설명한다.

도 19에 나타낸 바와 같이, 반도체웨이퍼 SU상에는, 복수의 타겟 디바이스( DUT50, DUT51, ...)가 배치된다.

본 실시예는, 각 타겟 디바이스(DUT )에 대응하는 2개의 테스트 관리 디바이스(TMUa, TMUb)가, 타겟 디바이스(DUT)의 대향하는 2변에 인접하여 각각 배치된다는 점에서 상술한 제 6 및 제 7실시예와 다르다.

즉, 타겟 디바이스(DUT50)에 인접하여, 테스트 관리 디바이스(TMU50a, TMU50b)가 분할되어 배치되어 있다. 비슷하게, 타겟 디바이스(DUT51)에 인접하여, 테스트 관리 디바이스(TMU50a, TMU50b)가 배치되어 있다. 본 실시예에 있어서, 테스트 관리 디바이스(TMU)는, 타겟 디바이스(DUT) 주위에 형성된 스크라이브 라인의 외측에 각각 배치되어 있다.

상술한 실시예와 같은 방식으로, 타겟 디바이스와 테스트 관리 디바이스는 접속수단(W)에 의해 각각 서로 전기접속되어, 양자 사이에서 데이터 및 제어신호 등의 전송을 수행한다. 즉, 타겟 디바이스(DUT50)와 테스트 관리 디바이스(TMU50a, TMU50b) 사이에는, 접속수단(W50a, W50b)이 각각 형성되어 있다. 타겟 디바이스 (DUT51)와 테스트 관리 디바이스(TMU51a, TMU51b) 사이에도, 접속수단(W51a, W51b)이 각각 형성되어 있다.

따라서, 타겟 디바이스의 종류에 따라서 본 실시예를 적용하면, 타겟 디바이스와 테스트 관리 디바이스 사이의 패턴 또는 배선길이를 최소화할 수 있다.

다음에, 도 20 및 도 21을 참조하면서, 본 발명의 제 10실시예를 설명한다. 이 제 10실시예는, 상술한 제 9실시예를 메모리셀 어레이를 갖는 메모리 회로에 적용한 예를 나타낸다.

도 20에 나타낸 바와 같이, 타겟 디바이스(DUT)에 대응하는 메모리회로는, 복수의 메모리셀이 매트릭스형으로 배치된 어레이부(ARY51, ARY52, ARY53, ARY54)와, 메모리회로의 중앙부에 배치된 주변회로 영역(PERI)을 구비한다. 이 메모리회로는 도면 중의 라인 ℓ-ℓ'을 축으로 대칭적으로 배치되어 있다. 이 주변회로 영역에는, 복수의 와이어 본딩용 패드 PAD가 설치된다.

테스트 관리 디바이스와 데이터 전송을 하는 인터페이스(Dint 51, Dint52, Dint53, Dint54)가, 어레이부(ARY51, ARY52, ARY53, ARY54)의 주변부에 각각 제공된다. 이들 인터페이스(Dint51, Dint52, Dint53, Dint54) 중, 인터페이스(Dint51, Dint52)는 접속수단(W50a)에 전기접속되고, 나머지의 인터페이스(Dint53, Dint54)는 접속수단 W50b에 전기접속된다.

여기서, 도 21을 참조하면서, 어레이부(ARY)의 상세한 구성에 관해서 설명한다. 이하의 설명에서, 어레이부(ARY52)의 예가 나타나 있지만, 다른 어레이부에 관해서도 이 예와 동일한 구성이기 때문에, 이하의 설명으로부터 다른 어레이부의 구성을 이해할 수 있다.

어레이부(ARY52)는, X 어드레스(X address)에 근거하여 복수의 워드라인으로부터 소정의 워드라인(WL)을 선택하는 X 디코더(X-DEC)와, Y 어드레스(Y address)에 근거하여 복수의 데이터라인 I/O으로부터 소정의 데이터라인 I/O를 선택하는 Y 셀렉터(Y-SE)와, 센스앰프 유니트(SAU)와, 인터페이스(Dint52)를 구비한다.

센스앰프 유니트(SAU)는, 복수의 워드라인(WL)과, 그 워드라인(WL)과 직교하는 복수의 비트라인 쌍(BLpair)과, 워드라인(WL)과 비트라인 쌍(BLpair) 사이에 배치된 복수의 메모리셀 C와, 비트라인 쌍(BLpair) 상의 데이터를 증폭하는 센스앰프(SA)와, 증폭된 데이터가 공급되는 데이터라인 I/O로 구성된다. 이 데이터라인 I/O의 일단은 인터페이스(Dint52)에 전기접속되고, 그것의 타단은 Y 셀렉터(Y-SE)에 전기접속된다.

이 어레이부(ARY52)의 판독동작시에는, 각 센스앰프(SA)로부터 각 데이터라인 I/O 상에 공급된 데이터가 Y 셀렉터(Y-SE)에 일괄적으로 전송된다. 그 후, Y 셀렉터(Y-SE)는 Y 어드레스에 따라서 복수의 데이터라인 I/O으로부터 소정의 데이터라인 I/O를 선택하고, 그 선택된 데이터라인 I/O 상의 데이터를 글로벌 데이터라인(Global Data Line: GDB)에 출력한다.

한편, 어레이부(ARY52)의 데이터 기록동작시에는, Y 셀렉터(Y-SE)에 의해 선택된 데이터라인 I/O에 기록 데이터가 공급된다.

이 판독동작 및 기록동작에 관해서는, 현행의 발행물 및 일반적인 지식으로부터 이해할 수 있기 때문에, 간략히 설명할 수 있다.

다음에, 이 어레이부(ARY52)의 테스트동작에 관해서 이하에 설명한다.

우선, 테스트 관리 디바이스(TMU)로부터 공급된 어드레스에 대응하는 X 어드레스에 근거하여 소정의 워드라인(WL)이 활성화된다. 다음에, 이 워드라인(WL)에 접속된 모든 메모리셀(MC) 내에 테스트 관리 디바이스(TMU)로부터 공급된 기록 데이터가 기록된다. 이 기록 데이터는 인터페이스(Dint52)로부터 각 데이터라인 I/O를 통해서 각 센스앰프(SA)에 공급된다(그러나, 기록 데이터를 나타내는 모든 비트가 "1" 또는 "0"으로 표시되고, 또는 비트마다 "1"과 "0"으로 단순히 반복되면, Y 셀렉터(Y-SE)에 그 기능을 부가하는 구성도 고려된다).

한편, 어레이부(ARY52)의 판독동작시에는, 각 센스앰프(SA)에 의해 증폭된 각각의 데이터가 각 데이터라인(I/O)을 통해서 인터페이스(Dint52)에 전송된다. 인터페이스(Dint52)는 전송된 데이터를 테스트 관리 디바이스(TMU)에 출력한다.

따라서, 테스트 관리 디바이스(TMU)에서는, 메모리회로의 열마다 메모리회로의 동작이 양호한지의 여부를 판단할 수 있다.

본 실시예에 의하면, 회로의 중앙부에 형성된 주변회로 영역을 갖는 일반적인 메모리 LSI 내에 제공된 테스트 관리 디바이스와 인터페이스는, 접속수단을 통해서 최단의 패턴 또는 배선에 의해 서로 전기접속될 수 있다. 따라서, 다수의 타겟 디바이스와 테스트 관리 디바이스를 서로 접속하기 위해 사용된 배선은 타겟 디바이스 내에서 더 이상 라우트되지 않는다.

또한, 테스트 관리 디바이스가 분할되어 배치되어 있기 때문에, 각 관리 디바이스를 병행하여 활성화시킬 수 있어, 더 테스트 시간을 단축할 수 있다.

다음에, 도 22 내지 도25를 참조하면서, 본 발명의 제 11실시예를 설명한다. 본 실시예에 있어서는, 웨이퍼 상에 타겟 디바이스와 테스트 관리 디바이스를 형성하는 공정(전처리 공정)으로부터 테스트공정까지의 절차 및, 테스트공정으로부터 테스트결과에 의거하여 용장구제를 수행하는 용장구제 공정까지의 절차에 관해서 설명한다. 여기서는, 일련의 공정만 설명되어 있고, 각 공정에 관한 상세한 설명은 생략된다. 또한, 테스트공정에 관해서는 상술 및 후술의 설명으로부터 충분히 이해된다.

우선, 도 22에 나타낸 바와 같이, 전처리 공정에서 타겟 디바이스(DUT60, DUT61, ...)와 테스트 관리 디바이스(TMU60, TMU61, ....)는, 반도체 웨이퍼 SU 상에 형성된다. 이 타겟 디바이스(DUT60, DUT61, ...)와 테스트 관리 디바이스 (TMU60, TMU61, ...)는, 접속수단(W60, W61, ...)에 의해 각각 접속된다.

다음에, 도 23에 나타낸 바와 같이, 테스트공정에서는, 테스트 관리 디바이스 (TMU60)의 표면에 형성된 프로브용 패드(probing pad)에 테스트 수단(101)의 프로브(테스트용의 바늘 또는 리이드(lead))가 접촉하여, 클럭신호 CLK, 테스트 개시 명령 Tcmd, 구동전압 등이 테스트 관리 디바이스(TMU60)에 공급된다.

그 후, 상술한 테스트동작이 수행되어, 테스트결과 Dr가 테스트 관리 디바이스로부터 테스트 수단(101)에 출력된다. 이 테스트 동작은 상술 및 후술하는 모든 테스트동작을 참고하여 수행된다.

테스트 수단(101)은, 소정의 테스트가 종료하면, 테스트결과 Dr에 따라서 타겟 디바이스(DUT60)에 알맞게 마킹(Marking)을 한다. 본 실시예에 있어서, 마킹은, 각 디바이스를 표시가 없는 양품(마킹이 없음), 용장구제가능품(△의 마킹) 및 구제불능품(v의 마킹)으로 분류하기 위해서 실행된다.

그 후, 테스트 수단(101)은, 그 프로브를 테스트 관리 디바이스(TMU61)의 표면에 형성된 프로브용 패드와 접촉시켜서, 타겟 디바이스(DUT61)를 테스트한다.

비슷하게, 웨이퍼 상에 형성된 모든 타겟 디바이스(DUT)가 테스트되어, 마킹된다. 본 실시예는, 각 타겟 디바이스가 순차 테스트되는 경우를 나타낸다. 그러나, 이 브로브는 각 타겟 디바이스와 접촉되어, 타겟 디바이스를 동시에 테스트한다(병렬측정).

다음에, 도 24에 도시한 바와 같이 웨이퍼 SU 상의 스크라이브 라인(SL)을 따라서, 웨이퍼 SU가 절단되어, 개개의 타겟 디바이스를 얻는다. 그렇게 얻어진 타겟 디바이스는, 양품, 용장구제가능품 및 구제불능품으로 분류된다.

그 후에, 도 25에 나타낸 바와 같이, 양품으로서 판단된 디바이스는 이후의 조립 공정에 보내지고, 용장구제가능품으로서 결정된 디바이스는 용장구제공정 후에 조립공정에 전달되며, 구제불능품으로서 판단된 디바이스는 폐기된다.

상술한 바와 같이 본 실시예에 의하면, 테스트 관리 디바이스는 조립공정 전에 절단되기 때문에, 최종제품의 사이즈는 증가하지 않는다. 즉, 사이즈가 작은 제품을 공급할 수 있다.

다음에, 도 26을 참조하면서, 본 발명의 제 12실시예를 설명한다.

도 26에는, 복수의 센스앰프 유니트(SAU1∼ SAUn)와, 어드레스신호에 근거하여 센스앰프 유니트(SAU1∼ SAUn)로부터 소정의 열을 선택하여, 그 선택된 열의 칼럼라인 CLk에 컬럼신호를 공급하는 Y 디코더(YDEC)와, 센스앰프 유니트(SAU1∼ SAUn) 사이에서 데이터 전송을 행하는 판독 데이터 버스(RD, RDB)와, 판독 데이터 버스(RD, RDB) 상의 데이터를 외부에 판독하는 판독회로(RC)와, 판독 데이터 버스(RD, RDB)에 레퍼런스 레벨(reference level)의 레퍼런스 신호를 공급하고, 동시에 판정부(l04)의 판정회로(1041∼104m)에 기대치에 대응하는 소정전위를 갖는 기대치 신호(VR)를 공급하는 레퍼런스 신호 생성기(REFG)와, 컬럼라인을 프리챠지하기 위한 프리챠지회로(PCC1∼ PCCm)와, 칼럼라인 상의 전위와 기대치 신호(VR)를 비교하여, 그 비교결과를 출력하기 위한 판정부(104)(판정회로(1041∼104m)로 이루어진다)와, 판독 데이터 버스(RD, RDB)와 레퍼런스 신호 발생회로(REFG) 사이에 배치된 제 1스위치수단(SW1)과, 판독 데이터 버스(RD, RDB)와 판독회로(RC) 사이에 배치된 제 2스위치수단(SW2)과, 각 컬럼라인(CL)의 일단과 Y 디코더(YDEC) 사이에 배치된 제 3스위치수단(SW31∼ SW3m)과, 각 컬럼라인(CL)의 타단과 각 판정회로(1041∼104m) 및 각 프라쟈지회로(PCC1∼ PCCm) 사이에 배치된 제 4스위치수단(SW41∼ SW4m)이 도시되어 있다.

또한, 각 센스앰프 유니트는 아래와 같이 구성되어 있다. 상술한 각 센스앰프 유니트(SAU1∼SAUn)는 서로 구성이 동일하기 때문에, 여기서는, 센스앰프 유니트(SAU1)를 사용하여 본 실시예를 설명한다. 또한, 센스앰프 유니트(SAU1)는 각 열에 대응하고, 서로 구성이 동일한 센스앰프 그룹(SAG1∼ SAGm)으로 구성되기 때문에, 센스앰프 그룹(SAGk)(1≤k≤m)을 사용하여 본 실시예를 설명한다.

상술한 각 스위치수단(SW1∼ SW4)의 구성으로서, 여러 가지 형태가 고려되지만, 일례로서 N형 MOS트랜지스터로 구성된 것이 고려된다. 이들 각 스위치수단(SW1∼SW4)은 각각 그들 대응하는 제어신호에 의해 제어된다.

또한, 판정회로(104)의 다른 구성예가 도 27에 도시된다. 이 예에서, 이 대응하는 센스앰프 유니트로부터 제 4스위치수단(SW4)을 통해서 입력단자(IN)에 공급된 데이터와 기대치(VR)를 비교한다. 그 후, 그 비교결과는 출력단자(O, OB)로부터 출력된다. 이 구성자체는 일반적으로 알려져 있는 비교수단이기 때문에, 구성 및 동작의 설명은 생략한다.

센스앰프 그룹(SAGk)은, 워드라인(WLlk)을 선택하여, 비트라인 쌍(BLlk) 상에 제공된 메모리셀(MClk) 내에 기억된 데이터를 증폭하기 위한 센스앰프(SAlk)와, 데이터를 비트라인 쌍(BLlk)을 통해서 메모리셀(MClk) 내에 기록하기 위한 기록회로(WClk)와, 데이터를 비교하는 기능을 갖는 판독회로(CAMlk)로 구성된다. 이 판독회로(CAMlk)의 구체적인 구성 및 동작은 후술한다.

다음에, 상술한 회로의 동작을 설명한다.

우선, 회로의 데이터 판독 동작시, 제 2 및 제 3스위치수단(SW2, SW3k)은 온상태가 되고, 제 1 및 제 4스위치수단(SW1, SW4k)은 오프상태가 된다. 따라서, Y 디코더(YDEC)에 의해 임의의 컬럼라인(CL)이 선택되어, 그 선택된 컬럼라인(CL)에 접속된 판독회로(CAM)가 활성화된다. 메모리셀 내에 저장된 데이터가 증폭된 후, 판독 데이터 버스(RD, RDB)를 통해서 판독회로(RC)에 전송된다.

예를 들면, 컬럼라인(CLk)이 선택되면, 판독회로(CAMk)가 활성화된다. 또, 워드라인(WLlk)을 선택함으로써 비트라인 쌍(BLlk) 상에 주어지거나 설정된 메모리셀(MClk) 내에 기억된 데이터가, 센스앰프(SAlk)에 의해 증폭된다. 그 후, 그 증폭된 데이터가 판독회로(CAMlk)로부터 판독 데이터 버스(RD, RDB)에 공급된다. 판독 데이터 버스(RD, RDB)는 그 데이터를 판독회로(RC)에 전송함으로, 판독회로(RC)는 그 전송된 데이터에 따라서 판독데이터를 외부에 출력한다.

다음에, 회로의 테스트동작시, 제 2 및 제 3스위치수단(SW2, SW3k)은 오프상태가 되고, 제 1 및 제 4스위치수단(SW1, SW4k)은 온상태가 된다. 따라서, 레퍼런스 신호 생성기(REFG)는 판독 데이터 버스(RD, RDB)에 레퍼런스 레벨(본 실시예에서는 전원전위 Vcc 레벨 또는 접지전위 Vss 레벨에 대응한다)의 레퍼런스 신호를 공급한다. 그러므로, 판독 데이터 버스(RD, RDB)는 레퍼런스 레벨로 된다. 이때, 프리챠지회로(PCCk)는 모든 컬럼라인(CL1∼ CLn)을 전원전위레벨 Vcc로 프리챠지한다.

그 후, 소망하는 워드라인이 선택되어, 판독회로(CAM1∼ CAMn)가 활성화된다. 따라서, 전원전위 레벨 Vcc에 있는 CAM 제어신호에 응답하여 각 비트라인 쌍(BL) 상의 증폭된 데이터와 판독 데이터 버스(RD, RDB) 상의 레퍼런스 레벨을 비교한다. 그 후, 각 판독회로는 컬럼라인(CL1∼ CLn)에 그 비교결과를 출력한다. 컬럼라인(CL1∼ CLI ) 상에 출력된 비교결과는, 판정회로(104k)에 의해 기대치 신호(VR)와 비교된다. 판정회로(104k)에 의한 그 비교결과는 데이터가 양호한지 불량한지에 관한 판정결과로서 출력된다.

여기서, 판독회로(CAM)로 데이터와 레퍼런스 레벨을 비교할 때, 각 비트라인 쌍(BL) 상의 증폭된 데이터에 대응하는 전위레벨이 판독 데이터 버스(RD, RDB) 상의 레퍼런스 레벨과 동일한 경우, 각 컬럼라인(CL) 상의 전위는 프리챠지 레벨로 유지된다. 다음에, 이 변화하지 않은 칼럼라인(CL) 상의 전위와 기대치 신호(VR)의 전위를 비교한다. 판정부(104)는 그 비교결과에 근거하여, 그 칼럼 상의 데이터가 "양호"하다고 판정한다. 판정부(104)에 의한 판정결과는 판정부(104)의 판정회로(1041∼104m)로부터 각각 출력된다.

한편, 각 비트라인 쌍(BL) 상의 증폭된 데이터가 판독 데이터 버스(RD, RDB) 상의 레퍼런스 레벨과 다른 경우, 컬럼라인(CL) 상의 전위는 프리챠지 레벨보다도 낮게 된다. 이 변화된 칼럼라인(CL) 상의 전위와 기대치 신호(VR)의 전위를 비교한다. 판정부(104)는 그 비교결과로부터 그 열 상의 데이터가 "불량"하다고 판정한다. 판정결과는 판정부(104)의 판정회로(1041∼104m)로부터 각각 출력된다. 이러한 동작을 반복함으로써, 각 열에 대한 테스트가 실행된다.

상술한 제 12실시예에 의하면, 열마다 데이터가 양호한지 불량한지에 관한 판정을 수행할 수 있기 때문에, 불량 데이터가 발생된 부위를 특정할 수 있다.

또한, 제 1 내지 제 4스위치수단을 설치함으로써, 단순한 열의 선택에 대해서만 사용된 컬럼라인이, 테스트동작시, 데이터가 판독되는 라인으로서 이용될 수 있기 때문에, 즉, 통상 동작시에 사용된 컬럼라인과 데이터가 판독되는 라인을 공통으로 사용할 수 있기 때문에, 불량 데이터가 발생한 부위를 특정하는데 필요하다고 생각된 대단히 복잡하고 대규모인 구성과 동일한 기능을 갖는 구성이 대단히 간단하고 소규모의 구성으로 실현될 수 있다.

또한, 본 실시예의 구성에 의해 특정된 불량부위는, 이후의 용장구제 공정에서 예비의 메모리셀로 각각 효율적으로 대체될 수 있다. 즉, 용장구제 공정에서 불량부위만을 예비의 메모리셀로 대체할 수 있기 때문에, 예비의 메모리셀의 불필요한 낭비를 제거하고, 치환에 필요한 시간을 대폭 단축할 수 있다.

용장구제공정에서는 통상, 많은 시간이 필요하다. 그러므로, 이 실시예의 구성에 의한 시간의 단축은, 비용의 감소, 제품공급까지의 기간의 단축 등에 기여하기 때문에, 반도체분야에서 대단히 큰 효과를 기대할 수 있다. 또한, 테스트수단은 불량의 부위를 나타내는 어드레스 데이터만을 기억할 수 있는 간단한 구성으로 실현할 수 있기 때문에, 염가로 테스트수단을 입수할 수 있다.

다음에, 도 28을 참조하면서, 본 발명의 제 13실시예를 설명한다. 본 실시예에서는, 상술한 각 판독회로(CAM)의 구체적인 구성의 설명 및 테스트동작시 칼럼라인 상의 전위가 어떻게 변화하는가에 대한 구체적인 설명을 중심으로 한다.

이 판독회로(CAM)는, 컬럼라인(CL)에 드레인 전극이 전기접속되고, 소스전극에 CAM제어신호(φMEB)가 공급되며, 게이트 전극이 노드 N21에 전기접속된 NMOS(21)와, 드레인 전극이 노드 N22에 전기접속되고, 소스전극이 노드 N21에 전기접속되며, 비트라인 쌍의 한편의 비트라인(BL)에 게이트 전극이 전기접속된 NMOS(22)와, 드레인 전극이 노드 N23에 전기접속되고, 소스전극이 노드 N21에 전기접속되며, 비트라인 쌍의 다른 한편의 비트라인(BLB)에 게이트 전극이 전기접속된 NMOS(23)와, 드레인 전극이 판독 데이터 버스(RD)에 전기접속되고, 소스전극이 노드 22에 전기접속되며, 게이트 전극이 컬럼라인(CL)에 전기접속된 NMOS(24)와, 드레인 전극이 판독 데이터 버스(RDB)에 전기접속되고, 소스전극이 노드 23에 전기접속되며, 게이트 전극이 컬럼라인(CL)에 전기접속된 NMOS(25)와, 드레인 전극이 노드 N21에 전기접속되고, 소스전극이 접지전위 GND에 전기접속되며, 게이트 전극에 판독제어신호(φRE)가 공급된 NMOS(26)와, 노드 N21을 전원전위 Vcc 레벨로 초기화하는 프리챠지회로(I21)를 구비한다.

이 판독회로(CAM)가 상술한 제 12실시예에서 설명된 테스트동작모드에 있으면, CAM 제어신호(φMEB)의 레벨이 접지전위 Vss 레벨(로우 레벨)에서 전원전위 Vcc 레벨(하이 레벨)로부터 소정전위만큼 감소된 MEB 전위레벨로 변화된다. 그 결과, NMOS(26)는 오프상태가 되고, NMOS(21)는 온상태(프리챠지회로(I21)에 의해 노드 N21이 전원전위 Vcc 레벨로 프리챠지되기 때문에)로 된다. 컬럼라인 (CL)은, 프리챠지회로(PCC)에 의해 전원전위 Vcc 레벨로 프리챠지된다.

그 후, 전술한 다른 실시예에서 설명한 바와 같이, 각 메모리셀 내에 기억된 데이터에 대응하는 전위가 그것의 대응하는 센스앰프에 의해 증폭되고, 증폭된 전위는 그것의 대응하는 비트라인 쌍 상에 나타난다.

이 다음에, 예를 들면, 비트라인(BL) 상의 전위레벨이 전원전위 Vcc 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨로 될 것으로 예상되는 테스트가 실행되는 경우, 레퍼런스 신호 생성기(REFG)는 판독 데이터 버스(RD)에 접지전위 Vss 레벨을 갖는 레퍼런스 신호를 공급하고, 판독 데이터 버스(RDB)에는 전원전위 Vcc 레벨을 갖는 레퍼런스신호를 공급한다.

이 경우에, NMOS(22, 24)가 함께 온하기 때문에, 노드 N21의 전위레벨이 전원전위 Vcc 레벨에서 접지전위 Vss 레벨로 내려간다. 이때, NMOS(21)는 오프하기 때문에, 칼럼라인(CL) 상의 전위레벨은 프리챠지된 전원전위 Vcc 레벨을 유지한다. 이 칼럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(전원전위 Vcc 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인에 공급된 데이터가 정상"이라는 것을 나타내는 판정결과 "양호"를 출력한다.

한편, 상술한 테스트와 비슷한 테스트가 실행되는 경우에도, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 전원전위 Vcc 레벨로 되는 경우, 이 판독회로(CAM)는 아래와 같이 활성화된다.

즉, NMOS(22)가 오프하고, 노드 N21의 전위레벨이 이 판독회로(CAM)의 초기 상태의 전원전위 Vcc 레벨이고, 노드 N23의 전위레벨이 전원전위 Vcc 레벨이기 때문에, NMOS(23, 25)는 동시에 오프한다. 노드 N21은 초기 상태의 전원전위 Vcc 레벨을 유지하기 때문에, NMOS(21)는 온하여, 칼럼라인(CL) 상의 전위레벨은 프리챠지된 전원전위 Vcc 레벨에서 MEB 전위레벨(전원전위 Vcc 레벨로부터 소정전위만큼 감소된 레벨에 대응한다)로 내려간다.

이 컬럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(MEB 전위레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인 상에 공급된 데이터가 오류"라는 것을 나타내는 판정결과 "불량"을 출력한다.

또한, 예를 들면, 비트라인(BL) 상의 전위레벨이 접지전위 Vss 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 전원전위 Vcc 레벨로 될 것으로 예상되는 테스트가 실행되는 경우, 레퍼런스 신호 생성기(REFG)는 판독 데이터 버스(RD)에 전원전위 Vcc레벨을 갖는 레퍼런스 신호를 공급하고, 판독 데이터 버스(RDB)에는 접지전위 Vss레벨을 갖는 레퍼런스 신호를 공급한다.

이 경우, NMOS(23, 25)가 동시에 온하기 때문에, 노드 N21의 전위레벨이 전원전위 Vcc 레벨에서 접지전위 Vss 레벨로 내려간다. 이때, NMOS(21)가 오프하기 때문에, 칼럼라인(CL) 상의 전위레벨은 프리챠지된 전원전위 Vcc 레벨을 유지한다. 이 칼럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(전원전위 Vcc 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인에 공급된 데이터가 정상"이라는 것을 나타내는 판정결과 "양호"를 출력한다.

한편, 상술한 테스트와 비슷한 테스트가 실행되는 경우에서도, 비트라인(BL) 상의 전위레벨이 전원전위 Vcc 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨로 되는 경우, 이 판독회로(CAM)는 아래와 같이 활성화된다.

즉, NMOS(23)은 오프하고, 노드 N21의 전위레벨이 이 판독회로(CAM)의 초기상태의 전원전위 Vcc 레벨이고, 노드 N22의 전위레벨이 전원전위 Vcc 레벨이기 때문에, NMOS(22, 24)는 동시에 온하지 않는다. 노드 N21은 초기 상태의 전원전위 Vcc 레벨을 유지하기 때문에, NMOS(21)는 온하여, 칼럼라인(CL) 상의 전위레벨이 프리챠지된 전원전위 Vcc 레벨로에서 MEB 전위레벨(전원전위 Vcc 레벨에서 소정전위만큼 감소된 레벨에 대응한다)로 내려간다.

이 칼럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(전원전위 Vcc레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "비트라인 상에 공급된 데이터가 오류"라는 것을 나타내는 판정결과 "불량"을 출력한다.

판독동작에 있는 경우에, 판독 데이터 버스(RD, RDB)가 도시하지 않은 프리챠지수단에 의해 전원전위 Vcc 레벨로 프리챠지된다. 판독제어신호(φRE)가 접지전위 Vss에서 전원전위 Vcc로 천이한 후(NMOS(26)가 온하기 때문에 노드 N21은 접지전위 Vss 레벨로 된다), 선택된 열의 컬럼라인(CL)이 전원전위 Vcc 레벨로 되어(NMOS(24, 25)는 온한다), 데이터가 판독 데이터 버스(RD, RDB)에 판독된다.

즉, 비트라인 쌍 중, 하이 레벨의 데이터(데이터 "1")가 공급된 비트라인(BL) (또는 비트라인(BLB))에 접속된 NMOS(22)(또는 NMOS(23))가 온하기 때문에, 판독 데이터 버스(RD)(또는 판독 데이터 버스(RDB)) 상의 전위레벨이 변한다. 한편, 판독 데이터 버스(RDB)(또는 판독 데이터 버스(RD)) 상의 전위레벨은 변하지 않는다. 이 판독 데이터 버스(RD, RDB) 상의 전위레벨의 차에 따라 데이터가 판독된다.

본 실시예에 의하면, 1단계의 트랜지스터는 칼럼라인 상의 레벨을 변화시킬 수 있기 때문에, 보다 고속인 동작이 가능해진다. 또한, 변화시킬 칼럼라인 상의 전위레벨을, 접지전위 레벨에서 전원전위 레벨보다 작은 레벨까지의 레벨 중 소망하는 레벨로 설정함으로써, 작은 진폭으로 정보를 전송할 수 있어, 결과적으로 고속동작이 가능해진다.

다음에, 도 29를 참조하면서, 본 발명의 제 14실시예를 설명한다. 여기서는, 상술한 판독회로(CAM)의 다른 구성예가 나타나 있다. 이하의 설명에서, 상기 판독회로(CAM)의 구체적인 구성의 설명 및 테스트동작시에 각 칼럼라인 상의 전위가 어떻게 변화하는가에 관한 구체적인 설명을 중심으로 한다.

이 판독회로(CAM')는, 컬럼라인(CL)에 드레인 전극이 전기접속되고, 소스전극이 노드 N31에 전기접속되며, 게이트 전극에 CAM 제어신호(φME)가 공급된 NMOS(31)와, 드레인 전극이 노드 N32에 전기접속되고, 소스전극이 노드 N31에 전기접속되며, 비트라인 쌍 중 한편의 비트라인(BL)에 게이트 전극이 전기접속된 NMOS(32)와, 드레인 전극이 노드 N33에 전기접속되고, 소스전극이 노드 N31에 전기접속되며, 비트라인 쌍 중 다른 한편의 비트라인(BLB)에 게이트 전극이 전기접속된 NMOS(33)와, 드레인 전극이 판독 데이터 버스(RD)에 전기접속되고, 소스전극이 노드 N32에 전기접속되며, 게이트 전극이 컬럼라인(CL)에 전기접속된 NMOS(34)와, 드레인 전극이 판독 데이터 버스(RDB)에 전기접속되고, 소스전극이 노드 N33에 전기접속되며, 게이트 전극이 컬럼라인(CL)에 전기접속된 NMOS(35)와, 드레인 전극이 노드 N31에 전기접속되고, 소스전극이 접지전위 GND에 전기접속되며, 게이트 전극에 판독 제어 신호(φRE)가 공급된 NMOS(36)를 구비한다.

이 판독회로(CAM')가 상술한 제 12실시예에서 설명된 테스트동작모드로 되면, 판독 제어 신호(φRE)의 레벨이 접지전위 Vss 레벨로 되고, CAM 제어신호(φME)의 레벨이 접지전위 Vss 레벨에서 전원전위 Vcc 레벨로부터 소정전위만큼 증가된 부스트전위(VBOOST)레벨로 변경된다. 컬럼라인(CL)은, 프리챠지회로(PCC)에 의해 전원전위 Vcc 레벨로 프리챠지된다. 따라서, 노드 N31의 전위레벨은 전원전위Vcc 레벨로 된다.

그 후, 전술한 다른 실시예에서 설명된 바와 같이, 각 메모리셀 내에 기억된 데이터에 대응하는 전위가 그것의 대응하는 센스앰프에 의해 증폭되고, 증폭된 전위는 그것의 대응하는 비트라인 쌍 상에 나타난다.

이 다음에, 예를 들면, 비트라인(BL) 상의 전위레벨이 전원전위 Vcc 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨로 될 것으로 예상되는 테스트가 실행되는 경우, 레퍼런스 신호 생성기(REFG)는 판독 데이터 버스(RD)에 전원전위 Vcc 레벨의 레퍼런스 신호를 공급하고, 판독 데이터 버스(DB)에는 접지전위Vss 레벨을 갖는 레퍼런스 신호를 공급한다.

이 경우, 판독 데이터 버스(RD)의 전위레벨이 전원전위 Vcc 레벨이고, 노드 N31의 전위레벨이 전원전위 Vcc 레벨이며, 비트라인(BL) 상의 전위레벨이 전원전위Vcc 레벨이고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨이기 때문에, NMOS(32, 34)는 온되지 않고, NMOS(33)는 오프된다. 따라서, 노드 N31의 전위레벨은 전원전위 Vcc 레벨로 유지되고, 칼럼라인(CL) 상의 전위레벨도 프리챠지된 전원전위 Vcc 레벨로 유지된다.

이 칼럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(전원전위 Vcc 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "비트라인에 공급된 데이터가 정상"이라는 것을 나타내는 판정결과 「양호」를 출력한다.

한편, 상기 테스트와 비슷한 테스트가 실행되는 경우에도, 비트라인(BL) 상의 전위레벨이 접지전위 Vss 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 전원전위Vcc 레벨로 되는 경우, 이 판독회로(CAM')는 아래와 같이 활성화된다.

판독 데이터 버스(RDB) 상의 전위레벨이 접지전위 Vss 레벨이고, 노드 N31의 전위레벨이 전원전위 Vcc 레벨이며, 비트라인(BL) 상의 전위레벨이 접지전위 Vss 레벨이고, 비트라인(BLB) 상의 전위레벨이 전원전위 Vcc 레벨이기 때문에, NMOS(33, 35)는 온된다. 그 결과, 칼럼라인(CL) 상의 전위레벨이 NMOS(31), NMOS(33), NMOS(35)를 통해서 전원전위 Vcc 레벨에서 접지전위 Vss 레벨로 방전되기 시작한다. 그리고, NMOS(35)의 게이트 전극에 접속된 칼럼라인(CL) 상의 전위레벨이 NMOS(35)의 임계치 Vt 레벨로 되면, NMOS(35)는 오프된다. 따라서, 칼럼라인(CL) 상의 전위레벨은 NMOS(35)의 임계치 Vt 레벨로 된다.

이 컬럼라인(CL)의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(임계치 Vt 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인 상에 주어진 데이터가 오류"라는 것을 나타내는 판정결과 "불량"을 출력한다.

또한, 예를 들면, 비트라인(BL) 상의 전위레벨이 접지전위 Vss 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 전원전위 Vcc 레벨로 될 것이라고 예상되는 테스트가 실행되는 경우, 레퍼런스 신호 생성기(REFG)는 판독 데이터 버스(RD)에 접지전위 Vss 레벨을 갖는 레퍼런스 신호를 공급하고, 판독 데이터 버스(RDB)에는 전원전위 Vcc 레벨을 갖는 레퍼런스 신호를 공급한다.

이 경우, 판독 데이터 버스(RD)의 전위레벨이 접지전위 Vss 레벨이고, 노드 N31의 전위레벨이 전원전위 Vcc 레벨이며, 비트라인(BL) 상의 전위레벨이 접지전위Vss 레벨이고, 비트라인(BLB) 상의 전위레벨이 전원전위 Vcc 레벨이기 때문에, NMOS(33, 35)는 온되지 않고, NMOS(32)는 오프된다. 따라서, 노드 N31의 전위레벨은 전원전위 Vcc 레벨로 유지되고, 칼럼라인(CL) 상의 전위레벨도 프리챠지된 전원전위 Vcc 레벨로 유지된다.

이 칼럼라인(CL) 상의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(전원전위 Vcc 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인 상에 공급된 데이터가 정상"이라는다 것을 나타내는 판정결과 "양호"를 출력한다.

한편, 상기 테스트와 비슷한 테스트가 실행되는 경우에도, 비트라인(BL) 상의 전위레벨이 전원전위 Vcc 레벨로 되고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨로 되는 경우, 이 판독회로(CAM')는 아래와 같이 활성화된다.

판독 데이터 버스(RDB)상의 전위레벨이 전원전위 Vcc 레벨이고, 노드 N31의 전위레벨이 전원전위 Vcc 레벨이며, 비트라인(BL) 상의 전위레벨이 전원전위 Vcc 레벨이고, 비트라인(BLB) 상의 전위레벨이 접지전위 Vss 레벨이기 때문에, NMOS(32, 34)는 온된다. 그 결과, 칼럼라인(CL) 상의 전위레벨이 NMOS(31), NMOS(32) 및 NMOS(34)를 통해서 전원전위 Vcc 레벨에서 접지전위 Vss 레벨로 방전되기 시작한다. 그리고, NMOS(34)의 게이트 전극에 접속된 칼럼라인(CL) 상의 전위레벨이 NMOS(34)의 임계치 Vt 레벨로 되면, NMOS(34)는 오프된다. 따라서, 칼럼라인(CL) 상의 전위레벨은 NMOS(34)의 임계치 Vt 레벨로 된다.

이 컬럼라인(CL)의 전위레벨은 제 4스위치수단(SW4)을 통해서 판정회로(104)에 공급된다. 판정회로(104)는 이 컬럼라인(CL) 상의 전위레벨(임계치 Vt 레벨)과 기대치 신호(VR)의 전위레벨을 비교하여, "각 비트라인 상에 주어진 데이터가 오류"라는 것을 나타내는 판정결과 "불량"을 출력한다.

판독회로(CAM')가 판독동작에 있는 경우에, CAM 제어신호(φME)는 접지전위 Vss 레벨로 되고, 판독 데이터 버스(RD, RDB)는 도시하지 않은 프리챠지수단에 의해 전원전위 Vcc 레벨로 프리챠지된다. 판독제어신호(φRE)가 접지전위 Vss에서 전원전위 Vcc로 천이한 후(NMOS(26)가 온하기 때문에 노드 N31은 접지전위 Vss 레벨로 된다), 선택된 열의 컬럼라인(CL)이 전원전위 Vcc 레벨로 되어(NMOS(34, 35)는 온한다), 데이터가 판독 데이터 버스(RD, RDB)에 판독된다.

즉, 비트라인 쌍 중, 하이 레벨의 데이터(데이터 "1")로 주어진 비트라인(BL)(또는 비트라인(BLB))에 접속된 NMOS(32)(또는NMOS33)가 온하기 때문에, 판독 데이터 버스(RD)(또는 판독 데이터 버스(RDB)) 상의 전위레벨이 변한다. 한편, 판독 데이터 버스(RDB)(또는 판독 데이터 버스(RD)) 상의 전위레벨은 변하지 않는다. 이 판독 데이터 버스(RD, RDB)의 전위레벨의 차에 따라 데이터가 판독된다.

본 실시예에 의하면, 판독회로는 제 13실시예에서 사용된 판독회로와 비교하여, 보다 적은 소자의 수로 실현된다. 또한, 칼럼라인 상의 전위레벨은 전원전위 레벨과 임계치 Vt 레벨 사이에서만 방전되기 때문에, 소비전력의 감소를 기대할 수 있다.

다음에, 도 30을 참조하면서, 제 15실시예를 설명한다. 이 실시예에서의 구성 및 동작은 기본적으로 상술한 제 12실시예의 설명을 참조하여 설명한다.

상술한 제 12실시예에 사용된 판독회로(CAM1k) 및 판독회로(CAMlk-1)는 컬럼라인(CLk)에 공통으로 접속되어 있다.

이러한 구성에 의하면, 2개의 센스앰프 그룹(SAGk, SAGk-1) 중, 어느쪽이든 한편, 또는 양쪽 모두에 불량부위가 존재하는 경우, 제 12실시예와 비슷한 방법으로 각 칼럼라인에서 전위의 변화가 생긴다. 따라서, 2개의 센스앰프 그룹(SAGk, SAGk-1)의 정상 또는 오류의 정보가 1개의 칼럼라인 상에서 압축될 수 있다. 즉, 전송되는 정보의 수가 감소되기 때문에, 테스트를 고속으로 수행할 수 있다.

본 발명은, 예증적인 실시예를 사용하여 설명되었지만, 이 설명은 한정적인 의미로 해석되서는 안된다. 이 예증적 실시예의 여러가지 변경뿐만 아니라 본 발명의 그 밖의 실시예는 본 발명이 속하는 기술분야의 당업자에게서 이 설명을 참고하여 분명해진다. 따라서, 첨부된 특허청구의 범위는 본 발명의 참된 범위 내에 포함됨으로 그러한 모든 변경 또는 실시예를 커버할 것이다.

본 발명의 구성에 의하면, 메모리셀 중 불량부위가 특정되기 때문에, 이 특정 테스트의 실행 후의 공정에 대응하는 용장구제 공정에서 예비의 메모리셀과 효율적으로 교체될 수 있다. 즉, 용장구제 공정에서, 불량의 메모리셀만 예비의 메모리셀로 대체할 수 있기 때문에, 예비의 메모리셀의 불필요한 낭비를 제거할 수 있고, 동시에 그것의 치환에 필요한 시간을 대폭 단축할 수 있다.

통상, 용장구제 공정에는 막대한 시간이 필요하다. 따라서, 이러한 구성에 의한 시간의 단축은, 비용의 감소, 제품공급까지의 기간의 단축 등에 기여하기 때문에, 반도체분야에서 대단히 큰 효과를 기대할 수 있다. 또한, 테스트수단은 불량의 부위를 나타내는 어드레스 데이터만 기억할 수 있는 간단한 구성에 의해 실현될 수 있기 때문에, 염가로 테스트수단을 입수할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 불량이 발생한 메모리셀을 나타내는 어드레스만이 특정되어, 연속적으로 테스트수단에 출력된다. 따라서, 이후의 용장구제 공정에 필요한 테스트 시간 간격을 대폭 단축할 수 있다. 또한, 테스트수단은 불량의 부위를 나타내는 어드레스 데이터만 기억할 수 있는 간단한 구성에 의해 실현될 수 있기 때문에, 염가로 테스트수단을 입수할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 핸드쉐이크 제어회로가 다음단계의 핸드쉐이크 제어회로의 상태를 검출하여 활성화될 수 있기 때문에, 핸드쉐이크 제어회로는 m 클럭신호를 대기하는 일없이, 클럭신호에 독립하여 어드레스 데이터를 전송할 수 있다. 따라서, 보다 고속의 동작이 달성될 수 있다.

또한, 본 발명의 다른 구성에 의하면, 핸드쉐이크 제어회로가 다음 단계의 핸드쉐이크 제어회로의 상태를 검출하여 데이터를 전송하기 때문에, 데이터 "1"을 나타내는 판정결과(즉, "불량"을 나타내는 판정결과)의 수가 감소되는 경우, 고속으로 데이터를 수집할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 초기 상태에서 동작상태로의 핸드쉐이크 제어회로의 천이시, 레벨들 사이에 어떠한 충돌도 없고, 또한, 트랜스퍼 게이트가 데이터 전송 경로에 없기 때문에, 고속이고 안정한 동작을 기대할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 핸드쉐이크 제어회로에서 하이 레벨 또는 로우레벨 중 한편의 레벨을 이용하는 경우, 핸드쉐이크 제어회로의 소자의 수를 줄일 수 있고, 또한, 트랜스퍼 게이트가 데이터 전송 경로 상에 제공되지 않기 때문에, 고속이고 안정한 동작을 기대할 수 있다. 또한, 초기 상태에서 주요한 전송경로 상의 모든 노드의 레벨이 결정되기 때문에, 보다 안정한 동작을 기대할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 타겟 디바이스를 테스트할 때에 사용된 테스트 관리 디바이스가 타겟 디바이스를 둘러싸는 스크라이브 라인 외측에 제공되기 때문에, 타겟 디바이스의 회로 사이즈에 어떠한 제약도 받지 않고 고기능의 테스트 관리 디바이스가 설계될 수 있다. 이와 같이 테스트 관리 디바이스의 설계의 자유도를 증가시킴으로써 고기능의 테스트 관리 디바이스가 실현될 수 있기 때문에, 회로 사이즈의 제약이 대단히 엄격한 디바이스에 대해서도 테스트시간의 간격을 단축할 수 있다. 또한, 각 테스트 관리 디바이스의 레이아웃 설계가 각 타겟 디바이스의 레이아웃 설계와 독립하여 수행될 수 있기 때문에, 범용성이 높은 테스트 관리 디바이스가 설계될 수 있다. 또한, 인터페이스부만 변경함으로써 여러가지의 디바이스에 테스트 관리 디바이스가 적용될 수 있다.

또한, 본 발명의 다른 구성에 의하면, 스크라이브 라인 영역(SL)이 다음의 스크라이브 공정에서 절단된 후에는, 금속배선을 노출하지 않기 때문에, 우수한 내습성을 기대할 수 있다. 또한, 스크라이브 공정에서 발생된 절단부분은, 기판과 거의 동일한 조성의 폴리실리콘 또는 폴리사이드이기 때문에, 그 후의 조립 공정에서 그 절단부분이 주위에 주는 영향을 최소화할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 회로의 중앙부에 형성된 주변회로 영역을 갖는 일반적인 메모리(LSI) 내부에 설치된 인터페이스와 테스트 관리 디바이스는 접속수단을 통해 최단의 패턴 또는 배선에 의해 서로 전기접속된다. 따라서, 다수의 타겟 디바이스와 테스트 관리 디바이스를 서로 접속하기 위해 사용된 배선이 타겟 디바이스 내에서 더 이상 라우트되지 않는다. 또한, 테스트 관리 디바이스가 분할되어 배치되어 있기 때문에, 각 관리 디바이스를 병행하여 활성화시킬 수 있어, 다른 테스트 시간을 단축할 수 있다.

또한, 본 발명의 다른 구성에 의하면, 제 1 내지 제 4스위치수단을 설치함으로써, 단순한 열의 선택에만 사용된 컬럼라인이, 테스트동작시 데이터가 판독되는 라인으로서 사용될 수 있기 때문에, 즉, 통상 동작시에 사용된 각 컬럼라인과 데이터가 판독되는 라인을 공통으로 사용할 수 있기 때문에, 불량데이터가 발생한 부위를 특정하기 위해 필요하다고 생각되는 매우 복잡하고 대규모의 구성과 비슷한 기능을 갖는 구성이 매우 간단하고 소규모의 구성으로 실현될 수 있다.

또한, 본 발명의 다른 구성에 의하면, 1단계의 트랜지스터는 각 칼럼라인 상의 레벨을 변경시킬 수 있기 때문에, 보다 고속의 동작을 달성할 수 있다. 또한, 변경되는 칼럼라인 상의 전위레벨을 접지전위 레벨에서 전원전위레벨보다 적은 레벨까지의 레벨 중 소망하는 레벨로 설정함으로써, 작은 진폭으로 정보를 전송할 수 있어, 결과적으로 고속동작이 가능해진다.

또한, 본 발명의 다른 구성에 의하면, 적은 소자의 수로 판독회로가 실현될 수 있다. 또한, 각 칼럼라인 상의 전위레벨은 전원전위레벨과 임계치 Vt 레벨 사이에서만 방전되기 때문에, 소비전력의 감소를 기대할 수 있다.

Claims (22)

1. 외부의 테스트수단과 조합하여, 동작이 테스트되는 반도체 메모리 회로를 구비한 반도체 장치에 있어서,

   상기 테스트수단으로부터의 명령에 응답하여 테스트의 종류를 나타내는 테스트패턴 및 그 테스트패턴에 의해 얻을 수 있다고 예상되는 기대치를 생성하기 위한 테스트 패턴 생성기와,

   행과 열의 매트릭스형으로 배치되어, 각각 데이터를 그 내부에 기억하기 위한 복수의 메모리셀을 구비하고, 상기 테스트패턴에 의거해서 활성화되어, 상기 각 메모리셀 내에 기억된 데이터를 상기 열마다 출력하기 위한 상기 반도체 메모리 회로와,

   상기 출력된 데이터와 상기 기대치를 비교하여 그 비교결과를 출력하기 위한 판정부와,

   그 비교결과를 어드레스 데이터로 변환하여 상기 테스트수단에 그것을 출력하기 위한 변환부를 구비한 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 반도체 메모리 회로는 상기 메모리셀 내에 기억된 데이터가 출력되는 비트선과, 상기 비트선에 출력된 데이터를 각각 증폭하기 위한 센스앰프와, 상기 비트선과 한쌍의 데이터 버스 사이에 각각 접속된 칼럼 스위치를 구비하고, 상기 센스앰프 및 상기 칼럼 스위치는 상기 열의 방향으로 배치된 칼럼라인으로부터 공급된 컬럼신호에 의거하여 각각 제어되는 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서,

   상기 판정부는 상기 열마다 상기 열과 각각 관련된 복수의 판정회로로 구성되고, 상기 변환부는 상기 복수의 판정회로에 대응하도록 각각 제공된 복수의 플래그회로 와 상기 복수의 플래그회로에 대응하도록 각각 제공된 복수의 변환회로를 구비하되, 상기 각 플래그회로는 상기 대응하는 상기 판정회로로부터 출력된 상기 비교결과가 정상인 경우 제 1상태로 되고, 상기 비교결과가 비정상인 경우 제 2상태로 되며, 상기 각 변환회로는 상기 플래그회로가 상기 제 2상태에 있는 경우, 비정상 상태를 나타내는 데이터가 출력된 메모리셀의 어드레스를 그 내부에 저장한 후, 상기 테스트수단에 해당 어드레스를 출력하는 것을 특징으로 하는 반도체 장치.
4. 제 3 항에 있어서,

   상기 변환부는 상기 변환회로로부터 출력된 어드레스를 순차 그 내부에 저장한 후, 저장된 어드레스를 연속적으로 상기 테스트수단에 출력하는 복수의 버퍼회로를 더 구비한 것을 특징으로 하는 반도체 장치.
5. 제 1 항에 있어서,

   상기 판정부는 상기 열마다 상기 열과 각각 관련된 복수의 판정회로로 구성되고, 상기 변환부는 상기 복수의 판정회로에 대응하도록 각각 제공된 연속적으로 접속된 복수의 변환회로와 상기 변환회로에 대응하도록 각각 제공된 복수의 핸드쉐이크 회로로 구성되며, 상기 각 변환회로는 상기 대응하는 상기 판정회로로부터 출력된 상기 비교결과가 비정상인 경우, 비정상 상태를 나타내는 데이터가 출력된 메모리셀의 어드레스를 그 내부에 저장하고, 상기 각 핸드쉐이크 제어 회로는 다음 단계의 핸드쉐이크 회로의 상태를 검출하고, 그 다음 단계의 핸드쉐이크 회로가 제 1상태에 있는 경우, 상기 대응하는 변환회로에 저장된 상기 어드레스를 다음 단계의 변환회로에 출력하며, 상기 다음 단계의 핸드쉐이크 회로가 제 2상태에 있는 경우, 상기 대응하는 변환회로에 저장된 어드레스를 보유하는 것을 특징으로 하는 반도체 장치.
6. 제 5 항에 있어서,

   상기 핸드쉐이크 제어회로는, 제 1제어신호가 입력에 공급되는 제 1인버터와, 상기 판정회로에 전기접속된 제 1입력단자와 제 1노드 사이에 전기접속되며, 게이트 전극에 상기 제 1제어신호가 공급되는 제 1 N채널형 MOS트랜지스터와 게이트 전극이 상기 제 1인버터회로의 출력에 전기접속되는 제 l P채널형 MOS트랜지스터로 구성된 제 1트랜스퍼 게이트회로와, 제 2입력단자와 제 1노드 사이에 전기접속되고, 게이트 전극이 상기 제 1인버터의 출력에 전기접속되는 제 2N채널형 MOS트랜지스터와 게이트 전극에 상기 제 1제어신호가 공급되는 제 2 P채널형 MOS트랜지스터로 구성된 제 2트랜스퍼 게이트회로와, 상기 제 1노드에 드레인 전극이 전기접속되고, 소스전극에 접지전위가 공급되며, 게이트 전극에 초기화신호가 공급되는 제 3 N채널형 MOS트랜지스터와, α단자가 상기 제 1노드에 전기접속되고, β단자가 제 3입력단자에 전기접속되며, γ단자가 제 2노드에 전기접속된 제 1 C엘리먼트회로와, α단자가 상기 제 2노드에 전기접속되고, β단자가 제 3입력단자에 전기접속되며, γ단자가 제 1출력단자에 전기접속되는 제 2 C엘리먼트회로와, 상기 제 2노드에 드레인 전극이 전기접속되고, 소스전극에 접지전위가 공급되며, 게이트 전극에 상기 초기화신호가 공급되는 제 4 N채널형 MOS트랜지스터와, 상기 제 1노드에 전기접속되는 제 2출력단자와, 상기 제 2노드에 전기접속되는 제 3출력단자로 구성된 것을 특징으로 하는 반도체 장치.
7. 제 6 항에 있어서,

   상기 제 1 및 제 2 C엘리먼트회로 각각은, 전원전위와 제 3 노드 사이에 직렬로 전기접속된 제 3 및 제 4 P채널형 MOS트랜지스터와, 상기 제 3노드와 상기 접지전위 사이에 직렬로 전기접속된 제 5 및 제 6 N채널형 MOS트랜지스터와, 상기 제 3노드와 상기 γ단자 사이에 전기접속되는 제 2인버터와, 상기 제 3 P채널형 MOS트랜지스터 및 상기 제 6 N채널형 MOS트랜지스터의 게이트 전극과 β단자 사이에 전기접속되는 제 3인버터를 구비하되, α단자는 상기 제 2 P채널형 MOS트랜지스터 및 상기 제 5 N채널형 MOS트랜지스터의 게이트 전극에 전기접속되는 것을 특징으로 하는 반도체 장치.
8. 제 5 항에 있어서,

   상기 핸드쉐이크 제어회로는, 제 1제어신호가 입력에 공급되는 제 1인버터와, 상기 판정회로에 전기접속된 제 1입력단자와 제 2입력단자 사이에 전기접속되며, 게이트 전극에 제 1제어신호가 공급되는 제 1 N채널형 MOS트랜지스터와 게이트 전극이 상기 제 1인버터의 출력에 전기접속되는 제 1 P채널형 MOS트랜지스터로 구성되는 제 1트랜스퍼 게이트회로와, 드레인 전극이 상기 제 2입력단자에 전기접속되고, 소스전극이 전원전위에 전기접속되며, 게이트 전극에 초기화신호가 공급되는 제 2 P채널형 MOS트랜지스터와, 입력이 상기 제 2 입력단자에 전기접속되고, 출력이 제 1노드에 전기접속되는 제 2인버터와, α단자가 상기 제 1노드에 전기접속되고, β단자가 제 3입력단자에 전기접속되며, γ단자가 제 2노드에 전기접속되고, δ단자에 상기 제 1제어신호가 공급되며, η단자가 상기 제 1인버터의 출력에 전기접속되는 제 1 C엘리먼트회로와, 입력이 상기 제 2노드에 전기접속되고, 출력이 제 3노드에 전기접속되는 제 3인버터와, α단자가 상기 제 3노드에 전기접속되고, β단자가 제 4입력단자에 전기접속되며, γ단자가 제 1출력단자에 전기접속되고, δ단자에 상기 제 1제어신호가 공급되며, η단자가 상기 제 1인버터의 출력에 전기접속되는 제 2 C엘리먼트회로와, 상기 제 2노드에 드레인 전극이 전기접속되고, 상기 전원전위에 소스전극이 전기접속되며, 게이트 전극에 상기 초기화신호가 공급되는 제 3 P채널형 MOS트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
9. 제 8 항에 있어서,

   상기 제 1 및 제 2 C엘리먼트회로 각각은, 상기 전원전위와 제 3노드 사이에 직렬로 전기접속되는 제 4∼제 6 P채널형 MOS트랜지스터와, 상기 제 3노드와 접지전위 사이에 직렬로 전기접속되는 제 2∼제 4 N채널형 MOS트랜지스터와, 상기 제 5 P채널형 MOS트랜지스터 및 상기 제 3 N채널형 MOS트랜지스터의 게이트 전극과 상기 β단자 사이에 전기접속되는 제 4 인버터를 구비하되, 상기 α단자는 상기 제 6 P채널형 MOS트랜지스터 및 상기 제 2 N채널형 MOS트랜지스터의 게이트 전극에 전기접속되고, 상기 δ단자는 상기 제 4 P채널형 MOS트랜지스터의 게이트 전극에 전기접속되며, 상기 η단자는 상기 제 4 N채널형 MOS트랜지스터의 게이트 전극에 전기접속되는 것을 특징으로 하는 반도체 장치.
10. 제 5 항에 있어서,

    상기 핸드쉐이크 제어회로는 입력에 제 1제어신호가 공급되는 제 1인버터와, 상기 판정회로에 전기접속된 제 1입력단자와 제 2입력단자 사이에 전기접속되며, 게이트 전극에 상기 제 1제어신호가 공급된 제 1 N채널형 MOS트랜지스터와 게이트 전극이 상기 제 1인버터의 출력에 전기접속된 제 1 P채널형 MOS트랜지스터로 구성되는 제 1트랜스퍼 게이트회로와, 드레인 전극이 제 2입력단자에 전기접속되고, 소스전극이 전원전위에 전기접속되며, 게이트 전극에 초기화신호가 공급되는 제 2 P채널형 MOS 트랜지스터와, 입력이 상기 제 2입력단자에 전기접속되고, 출력이 제 1노드에 전기접속되는 제 2인버터와, α단자가 상기 제 1노드에 전기접속되고 β단자가 제 3입력단자에 전기접속되며, γ단자가 제 2노드에 전기접속되고, η단자가 상기 제 1인버터의 출력에 전기접속되는 제 1 C엘리먼트회로와, 입력이 상기 제 2노드에 전기접속되고, 출력이 제 3노드에 전기접속되는 제 3인버터와, α단자가 상기 제 3노드에 전기접속되고, β단자가 제 3입력단자에 전기접속되며, γ단자가 제 1출력단자에 전기접속되고, η단자가 상기 제 1인버터의 출력에 전기접속된 제 2 C엘리먼트회로와, 상기 제 2노드에 드레인 전극이 전기접속되고, 상기 전원전위에 소스전극이 전기접속되며, 게이트 전극에 상기 초기화신호가 공급되는 제 3 P채널형 MOS트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
11. 제 10 항에 있어서,

    상기 제 1 및 제 2 C엘리먼트회로 각각은, 상기 전원전위와 제 3 노드 사이에 직렬로 전기접속되는 제 4 및 제 5 P채널형 MOS트랜지스터와, 상기 제 3 노드와 접지전위 사이에 직렬로 전기접속되는 제 2 내지 제 4 N채널형 MOS트랜지스터와, 상기 제 1 P채널형 MOS트랜지스터 및 상기 제 3 N채널형 MOS트랜지스터의 게이트 전극과 상기 β단자 사이에 전기접속되는 제 4인버터를 구비하되, 상기 α단자는 상기 제 4 P채널형 MOS트랜지스터 및 상기 제 2 N채널형 MOS트랜지스터의 게이트 전극에 전기접속되고, 상기 η단자는 상기 제 4 N채널형 MOS트랜지스터의 게이트 전극에 전기접속되는 것을 특징으로 하는 반도체 장치.
12. 제 1 항에 있어서,

    반도체 웨이퍼 상에 형성된 반도체 장치에 있어서, 상기 반도체 메모리 회로가 형성된 반도체 메모리 회로영역과 상기 테스트 패턴 생성기, 상기 판정부 및 상기 변환부가 형성된 테스트 관리영역은 절단 예정영역에 대응하는 스크라이브 라인에 의해 분리되고, 상기 반도체 메모리 회로, 상기 테스트 패턴 생성기 및 상기 판정부는 스크라이브 라인 상에 형성된 복수의 도체층을 포함하는 접속수단에 의해 서로 전기접속되는 것을 특징으로 하는 반도체 장치.
13. 제 12 항에 있어서,

    상기 접속수단의 도체층은, 상기 스크라이브 라인으로부터 이격된 부위에서 콘택수단에 의해 상기 반도체 메모리 회로, 상기 테스트 패턴 생성기 및 상기 판정부의 배선층에 각각 접속되고, 상기 콘택수단은 상기 스크라이브 라인 측에 노출하지 않도록 절연막으로 피복되는 것을 특징으로 하는 반도체 장치.
14. 제 13 항에 있어서,

    상기 테스트 관리 영역은 제 1테스트 관리영역 및 제 2테스트 관리영역으로 분할되고, 그곳 사이에 삽입된 상기 반도체 메모리 회로영역과 대향하여 배치되는 것을 특징으로 하는 반도체 장치.
15. 제 1 항에 있어서,

    반도체 웨이퍼 상에 형성된 상기 반도체 장치는, 상기 반도체 메모리 회로가 형성된 반도체 메모리 회로영역과 상기 테스트 패턴 생성기, 상기 판정부 및 상기 변환부가 형성된 테스트 관리영역을 구비하고, 상기 테스트 관리영역은 반도체 메모리 회로영역을 둘러싸고, 절단 예정영역에 대응하는 스크라이브 라인 상에 배치되며, 상기 반도체 메모리 회로, 상기 테스트 패턴 생성기 및 상기 판정부는 스크라이브 라인 상에 형성된 복수의 도체층을 포함하는 접속수단에 의해 서로 접속되는 것을 특징으로 하는 반도체 장치.
16. 제 1 항에 있어서,

    상기 반도체 메모리 회로는, 상기 메모리셀에 각각 접속된 비트선과, 상기 각 비트선 상의 전위변화에 따라서 칼럼라인 상의 전위를 변화시키는 판독회로와, 제 1스위치수단을 통해서 상기 컬럼라인의 일단에 접속된 열디코더와, 제 2스위치수단을 통해서 상기 컬럼라인의 타단에 접속된 상기 판정회로를 구비하되, 테스트동작시에 상기 제 1스위치수단은 비도통으로 되고, 상기 제 2스위치수단은 도통으로 되어, 상기 판독회로가 상기 칼럼라인 상의 전위를 변화시켜서, 이 칼럼라인 상의 전위가 상기 판정회로에 의해 기대치와 비교되는 것을 특징으로 하는 반도체 장치.
17. 제 16 항에 있어서,

    상기 컬럼라인에 전원전위를 각각 공급하는 복수의 프리챠지회로를 더 구비하고, 상기 판독회로는 상기 컬럼라인에 드레인 전극이 전기접속되며, 소스전극에 상기 전원전위로부터 소정전위만큼 감소된 전위를 갖는 제 1제어신호가 공급되고, 게이트 전극이 제 1노드에 전기접속되는 제 1 N채널형 MOS트랜지스터와, 드레인 전극이 제 2노드에 전기접속되고, 소스전극이 상기 제 1노드에 전기접속되며, 상기 각 비트선 쌍 중 한편의 비트선에 게이트 전극이 전기접속되는 제 2 N채널형 MOS트랜지스터와, 드레인 전극이 제 3노드에 전기접속되고, 소스전극이 상기 제 1노드에 전기접속되며, 상기 각 비트선 쌍 중 다른 한편의 비트선에 게이트 전극이 접속되는 제 3 N채널형 MOS트랜지스터와, 드레인 전극이 상기 전원전위와 상기 접지전위 중 한편의 전위를 갖는 제 1판독 데이터 버스에 전기접속되고, 소스전극이 상기 제 2노드에 전기접속되며, 게이트 전극이 상기 컬럼라인에 전기접속되는 제 4 N채널형 MOS트랜지스터와, 드레인 전극이 상기 전원전위와 상기 접지전위 중 다른 한편의 전위를 갖는 제 2판독 데이터 버스에 전기접속되고, 소스전극이 상기 제 3노드에 전기접속되며, 게이트 전극이 상기 컬럼라인에 전기접속되는 제 5 N채널형 MOS트랜지스터와, 드레인 전극이 상기 제 1노드에 전기접속되고, 소스전극이 접지전위에 전기접속되며, 게이트 전극에 제 2제어신호가 공급되는 제 6 N채널형 MOS트랜지스터와, 상기 제 1노드에 상기 전원전위를 공급하는 프리챠지회로를 구비한 것을 특징으로 하는 반도체 장치.
18. 제 16 항에 있어서,

    상기 컬럼라인에 전원전위를 각각 공급하는 프리챠지회로를 더 구비하고, 상기 판독회로는 상기 컬럼라인에 드레인 전극이 전기접속되며, 소스전극이 제 1노드에 전기접속되고, 게이트 전극에 상기 전원전위보다 높은 전위를 갖는 제 1제어신호가 공급되는 제 1 N채널형 MOS트랜지스터와, 드레인 전극이 제 2노드에 전기접속되며, 소스전극이 상기 제 1노드에 전기접속되고, 상기 각 비트선 쌍 중 한편의 비트선에 게이트 전극이 전기접속되는 제 2 N채널형 MOS트랜지스터와, 드레인 전극이 제 3노드에 전기접속되며, 소스전극이 상기 제 1노드에 전기접속되고, 상기 각 비트선 쌍 중 다른 한편의 비트선에 게이트 전극이 전기접속되는 제 3 N채널형 MOS트랜지스터와, 드레인 전극이 상기 전원전위 및 접지전위 중 한편의 전위를 갖는 제 1판독 데이터 버스에 전기접속되고, 소스전극이 상기 제 2노드에 전기접속되며, 게이트 전극이 상기 컬럼라인에 전기접속되는 제 4 N채널형 MOS트랜지스터와, 드레인 전극이 상기 전원전위 및 상기 접지전위 중 다른 한편의 전위를 갖는 제 2판독 데이터 버스에 전기접속되고, 소스전극이 상기 제 3노드에 전기접속되며, 게이트 전극이 상기 컬럼라인에 전기접속되는 제 5 N채널형 MOS트랜지스터와, 드레인 전극이 상기 제 1노드에 전기접속되고, 소스전극이 접지전위에 전기접속되며, 게이트 전극에 제 2제어신호가 공급되는 제 6 N채널형 MOS트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
19. 데이터를 내부에 각각 저장하여 행과 열방향을 따라 매트릭스형으로 배치된 복수의 메모리셀과,

    상기 메모리셀에 각각 접속된 복수의 비트선과,

    행방향으로 배치된 복수의 워드선과,

    열방향으로 배치된 복수의 컬럼라인과,

    상기 복수의 워드선과 상기 복수의 칼럼라인으로 상기 복수의 메모리셀로부터 소망하는 메모리셀을 선택하고, 이 선택된 메모리셀 내에 저장된 데이터가 공급되는 한쌍의 판독버스를 구비한 반도체 메모리 회로의 판독회로에 있어서,

    상기 판독회로가 상기 반도체 메모리 회로를 테스트하는 모드에 있으면, 상기 판독회로는 상기 선택된 메모리셀 내에 저장된 데이터가 공급되는 각 비트선 상의 전위와 제 1전위로 설정된 상기 한쌍의 판독버스 상의 전위를 비교하고, 그 비교결과에 근거하여 소정전위로 설정된 상기 각 칼럼라인 상의 전위를 변화시키는 것을 특징으로 하는 반도체 메모리 회로의 판독회로.
20. 제 19 항에 있어서,

    상기 각 컬럼라인에 드레인 전극이 전기접속되고, 소스전극에 상기 제 1전위로부터 소정전위만큼 감소된 전위를 갖는 제 1제어신호가 공급되며, 제 1노드에 게이트 전극이 전기접속되는 제 1 N채널형 MOS트랜지스터와,

    드레인 전극이 제 2노드에 전기접속되고, 소스전극이 상기 제 1노드에 전기접속되며, 상기 각 비트선에 게이트 전극이 전기접속되는 제 2 N채널형 MOS트랜지스터와,

    드레인 전극이 상기 한쌍의 판독버스에 전기접속되고, 소스전극이 상기 제 2노드에 전기접속되며, 게이트 전극이 상기 각 컬럼라인에 전기접속되는 제 3 N채널형 MOS트랜지스터와,

    드레인 전극이 상기 제 1노드에 전기접속되고, 소스전극이 접지전위에 전기접속되며, 게이트 전극에 제 2제어신호가 공급되는 제 5 N채널형 MOS트랜지스터를 더 구비한 것을 특징으로 하는 반도체 메모리 회로의 판독회로.
21. 제 19 항에 있어서,

    상기 각 컬럼라인에 드레인 전극이 전기접속되고, 제 1노드에 소스전극이 전기접속되며, 게이트 전극에 상기 제 1전위보다 높은 전위를 갖는 제 1제어신호가 공급되는 제 1 N채널형 MOS트랜지스터와,

    드레인 전극이 제 2노드에 전기접속되고, 소스전극이 상기 제 1노드에 전기접속되며, 상기 각 비트선에 게이트 전극이 전기접속되는 제 2 N채널형 MOS트랜지스터와,

    드레인 전극이 상기 한쌍의 판독버스에 전기접속되고, 소스전극이 상기 제 2노드에 전기접속되며, 게이트 전극이 상기 각 컬럼라인에 전기접속되는 제 3 N채널형 MOS트랜지스터와,

    드레인 전극이 상기 제 1노드에 전기접속되고, 소스전극이 접지전위에 전기접속되며, 게이트 전극에 제 2제어신호가 공급되는 제 4 N채널형 MOS트랜지스터를 더 구비한 것을 특징으로 하는 반도체 메모리 회로의 판독회로.
22. 데이터를 내부에 각각 저장하여 행과 열방향을 따라 매트릭스형으로 배치된 복수의 메모리셀과, 상기 메모리셀에 각각 접속된 복수의 비트선과, 행방향으로 배치된 복수의 워드선과, 열방향으로 배치된 복수의 컬럼라인과, 상기 복수의 워드선과 상기 복수의 컬럼라인으로 상기 복수의 메모리셀로부터 소망하는 메모리셀을 선택하고, 이 선택된 메모리셀 내에 저장된 데이터가 공급되는 한쌍의 판독버스를 구비한 반도체 메모리 회로의 테스트 방법에 있어서,

    상기 반도체 메모리 회로를 테스트하는 모드에서, 상기 복수의 컬럼라인을 소정의 전위로 설정하는 단계와,

    상기 선택된 메모리셀 내에 저장된 데이터가 공급되는 상기 각 비트선 상의 전위와 제 1전위로 설정된 상기 한쌍의 판독버스 상의 전위를 비교하는 단계와,

    그 비교결과에 근거하여 상기 각 칼럼라인 상의 전위를 변화시키는 단계를 구비한 것을 특징으로 하는 반도체 메모리 회로의 테스트 방법.

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