CN1134017C - 具有待测的半导体存储电路的半导体器件 - Google Patents

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Abstract

一种半导体器件，它能指定半导体存储电路的存储部件中产生的缺陷部分并缩短其测试所需的时间。此半导体器件包括测试方式产生器，用于产生表示测试类型的测试方式以及由此测试方式所获的期望值；所述半导体存储电路，具有以行和列的矩阵形式排列并分别在其中存储数据的多个存储单元；判定部件，用于把输出的数据与期望值相比较并从中输出比较结果；以及变换部件，用于把比较结果转换成地址数据并把它输出到所述测试装置。

Description

具有待测的半导体存储电路的半导体器件
本发明涉及一种具有半导体存储电路的半导体器件，结合外部测试装置测试此半导体存储电路的操作，还涉及一种半导体器件的布局和一种测试半导体存储电路的方法。
众所周知，一种内置自测试(以下叫做“BIST”)作为对半导体器件操作的一种测试。对于BIST，已揭示了这几种：(1)IEEE，Dige.of Tech.Papers，P.110-111，1991中S.Mori等人的“具有合并的匹配线测试构造的45ns 64Mb的DRAM”，(2)Engineering book publisher出版的P204-208上H.Fujiwara的“计算机设计和测试”，以及(3)Singaku Giho SDM69-39，P79-85，1999中Koike等人的“设有自测试功能的55ns 16Mb的DRAM”等。
此外，Williams，T.E.等人在ISSCC，Dig.of Tech.Papers，P98-99中揭示了“一种过零自计时160ns 546 CMOS分频器”作为控制与测试有关的FIFO(先进先出)电路的方法。
然而，在上述揭示所代表的已有技术中，由于半导体器件和外部测试电路之间数据的传输量随半导体存储电路的存储器部分容量的大幅度增加而增加，所以测试半导体存储电路所需的时间变长。也考虑过用增加数据的压缩率作为减少其间数据传输量的方法。然而，从根据压缩数据进行的测试结果可理解，只能实现判定每个单位的压缩数据好或坏的测试。于是，很难指定产生缺陷数据的位置。这将对大容量半导体存储电路的冗余补救产生影响。
即，其冗余补救是为了提高生产率，用备份存储单元替换缺陷存储单元来作补救。然而，不指明或确定缺陷存储单元的位置就很难实行冗余补救或将不必要地使用用作冗余补救的存储单元，因为冗余补救是对每个大规模部件进行的。
以下示出由本申请的发明人为解决上述问题而创造的各种发明中的典型发明。从后面将要说明的详细描述可理解除以下所述发明以外的发明。
即，提供了一种具有半导体存储电路的半导体器件，结合外部测试装置测试该电路的操作，此半导体器件包括：测试方式产生器，响应于测试装置发出的命令产生代表测试类型的测试方式和估计要由此测试方式获得的期望值；
半导体存储电路具有以行列矩阵形式排列的多个存储单元，分别用于在其中存储数据，根据测试方式而受激输出存储在各个存储单元每一列中的数据；
判定部件，用于把每个输出的数据与期望值相比较并输出其比较结果；以及
变换部件，用于把比较结果转换成地址数据并把它输出到外部测试装置。
依据此结构，由于指定了一个缺陷存储单元，所以它可在相应于执行此指定测试后处理的冗余补救处理中被一备份存储单元有效地替换。即，由于在冗余补救处理期间，备份存储单元只替换缺陷存储单元，所以可消除备份存储单元不必要的浪费，并可大大缩短其替换所需的时间。
冗余补救处理通常需要大量时间。因此，由于此结构在时间上的缩短对减少成本以及缩短提供产品的周期等都有贡献，所以预期在半导体领域中可获得非常大的效果。此外，由于可用只存储代表缺陷部分地址数据的简单结构来实现测试装置，所以可以低成本获得测试装置。
虽然说明书以特别指出和明确要求作为本发明的主题的权利要求书进行总结，但相信从以下描述并结合附图，可更好地理解本发明、本发明的目的和特征及其进一步的目的、特征和优点，其中：
图1是示出本发明第一实施例的电路方框图；
图2是示出本发明第二实施例的局部电路方框图；
图3是示出本发明第三实施例的局部电路方框图；
图4是详细示出本发明第三实施例的局部电路方框图；
图5是示出本发明第四实施例的局部电路方框图；
图6是详细示出第四实施例局部结构的电路方框图；
图7是示出本发明第五实施例的电路方框图；
图8是示出第五实施例中所使用的C元件电路的电路图；
图9是示出第五实施例另一个变化形式的电路方框图；
图10是示出图9所示变化形式中所使用的C元件电路的电路图；
图11是示出第五实施例再一个变化形式的电路方框图；
图12是示出图11所示再一个变化形式所使用的C元件电路的电路图；
图13是示出本发明第六实施例的局部布局；
图14是示出第六实施例的局部电路方框图；
图15是详细示出第六实施例的电路方框图；
图16是示出第六实施例操作的局部时序图；
图17是示出本发明第七实施例的局部布局；
图18是示出本发明第八实施例的局部剖面图；
图19是示出本发明第九实施例的局部电路布局；
图20是示出本发明第十实施例的局部电路布局；
图21是详细示出第十实施例的电路方框图；
图22是示出本发明第十一实施例的局部布局(预处理过程)；
图23是示出第十一实施例的局部布局(大圆片测试处理)；
图24是示出第十一实施例的局部布局(划片处理)；
图25是描述第十一实施例的流程图(分类处理)；
图26是示出本发明第十二实施例的局部电路方框图；
图27是示出第十二实施例中所使用的确定电路的电路图；
图28是示出本发明第十三实施例的局部电路方框图；
图29是示出本发明第十四实施例的局部电路方框图；以及
图30是示出本发明第十五实施例的局部电路方框图。
以下将参考附图描述依据本申请的发明较佳实施例。虽然，在下述对各种实施例的描述中集中地描述了典型部分作为实施例，如果考虑描述的其它实施例，容易理解省略其描述的部分或在描述中简化的部分。示意地示出用于这些描述的附图，以帮助理解本发明。在各个图中所使用的在结构上相似的元件用相同的标号和符号来表示，并省略对某些常用元件的描述以免繁复。
首先将参考图1描述第一实施例。在第一实施例中只示出本发明的示意观点，将在下述其它实施例中详细描述各个部分。
由外置的测试装置101对半导体器件100进行各种测试项目的测试。例如，作为测试项目，考虑在确定或指定缺陷部分时判定本半导体器件100的操作好坏的测试。除此之外也可考虑各种测试。然而，由测试执行者适当地选择测试项目。以下的各个实施例分别示出半导体器件具有半导体存储电路并对该半导体存储电路执行测试的情况。然而，本发明适用于测试其它各种半导体集成电路。
例如，测试装置101具有产生对应于表示测试开始或起始的命令的测试开始命令并响应于其测试结果进行最终处理的功能。
半导体器件100包括测试方式产生器102，响应于从测试装置101发出的测试开始命令，产生表示测试类型的测试方式、用于指定和控制地址(相应于各个部分的控制信号)的测试命令和定义为确定或判定部件中比较基准的期望值；半导体存储电路103，根据测试方式和测试命令，测试保存在其中的数据并从中读取数据或写入数据；判定部件104，用于把半导体存储电路103每一列输出的结果与期望值相比较并从中输出比较结果；以及转换或变换部件105，用于把判定部件104输出的比较结果转换成地址字并从中传输。
接着将简要描述半导体器件100的操作。当从测试装置101中输出测试开始命令时，测试方式产生器102首先响应于测试开始命令产生经过编程的测试方式、测试命令和期望值。其后，测试方式产生器102把测试方式和测试命令提供给半导体存储电路103，并把期望值提供给判定部件104。在其中接收到测试方式和测试命令的半导体存储电路103进行数据写入操作，其后根据在每一列所需行中限定的每个存储单元存储的数据读取数据。由判定部件104把每一列读出的数据与期望值相比较。从其比较可实现判定置于半导体存储电路103中的每个存储单元的好坏。把每个比较结果提供给变换部件105，由其根据比较结果产生表示发生失效或缺陷的部分的地址字，并在其后输出到测试装置101。测试装置101在其中存储输出的地址字。由于在所有的行上进行此操作，所以把表示半导体存储电路103中所有失效部分的地址都字存入测试装置101。
由于每个所存储的地址字用于指定每个存储单元中的缺陷部分，所以在随后的冗余补救处理期间，可有效地用备份存储单元替换与该地址字有关的存储单元。即，由于在冗余补救处理期间，备份存储单元只能替换缺陷存储单元，所以可避免对每个备份存储单元的不必要浪费，并可大大缩短用备份存储单元替换缺陷存储单元所需的时间。
冗余补救处理通常需要很多时间。因此，由于用本实施例的结构来缩短时间对减少成本、缩短产品供应周期等有贡献，所以可望在半导体领域内产生巨大的效果。此外，由于可用只存储表示每个缺陷部分地址数据的简单结构来实现测试装置，所以可以低成本获得测试装置。
接着参考图2描述第二实施例。在第二实施例中，示出上述半导体存储电路103和判定部件104结构的特殊例子。由于每一列的结构类似于以上实施例中所示的结构，所以图2示出多个列中任意列m(m＝1～m)的结构。
半导体存储电路103包括多个读出放大器部件SAU1到SAUn；输入/输出总线I/Om，用于分别从读出放大器部件读取数据(叫做“数据读取操作”)或把数据写入读出放大器部件(叫做“数据写入操作”)；数据总线DB；读电路103Rm，用于分别在数据读取操作时把置于输入/输出总线I/Om上的数据输出到数据总线DB并在半导体存储电路作测试操作时把置于输入/输出总线I/Om上的数据输出到判定部件104；写电路103Wm，用于在数据写操作时通过I/O总线把数据写入其相应的读出放大器部件；以及开关装置SWdm(由N沟MOS晶体管(以下叫做“NMOS”)构成)，每个装置位于读电路103Rm和数据总线DB之间。
读出放大器部件SAUn(n＝1～n，n＞m)由分别传输存储在存储单元中的数据的位线对BLnm、用于分别放大位于位线对BLnm上的数据的读出放大器SAnm以及位于读出放大器SAnm和I/O总线之间的开关装置SWnm构成。由读出放大器部件选择信号φsn控制每个开关装置SWnm。由提供给列线CLm的列信号φCLm来控制每个读出放大器SAnm。在此情况下，当列信号φCLm的电平为高时，启动读出放大器SAnm，从而进行放大操作。此列信号也通过倒相器103Im提供给开关装置SWdm。在本实施例中，放置I/O总线，使其沿与列线相同的方向延伸。
判定部件104由多个判定电路104m(m＝1～m)(在此情况下，每个判定电路由异或电路构成)构成。每个判定电路104m把读电路103Rm产生的输出与测试方式产生器102输出的期望值φ104相比较并从中输出比较结果。
根据从未示出的Y和X解码器或其相应解码器提供的解码信号产生列信号φCL和读出放大器部件选择信号φsn。
接着将描述半导体存储电路结构的操作。然而，由于如果用常用的半导体存储电路考虑上述结构可容易地理解读取和写入操作，所以这里将描述测试操作的操作情况。这里主要描述半导体存储电路103的操作。然而，即使参考对上述第一实施例操作进行的描述，也可容易理解本电路的操作。
在测试操作时，首先把高电平的列信号φCL1到φCLm提供给其相应的列线CL1到CLm。于是，断开开关装置SWd1到SWdm并启动读出放大器SA11到SAnm，从而放大位线对BL11到BLnm上的数据。其后，依次对每个读出放大器部件(每一行)接通开关装置。即，响应于读出放大器部件选择信号φs1首先接通开关装置SW11到SW1m，从而把读出放大器放大的数据分别提供给输入/输出总线I/O1到I/Om。其后，通过每一列的读电路103R1到103Rm，分别把输入/输出总线I/O1到I/Om上的数据提供给判定电路1041到104m。其后，判定电路1041到104m把各个数据与期望值f104相比较并从中分别输出比较结果。同样地，也启动读出放大器部件SAU2到SAUn，从而把各个数据与期望值f104相比较。
于是，由于可通过依据读出放大器部件选择信号依次简单地选择各行来测试所有的存储单元，所以可在短时间内指定缺陷部分并允许进行简单测试。
接着将参考图3和4描述本发明的第三实施例。图3示出转换或变换部件105的结构。图4是用于更详细描述图3结构的图。
变换部件105包括用于把对判定部件104好坏的判定结果(m位)转换成j(2j≥m)位位地址的m列地址变换电路块105A和n级缓冲器电路块105B。
地址变换电路块104A由标志电路FLGA1到FLGAm和变换电路AT1到ATm构成。缓冲器电路块105B包括标志电路FLGB1到FLGBn。用时钟信号CLK同步地启动变换部件105的地址变换电路块105A和缓冲器电路块105B。
当判定部件104的判定电路104i(1≤i≤m)输出的判定结果表示变换部件105中数据失效时，标志电路FLGAi表示置“1”的标志，相应于标志电路FLGAi的变换电路ATi产生用于指定或限定数据缺陷部分的地址字。其后，与时钟信号同步地相继转移标志和地址字，从而把它们存储在缓冲器电路BB中。其后，把存储在缓冲器电路BB中的地址连续地串行传输到测试装置101。
以下将参考图4对变换部件105的详细结构和操作进一步进行描述。
地址变换电路ATi包括多路复用器电路MUX-1i，响应于控制信号φ31，在其中接收或输入提供给其A和B端子中任一个的数据；j位多路复用器电路MUX-2i，响应于控制信号φ31，在其中输入提供给A和B端子中任一个的数据；ROMi，用于在其中存储每个电路块特有的地址；以及地址寄存器RAi，用于在其中保存j位地址。
MUX-1i的A端子提供有判定电路104i的判定结果，该结果表示数据是否为好或有缺陷或坏。当发现判定结果为“缺陷或坏”时，标志电路FLGAi输出用于提供表示标志为“1”的指令的信号。当发现判定结果为“好”时，标志电路FLGAi输出用于提供表示标志为“0”的指令的信号。此外，从前级标志电路FLGAi-1发送的输出提供给MUX-1i的B端子，MUX-1i的输出端电气地连接到标志电路FLGAi的输入端。ROMi的输入端提供有判定电路104i的判定结果，该结果表示数据是好还是坏。当发现判定结果为“坏”时，ROMi从中输出j位地址。另一方面，当判定结果表示“好”时，ROMi不产生输出，ROMi的输出端电气地连接到多路复用器电路MUX-2i的A端子。MUX-2i的A端子电气地连接到ROMi的输出端，MUX-2i的B端子电气地连接到前级地址寄存器RAi-1的输出端。MUX-2i的输出端电气地连接到地址寄存器RAi的输入端。与时钟信号CLK同步地启动标志电路FLGAi和地址寄存器RAi。
缓冲器电路BBj包括MUX-3j，响应于控制信号φ32，在其中接收或输入提供给其A和B端子中任一个的数据；j位多路复用器电路MUX-4j，响应于控制信号φ32，在其中输入提供给其A和B端子中任一个的数据；以及地址寄存器RBj，用于在其中保存j位地址。
MUX-3j的A端子电气地连接到前级标志电路FLGBj-1的输出端，MUX-3j的B端子电气地连接到相应于后级的标志电路FLGBj的输出端。此外，MUX-3j的输出端电气地连接到标志电路FLGBj的输入端。MUX-4j的A端子电气地连接到前级地址寄存器RBj-1的输出端，其B端子电气地连接到相应于后级的地址寄存器RBj的输出端。此外，MUX-4j的输出端电气地连接到地址寄存器RBj的输入端。地址寄存器RBj的输出端电气地连接到相应于后级的多路复用器MUX-4j+1的输入端。标志电路FLGBj的输出端电气地连接到多路复用器电路MUX-3j的B端子、门电路ANDj(相应于本实施例中的AND电路)的一个输入端和相应于后级的多路复用器电路MUX-3j+1的A端子。门电路ANDj的另一输入端电气地连接到后级门电路ANDj+1的输出端。然而，从标志电路FLGBn产生的输出用作相应于第n级的最后一级的控制信号φ32。此外，第一级多路复用器电路MUX-31和MUX-41的各个A端子分别提供有标志电路FLGAm和相应于变换电路块105A最后一级的地址寄存器RAn产生的输出。与时钟信号CLK同步地启动标志电路FLGBj和地址寄存器RBj。
接着将描述本实施例的操作。将考虑对上述第一和第二实施例的操作进行描述，以进一步理解其操作。
当给控制信号φ31提供高电平时，首先把提供给多路复用器电路MUX-1i和MUX-2i的A端子的数据输入到多路复用器电路MUX-1i和MUX-2i。
当在此情况下发现判定电路104i的判定结果为「坏」时，多路复用器电路MUX-1i输出用于提供表示标志为“1”的指令的信号。多路复用器MUX-2i输入来自ROMi的固有j位地址，并把此地址提供给地址寄存器RAi。
另一方面，当发现判定电路104i的判定结果为“好”时，多路复用器电路MUX-1i允许标志电路FLGAi-1输出用于提供表示标志为“0”的指令的信号。由于未给多路复用器电路MUX-2i提供来自ROMi的地址，所以地址寄存器RAi保持在初始状态。
接着，当给控制信号φ31提供低电平时，提供给多路复用器电路MUX-1i和MUX-2i的B端子的数据输入到多路复用器电路MUX-1i和MUX-2i。
在此情况下，与时钟信号CLK同步地把前级标志电路FLGAi-1的标志提供给多路复用器MUX-1i的B端子。于是，多路复用器MUX-1i根据该标志使后级标志电路FLGAi输出用于提供表示标志为“1”或“0”的指令的信号。同样，把标志电路FLGAi产生的输出提供给相应于后级的多路复用器电路MUX-1i+1的B端子。与时钟信号CLK同步地把存储在前级地址寄存器RAi-1中的地址提供给多路复用器电路MUX-2i的B端子，其后多路复用器电路MUX-2i把该地址提供给后级地址寄存器RAi。同样，地址寄存器RAi的输出被提供给相应于后级的多路复用器电路MUX-2i+1的B端子。
同样，接着与时钟信号CLK(用于每个时钟)同步地相继转移有关标志的信息和相应于标志的地址信息。
接着，把如此转移的信息提供给缓冲器电路块105B，从而相继转移相应于设在缓冲器电路块105B内n级的缓冲器电路BB1到BBn。现在将描述此操作。
由于当把相应于n级的缓冲器电路BB1到BBn置于其初始状态时控制信号φ32为低电平，所以输入提供给多路复用器电路MUX-31到MUX-3n和MUX-41到MUX-4n的数据。
即使在此情况下，以与上述地址变换电路块转移数据的例子类似的方式，在把从标志电路FLGAm提供的标志和从地址寄存器RAn提供的地址分别提供给多路复用器电路MUX31和MUX-41的A端子后，与时钟信号CLK同步地对每个时钟一级一级地转移此标志和地址。
当其后把表示标志“1”的信息(即，表示坏或缺陷数据的信息)输入到最后一级标志电路FLGBn时，标志电路FLGBn的输出(相应于控制信号φ32)变为高电平，从而选中最后一级多路复用器电路MUX-3n和MUX-4n的B端子。因此，多路复用器电路MUX-3n和MUX-4n不接收从相应于前级的标志电路FLGBn-1和地址寄存器RBn-1产生的输出。结果，把表示“失效或缺陷”的标志“1”和相应于其缺陷或坏部分的地址分别存入最后一级的标志电路FLGBn和地址寄存器RBn。同样，当把表示标志“1”的信息(即，表示“缺陷或坏数据”的信息)输入到第n-1级标志电路FLGBn-1时，门电路ANDn响应于标志电路FLGBn-1和最后一级标志电路FLGBn产生的输出来输出高电平控制信号φ32，从而选中相应于第n-1级的多路复用器电路MUX-3n-1和MUX-4n-1的B端子。于是，多路复用器电路MUX-3n-1和MUX-4n-1不接收从相应于前级的标志电路FLGBn-2和地址寄存器RBn-2产生的输出。结果，把表示第二个“失效或缺陷”的标志“1”和相应于其缺陷部分的地址分别存入第n-1级的标志电路FLGBn-1和地址寄存器RBn-1。
通过重复此操作，可响应于m个时钟信号CLK把m级型变换导电路块105A产生的数据都转移到缓冲器电路块105B。m级型变换电路块105A产生的数据分别与m级判定电路104有关。即，由于从其中产生的数据分别响应于半导体存储电路103的m列，所以由一系列这样的操作把每个表示存储单元产生失效的地址都存入其相应的缓冲器电路。
其后，把存储在缓冲器电路块105B中的所有地址连续地串行输出到测试装置101。
依据上述结构，只指定表示产生失效的存储单元的地址，并把这些地址相继输出到测试装置。因此，可大大缩短随后的冗余补救处理所需的测试时间间隔。此外，由于可用只存储表示缺陷部分的地址数据的简单结构可实现测试装置，所以可以低成本获得测试装置。
接着将参考图5和6描述本发明的第四实施例。图5是示出相应于变换电路块105A的另一个结构例子的变换电路块105A’的图。图6是详细示出图5结构的图。为了参考的目的将使用对上述第三实施例的描述，以理解以下描述。
变换电路块105A’基本上具有与上述变换电路块105A相同的功能。以下将描述构成变换电路块105A’的每个变换电路AT’i。
地址变换电路AT’i包括j位多路复用器电路MUX-5i，响应于控制信号φ41，在其中输入提供给其A和B端子中任一个的数据并从输出端C输出数据；ROMi，用于在其中存储电路块特有的地址；地址寄存器RAi，用于在其中保存j位地址；以及交换控制电路HSi，响应于控制信号φ42，选择某种运行状态，用于把其中可输入确定或判定电路104i的判定结果的输入状态或存储在其中的数据传输到相应于后级的地址变换电路AT’i+1。
ROMi的输入端提供有判定电路104i的判定结果，该结果表示数据的好坏，其输出端电气地连接到多路复用器电路MUX-5i的A端子。
MUX-5i的B端子提供有前级地址寄存器RAi-1产生的输出，其输出端电气地连接到后级地址寄存器RAi的输入端。
交换控制电路HSi的输入端T提供有判定电路104i的判定结果，该结果表示数据的好坏。此外，交换控制电路HSi的输入端A电气地连接到前级交换控制电路HSi-1的输出端B(交换控制电路HSi的输出端B电气地连接到相应于后级的交换控制电路HSi+1的输入端A)。交换控制电路HSi的输出端C电气地连接到交换控制电路HSi-1的输入端D(交换控制电路HSi的输出端D电气地连接到交换控制电路HSi+1的输出端C)。交换控制电路HSi的输出端E电气地连接到交换控制电路HSi-1的输入端F(交换控制电路HSi的输入端F电气地连接到交换控制电路HSi+1的输出端E)。此外，交换控制电路HSi的输出端B电气地连接到多路复用器电路MUX-5i，从多路复用器电路MUX-5i产生的输出提供给多路复用器电路MUX-5i作为控制信号φ41。此交换控制电路HS的功能是，检测后级交换控制电路HS的状态，并依据检测结果确定是否要传输存储在后级中的信息。
图6示出多路复用器电路MUX-5i和ROMi之间的特殊连接结构。
ROMi包括触点ROM CR，电气地连接到多路复用器电路MUX-5i的A端子并依据是否存在触点而提供连接或不连；以及P沟MOS晶体管(以下称“ PMOS”)41，其漏极、源极和栅极分别电气地连接到触点ROM CR、源电势Vcc和判定电路104i的输出。
多路复用器电路MUX-5i包括电气地连接到触点ROM CR的A端子；传输电路，电气地连接在B端子和C端子之间并由其栅极提供有经过倒相器I41的控制信号φ41的NMOS和其栅极提供有控制信号φ41的PMOS构成；以及电气地连接在A端子和地电势GND之间的NMOS41。NMOS41的栅极提供有初始化信号φIni。
接着将描述上述电路的操作。
当控制信号φ42变为高电平时，交换控制电路HSi首先进入输入模式并从输出端B输出控制信号φ41。于是，依据控制信号φ41选中多路复用器电路MUX-5i的A端子。当判定电路104i的判定结果表示“失效或缺陷”时，读取存储在ROMi中的j位地址并提供给多路复用器电路MUX-5i的A端子。由于由控制信号φ41选中多路复用器MUX-5i的A端子，所以从C端子输出提供给A端子的地址，从而该地址被存入地址寄存器RAi中。当发现判定电路104i的判定结果为“缺陷”时，把信息“1”写入交换控制电路HSi。
另一方面，当判定电路104i的判定结果为“好”时，使来自ROMi的所有地址为“0”，从而把信息“0”写入交换控制电路HSi。
接着，当给控制信号φ42提供低电平时，交换控制电路HSi进入运行模式。当达到运行模式时，把写入信息“0”的交换控制电路HSi的输出端B输出的控制信号φ41突变为或变成低电平。于是，响应于控制信号φ41变成低电平，选中多路复用器MUX-5i的B端子。其后，多路复用器电路MUX-5i接收存储在前级地址寄存器RAi-1中的地址。把接收到的地址存入后级地址寄存器RAi。同时，交换控制电路HSi在其中接收写入前级交换控制电路HSi-1的信息。
当在此情况下信息“0”被写入后级交换控制电路HSi+1，且信息“1”被写入交换控制电路HSi时，从地址寄存器RAi和交换控制电路HSi中输出数据，其后控制信号φ41变为低电平，地址寄存器RAi提供有前级地址寄存器RAi-1的输出。此外，后级交换控制电路HSi在其中接收已写入前级交换控制电路Hsi-1的信息。
当把信息“1”写入从第m级变换电路块105A’的最后一级交换控制电路HSm到交换控制电路HSi的交换控制电路时，控制信号φ41保持高电平，不能接受来自前级的每个地址和信息输入。
由于此操作，只能相继从相应于最后一级交换控制电路HSm的地址寄存器RAm存储与产生失效的部分有关的多个地址。
其后，以与上述第三实施例相似的方式依次把表示缺陷部分的地址数据串行地输出到测试装置101。
依据本实施例，除了由第三实施例获得的效果以外，还可获得以下的良好效果。即，由于可通过检测后级交换控制电路的状态来启动交换控制电路，所以交换控制电路可独立于时钟信号传输地址数据，而不必等待m个时钟信号。于是，本实施例可提供高速操作。
接着将参考图7到12描述本发明的第五实施例。在本实施例中，示出上述第四实施例中所使用的交换控制电路的特殊结构例子。
交换控制电路包括其输入端提供有控制信号φ42的倒相器I51；传输门电路I52，它电气地连接在与判定电路104i电气相连的输入端T和结点N51之间，并由其栅极提供有控制信号φ42的NMOLS和其栅极电气地连接到倒相器I51输出端的PMOS构成；传输门电路I53，它电气地连接在输入端A和结点N51之间，并由其栅极电气地连接到倒相器I51输出端的NMOS和其栅极提供有控制信号φ42的PMOS构成；NMOS51，其漏极和源极分别电气地连接到结点N51和地电势Vss，其栅极提供有初始化信号φIni；C元件电路I54(其特殊电路如图8所示)，其a、b和g端子分别电气地连接到结点N51、输入端D和结点N52；C元件电路I55(其特殊电路如图8所示)，其a、b和g端子分别电气地连接到结点N52、输入端F和输出端B；NMOS52，其漏极和源极分别电气地连接到结点N52和地电势Vss，其栅极提供有初始化信号φIni；输出端C电气地连接到结点N51，输出端E电气地连接到结点N52。
输入端A电气地连接到前级交换控制电路的输出端B。前级的输出端D电气地连接到后级交换控制电路的输出端C，其输入端F电气地连接到后级交换控制电路的输出端E。
如图8所示，每个C元件电路I54和I55具有电气地串联在源电势Vcc和结点N53之间的PMOS51和52、电气地串联在结点N53和地电势Vss之间的NMOS53和54、电气地连接在结点N53和g端子之间的倒相器I56，以及电气地连接在PMOS51和NMOS54的栅极和b端子之间的倒相器I57。a端子电气地连接到PMOS52和NMOS53的栅极。
接着将描述交换控制电路的操作。
当初始化信号φIni变为高电平时，结点N51和N52首先变为地电势电平Vss。当交换控制电路进入输入模式且控制信号φ42变为高电平时，传输门电路I52导通，而传输门电路I53断开。于是，在结点N51处出现表示数据好坏的判定电路104i的判定结果。
其后当交换控制电路进入运行模式且控制信号φ42为低电平时，传输门电路I52断开，而传输门电路I53接通。
现在，当在后级的结点N51处出现表示“失效”的判定结果即数据“1”(高电平)，且在后级的结点N51处出现表示“满意”的判定结果即数据“0”(低电平)时，后级的输入端D在输入模式中为低电平。因此，C元件电路I54的NMOS54和NMOS53接通，从而使结点N52为高电平。即，在结点N51出现的表示判定结果的数据“1”传输或转移到结点N52。
此外，由于后级的结点N52为低电平，所以后级的C元件电路I55也以上述相同方式启动，从而结点N52处的数据“1”被转移到输出端B。
由于在交换控制电路处于运行模式时数据“1”被转移到后级的结点N51，所以后级的输入端D变为高电平。结果，C元件电路I54的NMOS54断开。当前级的输出端B提供的数据在此时为“0”时，后级的结点N51变为表示数据“ 0”的低电平。另一方面，当前级输出端B提供的数据为“1”时，后级结点N51变为表示数据“1”的高电平。
当后级的结点N51处于表示数据“0”的低电平时，后级的输出端D变为高电平，从而使后级的结点N52为表示数据“0”的低电平。当后级的结点N51处于表示数据“1”的高电平时，在后级的输出端D变为高电平前，使后级的结点N52为表示数据“0”的低电平。
此外，由于在后级的结点N51处于表示数据“1”的低电平时前级C元件电路I54的NMOS54也断开，所以后级的结点N51保持数据“1”。当后级的结点N51为表示数据“0”的低电平时，开始转移后级处的数据“1”。
通过重复此操作，从最后一级依次只存储表示数据“1”的判定结果。
依据本实施例中所使用的交换控制电路，由于交换控制电路检测后级交换控制电路的状态并从中传输数据，所以它在表示数据“1”的判定结果(即，表示“失效”的判定结果)的数目减少时可高速地收集数据。虽然在本发明中交换控制电路用于以高速度传输每个地址，但它也可应用于对图像数据的压缩或类似操作。
接着将参考图9和10描述交换控制电路的另一个例子。
这种交换控制电路包括倒相器I61，其输入端提供有控制信号φ42；传输门电路I62，它电气地连接在与判定电路104i电气相连的输入端T和结点N60(输入端A)之间，并由其栅极提供有控制信号φ42的NMOS和其栅极电气地连接到倒相器I61输出端的PMOS构成；PMOS61，其漏极和源极分别电气地连接到结点N60和源电势Vcc，其栅极提供有初始化信号φIni；倒相器I63，其输入端和输出端分别电气地连接到结点N60和结点N61；C元件电路I64(其特殊电路如图10所示)，其a、b和g端子分别电气地连接到结点61、结点N63(输入端D)和结点N62，其s端子提供有控制信号φ42，其h端子电气地连接到结点N67；倒相器I65，其输入端和输出端分别电气地连接到结点N62和结点N64；C元件电路I66(其特殊电路如图10所示)，其a、b和g端子分别电气地连接到结点N64、结点N65(输入端F)和结点N66(输出端B)，其s端子提供有控制信号φ42，其h端子电气地连接到结点N67；以及PMOS62，其漏极和源极分别电气地连接到结点62和源电势Vcc，其栅极提供有初始化信号φIni。
输入端A电气地连接到前级交换控制电路的输出端B。前级的输出端D电气地连接到后级交换控制电路的输出端C，其输入端F电气地连接到后级交换控制电路的输出端E。
如图10所示，每个C元件电路I64和I65具有电气地串联在源电势Vcc和结点N62之间的PMOS63、  64和65，电气地串联在结点N62和地电势Vss之间的NMOS60、61和62，以及电气地连接在PMOS64和NMOS61的栅极与b端子之间的倒相器I67。a端子电气地连接到PMOS65和NMOS60的栅极。s端子电气地连接到PMOS63的栅极。h端子电气地连接到NMOS62的栅极。
接着将描述交换控制电路的操作。
当初始化信号φIni变为低电平时，结点N60和N62首先变为源电势电平Vcc。当交换控制电路进入输入模式且控制信号φ42变为高电平时，传输门电路I62导通，而C元件电路I64和I66断开。于是，在结点N60处出现表示数据好坏的判定电路104i的判定结果。
其后当交换控制电路进入运行模式且控制信号φ42为低电平时，传输门电路I62断开，而C元件电路I64和I66接通。
现在，当在结点N60中俘获数据“0”以在结点N61处保持表示“失效”的数据“1”，且把数据“1”输入到后级的结点N60以在后级的结点N61处保持数据“0”时，后级的结点N63在输入模式时保持数据“0”。所以，C元件电路I64的NMOS60、61和62接通。于是由于结点N62变为低电平而结点N64变为高电平，所以在结点N61处的数据“1”被转移到结点N64。
此外，由于后级的结点N64也保持在数据“1”，所以后级的C元件电路I66也以上述相同方式启动，从而结点N64处的数据“1”被转移到后级的结点N61。
由于在交换控制电路处于运行模式时数据“ 1”被转移到后级的结点N61，所以后级的结点N63(输入端D)变为高电平。结果，C元件电路I64的NMOS61断开。当前级的输出端B在此时提供的数据为“1”时，后级的结点N61变为表示数据“0”的低电平。另一方面，当前级输出端B提供的数据为“0”时，后级结点N61变为表示数据“1”的高电平。
当后级的结点N61处于表示数据“0”的低电平时，后级的结点N63(输出端D)变为高电平，从而使后级的结点N64(输出端E)为表示数据“0”的低电平。当后级的结点N61处于表示数据“1”的高电平时，在后级的结点N63(输出端D)变为高电平前，使后级的结点N64为表示数据“1”的高电平。
此外，由于在后级的结点N61处于表示数据“1”的高电平时前级C元件电路I64的NMOS61断开，所以后级的结点N61保持数据“1”。当后级的结点N61为表示数据“0”的低电平时，开始转移后级处的数据“1”。
通过重复此操作，从最后一级依次只存储表示数据“1”的判定结果。
依据此结构，除了上述优良效果以外，可获得的另一个优良效果是由于交换控制电路从初始状态转换到操作状态时电平之间不发生冲突，且在数据传输途径或路径上没有设置传输门，所以可望获得高速而稳定的操作。
接着将参考图11和12描述交换控制电路的另一个例子。
这种交换控制电路包括倒相器I71，其输入提供有控制信号φ42；传输门电路I72，它电气地连接在与判定电路104i电气相连的输入端T和结点N70(输入端A)之间，并由其栅极提供有控制信号φ42的NMOS和其栅极电气地连接到倒相器I67的输出端的PMOS构成；PMOS71，其漏极和源极分别电气地连接到结点N70和源电势Vcc，其栅极提供有初始化信号φIni；倒相器I73，其输入端和输出端分别电气地连接到结点N70和结点N71；C元件电路I74(其特殊电路如图12所示)，其a、b和g端子分别电气地连接到结点71、结点N73(输入端D)和结点N72，其h端子电气地连接到结点N77；倒相器I75，其输入端和输出端分别电气地连接到结点N72和结点N74；C元件电路I76(其特殊电路如图12所示)，其a、b和g端子分别电气地连接到结点N74、结点N75(输入端F)和结点N76(输出端B)，其h端子电气地连接到结点N77；以及PMOS72，其漏极和源极分别电气地连接到结点72和源电势Vcc，其栅极提供有初始化信号φIni。
输入端A电气地连接到前级交换控制电路的输出端B。前级的输出端D电气地连接到后级交换控制电路的输出端C，其输入端F电气地连接到后级交换控制电路的输出端E。
如图12所示，每个C元件电路I74和I76具有电气地串联在源电势Vcc和结点N72之间的PMOS74和75、电气地串联在结点N72和地电势Vss之间的NMOS70、71和72、以及电气地连接在PMOS74和NMOS71的栅极与b端子之间的倒相器I77。a端子电气地连接到PMOS75和NMOS70的栅极。h端子电气地连接到NMOS72的栅极。
接着将描述交换控制电路的操作。
当初始化信号φIni变为低电平时，结点N70和N72首先达到源电势电平Vcc。接着，当交换控制电路进入输入模式且控制信号φ42变为高电平时，传输门电路I72导通，而C元件电路I74和I76断开。于是，在结点N70处出现表示数据好坏的判定电路104i的判定结果。
其后当交换控制电路进入运行模式且控制信号φ42为低电平时，传输门电路I72断开，而C元件电路I74和I76接通。
现在，当在结点N70中俘获数据“0”以在结点N71处保持表示“失效”的数据“1”，且把数据“1”输入到后级的结点N70以在后级的结点N71处保持数据“0”时，后级的结点N73在输入模式时保持数据“0”。因此，C元件电路I74的NMOS70、71和72接通。于是，由于结点N72变为低电平而结点N74变为高电平，所以在结点N71处的数据“1”被转移到结点N74。
此外，由于后级的结点N74也保持在数据“1”，所以后级的C元件电路I76也以上述相同方式启动，从而结点N74处的数据“1”被转移到后级的结点N71。
由于在交换控制电路处于运行模式时数据“1”被转移到后级的结点N71，所以后级的结点N73(输入端D)变为高电平。结果，C元件电路I74的NMOS71断开。当前级的输出端B在此时提供的数据为“1”时，后级的结点N71变为表示数据“0”的低电平。另一方面，当前级输出端B提供的数据为“0”时，后级结点N71变为表示数据“1”的高电平。
当后级的结点N71处于表示数据“0”的低电平时，后级的结点N73(输出端D)变为高电平，从而使后级的结点N74(输出端E)为表示数据“0”的低电平。当后级的结点N71处于表示数据“1”的高电平时，在后级的结点N73(输出端D)变为高电平前，使后级的结点N74为表示数据“1”的高电平。
此外，由于在后级的结点N71处于表示数据“1”的高电平时前级C元件电路I74的NMOS71也断开，所以后级的结点N71保持数据“1”。当后级的结点N71为表示数据“0”的低电平时，开始转移后级处的数据“1”。
通过重复此操作，从最后一级依次只存储表示数据“1”的判定结果。
依据此结构，除了上述优良效果以外，可获得的另一个优良效果是在使用高电平和低电平中任一个电平时，可减少交换控制电路中元件的数目，而且由于在数据传输途径或路径上没有设置传输门，所以可望获得高速而稳定的操作。此外，由于在初始状态中确定在主传输路径上所有结点处的电平，所以可望获得更稳定的操作。
依据上述本实施例中所使用的交换控制电路的结构，可高速地收集数据，在保持高速操作的同时实现稳定操作，并且在保持高速和稳定操作时可减少元件数目。
虽然在本实施例中交换控制电路用于以高速度传输每个地址，但它可应用于对图像数据进行压缩或类似的操作。
接着将参考图13到16描述本发明的第六实施例。图13示出与大圆片上本发明半导体器件布局有关的实施例。图14是特别示出图13所示半导体器件内部结构的图。在本实施例中，各个部分的具体结构和操作可参考上述实施例中所使用的内容。图15是示出本实施例中所使用的连接部分的图。图16是用于描述各部分操作之间关系的时序图。本时序图甚至可用于理解上述实施例所进行的操作。
如图13所示，把要测试的多个目标器件DUT10、DUT11、…诸如上述半导体存储电路103或类似装置置于半导体大圆片SU上。靠近目标器件DUT10、DUT11、…分别放置测试管理装置TMU10、TMU11、…，每个TMU由上述测试方式产生器102、判定部件104和变换部件105或类似部件构成。在下述的划片处理期间，由用作切割区域的划线SL10来分割这些目标器件和测试管理装置。
这些目标器件和测试管理装置分别由划线SL10上形成的连接装置W相互连接起来。在两者之间进行数据和控制信号的传输或类似操作。
图14特别示出目标器件DUT10和测试管理装置TMU10的结构。
测试管理装置TMU10包括接口EInt10，用于通过输入焊接区(pad)PI10、PI11、…接收来自测试装置101的各种指令或命令；接口EInt11，用于通过输出焊接区PO10、PO11、…把数据输出到测试装置101；测试方式产生器102，用于接收来自接口EInt10的指令或命令；接口TInt10，用于把测试方式产生器102发出的指令或命令提供给目标器件DUT10；接口TInt11，用于接收来自目标器件DUT10的数据；确定或判定部件104；以及转换或变换部件105。
响应于从测试装置101输出的测试开始命令，测试方式产生器102把测试方式和测试命令提供给接口TInt10，并把期望值提供给上述判定部件104。
接口TInt10通过连接装置W10电气地连接到目标器件DUT10的接口TI10。依据提供给接口TI10的测试方式和测试命令测试半导体存储电路103。如上述实施例所述，把表示其测试结果的数据提供给接口TM10。通过连接装置W11把提供给接口TM10的数据提供给接口Tint11。
由判定部件104把提供给接口TInt11的数据与基准值相比较。把比较结果输出到变换部件105作为判定结果。变换部件105进行如上所述的地址变换或类似操作并把其结果提供给接口EInt11。
为了在测试时给目标器件DUT10供电，测试管理装置TMU10设有提供有驱动电压的电源焊接区Vcc和提供有地电压的电源焊接区Vss。通过这些焊接区提供的电压耦合或提供给内部互连向测试管理装置TMU10供电，并通过连接装置WPW提供给目标器件DUT10。
接着将参考图15简要描述用于对设置在目标器件DUT10内每个电路中每个结点发出命令的接口TI10和用于监测电路中每个结点逻辑状态的接口TM10。在同一幅图中，示出构成各个接口的单元电路。
在单元电路TIU10和TMQU10中，其提供有控制信号的其每个输入端C分别电气地连接到控制输入端TE和具有保持电平功能的电平保持装置LHC。控制输入端TE电气地连接到接口TInt10并提供有来自测试管理装置TMU10的控制信号。
单元电路TIU10具有输入端In1和In2，并根据其输入端处的逻辑电平从其输出端Q输出信号。
现在考虑要测试的电路具有子电路Fa、Fb和Fc构成的电路组。将描述各个单元电路和待测试电路之间的连接关系。由于设计不考虑测试，所以子电路Fa的输出结点a电气地连接到子电路Fb的输入结点a’。然而在本实施例中，在结点a与a’之间不作连接。结点a电气地连接到单元电路TIU10的输入端In1，而结点a’电气地连接到输出端Q。单元电路TIU10的输入端In2通过连接装置W10电气地连接到测试管理装置TMU10。
另一方面，单元电路TMQU10是一缓冲器电路，用于根据控制端C的逻辑电平使其输出端成为高阻抗(高Z)或照原样输出输入信号。缓冲器电路的输入端电气地连接到相应于子电路Fb输出(也相应于子电路Fc的输入)的结点b，缓冲器电路的输出端通过连接装置W11电气地连接到测试管理装置TMU10的接口TInt11。可以上述方式测试子电路Fb的响应特性。
接着将使用图16的时序图简要描述以上结构的实施例的操作。通过参考以上操作的描述可容易地理解这些操作。此时序图将进一步说明这些操作以及对上述
实施例操作的描述。
在测试操作时，测试管理装置TMU10通过输入焊接区PI10、PI11、…和输出焊接区PO10、PO11、…电气地连接到测试装置101。
此外，测试装置101把时钟信号CLK和测试开始命令Tcm(例如Tcmd0、Tcmd1、…)提供给接口Eint10。
测试方式产生器102响应于测试开始命令Tcmd从中产生预先经过编程的测试方式和测试命令(例如Tiv0、Tiv1、…)及期望值Tev(例如，Tev0、Tev1、…)。测试方式和测试命令Tiv通过接口EInt10和连接装置W10提供给目标器件DUT10。
在目标器件DUT10中，通过接口TI10把测试方式和测试命令Tiv提供给电路中的各个结点。
其后，通过接口TM10和连接装置W11把响应于输入测试方式和测试命令Tiv的m位数据Trv(例如，Trv0、Trv1、…)提供给测试管理装置TMU10的接口EInt11。
由判定部件104把经由接口EInt11输入到判定部件104的数据Trv与期望值Tev相比较。判定部件104输出其比较结果作为判定结果Tjv(例如，Tjv0、Tjv1、…)。如果数据Trv和期望值Tev分别是上述的m位，则判定结果Tiv当然变为m位。
接着，在变换部件105把以m位表示的判定结果Tiv压缩到j位数据(地址字)后，变换部件105把此数据输出到测试装置101作为测试数据Dr(例如，Dr0、Dr1、…)。
在不作出指定或确定缺陷或坏部分的请求时，不用说对判定结果Tjv的所有位进行AND操作。
在随后的划片处理期间已用划线切割了目标器件DUT10后，由电平保持装置LHC使连到控制信号端TE的每个结点都成为预定电平，从而在目标器件DUT10内使上述测试功能无效。结果，接口TI10在所有时间产生每个内部结点的逻辑，接口TM10的输出变为高阻抗。即，可防止在划片处理期间用划线切割目标器件DUT10后，因连接装置W的各个结点(切割部分)变为浮动状态而引起目标器件DUT10的不稳定启动。
依据上述实施例的结构，除了上述其它实施例中所述的优良效果以外，还可带来以下的优良效果。
即，由于测试目标器件时所使用的测试管理装置设置在分别包围目标器件的划线外部，所以可设计每个高功能测试管理装置，而对每个目标器件的电路尺寸没有任何限制。由于可通过增加每个测试管理装置的设计自由度的方式来实现高功能测试管理装置，所以可缩短测试时间间隔，甚至对于电路尺寸被严格限制的装置也如此。
此外，由于可独立于每个目标器件布局的设计而对每个测试管理装置的布局进行设计，所以可设计具有高度通用性的测试管理装置。此外，可把测试管理装置应用于各种装置而只需要改变接口。
接着将参考图17描述本发明的第七实施例。
如图17所示，在半导体大圆片SU上放置多个目标器件DUT30、DUT31、…。靠近目标器件DUT30、DUT31、…分别设置测试管理装置TMU30、TMU31、…。在上述第六实施例中，测试管理装置TMU30、TMU31、…分别置于设在目标器件DUT30、DUT31、…周围的划线外部。然而，在本实施例中，测试管理装置TMU30、TMU31、…分别置于其相应的划线内。
将参考对上述实施例的描述来理解本实施例中使用的各个部分的功能和操作。
依据本实施例，由于测试管理装置分别置于用作切割区域的划线上，所以把各个装置有效地置于大圆片上。即，如果各个装置的尺寸与第六实施例中使用的各个装置的尺寸相等，则可把更多的装置放置在其上。此外，如大圆片上放置的装置数目等于第六实施例中使用的装置数目，则可对放置装置的区域作出空间边际，从而可放置设计自由度增加或功能和复杂性更高的装置。
于是，可以说本实施例对减少成本有贡献。
接着将参考图18描述本发明的第八实施例。在本实施例中，示出在第六实施例中所使用的连接装置W的特殊结构。虽然在这里特别描述第六实施例中所使用的连接装置W的结构，但从以下描述也可容易地理解第七实施例中所使用的连接装置的结构。
连接装置W在测试管理装置区域TMUr中形成的测试管理装置TMU和目标器件区域DUTr中形成的目标器件DUT之间传输数据和信号并在其间供电。
由划线区域SL分割测试管理装置区域TMUr和目标器件区域DUTr。在随后的划片处理中切割划线区域SL。此时，形成切割表面sI1和sI2。在切割表面sI1和切割表面sI2之间形成划线。
在划线区域SL中，在半导体衬底40(大圆片SU)上形成场氧化层41。在场氧化层41上形成由多晶硅或聚合硅化物构成的导电部分42，从而导电部分42从测试管理装置区域TMUr延伸到目标器件区域DUTr。
在划线区域SL的外部，导电部分42的一端通过触点44电气地连接到相应于在测试管理装置区域TMUr中形成的测试管理装置TMU内部结点的金属图案或互连线43。在划线区域SL的外部，导电部分42的另一端通过触点46电气地连接到相应于在目标器件区域DUTr中形成的目标器件DUT内部结点的金属互连线45。
在导电部分42和金属互连线43和45上形成内部绝缘层47。在内部绝缘层47上形成钝化层48。
依据本实施例，由于在随后的划片处理期间已切割了划线区域SL后不暴露出金属互连线，所以可希望获得良好的防潮性能。此外，由于划片处理期间产生的碎屑是与衬底成分基本上相同的多晶硅或聚合硅化物，所以在随后的装配处理中可把碎屑对周围的影响减到最小。
接着将参考图19描述本发明的第九实施例。
如图19所示，在半导体大圆片SU上放置了多个目标器件DUT50、DUT51、…。
本实施例与第六和第七实施例的不同在于，靠近目标器件DUT的相背两侧分别放置了相应于每个目标器件DUT的两个测试管理装置TMUa和TMUb。
即，靠近目标器件DUT50以分离的形式分别设有测试管理装置TMU50a和TMU50b。同样，靠近目标器件DUT51分别设置测试管理装置TMU51a和TMU51b。在本实施例中，测试管理装置TMU分别设置在目标器件DUT周围形成的划线外部。
以类似于上述实施例的方式，目标器件和测试管理装置分别通过连接装置W相互电气相连，从而在两者之间进行数据和控制信号等的传输。即，在目标器件DUT50和测试管理装置TMU50a之间以及在目标器件DUT50和测试管理装置TMU50b之间分别形成连接装置W50a和W50b。此外，在目标器件DUT51和测试管理装置TMU51a之间以及在目标器件DUT51和测试管理装置TMU51b之间也分别形成连接装置W51a和W51b。
于是，如果依据这种目标器件应用本实施例，则可把每个目标器件和每个测试管理装置之间图案或互连线的长度减到最小。
接着将参考图20和21描述本发明的第十实施例。第十实施例示出把第九实施例应用于具有存储单元阵列的存储电路的例子。
如图20所示，相应于目标器件DUT的存储电路具有阵列ARY51、ARY52、ARY53和ARY54，每个阵列具有以矩阵形式排列的多个存储单元；以及设置在存储电路中央的外部电路区域PER1。在图中，存储电路对称地设有线R-R’作为轴。在外部电路区域中设有多个引线接合焊接区PAD。
例如，在阵列ARY51、ARY52、ARY53和ARY54的外围分别设有往来于测试管理装置传输数据的接口Dint51、Dint52、Dint53和Dint54。这些接口Dint51、Dint52、Dint53和Dint54中的接口Dint51和Dint52电气地连接到连接装置W50a，其余接口Dint53和Dint54电气地连接到连接装置W50b。
现在将参考图21描述每个阵列ARY的具体结构。在以下的描述中，示出阵列ARY52作为示例。然而，由于其它阵列在结构上与此例相同，所以从以下描述可理解其它阵列的结构。
阵列ARY52包括X解码器(X-DEC)，用于根据X地址从多条字线中选择预定字线WL；Y选择器(Y-SE)，用于根据Y地址从多个数据线I/O中选择预定数据线I/O；读出放大器部件SAU以及接口Dint52。
读出放大器部件SAU包括多条字线WL、分别与字线WL正交的多个位线对BL对、分别置于字线WL和位线对BL对之间的多个存储单元C、用于放大位线对BL对上的数据的读出放大器SA，以及提供有放大数据的数据线I/O。数据线I/O的一端电气地连接到接口Dint52，其另一端电气地连接到Y选择器(Y-SE)。
当阵列ARY52处于数据读取操作时，从各个读出放大器SA提供到各个数据线I/O上的数据被集中地传输到Y选择器(Y-SE)。其后，Y选择器(Y-SE)依据Y地址从多个数据线I/O中选择预定数据线I/O，并把选中数据线I/O上的数据输出到通用数据线GDB。
另一方面，当阵列ARY52处于数据写入操作时，把写入数据提供给Y选择器(Y-SE)选中的数据线I/O。
由于从此揭示和一般知识可理解读取和写入操作，所以对其作简单描述。
以下将描述此阵列ARY52的测试操作。
根据相应于测试管理装置TMU提供的地址的X地址首先启动预定字线WL。接着，把测试管理装置TMU提供的写数据写入连到字线WL的所有存储单元MC。写数据从接口Dint52通过每个数据线I/O提供给每个读出放大器SA(然而，如果以“1”或“0”的形式表达代表写数据的所有位，或对每一位简单地以“1”和“0”的形式重复，则也可考虑把其功能应用于Y选择器(Y-SE)的结构)。
另一方面，当阵列ARY52处于读取操作时，由各个读出放大器SA放大的各个数据通过各个数据线I/O传输到接口Dint52。接口Dint52把传输数据输出到测试管理装置TMU。
相应地，测试管理装置TMU能对存储电路的每一列确定存储电路操作的好坏。
依据本实施例，可通过连接装置以最短的图案或互连线把测试管理装置和接口相互电气地连接起来，这些测试管理装置和接口设置在通用存储器LSI中，存储器LSI具有在电路中央形成的外部电路区域。于是，用于把一些目标器件和测试管理装置相互连接起来的互连线不再按路线穿过目标器件。
此外，由于以分割的形式设置测试管理装置，所以各个测试管理装置也可并行启动，从而可进一步地减少测试时间。
接着将参考图22到25描述本发明的第十一实施例。在本实施例中，将描述从在大圆片上形成目标器件和测试管理装置的处理(预处理)到测试处理的过程以及从测试处理到根据测试结果进行冗余补救的冗余补救处理的过程。只描述一系列处理，而不详细描述各个处理。此外，从以上描述和以下描述足以理解测试处理。
如图22所示，在预处理过程中，在半导体大圆片SU上形成目标器件DUT60、DUT61、…和测试管理装置TMU60、TMU61、…。目标器件DUT60、DUT61、…和测试管理装置TMU60、TMU61、…分别由连接装置W60、W61、…相互连接起来。
在图23所示的测试处理中，接着使测试装置101的探针(相应于测试针或引线)与测试管理装置TMU60表面上形成的探测焊接区相互接触，从而给测试管理装置TMU60提供了时钟信号CLK、测试开始命令Tcmd和驱动电压或类似信号。
其后，进行上述测试操作，从而把测试结果Dr从测试管理装置TMU60输出到测试装置101。通过参考上述的所有测试操作来进行此测试操作，并将在以下进行描述。
在完成预定测试时，测试装置101依据测试结果Dr在目标器件DUT60上作适当的标记。在本实施例中，作标记以把各个装置分成未作标记的好产品(没有作标记)、可冗余补救的产品(作了标记二)以及不可补救的产品(作了标记v)。
其后，测试装置101使其探针与测试管理装置TMU61表面上形成的探测焊接区相互接触，以测试目标器件DUT61。
同样，大圆片上形成的所有目标器件DUT都经过测试并作标记。本实施例示出相继测试各个目标器件的情况。然而，探针也可与各个目标器件相互接触，从而同步地测试各目标器件(并行测量)。
其后，沿大圆片SU上的划线SL切割大圆片SU，从而获得图24所示的各个目标器件。把如此获得的目标器件分成好产品、可冗余补救产品和不可补救产品。
其后，如图25所示，把判定为无缺陷产品的装置传送到随后的装配处理，把确定为可冗余补救产品在冗余补救处理后送装配处理，而处理掉判定为不可补救的器件。
依据上述本实施例，由于在装配处理前切割出测试管理装置，所以每个最终产品的尺寸不增加。即，可提供尺寸小的产品。
接着将参考图26描述本发明的第十二实施例。
如图26所示，有多个读出放大器部件SAU1到SAUn；Y解码器YDEC，用于根据地址信号从读出放大器部件SAU1到SAUn中选择预定的列，并把列信号提供给选中列的列线CLk；读数据总线RD和RDB，用于在读出放大器部件SAU1和SAUn之间传输数据；读电路RC，用于把读数据总线RD和RDB上的数据读出到外部；基准信号发生器REFG，用于把基准电平的基准信号提供给读数据总线RD和RDB，并把具有相应于期望值的预定电势的期望值信号VR提供给判定部件104的每个确定或判定电路1041到104m；预充电电路PCC1到PCCm，用于分别对列线进行预充电；判定部件104(由判定电路1041到104m构成)，用于把每条列线上的电势与期望值信号VR相比较，并从中输出比较结果；置于读数据总线RD和RDB与基准信号放大器REFG之间的第一开关装置SW1；置于读数据总线RD和RDB与读电路RC之间的第二开关装置SW2；置于各条列线CL的一端与Y解码器YDEC之间的第三开关装置SW31到SW3m；以及置于各条列线CL的另一端与各个判定电路1041到104m和各个预充电电路PCC1到PCCm之间的第四开关装置SW41到SW4m。
此外，由以下方式构成各个读出放大器部件。由于上述各个读出放大器部件SAU1到SAUn在结构上相同，所以这里将使用读出放大器部件SAU1来描述本实施例。此外，由于读出放大器部件SAU1由相应于各列并在结构上相同的读出放大器组SAG1到SAGm构成，所以将使用读出放大器组SAGk(1≤k≤m)来描述本实施例。
虽然考虑过各种类型作为上述各个开关装置SW1到SW4的结构，但考虑由N型MOS晶体管构成的开关装置作为一个例子。由其相应的控制信号控制这些开关装置SW1到SW4。
在图27中示出判定电路104的另一个结构例子。在本例中，把通过第四开关装置SW4从相应的读出放大器部件提供给输入端IN的数据与期望值VR相比较。其后，从输出端O和OB输出比较结果。由于此结构本身是众所周知的比较装置，所以将省略对其结构和操作的描述。
读出放大器组SAGk包括读出放大器SA1k，用于选择字线WL1k，并放大设置在位线对BL1k上的存储在存储单元MC1k中的数据；写电路WC1k，用于通过位线对BL1k把数据写入存储单元MC1k；以及具有数据比较功能的读电路CAM1k。后面将描述读电路CAM1k的特殊结构和操作。
接着将描述上述电路的操作。
在电路的数据读操作时，第二和第三开关装置SW2和SW3k接通，第一和第四开关装置SW1和SW4k断开。于是，由Y解码器YDEC选中任意列线CL，从而启动连到选中列线CL的读电路CAM。当存储在存储单元中的数据已被放大后，它通过读数据总线RD和RDB传输到读电路RC。
例如，当选中列线CLk时，启动读电路CAMk。此外，通过选中字线WL1k而在位线对BL1k上给出或设定的存储单元MC1k中所存储的数据被读出放大器SA1k放大。其后，经放大的数据从读电路CAMk提供给读数据总线RD和RDB。读数据总线RD和RDB把数据传输到读电路RC，因此读电路RC根据传输的数据把读数据输出到外部。
接着，在电路的测试操作时，第二和第三开关装置SW2和SW3k断开，而第一和第四开关装置SW1和SW4k接通。于是，基准信号发生器REFG把基准电平(在本实施例中相应于源电势Vcc的电平或地电势Vss的电平)的基准信号提供给读数据总线RD和RDB。因此，读数据总线RD和RDB变为基准电平。此时，预充电电路PCCk把所有的列线CL1到CLn预充电到源电势电平Vcc。
其后，选中所需的字线，从而启动读电路CAM1到CAMn。于是，每个读电路CAM1到CAMn响应于置于源电势电平Vcc的CAM控制信号(以下将描述)把每个位线对BL上的放大数据与读数据字线RD和RDB上的基准电平相比较。其后，每个读电路把比较结果输出到每条列线CL1到CLn。由判定电路104k把输出到每条列线CL1到CLn的比较结果与期望值信号VR相比较。输出判定电路104k的比较结果作为判定数据好坏的结果输出。
在读电路CAM在数据和基准电平之间进行上述比较时，如果发现相应于每个位线对BL上放大数据的电势电平等于每条读数据总线RD和RDB上的基准电平，则每条列线CL上的电势仍旧保持在预充电电平。接着，把列线CL上未变化的电势与期望值信号VR的电势相比较。根据比较结果，判定部件104确定该列上的数据为“好”。从判定部件104的每个判定电路1041到104m输出判定部件104的判定结果。
另一方面，如果发现每个位线对BL上的放大数据与每条读数据总线RD和RDB上的基准电平不同，列线CL上的电势变得低于预充电电平。把列线CL上变化的电势与期望值信号VR的电势相比较。根据比较结果，判定部件104确定该列上的数据为“坏或缺陷”。从判定部件104的每个判定电路1041到104m输出判定结果。通过重复这些操作，在每一列上执行测试。
依据上述第十二实施例，由于可对每一列判定数据好坏，所以可指定产生缺陷数据的部分。
此外，由于在设有第一到第四开关装置的测试操作时，可把以上只用于列选择的列线作为从中读取数据的线，即可共同使用正常操作时所使用的每条列线和读取数据的列线，所以可以非常简单而小尺寸的结构实现在功能上与一非常复杂且大尺寸结构同样的结构，此复杂而大的结构是以上指定产生缺陷数据的部分所必需的。
此外，由本实施例的结构所指定的缺陷部分可有效地分别用随后冗余补救处理中的备份存储单元来替换。即，由于在冗余补救处理期间备份存储单元只能替换缺陷部分，所以不需要消除对备份存储单元的不必要浪费，并可大大缩短此替换所需的时间。
冗余补救处理通常需要大量时间。因此，由于本实施例的结构使时间缩短有助于减少成本，所以可望在半导体领域中非常有效地缩短提供产品的周期等。此外，由于可用只存储代表每个缺陷部分地址数据的简单结构来实现测试装置，所以可以低成本获得测试装置。
接着将参考图28描述本发明的第十三实施例。在本实施例中将集中对上述每个读电路CAM的结构作特殊描述，并对如何在测试操作时改变每条列线上的电势作特殊描述。
读电路CAM包括NMOS21，其漏极电气地连接到列线CL，源极提供有CAM控制信号φMEB，栅极电气地连接到结点N21；NMOS22，其漏极电气地连接到结点N22，源极电气地连接到结点N21，栅极电气地连接到位线对中的一条位线BL；NMOS23，其漏极电气地连接到结点N23，源极电气地连接到结点N21，栅极电气地连接到位线对中的另一条位线BLB；NMOS24，其漏极电气地连接到读数据总线RD，源极电气地连接到结点N22，栅极电气地连接到列线CL；NMOS25，其漏极电气地连接到读数据总线RDB，源极电气地连接到结点N23，栅极电气地连接到列线CL；NMOS26，其漏极电气地连接到结点N21，源极电气地连接到地电势GND，栅极提供有读控制信号φRE；以及预充电电路121，用于把结点N21最初设定为源电势Vcc的电平。
当读电路CAM进入上述第十二实施例所述的测试操作模式时，CAM控制信号φMEB的电平从地电势Vss的电平(低电平)变到从源电势Vcc的电平(高电平)减少预定电势的MEB电势电平。结果，NMOS26断开，而NMOS21导通(因为结点N21被预充电电路I21预充电到源电势Vcc的电平)。列线CL被预充电电路PCC预充电到源电势Vcc的电平。
如上述其它实施例所述，其后，由其相应的读出放大器对相应于存储在每个存储单元中的数据的电势进行放大，在其相应的位线对上出现经放大的电势。
其后，例如，在执行测试时，期望位线BL上的电势电平变为源电势Vcc的电平，并期望位线BLB上的电平变为地电势Vss的电平，基准信号发生器REFG把具有地电势Vss电平的基准信号提供给读数据总线RD，并把具有源电势Vcc电平的基准信号提供给读数据总线RDB。
由于在此情况下NMOS22和24都导通，所以结点N21处的电势电平从源电势Vcc的电平降低到地电势Vss的电平。由于此时NMOS21断开，所以列线CL上的电势电平保持在预充电的源电势Vcc的电平。列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(源电势Vcc的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据正常”事实的判定结果“无缺陷”。
另一方面，即使在执行类似于上述测试的测试时，如果位线BL上的电势电平变为地电势Vss的电平，而位线BLB上的电势电平达到源电势Vcc的电平，则如下启动读电路CAM：
即，因为在读电路CAM的初始状态时结点N21处的电势电平是源电势Vcc的电平，且结点N23处的电势电平是源电势Vcc的电平，所以NMOS22断开，NMOS23和25都保持断开。由于结点N21在初始状态保持源电势Vcc的电平，所以NMOS21导通，从而列线CL上的电势电平从预充电源电势Vcc的电平降低到MEB的电势电平(相应于从源电势Vcc的电平减少预定电势的电平)。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(MEB电势电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据不正确”事实的判定结果“有缺陷或失效”。
例如，在执行测试时，希望位线BL上的电势电平变为地电势Vss的电平，并希望位线BLB上的电平变为源电势Vcc的电平，基准信号发生器REFG把具有源电势Vcc电平的基准信号提供给读数据总线RD，并把具有地电势Vss电平的基准信号提供给读数据总线RDB。
由于在此情况下NMOS22和25都导通，所以结点N21处的电势电平从源电势Vcc的电平降低到地电势Vss的电平。由于此时NMOS21断开，所以列线CL上的电势电平保持在预充电的源电势Vcc的电平。列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(源电势Vcc的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据正常”事实的判定结果“无缺陷”。
另一方面，即使在执行类似于上述测试的测试时，如果位线BL上的电势电平变为源电势Vcc的电平，而位线BLB上的电势电平达到地电势Vss的电平，则如下启动读电路CAM：
即，因为在读电路CAM的初始状态时结点N21处的电势电平是源电势Vcc的电平，且结点N22处的电势电平是源电势Vcc的电平，所以NMOS23断开，NMOS22和24都不导通。由于结点N21在初始状态保持源电势Vcc的电平，所以NMOS21导通，从而列线CL上的电势电平从预充电源电势Vcc的电平降低到MEB的电势电平(相应于从源电势Vcc的电平减少预定电势的电平)。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(MEB电势电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据不正确”事实的判定结果“有缺陷或失效”。
当读电路CAM进入读操作时，读数据总线RD和RDB被未示出的预充电装置预充电到源电势Vcc的电平。在读控制信号φRE已从地电势Vss变到源电势Vcc后(因为NMOS26导通，所以结点N21已成为地电势Vss的电平)，用于选中列的列线CL变为源电势Vcc的电平(NMOS24和25导通)，从而把数据读入读数据总线RD和RDB。
即，由于连到提供有高电平数据(数据“1”)的位线对中的位线BL(或位线BLB)的NMOS22(或NMOS23)导通，所以读数据总线RD(或读数据总线RDB)上的电势电平发生变化。另一方面，读数据总线RDB(或读数据总线RD)上的电势电平保持不变。依据读数据总线RD和RDB上电势电平之差来读取数据。
依据本实施例，由于一级晶体管可改变列线上的电平，所以可实现更高速度的操作。通过把列线上要改变的电势电平设定为从地电势电平到小于源电势电平中所需的一个电平，最终可允许以幅度小而速度高的操作来传输信息。
接着将参考图29描述本发明的第十四实施例。在本实施例中示出上述读电路CAM结构的另一个例子。在本实施例中将集中对上述每个读电路CAM的结构作特殊描述，并对如何在测试操作时改变每条列线上的电势作特殊描述。
这种读电路CAM’包括NMOS31，其漏极电气地连接到列线CL，源极电气地连接到结点N31，栅极提供有CAM控制信号φME；NMOS32，其漏极电气地连接到结点N32，源极电气地连接到结点N31，栅极电气地连接到位线对中的一条位线BL；NMOS33，其漏极电气地连接到结点N33，源极电气地连接到结点N31，栅极电气地连接到位线对中的另一条位线BLB；NMOS34，其漏极电气地连接到读数据总线RD，源极电气地连接到结点N32，栅极电气地连接到列线CL；NMOS35，其漏极电气地连接到读数据总线RDB，源极电气地连接到结点N33，栅极电气地连接到列线CL；以及NMOS36，其漏极电气地连接到结点N31，源极电气地连接到地电势GND，栅极提供有读控制信号φRE。
当读电路CAM’进入上述第十二实施例所述的测试操作模式时，读控制信号φRE的电平变为地电势Vss的电平，而CAM控制信号φME的电平从地电势Vss的电平变到从源电势Vcc的电平增加预定电势的升高电势VBOOST的电平。列线CL被预充电电路PCC预充电到源电势Vcc的电平。相应地，结点N31处的电势电平变为源电势Vcc的电平。
如上述其它实施例所述，其后，由其相应的读出放大器对相应于存储在每个存储单元中的数据的电势进行放大，在其相应的位线对上出现经放大的电势。
其后，例如，在执行测试时，希望位线BL上的电势电平变为源电势Vcc的电平，并希望位线BLB上的电平变为地电势Vss的电平，基准信号发生器REFG把具有源电势Vcc电平的基准信号提供给读数据总线RD，并把具有地电势Vss电平的基准信号提供给读数据总线RDB。
由于在此情况下，读数据总线RD的电势电平是源电势Vcc的电平，结点N31处的电势电平是源电势Vcc的电平，位线BL上的电势电平是源电势Vcc的电平，位线BLB上的电势电平是地电势Vss的电平，所以NMOS32和34都不导通，而NMOS33断开。相应地，结点N31处的电势电平保持在源电势Vcc的电平，列线CL上的电势电平也保持在预充电的源电势Vcc的电平。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(源电势Vcc的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据正常”事实的判定结果「无缺陷」。
另一方面，即使在执行类似于上述测试的测试时，如果位线BL上的电势电平变为地电势Vss的电平，而位线BLB上的电势电平达到源电势Vcc的电平，则如下启动读电路CAM’：
由于读数据总线RDB上的电势电平是地电势Vss的电平，结点N31处的电势电平是源电势Vcc的电平，位线BL上的电势电平是地电势Vss的电平，位线BLB上的电势电平是源电势Vcc的电平，所以NMOS33和35导通。结果，列线CL上的电势电平通过NMOS31、NMOS33和NMOS35从源电势Vcc的电平放电到地电势Vss的电平。当连到NMOS35栅极的列线CL上的电势电平达到NMOS35的阈值Vt的电平时，NMOS35断开。相应地，列线CL上的电势电平变为NMOS35的阈值Vt的电平。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(阈值Vt的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据不正确”事实的判定结果“有缺陷或失效”。
例如，在执行测试时，希望位线BL上的电势电平变为地电势Vss的电平，并希望位线BLB上的电平变为源电势Vcc的电平时，基准信号发生器REFG把具有地电势Vss电平的基准信号提供给读数据总线RD，并把具有源电势Vcc电平的基准信号提供给读数据总线RDB。
由于在此情况下，读数据总线RD的电势电平是地电势Vss的电平，结点N31处的电势电平是源电势Vcc的电平，位线BL上的电势电平是地电势Vss的电平，位线BLB上的电势电平是源电势Vcc的电平，所以NMOS33和35不导通，NMOS32断开。相应地，结点N31处的电势电平保持在源电势Vcc的电平，列线CL上的电势电平也保持在预充电的源电势Vcc的电平。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(源电势Vcc的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据正常”事实的判定结果“无缺陷”。
另一方面，即使在执行类似于上述测试的测试时，如果位线BL上的电势电平变为源电势Vcc的电平，而位线BLB上的电势电平达到地电势Vss的电平，则如下启动读电路CAM’：
由于读数据总线RDB上的电势电平是源电势Vcc的电平，结点N31处的电势电平是源电势Vcc的电平，位线BL上的电势电平是源电势Vcc的电平，位线BLB上的电势电平是地电势Vss的电平，所以NMOS32和34导通。结果，列线CL上的电势电平通过NMOS31、NMOS32和NMOS34从源电势Vcc的电平放电到地电势Vss的电平。当连到NMOS34栅极的列线CL上的电势电平达到NMOS34的阈值Vt的电平时，NMOS34断开。相应地，列线CL上的电势电平变为NMOS34的阈值Vt的电平。
列线CL上的电势电平通过第四开关装置SW4提供给判定电路104。判定电路104把列线CL上的电势电平(阈值Vt的电平)与期望值信号VR的电势电平相比较，并输出表示“提供给每条位线的数据不正确”事实的判定结果“有缺陷或失效”。
当读电路CAM’进入读操作时，CAM控制信号φME变为地电势Vss电平，读数据总线RD和RDB被未示出的预充电装置预充电到源电势Vcc的电平。在读控制信号φRE已从地电势Vss变到源电势Vcc后(随着NMOS36的导通，结点N31已成为地电势Vss的电平)，用于选中列的列线CL变为源电势Vcc的电平(NMOS34和35导通)，从而把数据读入读数据总线RD和RDB。
即，由于连到提供有高电平数据(数据“1”)的位线对中的位线BL(或位线BLB)的NMOS32(或NMOS33)导通，所以读数据总线RD(或读数据总线RDB)上的电势电平发生变化。另一方面，读数据总线RDB(或读数据总线RD)上的电势电平保持不变。依据读数据总线RD和RDB上电势电平之差来读取数据。
依据本实施例，与第十三实施例所使用的读电路相比，可用较少的元件实现读电路。此外，由于每条列线上的电势电平只在源电势电平和阈值Vt电平之间放电，所以可望减少功耗。
接着将参考图30描述本发明的第十五实施例。基本上参考对上述第十二实施例的描述来说明本实施例的结构和操作。
上述第十二实施例中使用的读电路CAM1k和读电路CAM1k-1共同连到列线CLk。
依据此结构，当在两个读出放大器组SAGk和SAGk-1之一或两者中存在缺陷部分时，以类似于上述第十二实施例的方式在每条列线中产生电势改变。相应地，可把两个读出放大器组SAGk和SAGk-1的正常或不正确的信息压缩在一条列线上。即，由于减少了要传输信息的数量，所以可以高速度进行测试。
虽然已参考示意的实施例描述了本发明，但此描述不是限制的意思。在参考了此描述后，示意实施例的各种改变以及本发明的其它实施例将对本领域内的熟练技术人员变得明显起来。因此，附加的权利要求书试图覆盖落在本发明范围内的任何改变和实施例。
依据本发明的结构，由于在存储单元中指定了一个缺陷的存储单元，所以它可在相应于此指定测试执行后一个处理的冗余补救处理中有效地由一备份存储单元替换。即，由于在冗余补救处理期间备份存储单元只替换缺陷存储单元，所以可消除备份存储单元不必要的浪费，并可大大缩短其替换所需的时间。
冗余补救处理通常需要大量时间。因此，由于此结构在时间上的缩短对减少成本以及缩短提供产品的周期等都有贡献，所以有可能在半导体领域中获得非常大的效果。此外，由于可用只存储代表缺陷部分地址数据的简单结构来实现测试装置，所以可以低成本获得测试装置。
依据本发明的另一个结构，只指定表示产生缺陷或失效的存储单元的地址，并把这些地址相继输出到测试装置。因此，可大大缩短随后冗余补救处理所需的测试时间间隔。此外，由于可用只存储表示缺陷部分地址数据的简单结构来实现测试装置，所以可以低成本获得测试装置。
依据本发明的再一个结构，由于可通过检测后级交换控制电路的状态来启动交换控制电路，所以交换控制电路可独立于时钟信号传输地址数据，而不必等待m个时钟信号。于是，可实现更高速度的操作。
依据本发明的再一个结构，由于交换控制电路检测后级交换控制电路的状态并传输数据，所以它在表示数据“1”的判定结果(即，表示“缺陷或失效”的判定结果)的数目减少时可高速地收集数据。依据本发明的再一个结构，由于交换控制电路从初始状态转换到操作状态时电平之间不发生冲突，且在数据传输途径或路径上没有设置传输门，所以可望获得高速而稳定的操作。
依据本发明的再一个结构，在交换控制电路中使用高电平和低电平中任一个电平时，可减少交换控制电路中元件的数目，而且由于在数据传输途径或路径上没有设置传输门，所以可望获得高速而稳定的操作。此外，由于在初始状态中确定在主传输路径上所有结点处的电平，所以可望获得更稳定的操作。
依据本发明的再一个结构，由于测试目标器件时所使用的测试管理装置设置在分别包围目标器件的划线外部，所以可设计每个高功能测试管理装置，而对每个目标器件的电路尺寸没有任何限制。由于可通过增加每个测试管理装置的设计自由度的方式来实现高功能测试管理装置，所以可缩短测试时间间隔，甚至对于电路尺寸被严格限制的装置也如此。此外，由于可独立于每个目标器件布局的设计而对每个测试管理装置的布局进行设计，所以可设计具有高度通用性的测试管理装置。此外，可把测试管理装置应用于各种器件而只需要改变接口。
依据本发明的再一个结构，由于在随后的划片处理期间在切割了划线区域SL后不暴露出金属互连线，所以可望获得良好的防潮性能。此外，由于划片处理期间产生的碎屑是与衬底成分基本上相同的多晶硅或聚合硅化物，所以可把在随后的装配处理中碎屑对周围的影响减到最小。
依据本发明的再一个结构，可通过连接装置以最短的图案或互连线把测试管理装置和接口相互电气地连接起来，这些测试管理装置和接口设置在通用存储器LSI中，存储器LSI具有在电路中央形成的外部电路区域。于是，用于把一些目标器件和测试管理装置相互连接起来的互连线不再在目标器件内布线。此外，由于以分割的形式设置测试管理装置，所以各个测试管理装置也可并行启动，从而可进一步地减少测试时间。
依据本发明的再一个结构，由于在设有第一到第四开关装置的测试操作时，可把以上只用于列选择的列线作为从中读取数据的线，即可共同使用正常操作时所使用的每条列线和读取数据的列线，所以可以非常简单而小尺寸的结构实现在功能上与一非常复杂且大尺寸结构相类似的结构，此复杂而大的结构是以上指定产生缺陷数据的部分所必需的。
依据本发明的再一个结构，由于一级晶体管可改变每根列线上的电平，所以可实现更高速度的操作。通过把列线上要改变的电势电平设定为从地电势电平到小于源电势电平中所需的一个电平，最终可允许以幅度小而速度高的操作来传输信息。
依据本发明的再一个结构，可用较少的元件实现读电路。此外，由于每条列线上的电势电平只在源电势电平和阈值Vt电平之间放电，所以可望减少功耗。

Claims (18)

1.一种半导体器件，具有结合外部测试装置测试其操作的半导体存储电路，其特征在于所述半导体器件包括：
测试方式产生器，响应于所述测试装置发出的命令产生表示测试类型的测试方式以及估计待由此测试方式获得的期望值；
所述半导体存储电路具有以行和列的矩阵形式排列并分别在其中存储数据的多个存储单元，所述半导体存储电路根据测试方式而启动，从而输出存储在每一列的各个存储单元中的数据；
判定部件，用于把输出的数据与期望值相比较并从中输出比较结果；以及
变换部件，用于把比较结果转换成地址数据并把它输出到所述测试装置。
2.如权利要求1所述的半导体器件，其特征在于所述半导体存储电路包括：位线，存储在所述存储单元中的数据被输出到所述位线；读出放大器，分别放大输出到所述位线的数据；以及分别连接在所述位线和一对数据总线之间的列开关，根据沿所述列方向排列的列线所提供的列信号分别控制所述读出放大器和所述列开关。
3.如权利要求1所述的半导体器件，其特征在于所述判定部件包括分别与每个所述列中的所述列相连的多个判定电路，所述变换部件包括分别设置成相应于所述多个判定电路的多个标志电路以及分别设置成相应于所述多个标志电路的多个变换电路，当从所述相应的判定电路输出的比较结果正常时，所述每个标志电路处于第一状态，当比较结果异常时所述每个标志电路处于第二状态，当所述标志电路处于第二状态时，所述每个变换电路在其中存储一存储单元的地址，其中从所述存储单元中已输出表示异常状态的数据，其后把该地址输出到所述测试装置。
4.如权利要求3所述的半导体器件，其特征在于所述变换部件还包括多个缓冲器电路，所述电路分别相继在其中存储从所述变换电路输出的地址，其后依次把存储的地址输出到所述测试装置。
5.如权利要求1所述的半导体器件，其特征在于所述判定部件包括分别与每个所述列中所述列相连的多个判定电路，所述变换部件包括分别如此设置成相应于所述多个判定电路的多个顺序连接的变换电路以及分别设置成相应于所述变换电路的多个交换控制电路，当从所述相应的判定电路输出的比较结果异常时，所述每个变换电路在其中存储一存储单元的地址，其中从所述存储单元中已输出表示异常状态的数据，所述每个交换控制电路检测下一级交换控制电路的状态，当下一级交换控制电路处于第一状态时，所述每个交换控制电路把存储在所述相应的变换电路中的所述地址输出到下一级变换电路，在下一级交换控制电路处于第二状态时，所述每个交换控制电路保持存储在所述相应的变换电路中的所述地址。
6.如权利要求5所述的半导体器件，其特征在于所述交换控制电路包括第一倒相器，其输入端提供有第一控制信号；第一传输门电路，它电气地连接在与所述判定电路相连的第一输入端与第一结点之间，所述第一传输门电路由其栅极提供有第一控制信号的第一N沟MOS晶体管与其栅极电气地连接到第一倒相器输出端的第一P沟MOS晶体管构成；第二传输门电路，它电气地连接在第二输入端和第一结点之间，所述第二传输门电路由其栅极电气地连接到第一倒相器输出端的第二N沟MOS晶体管与其栅极提供有第一控制信号的第二P沟MOS晶体管构成；第三N沟MOS晶体管，其漏极电气地连接到第一结点，其源极和栅极分别提供有地电势和初始化信号；第一C元件电路，其a、b和g端子分别电气地连接到第一结点、第三输入端和第二结点；第二C元件电路，其a、b和g端子分别电气地连接到第二结点、第三输入端和第一输出端；第四N沟MOS晶体管，其漏极电气地连接到第二结点，其源极和栅极分别提供有地电势和初始化信号；第二输出端电气地连接到第一结点，第三输出端电气地连接到第二结点。
7.如权利要求6所述的半导体器件，其特征在于每个所述第一和第二C元件电路包括：第三和第四P沟MOS晶体管，它们电气地串联在源电势和第三结点之间；第五和第六N沟MOS晶体管，它们电气地串联在第三结点和地电势之间；第二倒相器，它电气地连接在第三结点和g端子之间；以及第三倒相器，它电气地连接在第三P沟MOS晶体管和第六N沟MOS晶体管的栅极与b端子之间，a端子电气地连接到第二P沟MOS晶体管和第五N沟MOS晶体管的栅极。
8.如权利要求5所述的半导体器件，其特征在于所述交换控制电路包括：第一倒相器，其输入端提供有第一控制信号；第一传输门电路，它电气地连接在与所述判定电路相连的第一输入端与第二输入端之间，第一传输门电路由其栅极提供有第一控制信号的第一N沟晶体管和其栅极电气地连接到第一倒相器输出端的第一P沟MOS晶体管构成；第二P沟MOS晶体管，其漏极和源极分别电气地连接到第二输入端和源电势，其栅极提供有初始化信号；第二倒相器，其输入和输出端分别电气地连接到第二输入端和第一结点；第一C元件电路，其a、b和g端子分别电气地连接到第一结点、第三输入端和第二结点，其s端子提供有第一控制信号，其h端子电气地连接到所述第一倒相器的输出端；第三倒相器，其输入和输出端分别电气地连接到第二结点和第三结点；第二C元件电路，其a、b和g端子分别电气地连接到第三结点、第四输入端和第一输出端，其s端子提供有第一控制信号，其h端子电气地连接到所述第一倒相器的输出端；以及第三P沟MOS晶体管，其漏极和源极分别电气地连接到第二结点和源电势，其栅极提供有初始化信号。
9.如权利要求8所述的半导体器件，其特征在于每个所述第一和第二C元件电路包括：第四到第六P沟MOS晶体管，它们电气地串联在源电势和第三结点之间；第二到第四N沟MOS晶体管，它们电气地串联在第三结点和地电势之间；以及第四倒相器，它电气地连接在所述第五P沟MOS晶体管和所述第三N沟MOS晶体管的栅极与b端子之间，a端子电气地连接到所述第六P沟MOS晶体管和所述第二N沟MOS晶体管的栅极，s端子电气地连接到所述第四P沟MOS晶体管的栅极，h端子电气地连接到所述第四N沟MOS晶体管的栅极。
10.如权利要求5所述的半导体器件，其特征在于所述交换控制电路包括：第一倒相器，其输入端提供有第一控制信号；第一传输门电路，它电气地连接在与所述判定电路相连的第一输入端与第二输入端之间，第一传输门电路由其栅极提供有第一控制信号的第一N沟MOS晶体管和其栅极电气地连接到第一倒相器输出端的第一P沟MOS晶体管构成；第二P沟MOS晶体管，其漏极和源极分别电气地连接到第二输入端和源电势，其栅极提供有初始化信号；第二倒相器，其输入和输出端分别电气地连接到第二输入端和第一结点；第一C元件电路，其a、b和g端子分别电气地连接到第一结点、第三输入端和第二结点，其h端子电气地连接到所述第一倒相器的输出端；第二倒相器，其输入和输出端分别电气地连接到第二结点和第三结点；第二C元件电路，其a、b和g端子分别电气地连接到第三结点、第三输入端和第一输出端，其h端子电气地连接到所述第一倒相器的输出端；以及第三P沟MOS晶体管，其漏极和源极分别电气地连接到第二结点和源电势，其栅极提供有初始化信号。
11.如权利要求10所述的半导体器件，其特征在于每个所述第一和第二C元件电路包括第四和第五P沟MOS晶体管，它们电气地串联在源电势和第三结点之间；第二到第四N沟MOS晶体管，它们电气地串联在第三结点和地电势之间；以及第四倒相器，它电气地连接在所述第一P沟MOS晶体管和所述第三N沟MOS晶体管的栅极与b端子之间，a端子电气地连接到所述第四P沟MOS晶体管和所述第二N沟MOS晶体管的栅极，h端子电气地连接到所述第四N沟MOS晶体管的栅极。
12.如权利要求1所述的半导体器件，该器件是在半导体大圆片上形成的，其特征在于用相应于切割估计区域的划线来分隔其中形成所述半导体存储电路的半导体存储电路区域和其中形成所述测试方式产生器、所述判定部件和所述变换部件的测试管理区域，所述半导体存储电路、所述测试方式产生器和所述判定部件通过连接装置电气相连，所述连接装置包括在划线上形成的多个导体层。
13.如权利要求12所述的半导体器件，其特征在于所述连接装置的导体层通过与划线隔开位置处的接触装置分别连接到所述半导体存储电路、所述测试方式产生器和所述判定部件的布线层，所述每个接触装置覆盖有绝缘层，从而避免暴露于划线一侧。
14.如权利要求13所述的半导体器件，其特征在于所述测试管理区域被分成第一测试管理区域和第二测试管理区域，这两个区域以相背关系放置，其间插入了所述半导体存储电路。
15.如权利要求1所述的半导体器件，所述器件是在半导体大圆片上形成的，其特征在于所述半导体器件包括其中形成所述半导体存储电路的半导体存储电路区域，以及其中形成所述测试方式发生器、所述判定部件和所述变换部件的测试管理区域，所述测试管理区域包围所述半导体存储电路区域并放置在相应于切割估计区域的划线上，所述半导体存储电路、所述测试方式产生器和所述判定部件通过连接装置相连，所述连接装置包括在划线上形成的多个导体层。
16.如权利要求1所述的半导体器件，其特征在于所述半导体存储电路包括：分别连接到存储单元的位线；读电路，用于依据每条位线上电势的变化来改变列线上的电势；通过第一开关装置连接到列线一端的列解码器；以及所述判定电路，每个电路通过第二开关装置连接到列线的另一端，在测试操作时，所述第一和第二开关装置分别处于不导通和导通状态，从而所述读电路改变列线上的电势，从而所述每个判定电路把列线上的电势与期望值相比较。
17.如权利要求16所述的半导体器件，其特征在于还包括把源电势提供给列线的多个预充电电路，所述读电路包括：第一N沟MOS晶体管，其漏极电气地连接到列线，其源极提供有第一控制信号，该信号具有从源电势减少预定电势的电势，其栅极电气地连接到第一结点；第二N沟MOS晶体管，其漏极电气地连接到第二结点，其源极电气地连接到第一结点，其栅极电气地连接到所述每个位线对中的一条位线；第三N沟MOS晶体管，其漏极电气地连接到第三结点，其源极电气地连接到第一结点，其栅极电气地连接到所述每个位线对中的另一条位线；第四N沟MOS晶体管，其漏极电气地连接到具有源电势和地电势中一个电势的第一读数据总线，其源极电气地连接到第二结点，其栅极电气地连接到列线；第五N沟MOS晶体管，其漏极电气地连接到具有源电势和地电势中另一个电势的第二读数据总线，其源极电气地连接到第三结点，其栅极电气地连接到列线；第六N沟MOS晶体管，其漏极电气地连接到第一结点，其源极电气地连接到地电势，其栅极提供有第二控制信号；以及用于给第一结点提供源电势的预充电电路。
18.如权利要求16所述的半导体器件，其特征在于还包括把源电势提供给列线的多个预充电电路，所述读电路包括：第一N沟MOS晶体管，其漏极电气地连接到列线，其源极电气地连接到第一结点，其栅极提供有第一控制信号，该信号具有比源电势高的电势；第二N沟MOS晶体管，其漏极电气地连接到第二结点，其源极电气地连接到第一结点，其栅极电气地连接到所述每个位线对中的一条位线；第三N沟MOS晶体管，其漏极电气地连接到第三结点，其源极电气地连接到第一结点，其栅极电气地连接到所述每个位线对中的另一条位线；第四N沟MOS晶体管，其漏极电气地连接到具有源电势和地电势中一个电势的第一读数据总线，其源极电气地连接到第二结点，其栅极电气地连接到列线；第五N沟MOS晶体管，其漏极电气地连接到具有源电势和地电势中另一个电势的第二读数据总线，其源极电气地连接到第三结点，其栅极电气地连接到列线；以及第六N沟MOS晶体管，其漏极电气地连接到第一结点，其源极电气地连接到地电势，其栅极提供有第二控制信号。
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